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TWI552345B - 半導體裝置及其製造方法 - Google Patents

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TWI552345B
TWI552345B TW101101770A TW101101770A TWI552345B TW I552345 B TWI552345 B TW I552345B TW 101101770 A TW101101770 A TW 101101770A TW 101101770 A TW101101770 A TW 101101770A TW I552345 B TWI552345 B TW I552345B
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山崎舜平
鄉戶宏充
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半導體能源研究所股份有限公司
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Description

半導體裝置及其製造方法
本發明係關於一種半導體積體電路的微型化技術。在本說明書所公開的發明中，作為構成半導體積體電路的構件，包括由矽半導體以外的化合物半導體構成的元件。作為其一例公開有使用寬能隙半導體的元件。
動態RAM(DRAM：Dynamic Random Access Memory：動態隨機存取記憶體)是公知的半導體儲存裝置的產品，至今仍被使用於各種電子裝置中。構成DRAM的核心部分的記憶單元由用來寫入及讀出的電晶體和電容器構成。
DRAM與其他半導體積體電路同樣，根據比例定律電路圖案的微型化得到了推進，但是以前一般認為將設計規則設定為100nm以下是很難的。其原因之一是，當將電晶體的通道長度設定為100nm以下時，由於短通道效應，穿透電流容易流過，從而使電晶體失去作為切換元件的功能。當然，為了防止穿透電流流過，可以對矽基板摻雜高純度的雜質。但是，如果進行該處理，則在源極與基板之間或在汲極與基板之間容易流過接面漏電，結果會使記憶體的保持特性降低。因此，上述處理作為該問題的解決辦法是不合適的。
鑒於上述問題，提出了如下方法：藉由形成三維電晶體作為構成記憶單元的電晶體，在縮小一個記憶單元所占 的面積的同時，將電晶體的實效的通道長度維持為不產生短通道效應的程度。例如有如下結構：在電晶體的形成通道部分的區域中形成U字狀的縱長溝槽，沿著該溝槽的壁面形成閘極絕緣膜，並且將閘極電極埋入該溝槽中(參照非專利文獻1)。
在將這種結構用於其通道部分的電晶體中，由於流過源極區與汲極區之間的電流沿著溝槽部分流過，因此實效的通道長度變長。因而，可以縮小在記憶單元中電晶體所占的面積，同時可以抑制短通道效應。
[非專利文獻1]
Kinam Kim，“Technology for sub-50nm DRAM and NAND Flash Manufacturing”(亞50nmDRAM和NAND快閃記憶體的生產技術)，International Electron Devices Meeting，2005.IEDM Technical Digest，2005年12月，p.333-336
另一方面，習知的DRAM為了保持資料而需要每隔幾十毫秒進行刷新工作，因此導致耗電量的增大。此外，由於頻繁地切換電晶體的導通狀態和截止狀態，電晶體的劣化成為問題。上述問題隨著儲存容量增大和電晶體微型化的進展而變得明顯。
因此，本發明的目的之一在於提供能夠改善半導體儲存裝置中的資料保持特性的技術。另外，本發明的目的之 一在於提供能夠在改善半導體儲存裝置中的資料保持特性的同時降低耗電量的技術。
為了解決上述問題，藉由使用具有寬能隙半導體的電晶體，尤其使用具有寬能隙半導體的絕緣閘極型電晶體來構成電路，明確而言，構成半導體儲存裝置。
從而，藉由使用具有寬能隙半導體的電晶體，可以使刷新工作的間隔長於習知的DRAM，而可以實現耗電量的降低。此外，每單位時間的電晶體的導通狀態和截止狀態的切換次數被降低，所以可以使這種電晶體的使用壽命長於習知的DRAM。
另外，在使用寬能隙半導體層的電晶體中，如果推進電晶體的微型化，則有可能發生短通道效應。於是，提出使用寬能隙半導體層的新穎的電晶體結構。
本說明書所公開的實施例的一個實施例的半導體裝置，包括：在絕緣層中的第一溝槽及第二溝槽；接觸於第一溝槽的底面及內壁面的寬能隙半導體層；寬能隙半導體層上的閘極絕緣層；閘極絕緣層上的閘極電極；以及填充第二溝槽的絕緣層，其中，閘極絕緣層位於第二溝槽的底面及內壁面上，閘極電極填充第一溝槽。第一溝槽為閘極電極用溝槽，而第二溝槽為元件隔離用溝槽。另外，第一溝槽的頂面形狀為條紋形狀或棒狀，而第二溝槽的頂面形狀為格子形狀、條紋形狀或棒狀。
在上述結構中，還具有接觸於寬能隙半導體層的源極電極或汲極電極。
作為寬能隙半導體，可以舉出至少具有比矽的1.1eV大的禁止帶寬度的氧化物半導體(例如In-Ga-Zn-O類氧化物半導體為3.15eV、銦錫鋅氧化物半導體為2.6eV至2.8eV以上、氧化銦約為3.0eV、銦錫氧化物約為3.0eV、銦鎵氧化物約為3.3eV、銦鋅氧化物約為2.7eV、氧化錫約為3.3eV、氧化鋅約為3.37eV等)、GaN(約3.4eV)等。
另外，上述寬能隙半導體層的通道長度方向的剖面形狀為沿著第一溝槽的剖面形狀彎曲的形狀，即U字形狀，並且第一溝槽的深度越深電晶體的通道長度越長。
另外，本說明書中公開的溝槽結構的電晶體，即使將源極電極與汲極電極之間的距離設定得較窄，藉由適當地設定第一溝槽的深度，可以抑制短通道效應。
藉由本發明能夠改善半導體儲存裝置中的資料保持特性。另外，藉由本發明能夠改善半導體儲存裝置中的資料保持特性，同時能夠降低耗電量。
下面，參照圖式對本發明的實施例進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。另外，本發明不應該被解釋為僅限於以下所示的實施例的記載內容。
實施例1
在本實施例中，參照圖1A至圖1C對本發明的一個實施例的電晶體的結構及其製造方法進行說明。圖1A示出電晶體162的通道長度方向的剖面圖的一例。另外，圖1B示出電晶體162和電晶體163的元件隔離區165的剖面圖的一例。另外，圖1C示出電晶體162和電晶體163的俯視圖的一例。注意，圖1B是電晶體162的通道寬度方向的剖面圖的一部分，相當於沿著圖1C中的虛線D1-D2切割的剖面。另外，圖1A相當於沿著圖1C中的虛線A1-A2切割的剖面。
首先，在半導體基板上形成由氧化膜構成的絕緣層130。並且，在該絕緣層130中形成多個溝槽(也稱為槽)。然後，以覆蓋該溝槽的方式形成寬能隙半導體層144。溝槽可以使用公知的技術來形成，在本實施例中形成深度大約為0.4μm的溝槽。另外，在本實施例中，藉由進行一次或多次蝕刻來形成閘極電極用溝槽。
半導體基板可以使用SOI基板、形成有包括MOSFET結構的電晶體的驅動電路的半導體基板、形成有電容的半導體基板等。
絕緣層130可以使用氧化矽膜、氧化鎵膜、氧化鋁膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜或氮氧化矽膜形成。
將寬能隙半導體層144的厚度設定為1nm以上100nm以下，並可以適當地使用濺射法、MBE(Molecular Beam Epitaxy：分子束外延)法、CVD法、脈衝雷射沉積法、ALD(Atomic Layer Deposition：原子層沉積)法、塗敷法、印刷法等。另外，還可以使用在大致垂直於濺射靶材表面設置多個基板表面的狀態下進行成膜的濺射裝置，即所謂的CP濺射裝置(Columnar Plasma Sputtering system：柱形電漿濺射系統)形成寬能隙半導體層144。
作為寬能隙半導體層144的材料使用至少具有比矽大的禁止帶寬度的氧化物半導體、氮化鎵、氧氮化鎵或氧氮化鎵鋅。作為具有比矽大的禁止帶寬度的氧化物半導體，較佳的是，其至少含有銦(In)或鋅(Zn)。尤其其含有In和Zn是較佳的。另外，作為用於減少使用該氧化物半導體的電晶體的電特性不均勻的穩定劑，較佳的是，除了In和Zn之外還含有鎵(Ga)。另外，作為穩定劑含有錫(Sn)較佳。另外，作為穩定劑含有鉿(Hf)較佳。另外，作為穩定劑含有鋁(Al)較佳。
另外，作為其他穩定劑，可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧 化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
這裏，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，可以使用由InMO3(ZnO)m(m>0且m不是整數)表示的材料。這裏，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，作為氧化物半導體，也可以使用由In3SnO5(ZnO)n(n>0且n是整數)表示的材料。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn類氧化物或該組成的近旁的氧化物。或者，也可以使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、 In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或該組成的近旁的氧化物。
另外，In-Sn-Zn類氧化物可以稱為ITZO(註冊商標)，且使用In：Sn：Zn的原子數比為1：2：2、2：1：3、1：1：1或20：45：35等的組成比的氧化物靶材。
但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、臨界值、偏差等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳的是，適當地設定載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等的條件。
例如，使用In-Sn-Zn類氧化物可以較容易獲得較高的遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由減小塊內缺陷密度來提高遷移率。
在此，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成位於原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成的近旁是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2的狀態，r例如可以為0.05。其他氧化物也是同樣的。
氧化物半導體既可以為單晶又可以為非單晶。在是後者的情況下，可以為非晶或多晶。另外，也可以利用在非晶體中含有具有結晶性的部分的結構或非非晶結構。
非晶態的氧化物半導體可以較容易形成平坦的表面，因此當使用該非晶態的氧化物半導體形成電晶體時，可以 減小介面散射而較容易實現較高的遷移率。
在本實施例中，說明包含一種結晶(CAAC：C Axis Aligned Crystal：c軸配向結晶)的氧化物，該結晶呈現c軸配向，並且在從ab面、表面或介面的方向看時具有三角形狀或六角形狀的原子排列，在c軸方向上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面上a軸或b軸的方向不同(即，以c軸為中心回轉)。
從廣義上來理解，包含CAAC的氧化物是指非單晶，並是指包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然CAAC不是單晶，但是也不是只由非晶體形成。另外，雖然CAAC包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
當CAAC包含氧時，也可以用氮取代氧的一部分。另外，構成CAAC的各結晶部分的c軸也可以在固定的方向上(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)一致。或者，構成CAAC的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)。
CAAC根據其組成等而成為導體、半導體或絕緣體。另外，CAAC根據其組成等而對可見光具有透明性或不透明性。
作為上述CAAC的例子，也可以舉出如下一種結晶，該結晶被形成為膜狀，並且在該結晶中在從垂直於膜表面或支撐的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察該膜的剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
以下，參照圖13A至圖15C詳細說明包括在CAAC中的結晶結構的一例。注意，在沒有特別說明時，在圖13A至圖15C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在簡單地描述為“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖13A至13E中，使用圓圈圍繞的O示出四配位O，而使用雙重圓圈圍繞的O示出三配位O。
圖13A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖13A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖13A的上一半及下一半分別具有三個四配位O。圖13A所示的小組的電荷為0。
圖13B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近的兩個四配位O的結構。三配位O都存在於ab面上。在圖13B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖13B所示的結構。圖13B所示的小組的電荷為0。
圖13C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖13C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖13C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖13C所示的小組的電荷為0。
圖13D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖13D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖13D所示的小組的電荷為+1。
圖13E示出包括兩個Zn的小組。在圖13E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖13E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，並將多個中組的集合體稱為大組(也稱為結構單元)。
這裏，說明這些小組彼此接合的規則。圖13A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖13B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖13C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣， 金屬原子的下方向上的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。其理由如下。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合而構成中組。
圖14A示出構成In-Sn-Zn-O類的層結構的中組的模型圖。圖14B示出由三個中組構成的大組。另外，圖14C示出從c軸方向上觀察圖14B的層結構時的原子排列。
在圖14A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖14A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖14A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖14A中，構成In-Sn-Zn-O類的層結構的中組具 有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖13E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖14B所示的大組來可以得到In-Sn-Zn-O類的結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn 類氧化物(也表示為IGZO)、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。
例如，圖15A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖15A中，構成In-Ga-Zn-O類的層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖15B示出由三個中組構成的大組。另外，圖15C示出從c軸方向上觀察圖15B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別為+3、+2、+3，所以包含In、 Zn和Ga中的任一種的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類的層結構的中組不侷限於圖15A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
接著，以與寬能隙半導體層144上接觸的方式形成用作源極電極或汲極電極的電極142a、142b。電極142a、電極142b可以使用金屬材料諸如鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等或以上述金屬材料為主要成分的合金材料形成。
另外，當作為寬能隙半導體層144使用GaN時，作為用作源極電極或汲極電極的電極142a、142b的材料使用鈦等，並且在電極142a、142b與寬能隙半導體層144之間使用氮化鋁鎵(AlGaN)作為用來形成二維電子氣的緩衝層。
另外，為了保護電極142a、142b，形成絕緣層143a、143b。接著，使用CMP(Chemical Mechanical Polishing：化學機械拋光)等進行平坦化處理。當進行該平坦化處理時，絕緣層143a、143b用作緩衝層而防止電極142a、142b被削掉。
接著，形成通道長度方向的元件隔離用溝槽和通道寬度方向的元件隔離用溝槽。這些元件隔離用溝槽既可以採用相連的頂面圖案形狀，又可以採用彼此獨立的頂面圖案形狀。在本實施例中，藉由形成溝槽來分離寬能隙半導體 層，所以在圖1C中採用相連的頂面圖案形狀(格子狀)作為這些的溝槽圖案。當形成通道寬度方向的元件隔離用溝槽時，還可以分離電極142a和電極142b。另外，對形成元件隔離用溝槽的時序沒有特別的限制。另外，只要可以充分地分離元件，元件隔離用溝槽的深度就不限定為與閘極電極用溝槽的底面的水平位置相同的深度。藉由使元件隔離用溝槽的底面的水平位置深於閘極電極用溝槽的底面的水平位置，可以確實地分離元件。
接著，形成覆蓋寬能隙半導體層144的一部分、用作源極電極或汲極電極的電極142a及142b、絕緣層143a及143b的閘極絕緣層146。另外，在通道長度方向的元件隔離用溝槽的內壁及底面、在通道寬度方向的元件隔離用溝槽的內壁及底面也形成閘極絕緣層146。
將閘極絕緣層146的厚度設定為1nm以上100nm以下，並可以適當地利用濺射法、MBE法、CVD法、脈衝雷射沉積法、ALD法、塗敷法、印刷法等。另外，還可以使用在大致垂直於濺射靶材表面設置多個基板表面的狀態下進行成膜的濺射裝置，即所謂的CP濺射裝置形成閘極絕緣層146。
閘極絕緣層146可以使用如下材料形成：氧化矽膜；氧化鎵膜；氧化鋁膜；氮化矽膜；氧氮化矽膜；氧氮化鋁膜；氮氧化矽膜。並且，較佳的是，閘極絕緣層146考慮到所製造的電晶體的尺寸或閘極絕緣層146的臺階覆蓋性來形成。在本實施例中，將SiO2+α(注意，α>0)的氧化 矽膜用於閘極絕緣層146。藉由將這種氧化矽膜用於閘極絕緣層146，可以對In-Ga-Zn-O類氧化物半導體供應氧，從而可以提高特性。
另外，藉由作為閘極絕緣層146的材料使用如下high-k材料可以降低閘極洩漏電流：氧化鉿；氧化釔；矽酸鉿(HfSixOy(x>0、y>0))；添加有氮的矽酸鉿(HfSixOyNz(x>0、y>0、z>0))；鋁酸鉿(HfAlxOy(x>0、y>0))等。另外，閘極絕緣層146既可以採用單層結構，又可以採用疊層結構。
然後，以填充閘極電極用溝槽的方式在閘極絕緣層146上形成閘極電極148a。閘極電極148a可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以上述金屬材料為主要成分的合金材料形成。閘極電極148a既可以採用單層結構，又可以採用疊層結構。
作為接觸於閘極絕緣層146的閘極電極148a的一層，使用含有氮的金屬氧化物。明確而言，使用含有氮的In-Ga-Zn-O膜、含有氮的In-Sn-O膜、含有氮的In-Ga-O膜、含有氮的In-Zn-O膜、含有氮的Sn-O膜、含有氮的In-O膜、金屬氮化膜(InN、SnN等)。這些膜具有5電子伏特的功函數，較佳的是，具有5.5電子伏特以上的功函數。當將這些膜用於閘極電極時，可以使電晶體的臨界電壓向正方向漂移，從而可以實現所謂的常截止的切換元件。
當完成在閘極電極用溝槽中形成閘極電極148a的步 驟時，溝槽結構的電晶體162也就形成了。
接著，形成覆蓋閘極電極148a、148b的絕緣層149。絕緣層149使用臺階覆蓋性良好的絕緣膜較佳。絕緣層149可以使用如下材料形成：氧化矽膜；氧化鎵膜；氧化鋁膜；氮化矽膜；氧氮化矽膜；氧氮化鋁膜；氮氧化矽膜。在本實施例中，將氧化鋁膜用作絕緣層149的材料。在圖1A及圖1B中，以與寬能隙半導體層144的側面接觸的方式形成閘極絕緣層146，而且形成絕緣層149。從而，在本實施例中，藉由使用SiO2+α(注意，α>0)的氧化矽膜覆蓋寬能隙半導體層144的側面並使用氧化鋁膜覆蓋氧化矽膜，來防止在氧化矽膜中的氧擴散且穿過絕緣層149。
在形成絕緣層149之後，藉由CVD法等形成用來填充元件隔離用溝槽的絕緣層150。藉由在元件隔離用溝槽中填充絕緣層150，來形成元件隔離區161、165。另外，藉由在形成絕緣層150之前在元件隔離用溝槽中層疊閘極絕緣層146、絕緣層149，可以使由絕緣層150填充的區域變小，而可以順利地將絕緣層150填充到元件隔離用溝槽中。然後，使用CMP等進行平坦化處理來得到圖1A及圖1B所示的結構。
此外，如圖1B所示，在電晶體162的閘極電極148a與相鄰的電晶體163的閘極電極148b之間也填充有絕緣層150，來實現防止在閘極電極之間產生短路。另外，如圖1A所示，在用作電晶體162的源極電極或汲極電極的 電極與用作在通道長度方向上相鄰的電晶體的源極電極或汲極電極的電極之間也填充有絕緣層150，以防止源極電極或汲極電極產生短路。
在本實施例中，以接觸於深度為0.4μm的溝槽的內壁的方式形成寬能隙半導體層144，因此通道長度大約為0.8μm以上。當作為寬能隙半導體層144使用In-Ga-Zn-O類氧化物半導體時，藉由使通道長度為0.8μm以上，可以實現常截止的電晶體，也可以防止產生短通道效應。另外，藉由採用溝槽結構，可以縮小電晶體的平面面積，從而可以實現高整合化。
實施例2
圖2A和圖2B示出使用圖1A至圖1C所示的電晶體162的半導體裝置的一例，該半導體裝置即使在沒有電力供應的情況下也能夠保持儲存內容，並且對寫入次數也沒有限制。
電晶體162的截止電流小，所以藉由使用這種電晶體能夠長期保持儲存內容。換言之，可以使刷新工作的頻率極低，所以可以充分降低耗電量。
圖2A示出半導體裝置的剖面的一例。
圖2A所示的半導體裝置在其下部具有使用第一半導體材料的電晶體160，並且在其上部具有使用第二半導體材料的電晶體162。注意，電晶體162與實施例1所說明的電晶體162為同一電晶體，所以在圖2A和圖2B中，對 與圖1A相同的部分使用相同的元件符號而進行說明。
這裏，較佳的是，第一半導體材料和第二半導體材料為具有不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用作第一半導體的材料，而將氧化物半導體用作第二半導體的材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長期保持電荷。
另外，雖然是以上述電晶體都是n通道型電晶體的情況來進行說明，但是當然也可以使用p通道型電晶體。此外，由於所公開的發明的技術本質在於：將寬能隙半導體用於電晶體162以保持資料，因此不需要將半導體裝置的具體結構如用於半導體裝置的材料或半導體裝置的結構等限定於在此所示的結構。
圖2A所示的電晶體160具有：設置在包含半導體材料(例如，矽等)的基板100中的通道形成區116；以夾持通道形成區116的方式設置的雜質區120；接觸於雜質區120的金屬化合物區124；設置在通道形成區116上的閘極絕緣層108；以及設置在閘極絕緣層108上的閘極電極110。
電晶體160的金屬化合物區124的一部分連接著電極126。在此，電極126用作電晶體160的源極電極或汲極電極。另外，在基板100上以圍繞電晶體160的方式設置有元件隔離絕緣層，並且以覆蓋電晶體160的方式設置有 絕緣層130。另外，為了實現高整合化，較佳的是，如圖2A所示電晶體160不具有側壁絕緣層。然而，在重視電晶體160的特性的情況下，也可以在閘極電極110的側面設置側壁絕緣層，並設置包含雜質濃度不同的區域的雜質區120。
如圖2A所示，電晶體162是具有寬能隙半導體層144的溝槽結構的電晶體。
在此，較佳的是，寬能隙半導體層144為被高純度化的寬能隙半導體層。藉由採用被高純度化的寬能隙半導體，可以得到電特性極為優越的電晶體162。
另外，在圖2A所示的電晶體162中，為了抑制由於微型化而產生的元件之間的洩漏，設置元件隔離區161。而且，雖然使用被加工為小於由元件隔離區161圍繞的區域的島狀的寬能隙半導體層144，但是如實施例1所說明，也可以採用在形成元件隔離用溝槽之前寬能隙半導體層144沒有被加工為島狀的結構。在不將寬能隙半導體層加工為島狀的情況下，可以防止由於加工時的蝕刻寬能隙半導體層144受到污染。當然，當不將寬能隙半導體層加工為島狀時，可以減少製程數。另外，當使用被加工為小於由元件隔離區161圍繞的區域的島狀的寬能隙半導體層時，不需要藉由形成元件隔離用溝槽來分離寬能隙半導體層，所以可以使元件隔離用溝槽的底面的水平位置淺於閘極電極用溝槽。或者，可以減小用於形成元件隔離用溝槽的總面積。
在電晶體162上設置有絕緣層151，在絕緣層151上設置有電連接於閘極電極148a的電極153。並且，電極153上設置有絕緣層152。並且，在設置在閘極絕緣層146、絕緣層150、絕緣層151、絕緣層152等中的開口中設置有電極154，在絕緣層152上形成有連接於電極154的佈線156。另外，在圖2A中，雖然使用電極126及電極154連接金屬化合物區124、電極142b和佈線156，但是所公開的發明不侷限於此。例如，也可以使電極142b直接接觸於金屬化合物區124。或者，也可以使佈線156直接接觸於電極142b。
接著，圖2B示出對應於圖2A的電路結構的一例。
在圖2B中，第一佈線(1st Line)與電晶體160的源極電極電連接，第二佈線(2nd Line)與電晶體160的汲極電極電連接。另外，第三佈線(3rd Line)與電晶體162的源極電極和汲極電極中的一個電連接，第四佈線(4th Line)與電晶體162的閘極電極電連接。並且，電晶體160的閘極電極以及電晶體162的源極電極和汲極電極中的另一個與電容器164的一個電極電連接，第五佈線(5th Line)與電容器164的另一個電極電連接。
電容器164可以藉由與電晶體160或電晶體162相同的製程形成一對電極和夾持在該一對電極之間的成為介電質的絕緣層來形成。另外，電容器164不侷限於藉由與電晶體160或電晶體162相同的製程形成，也可以將電容器164的層另行設置在電晶體162的上方。例如，也可以將 溝槽型電容器或疊層型電容器另行形成在電晶體162的上方或電晶體160的下方，以進行三維層疊而實現高整合化。
在圖2B所示的半導體裝置中，藉由發揮能夠保持電晶體160的閘極電極的電位的特點，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，來使電晶體162成為導通狀態。由此，對電晶體160的閘極電極及電容器164施加第三佈線的電位。也就是說，對電晶體160的閘極電極施加指定的電荷(寫入)。在此，將施加不同的電位的兩種電荷(以下稱為Low電平電荷、High電平電荷)中的任一個施加到電晶體160的閘極電極。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，而保持施加到電晶體160的閘極電極的電荷(保持)。
另外，也可以設置背閘極電極，較佳的是，藉由對背閘極電極施加電壓來確實地實現電晶體162的常截止化。
本實施例可以與實施例1適當地組合。
實施例3
在本實施例中，關於使用圖1A和圖1B所示的電晶體162的半導體裝置，參照圖3對與實施例2所示的結構不同的結構進行說明。該半導體裝置即使在沒有電力供應的 情況下也能夠保持儲存內容，並且對寫入次數也沒有限制。
圖3所示的半導體裝置在其下部具有使用第一半導體材料的電晶體350，並且在其上部具有使用第二半導體材料的電晶體162。注意，雖然在上部及下部的半導體材料上設置有多個電晶體，但是以電晶體350及電晶體162為代表而進行說明。另外，沿著線B1-B2被切割的圖3相當於垂直於電晶體的通道長度方向的剖面圖。
這裏，較佳的是，第一半導體材料和第二半導體材料為具有不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用作第一半導體材料，並將氧化物半導體用作第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長期保持電荷。
另外，上部的使用第二半導體材料的電晶體162與實施例1及實施例2所記載的電晶體162是同一電晶體，所以在圖3中，對與圖1A相同的部分使用相同的元件符號而省略詳細說明。
這裏，對下部的使用第一半導體材料的電晶體350進行說明。
電晶體350具有：半導體基板310；閘極絕緣層314；半導體層316；導電層318；保護絕緣層320；側壁絕緣層322；雜質區324；以及絕緣層326。另外，半導體層316及導電層318用作閘極電極，並且雜質區324用作源 極區或汲極區。
另外，與電晶體350鄰接有STI(Shallow Trench Isolation：淺溝槽隔離)區312。
作為STI區312，首先，在半導體基板310上的所希望的區域形成保護絕緣膜並進行蝕刻來形成溝槽(也成為槽)。在形成溝槽之後，藉由將絕緣介電薄膜填埋於溝槽中來形成STI區312。絕緣介電薄膜可以使用氧化矽膜、氮化矽膜等。
接著，進行電晶體350的詳細說明。作為電晶體350的閘極絕緣層314，在將絕緣膜形成在形成有STI區312的半導體基板310上之後，對所希望的位置進行構圖和蝕刻，從而在半導體基板310上形成與STI區312不同深度的溝槽。然後，在氧氣氛下進行加熱處理來將溝槽中的半導體基板310氧化，而可以形成閘極絕緣層314。
在形成閘極絕緣層314之後，使用LPCVD法等形成矽膜。另外，對該矽膜進行n+、p+的摻雜處理或加熱處理等來形成作為所謂的多晶矽的具有高導電性的半導體層。然後，在該半導體層上藉由濺射法等來形成金屬膜。金屬膜可以適當地使用：鎢；鈦；鈷；鎳；含有鎢、鈦、鈷、鎳的合金膜；金屬氮化膜；矽化物膜等。然後，藉由對該金屬膜上的所希望的區域進行構圖和蝕刻來形成導電層318。另外，藉由將導電層318用作掩模而對半導體層進行蝕刻，可以形成半導體層316。另外，導電層318和半導體層316用作電晶體350的閘極電極。
接著，在導電層318上形成保護絕緣層320。保護絕緣層320可以藉由使用電漿CVD法等形成氧化矽膜、氮化矽膜等，並且對所希望的區域進行構圖和蝕刻處理來形成。
接著，藉由以覆蓋半導體基板310及保護絕緣層320的方式藉由電漿CVD法等形成氮化矽膜並進行回蝕來可以形成側壁絕緣層322。
接著，將保護絕緣層320及側壁絕緣層322用作掩模而進行摻雜處理來形成雜質區324。另外，作為摻雜物可以使用硼或磷等，並且作為雜質區324，可以藉由所使用的摻雜物適當地形成n+區、p+區等。另外，雜質區324用作電晶體350的源極區或汲極區。
接著，以覆蓋雜質區324、保護絕緣層320以及側壁絕緣層322的方式形成絕緣層326。絕緣層326可以使用藉由電漿CVD法等來形成的氧化矽膜等。
接著，在絕緣層326的所希望的區域中設置開口部並形成電連接於雜質區324的連接電極325及連接電極331。另外，在形成連接電極325及連接電極331之後，可以進行使絕緣層326、連接電極325以及連接電極331的表面平坦化的CMP處理等。
接著，在絕緣層326、連接電極325以及連接電極331上使用濺射法等形成導電膜並對所希望的區域進行構圖和蝕刻來形成電極328及電極332。電極328及電極332的材料可以適當地使用鎢、銅、鈦等。
接著，在絕緣層326、電極328以及電極332上形成絕緣層329。絕緣層329可以使用與絕緣層326同樣的材料及方法形成。
藉由如上製程可以形成設置有使用第一半導體材料的電晶體350的半導體基板310。
在此，對下部的使用第一半導體材料的電晶體350與上部的使用第二半導體材料的電晶體162的連接關係進行說明。
電晶體350藉由雜質區324、連接電極325、電極328、連接電極330電連接到電晶體162。另一方面，電晶體350藉由雜質區324、連接電極331、電極332、連接電極334、電極336、連接電極338電連接到佈線156。
另外，電晶體350的閘極電極(即半導體層316及導電層318)電連接到電晶體162的源極電極。注意，在圖3中，電晶體350的閘極電極與電晶體162的源極電極的連接未圖示但在三維方向上是連接著的。
如上所述，形成在上部的多個記憶單元由使用寬能隙半導體之一的氧化物半導體的電晶體形成。由於使用氧化物半導體的電晶體的截止電流小，因此藉由使用這種電晶體，能夠長期保持儲存內容。換言之，可以使刷新工作的頻率極低，所以可以充分降低耗電量。另一方面，在週邊電路中使用氧化物半導體以外的半導體材料。作為氧化物半導體以外的半導體材料例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，使用單晶半導體是較佳的。使用這種半 導體材料的電晶體能夠進行充分高速的工作。從而，藉由利用使用氧化物半導體以外的材料的電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
如上所述，藉由將具備使用氧化物半導體以外的材料的電晶體(換言之，能夠進行充分高速的工作的電晶體)的週邊電路以及具備使用氧化物半導體的電晶體(作更廣義解釋，其截止電流十分小的電晶體)的儲存電路設置為一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和儲存電路的疊層結構，可以實現半導體裝置的整合化。
本實施例可以與其他實施例所記載的結構適當地組合而實施。
實施例4
在本實施例中，關於使用圖1A和圖1B所示的電晶體162的半導體裝置，參照圖4A至圖5對與實施例2及實施例3所示的結構不同的結構進行說明。該半導體裝置即使在沒有電力供應的情況下也能夠保持儲存內容，並且對寫入次數也沒有限制。
圖4A示出半導體裝置的電路結構的一例，圖4B是示出半導體裝置的一例的示意圖。首先對圖4A所示的半導體裝置進行說明，接著對圖4B所示的半導體裝置進行說明。
在圖4A所示的半導體裝置中，位元線BL與電晶體162的源極電極或汲極電極電連接，字線WL與電晶體162的閘極電極電連接，並且電晶體162的源極電極或汲極電極與電容器254的第一端子電連接。
作為寬能隙半導體層使用氧化物半導體的電晶體162具有截止電流極小的特徵。因此，藉由使電晶體162成為截止狀態，可以在極長時間儲存電容器254的第一端子的電位(或累積在電容器254中的電荷)。另外，作為寬能隙半導體層使用氧化物半導體的電晶體162還具有不容易呈現短通道效應的優點。
接著，說明對圖4所示的半導體裝置(記憶單元250)進行資料的寫入及保持的情況。
首先，藉由將字線WL的電位設定為使電晶體162成為導通狀態的電位，來使電晶體162成為導通狀態。由此，將位元線BL的電位施加到電容器254的第一端子(寫入)。然後，藉由將字線WL的電位設定為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，由此儲存電容器254的第一端子的電位(保持)。
由於電晶體162的截止電流極小，所以能夠長期儲存電容器254的第一端子的電位(或累積在電容器中的電荷)。
接著，對資料的讀出進行說明。當電晶體162成為導通狀態時，處於浮動狀態的位元線BL與電容器254導通，於是，在位元線BL與電容器254之間電荷被再次分配 。其結果，位元線BL的電位發生變化。位元線BL的電位的變化量根據電容器254的第一端子的電位(或累積在電容器254中的電荷)而取不同的值。
例如，在以V為電容器254的第一端子的電位，以C為電容器254的電容，以CB為位元線BL所具有的電容成分(以下也稱為位元線電容)，並且以VB0為電荷被再次分配之前的位元線BL的電位的條件下，電荷被再次分配之後的位元線BL的電位成為(CB*VB0+C*V)/(CB+C)。因此，作為記憶單元250的狀態，當電容器254的第一端子的電位為V1和V0(V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=(CB*VB0+C*V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB*VB0+C*V0)/(CB+C))。
並且，藉由比較位元線BL的電位與指定的電位，可以讀出資料。
如此，圖4A所示的半導體裝置可以利用電晶體162的截止電流極小的特徵長期保持累積在電容器254中的電荷。換言之，因為不需要進行刷新工作，或者，可以使刷新工作的頻率極低，所以可以充分降低耗電量。另外，即使在沒有電力供給的情況下也可以長期保持儲存內容。
接著對圖4B所示的半導體裝置進行說明。
圖4B所示的半導體裝置在其上部具備具有多個圖4A所示的記憶單元250的記憶單元陣列251及具有多個圖4A所示的記憶單元250的記憶單元陣列252作為記憶元 件。此外，圖4B所示的半導體裝置在其下部具備用作使記憶單元陣列251及記憶單元陣列252工作的週邊電路253。注意，在本實施例中，雖然記憶單元陣列252位於記憶單元陣列251和週邊電路253的中間，但是相對於週邊電路253而言，記憶單元陣列252位於上部。因此，將記憶單元陣列251及記憶單元陣列252都當作位於上部。
藉由採用圖4B所示的結構，可以將週邊電路253設置在記憶單元陣列251及記憶單元陣列252的正下方，並且，藉由採用記憶單元陣列251和記憶單元陣列252的疊層結構，可以實現半導體裝置的微型化。
接著，參照圖5對圖4B所示的半導體裝置的具體結構進行說明。
圖5所示的半導體裝置在其上部具有層疊形成的多個記憶單元(記憶單元452a及記憶單元452b)，並且在其下部具有週邊電路400。下部的週邊電路400具有使用第一半導體材料的電晶體450，並且在上部層疊形成的多個記憶單元(記憶單元452a及記憶單元452b)具有使用第二半導體材料的電晶體162。另外，沿著線C1-C2被切割的圖5相當於垂直於電晶體的通道長度方向的剖面圖。
這裏，較佳的是，第一半導體材料和第二半導體材料為具有不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用作第一半導體材料，而將氧化物半導體作用作第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使 用氧化物半導體的電晶體由於其特性而能夠長期保持電荷。
另外，上部的使用第二半導體材料的電晶體162與實施例1至實施例3所記載的電晶體162是同一電晶體，所以在圖5中，對與圖1A相同的部分使用相同的元件符號而省略詳細說明。這裏，對下部的使用第一半導體材料的電晶體450進行說明。
圖5中的電晶體450具有：形成在包括半導體材料(例如，矽等)的基板402中的通道形成區404；以夾持通道形成區404的方式設置的雜質區406及高濃度雜質區408(將這些區域統稱為雜質區)；接觸於高濃度雜質區408的金屬化合物區410；形成在通道形成區404上的閘極絕緣層411；以接觸於閘極絕緣層411的方式設置的閘極電極層412；電連接於雜質區的源極電極或汲極電極418a以及源極電極或汲極電極418b。
在此，在閘極電極層412的側面設置有側壁絕緣層414。此外，在基板402上以圍繞電晶體450的方式設置有元件隔離絕緣層403，並且以覆蓋電晶體450的方式設置有層間絕緣層420及層間絕緣層422。源極電極或汲極電極418a以及源極電極或汲極電極418b藉由形成在層間絕緣層420及層間絕緣層422中的開口電連接到金屬化合物區410。換言之，源極電極或汲極電極418a以及源極電極或汲極電極418b藉由金屬化合物區410電連接到高濃度雜質區408及雜質區406。另外，為了實現電晶體450 的整合化等，有時不形成側壁絕緣層414。另外，在層間絕緣層422上設置有電極424a、電極424b以及電極424c。該電極424a、電極424b以及電極424c電連接到電晶體450的源極電極或汲極電極418a以及源極電極或汲極電極418b。藉由使用絕緣層425覆蓋層間絕緣層422、電極424a、電極424b以及電極424c來實現平坦化。
電極424c利用連接電極426電連接到電極428。另外，電極428由與電晶體162的源極電極層及汲極電極層同一個層形成。
另外，佈線432利用連接電極430電連接到電極428，並利用連接電極434電連接到由與電晶體162的源極電極層及汲極電極層同一個層形成的電極436。另外，電極436利用連接電極438電連接到佈線440。
藉由利用電極424c、佈線432以及佈線440，可以實現記憶單元之間的電連接或週邊電路400與記憶單元之間的電連接等。
注意，圖5所示的半導體裝置例示層疊有兩個記憶單元(記憶單元452a、記憶單元452b)的結構，但是所層疊的記憶單元的個數不侷限於此。也可以採用層疊有三個以上的記憶單元的結構。
此外，圖5所示的半導體裝置例示藉由利用電極424c、電極428、佈線432、電極436以及佈線440連接記憶單元452a、記憶單元452b和週邊電路400的結構，但是不侷限於該結構。也可以在記憶單元452a、記憶單元 452b和週邊電路400之間設置兩個以上的佈線層及電極。
如上所述，在上部層疊形成的多個記憶單元由作為寬能隙半導體層使用氧化物半導體的電晶體形成。由於作為寬能隙半導體層使用氧化物半導體的電晶體的截止電流小，因此藉由使用這種電晶體，能夠長期保持儲存內容。換言之，可以使刷新工作的頻率極低，所以可以充分降低耗電量。另一方面，在週邊電路中使用氧化物半導體以外的半導體材料。作為氧化物半導體以外的半導體材料例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳的是，使用單晶半導體。此外，也可以使用有機半導體材料。使用這種半導體材料的電晶體能夠進行充分高速的工作。從而，藉由利用使用氧化物半導體以外的材料的電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
如上所述，藉由將具有使用氧化物半導體以外的材料的電晶體(換言之，能夠進行充分高速的工作的電晶體)的週邊電路以及具有使用氧化物半導體的電晶體(作更廣義解釋，其截止電流十分小的電晶體)的儲存電路設置為一體，能夠實現具有新穎特徵的半導體裝置。另外，藉由採用週邊電路和儲存電路的疊層結構，可以實現半導體裝置的整合化。
本實施例可以與其他實施例所記載的結構適當地組合而實施。
實施例5
在本實施例中，參照圖9A至圖12對將上述實施例所說明的半導體裝置應用於行動電話、智慧手機、電子書閱讀器等移動設備的例子進行說明。
在行動電話、智慧手機、電子書閱讀器等移動設備中，為了暫時儲存影像資料而使用SRAM或DRAM。使用SRAM或DRAM是因為快閃記憶體應答速度慢而不適於處理影像。另一方面，當將SRAM或DRAM用於影像資料的暫時儲存時，有如下特徵。
如圖9A所示，在一般的SRAM中，一個記憶單元由電晶體801至電晶體806的六個電晶體構成，並且由X解碼器807和Y解碼器808驅動這些電晶體。電晶體803和電晶體805以及電晶體804和電晶體806構成反相器，該反相器能夠實現高速驅動。然而，由於一個電晶體由六個電晶體構成，所以有記憶單元面積大的缺點。在將設計規則的最小尺寸設定為F的情況下，SRAM的記憶單元面積一般為100至150F2。因此，SRAM是各種記憶體中每個比特位的單價最高的。
另一方面，在DRAM中，如圖9B所示，記憶單元由電晶體811和儲存電容器812構成，並且由X解碼器813和Y解碼器814驅動這些元件。由於一個單元由一個電晶體和一個電容構成，所以所占的面積小。DRAM的儲存面積一般為10F2以下。但是，DRAM需要一直進行刷新工作，因此即使在不進行改寫的情況下也消耗電力。
相對於此，上述實施例所說明的半導體裝置的記憶單元面積為10F2左右，並且不需要頻繁的刷新工作。從而，能夠縮小記憶單元面積，還能夠降低耗電量。
另外，圖10是移動設備的方塊圖。圖10所示的移動設備具有：RF電路901；類比基帶電路902；數位基帶電路903；電池904；電源電路905；應用處理器906；快閃記憶體910；顯示器控制器911；儲存電路912；顯示器913；觸控感應器919；聲頻電路917；以及鍵盤918等。顯示器913具有：顯示部914；源極驅動器915；以及閘極驅動器916。應用處理器906具有：CPU(Central Processing Unit：中央處理器)907；DSP(Digital Signal Processor：數位信號處理器)908；以及介面909(IF909)。儲存電路912一般由SRAM或DRAM構成，藉由將上述實施例所說明的半導體裝置用於該部分，能夠以高速進行資料的寫入和讀出，能夠長期保持儲存內容，還能夠充分降低耗電量。
另外，圖11是將上述實施例所說明的半導體裝置用於顯示器的儲存電路950的例子。圖11所示的儲存電路950具有：記憶體952；記憶體953；開關954；開關955；以及記憶體控制器951。另外，儲存電路950連接於：用來讀出及控制從信號線輸入的影像資料(輸入影像資料)、儲存在記憶體952及記憶體953中的資料(儲存影像資料)的顯示器控制器956；以及根據來自顯示器控制器o56的信號來進行顯示的顯示器957。
首先，藉由應用處理器(未圖示)形成一個影像資料(輸入影像資料A)。該輸入影像資料A藉由開關954被儲存在記憶體952中。然後，將儲存在記憶體952中的影像資料(儲存影像資料A)藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。
在輸入影像資料A沒有變化時，儲存影像資料A一般以30至60Hz左右的週期從記憶體952藉由開關955由顯示器控制器956讀出。
另外，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關954被儲存在記憶體953中。在該期間儲存影像資料A也繼續定期性地藉由開關955從記憶體952被讀出。當在記憶體953中儲存完新的影像(儲存影像資料B)時，由顯示器957的下一個圖框開始讀出儲存影像資料B，並且將該儲存影像資料B藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。該讀出一直持續直到下一個新的影像資料儲存到記憶體952中。
如上所述，藉由由記憶體952及記憶體953交替進行影像資料的寫入和影像資料的讀出，來進行顯示器957的顯示。另外，記憶體952、記憶體953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施例所說明的半導體裝置用於記憶體952及記憶體953，能夠以高速進行資料的寫入和讀出，能夠長期保持儲存 內容，還能夠充分降低耗電量。
另外，圖12是電子書閱讀器的方塊圖。圖12所示的電子書閱讀器具有：電池1001；電源電路1002；微處理器1003；快閃記憶體1004；聲頻電路1005；鍵盤1006；儲存電路1007；觸控面板1008；顯示器1009；以及顯示器控制器1010。
在此，可以將上述實施例所說明的半導體裝置用於圖12的儲存電路1007。儲存電路1007具有暫時保持書籍內容的功能。作為該功能的例子，例如有使用者使用高亮功能的情況。使用者在看電子書閱讀器時，有時需要對某個部分做標記。該標記功能被稱為高亮功能，即藉由改變顯示顏色；劃下劃線；將文字改為粗體字；改變文字的字體等，來使該部分與周圍不一樣而突出表示。高亮功能就是將使用者所指定的部分的資料儲存而保持的功能。當將該資料長期保持時，也可以將該資料拷貝到快閃記憶體1004。即使在此情況下，也藉由採用上述實施例所說明的半導體裝置，而能夠以高速進行資料的寫入和讀出，能夠長期保持儲存內容，還能夠充分降低耗電量。
如上所述，本實施例所示的移動設備安裝有根據上述實施例的半導體裝置。因此，能夠實現以高速進行資料的讀出、長期保持儲存內容且充分降低耗電量的移動設備。
本實施例所示的結構及方法等可以與其他實施例所記載的結構及方法等適當地組合而實施。
實例1
本實例中，為了確認實施例1所示的溝槽結構的電晶體是否呈現短通道效應而進行計算。
這裏，在計算中使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。
圖6A示出用來計算的結構及各個尺寸。閘極絕緣層的厚度為5nm，寬能隙半導體層的厚度為5nm，並且閘極電極用的溝槽的深度為0.4μm。圖6A示出溝槽的底部的長度(通道長度方向的長度)為90nm，且源極電極和汲極電極之間的間隔(通道長度方向的長度)為110nm的溝槽結構的電晶體。寬能隙半導體層的材料使用In-Ga-Zn-O類氧化物半導體(能隙為3.15eV，電子親和力為4.6ev，電子遷移率為10cm2/Vs)，接觸於寬能隙半導體層的電極(源極電極及汲極電極)的功函數為4.6eV，並且閘極電極的功函數為5.5eV。圖6B示出對該溝槽結構的電晶體的Vg-Id特性(Vds=1V，溫度為27℃)進行計算的結果。
另外，圖7A示出溝槽的底部的長度(通道長度方向的長度)為60nm，源極電極和汲極電極之間的間隔(通道長度方向的長度)為80nm的溝槽結構的電晶體。圖7B示出除了溝槽的底部的長度及源極電極和汲極電極之間的間隔以外與圖6B為同樣條件的計算結果。
另外，圖8A示出溝槽的底部的長度(通道長度方向的長度)為30nm，源極電極和汲極電極之間的間隔(通 道長度方向的長度)為50nm的溝槽結構的電晶體。圖8B示出除了溝槽的底部的長度及源極電極和汲極電極之間的間隔以外與圖6B為同樣條件的計算結果。
從計算結果可知：圖6A、圖7A以及圖8A的結構的所有電晶體的特性大致相等。各個電晶體的臨界值(Vth)為0.8V，S值為60mV/dec，都是理想的數值。
從這些計算結果可知：即使將源極電極和汲極電極之間的間隔(通道長度方向的長度)縮短到50nm，也可以得到良好的電晶體特性，而沒有呈現臨界值的負漂移或S值的增大等短通道效應。
為了比較，不使用溝槽結構的電晶體而使用平面型的電晶體結構來進行了同樣的計算。當將源極電極和汲極電極之間的間隔(通道長度方向的長度)縮短時，通道長度也變短，而呈現臨界值的負漂移或S值的增大等短通道效應，再者，還確認到對閘極施加負的偏壓時的洩漏電流(截止電流)的增大。
與該用來比較的計算結果相比，圖6B、圖7B以及圖8B的計算結果是理想的。藉由採用實施例1所示的電晶體結構，即使縮短源極電極和汲極電極之間的間隔(通道長度方向的長度)，由於實效的通道長度的變化小，所以不會呈現短通道效應，從而可以抑制截止電流。其結果，能夠製造保持特性良好的記憶單元。
100‧‧‧基板
108‧‧‧閘極絕緣層
110‧‧‧閘極電極
116‧‧‧通道形成區
120‧‧‧雜質區
124‧‧‧金屬化合物區
126‧‧‧電極
130‧‧‧絕緣層
142a、142b‧‧‧電極
143a、143b‧‧‧絕緣層
144‧‧‧寬能隙半導體層
146‧‧‧閘極絕緣層
148a、148b‧‧‧閘極電極
149‧‧‧絕緣層
150‧‧‧絕緣層
151‧‧‧絕緣層
152‧‧‧絕緣層
153‧‧‧電極
154‧‧‧電極
156‧‧‧佈線
160‧‧‧電晶體
161‧‧‧元件隔離區
162‧‧‧電晶體
163‧‧‧電晶體
164‧‧‧電容器
165‧‧‧元件隔離區
250‧‧‧記憶單元
251‧‧‧記憶單元陣列
253‧‧‧週邊電路
254‧‧‧電容器
310‧‧‧半導體基板
312‧‧‧STI區
314‧‧‧閘極絕緣層
316‧‧‧半導體層
318‧‧‧導電層
320‧‧‧保護絕緣層
322‧‧‧側壁絕緣層
324‧‧‧雜質區
325‧‧‧連接電極
326‧‧‧絕緣層
328‧‧‧電極
329‧‧‧絕緣層
330‧‧‧連接電極
331‧‧‧連接電極
332‧‧‧電極
334‧‧‧連接電極
336‧‧‧電極
338‧‧‧連接電極
350‧‧‧電晶體
400‧‧‧週邊電路
402‧‧‧基板
403‧‧‧元件隔離絕緣層
404‧‧‧通道形成區
406‧‧‧雜質區
408‧‧‧高濃度雜質區
410‧‧‧金屬化合物區
411‧‧‧閘極絕緣層
412‧‧‧閘極電極
414‧‧‧側壁絕緣層
418a‧‧‧源極電極或汲極電極
418b‧‧‧源極電極或汲極電極
420‧‧‧層間絕緣層
422‧‧‧層間絕緣層
424a‧‧‧電極
424b‧‧‧電極
424c‧‧‧電極
425‧‧‧絕緣層
426‧‧‧連接電極
428‧‧‧電極
430‧‧‧連接電極
432‧‧‧佈線
434‧‧‧連接電極
436‧‧‧電極
438‧‧‧連接電極
440‧‧‧佈線
450‧‧‧電晶體
452a‧‧‧記憶單元
452b‧‧‧記憶單元
801‧‧‧電晶體
803‧‧‧電晶體
804‧‧‧電晶體
805‧‧‧電晶體
806‧‧‧電晶體
807‧‧‧X解碼器
808‧‧‧Y解碼器
811‧‧‧電晶體
812‧‧‧儲存電容器
813‧‧‧X解碼器
814‧‧‧Y解碼器
901‧‧‧RF電路
902‧‧‧類比基帶電路
903‧‧‧數位基帶電路
904‧‧‧電池
905‧‧‧電源電路
906‧‧‧應用處理器
907‧‧‧CPU
908‧‧‧DSP
909‧‧‧介面
910‧‧‧快閃記憶體
911‧‧‧顯示器控制器
912‧‧‧儲存電路
913‧‧‧顯示器
914‧‧‧顯示部
915‧‧‧源極驅動器
916‧‧‧閘極驅動器
917‧‧‧聲頻電路
918‧‧‧鍵盤
919‧‧‧觸控感應器
950‧‧‧儲存電路
951‧‧‧記憶體控制器
952‧‧‧記憶體
953‧‧‧記憶體
954‧‧‧開關
955‧‧‧開關
956‧‧‧顯示器控制器
957‧‧‧顯示器
1001‧‧‧電池
1002‧‧‧電源電路
1003‧‧‧微處理器
1004‧‧‧快閃記憶體
1005‧‧‧聲頻電路
1006‧‧‧鍵盤
1007‧‧‧儲存電路
1008‧‧‧觸控面板
1009‧‧‧顯示器
1010‧‧‧顯示器控制器
在圖式中：圖1A至圖1C是示出本發明的一個實施例的剖面圖及俯視圖；圖2A和圖2B是示出本發明的一個實施例的剖面圖及電路圖；圖3是示出本發明的一個實施例的剖面圖；圖4A和圖4B是示出本發明的一個實施例的電路圖及示意圖；圖5是示出本發明的一個實施例的剖面圖；圖6A和圖6B是用於計算的結構剖面圖及計算結果；圖7A和圖7B是用於計算的結構剖面圖及計算結果；圖8A和圖8B是用於計算的結構剖面圖及計算結果；圖9A和9B是示出本發明的一個實施例的電路圖；圖10是示出本發明的一個實施例的可攜式設備的方塊圖；圖11是示出本發明的一個實施例的半導體裝置的方塊圖；圖12是示出本發明的一個實施例的電子書閱讀器的方塊圖；圖13A至13E是說明本發明的一個實施例的氧化物材料的結構的圖；圖14A至14C是說明本發明的一個實施例的氧化物材料的結構的圖；圖15A至15C是說明本發明的一個實施例的氧化物材 料的結構的圖。
130‧‧‧絕緣層
142a、142b‧‧‧電極
143a、143b‧‧‧絕緣層
144‧‧‧寬能隙半導體層
146‧‧‧閘極絕緣層
148a‧‧‧閘極電極
149‧‧‧絕緣層
150‧‧‧絕緣層
161‧‧‧元件隔離區
162‧‧‧電晶體

Claims (31)

  1. 一種半導體裝置，包括：第一絕緣層；在該第一絕緣層中的溝槽；與該溝槽的內壁面接觸的氧化物半導體層；與該氧化物半導體層相鄰的閘極絕緣層；以及在該溝槽中且與該氧化物半導體層相鄰的閘極電極，在該氧化物半導體層與該閘極電極之間夾有該閘極絕緣層，其中，該氧化物半導體層具有圓弧型的剖面形狀，且與該溝槽的整個表面接觸，並且其中，該閘極絕緣層與在該溝槽中的該氧化物半導體層的整個頂面接觸。
  2. 根據申請專利範圍第1項之半導體裝置，還包括與該氧化物半導體層接觸的源極電極或汲極電極。
  3. 根據申請專利範圍第2項之半導體裝置，還包括在該閘極絕緣層和該源極電極或該汲極電極之間的第二絕緣層。
  4. 根據申請專利範圍第1項之半導體裝置，其中，該內壁面至少包括該溝槽的底面。
  5. 一種半導體裝置，包括：第一絕緣層；在該第一絕緣層中的第一溝槽；與該第一絕緣層接觸的氧化物半導體層，其中，該氧 化物半導體層包括：與該第一溝槽的第一側壁相鄰的第一區；與該第一溝槽的底面相鄰的第二區；以及與該第一溝槽的第二側壁相鄰的第三區，該第一溝槽的該第一側壁與該第一溝槽的該第二側壁彼此相對，在該第一絕緣層的第一區上的源極電極，該源極電極電接觸於該氧化物半導體層；在該第一絕緣層的第二區上的汲極電極，該汲極電極電接觸於該氧化物半導體層，其中，該第一溝槽位於該第一絕緣層的該第一區與該第一絕緣層的該第二區之間；與該氧化物半導體層相鄰的閘極絕緣層；以及在該第一溝槽中且與該氧化物半導體層相鄰的閘極電極，在該氧化物半導體層與該閘極電極之間夾有該閘極絕緣層，其中，該氧化物半導體層具有圓弧型的剖面形狀，且與該第一溝槽的整個表面接觸，並且其中，該閘極絕緣層與在該第一溝槽中的該氧化物半導體層的整個頂面接觸。
  6. 根據申請專利範圍第5項之半導體裝置，還包括：在該第一絕緣層中的第二溝槽；以及填充該第二溝槽的第二絕緣層。
  7. 根據申請專利範圍第5項之半導體裝置，其中，該閘極絕緣層接觸於該氧化物半導體層的側面。
  8. 一種半導體裝置，包括：第一絕緣層；在該第一絕緣層中的第一溝槽；在該第一絕緣層中的第二溝槽；與該第一溝槽的內壁面接觸的氧化物半導體層；與該氧化物半導體層相鄰的第二絕緣層，其中，該第二絕緣層與該第二溝槽的內壁面相鄰；在該第一溝槽中且與該氧化物半導體層相鄰的閘極電極，在該氧化物半導體層與該閘極電極之間夾有該第二絕緣層；以及填充該第二溝槽的第三絕緣層，其中，該氧化物半導體層具有圓弧型的剖面形狀，且與該第一溝槽的整個表面接觸，並且其中，該第二閘極絕緣層與在該第一溝槽中的該氧化物半導體層的整個頂面接觸。
  9. 根據申請專利範圍第8項之半導體裝置，還包括與該氧化物半導體層接觸的源極電極或汲極電極。
  10. 根據申請專利範圍第8項之半導體裝置，還包括在該第二溝槽中的第四絕緣層，其中，該第四絕緣層設置在該第二絕緣層和該第三絕緣層之間。
  11. 根據申請專利範圍第9項之半導體裝置，還包括在該第二絕緣層和該源極電極或該汲極電極之間的第四絕緣層。
  12. 一種半導體裝置，包括：半導體基板；在該半導體基板中的第一溝槽；在該半導體基板中的雜質區；與該第一溝槽的內壁面接觸的第一閘極絕緣層；在該第一溝槽中且在該第一閘極絕緣層上的第一閘極電極；在該第一閘極電極和該半導體基板上的第一絕緣層；在該第一絕緣層上的第二絕緣層；在該第二絕緣層中的第二溝槽；與該第二溝槽的內壁面接觸的氧化物半導體層；與該氧化物半導體層相鄰的第三絕緣層；以及在該第二溝槽中且與該氧化物半導體層相鄰的第二閘極電極，在該氧化物半導體層與該第二閘極電極之間夾有該第三絕緣層，其中，該氧化物半導體層具有圓弧型的剖面形狀，且與該第一溝槽的整個表面接觸，並且其中，該第三閘極絕緣層與在該第二溝槽中的該氧化物半導體層的整個頂面接觸。
  13. 根據申請專利範圍第12項之半導體裝置，還包括：在該第二絕緣層中的第三溝槽，其中，該第三絕緣層與該第三溝槽的內壁面相鄰；以及填充該第三溝槽的第四絕緣層。
  14. 根據申請專利範圍第12項之半導體裝置，還包括與該氧化物半導體層接觸的源極電極或汲極電極，其中，該源極電極或該汲極電極電連接到該第一閘極電極。
  15. 根據申請專利範圍第12項之半導體裝置，其中，該第一閘極電極包括半導體層和在該半導體層上的導電層。
  16. 根據申請專利範圍第12項之半導體裝置，還包括：在該第一閘極電極上的保護絕緣層；以及與該第一閘極電極和該保護絕緣層的側面接觸的側壁絕緣層。
  17. 根據申請專利範圍第13項之半導體裝置，其中，該第三溝槽的底部的水平位置深於該第二溝槽的底部的水平位置。
  18. 一種半導體裝置，包括：包含包括有半導體材料的電晶體的電路；以及在該電路上且與該電路電連接的記憶單元，該記憶單元包括：第一絕緣層；在該第一絕緣層中的第一溝槽；與該第一溝槽的內壁面接觸的氧化物半導體層；與該氧化物半導體層相鄰的第二絕緣層；以及在該第一溝槽中且與該氧化物半導體層相鄰的閘 極電極，在該氧化物半導體層與該閘極電極之間夾有該第二絕緣層，其中，該半導體材料與該氧化物半導體層的材料不同，其中，該氧化物半導體層具有圓弧型的剖面形狀，且與該第一溝槽的整個表面接觸，並且其中，該第二閘極絕緣層與在該溝槽中的該氧化物半導體層的整個頂面接觸。
  19. 根據申請專利範圍第18項之半導體裝置，還包括：在該第一絕緣層中的第二溝槽，其中，該第二絕緣層與該第二溝槽的內壁面相鄰；以及填充該第二溝槽的第三絕緣層。
  20. 根據申請專利範圍第18項之半導體裝置，還包括與該氧化物半導體層接觸的源極電極或汲極電極。
  21. 根據申請專利範圍第8或18項之半導體裝置，其中該第二絕緣層接觸於該氧化物半導體層的側面。
  22. 根據申請專利範圍第1、5、8、12及18項的任一項之半導體裝置，其中，該氧化物半導體層具有U字形狀的剖面形狀，並且其中，該氧化物半導體層包含結晶，該結晶具有垂直於該氧化物半導體層的表面的c軸。
  23. 根據申請專利範圍第18項之半導體裝置， 其中，該內壁面至少包括該第一溝槽的底面。
  24. 根據申請專利範圍第18項之半導體裝置，還包括與該氧化物半導體層接觸的源極電極或汲極電極。
  25. 根據申請專利範圍第8、13及19項的任一項之半導體裝置，其中，該第一溝槽的該內壁面至少包括該第一溝槽的底面，並且其中，該第二溝槽的該內壁面至少包括該第二溝槽的底面。
  26. 根據申請專利範圍第8或19項之半導體裝置，其中，該第二溝槽的底部的水平位置深於該第一溝槽的底部的水平位置。
  27. 一種半導體裝置，包括：第一絕緣層；在該第一絕緣層中的溝槽；與該溝槽的內壁面接觸的半導體層；與該半導體層相鄰的閘極絕緣層；以及在該溝槽中且與該半導體層相鄰的閘極電極，在該半導體層與該閘極電極之間夾有該閘極絕緣層，其中，該半導體層具有U字形狀的剖面形狀，其中，該半導體層包括具有大於1.1eV的禁止帶寬度之氧化物半導體，其中，該半導體層包括銦，其中，該氧化物半導體層具有圓弧型的剖面形狀，且 與該溝槽的整個表面接觸，並且其中，該閘極絕緣層與在該溝槽中的該氧化物半導體層的整個頂面接觸。
  28. 根據申請專利範圍第27項之半導體裝置，還包括與該半導體層接觸的源極電極或汲極電極。
  29. 根據申請專利範圍第27項之半導體裝置，其中，該半導體層包含結晶，該結晶具有垂直於該半導體層的表面的c軸。
  30. 根據申請專利範圍第28項之半導體裝置，還包括在該閘極絕緣層和該源極電極或該汲極電極之間的第二絕緣層。
  31. 根據申請專利範圍第27項之半導體裝置，其中，該內壁面至少包括該溝槽的底面。
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