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KR101448899B1 - 커패시터리스 메모리 - Google Patents

커패시터리스 메모리 Download PDF

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KR101448899B1
KR101448899B1 KR1020080046562A KR20080046562A KR101448899B1 KR 101448899 B1 KR101448899 B1 KR 101448899B1 KR 1020080046562 A KR1020080046562 A KR 1020080046562A KR 20080046562 A KR20080046562 A KR 20080046562A KR 101448899 B1 KR101448899 B1 KR 101448899B1
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타츠야 혼다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 구조를 복잡화하지 않고 캐리어의 유출에 의한 스레시홀드 전압의 변동을 방지하고, 메모리의 보유 특성을 향상시킬 수 있는 커패시터리스(capacitor-less) 메모리를 제공한다. 트랜지스터를 가지는 커패시터리스 메모리에 있어서, 트랜지스터는 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 사이에 제공된 활성층 영역, 활성층 영역에 절연막을 사이에 두고 인접한 게이트 전극을 가지고, 소스 영역은 활성층 영역의 반도체 및 드레인 영역의 반도체보다 큰 밴드 갭을 가지는 반도체로 이루어지고, 소스 영역과 활성층 영역 사이에 헤테로(hetero) 접합이 형성되는 것으로 한다.
Figure R1020080046562
커패시터리스 메모리, 트랜지스터, 헤테로 접합, 밴드 갭

Description

커패시터리스 메모리{CAPACITOR-LESS MEMORY}
본 발명은, 커패시터리스(capacitor-less) 메모리에 관한 것이다. 특히, 메모리 소자 선택과 정보 보유의 양쪽 기능을 하는 트랜지스터를 가지는 커패시터리스 메모리에 관한 것이다.
DRAM을 한층 더 고집적화하기 위하여, 전하를 보유하기 위한 용량(보유 용량)을 필요로 하지 않는, 소위 커패시터리스 DRAM이 주목을 받고 있다(예를 들어, 문헌 1 내지 문헌 3 참조). 커패시터리스 DRAM은 종래의 DRAM과 같이 전하를 보유 용량에 축적하지 않고, 스위칭 트랜지스터에 축적한다. 커패시터리스 DRAM에서는, 스위칭 트랜지스터가 메모리 소자 선택과 정보 보유의 양쪽 기능을 하기 때문에, 별도로 보유 용량을 필요로 하지 않고, 그 만큼 소자 면적이 작아져 고집적화에 유리하다.
커패시터리스 DRAM의 동작 원리를 도 1, 도 2a 및 도 2b를 참조하여 설명한다. 도 1은 커패시터리스 DRAM의 1 셀(cell)분의 회로를 나타내는 회로도이다. 이 예에서는 트랜지스터는 n형이다.
도 1에 나타낸 커패시터리스 DRAM의 기입 동작을 설명한다. 먼저, 워드 선(102)에 트랜지스터(101)의 스레시홀드 전압 이상의 전압을 인가하여 트랜지스터(101)를 온(on) 상태로 한다. 그리고, 비트선(103)에 정(正) 전압을 인가함으로써 생기는 전계에 의하여 캐리어(전자)가 가속되고, 트랜지스터(101)의 드레인 엣지(edge)에 핫 캐리어가 발생한다. 도 2a에, 도 1의 트랜지스터(101)에 있어서의 캐리어의 거동(behavior)을 모식적으로 나타낸다. 발생한 핫 캐리어는 반도체 원자(예를 들어, 실리콘 원자)와 충돌함으로써 새로 전자와 정공을 발생시킨다. 발생된 전자는 드레인 측으로 이동하고, 정공은 반도체 활성층 중의 전계를 받아 기판 측(즉, 게이트 전극으로부터 멀리 있는 측)으로 이동한다. 도 2b에 활성층 하부(기판 측)의 밴드 구조를 나타낸다. 여기서, EF은 페르미 준위(Fermi level)의 에너지, EC는 전도대(傳導帶) 바닥의 에너지, EV는 가전자대 정상부의 에너지이다. 활성층 하부로 이동한 정공은 소스와 활성층의 경계에서 형성되는 포텐셜 장벽 △EV에 의하여 소스와 드레인 사이에 가두어져, 활성층 하부에 축적된다. 이와 같이 활성층 하부에 정공이 축적되면, 트랜지스터의 스레시홀드 전압이 저하하고, 그 결과, 메모리 판독시 트랜지스터에 흐르는 전류가 상승한다. 예를 들어, 이 상태를 "1"로 할 수 있다. 이와 같이, 활성층 하부에 정공을 축적함으로써 메모리의 기입이 행해진다.
또한, 상술한 바와 같이, 기입을 하기 위해서는, 핫 캐리어를 발생시킬 필요가 있으므로, 트랜지스터는 포화 영역에서 동작시킨다. 즉, 트랜지스터의 스레시홀드 전압을 Vth로 하면, (Vd-Vs)＞(Vg-Vs)-Vth가 성립되도록 드레인 전압 Vd(또는 비트선 전압)와 게이트 전압 Vg(또는 워드선 전압)의 값을 설정한다.
메모리의 소거, 즉, "0"의 기입은, 드레인 전압을 부(負)로 하여 정공을 드레인 측으로 유출시킴으로써 행해진다. 이로써 스레시홀드 전압은 정공이 축적되기 전의 상태로 되돌아간다.
이와 같이, 커패시터리스 DRAM에서는, 메모리가 "1"의 상태인지 "0"의 상태인지에 따라 트랜지스터의 스레시홀드 전압이 다르고, 그 결과, 메모리 판독시 트랜지스터에 흐르는 전류값이 다르게 된다. 그것을, 예를 들어, 센스 앰프(sense amplifier)로 검출함으로써, 메모리의 "1" 또는 "0"을 판별할 수 있다.
상술한 바와 같이, 커패시터리스 DRAM은 보유 용량을 필요로 하지 않기 때문에 고집적화에 유리하지만, 실리콘을 활성층으로 하는 종래의 메모리 소자에서는 정공을 가두기 위한 소스 측의 포텐셜 장벽 △EV가 충분히 크지 않기 때문에, 활성층 하부에 축적된 정공은 어느 비율로 포텐셜 장벽 △EV를 넘어 시간과 함께 소스 측으로 흘려 버린다(누설 전류). 이 누설 전류는, exp(-△Ev/kBT) ‥‥ 식 (1)에 비례한다(여기서, kB는 볼츠만 상수(Boltzmann constant), T는 절대 온도). 그 결과, 스레시홀드 전압이 변동하고, 메모리의 판독 불량이 생긴다.
축적된 정공(다수 캐리어(majority carrier))의 유출을 방지하기 위하여, 문헌 3에는, 제 1 반도체층, 제 2 반도체층 및 제 3 반도체층을 이 순서로 기판에 적층하고, 채널 영역 아래에 더블 헤테로(double hetero) 접합 구조를 형성한 MOS 트랜지스터로 이루어지는 메모리 셀이 제안되어 있다. 제 1 반도체층, 제 2 반도체 층 및 제 3 반도체층은, 예를 들어, p형 실리콘층, p형 실리콘 게르마늄층 및 p형 실리콘층으로 할 수 있다. 이와 같이, 더블 헤테로 구조를 구성하는 제 2 반도체층 내에 다수 캐리어를 가둠으로써 다수 캐리어의 유출 방지가 도모된다.
그러나, 문헌 3에 기재된 메모리 셀에서는, 더블 헤테로 접합을 형성하기 위하여 3층의 반도체층을 필요로 하여, 구조가 복잡화하는 문제가 있다.
[문헌 1] 일본국 공개특허공고 2002-246571호 공보
[문헌 2] 일본국 공개특허공고 평8-213624호 공보
[문헌 3] 일본국 공개특허공고 평10-92952호 공보
본 발명의 주된 목적은, 구조를 복잡화하지 않고, 축적된 캐리어의 유출에 의한 스레시홀드 전압의 변동을 방지하고, 메모리의 보유 특성을 향상시킬 수 있는 커패시터리스 메모리를 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 커패시터리스 메모리는 트랜지스터를 가지고, 이 트랜지스터는 소스 영역과, 드레인 영역, 소스 영역과 드레인 영역 사이에 제공된 활성층 영역, 및 활성층 영역에 절연막을 사이에 두고 인접한 게이트 전극을 가지고, 소스 영역은 활성층 영역의 반도체 및 드레인 영역의 반도체보다 큰 밴드 갭을 가지는 반도체로 이루어지고, 소스 영역과 활성층 영역 사이에 헤테로 접합이 형성되어 있는 것을 특징으로 하는 것이다.
본 발명의 커패시터리스 메모리는, 소스 영역이 활성층 영역 및 드레인 영역의 것보다 큰 벤드 갭을 가지는 반도체로 이루어지고, 소스 영역과 활성층 영역 사이에 헤테로 접합이 형성되어 있음으로써, 간단한 구조로, 스레시홀드 전압을 변경하는 활성층 영역의 기판 측에 축적된 캐리어(n형 트랜지스터의 경우는 정공, p형 트랜지스터의 경우는 전자)에 대한 소스 측의 포텐셜 장벽을 크게 하여, 축적된 캐리어의 유출(누설 전류)을 저감할 수 있다. 따라서, 캐리어의 유출에 의한 메모리 소자의 스레시홀드 전압의 변동을 방지하여 메모리 특성을 크게 향상시킬 수 있다.
바람직하게는, 활성층 영역과 드레인 영역은 같은 밴드 갭을 가지는 반도체 로 이루어지는 것으로 한다. 또한, 드레인 영역도 소스 영역과 마찬가지로 활성층 영역의 반도체보다 큰 밴드 갭을 가지는 반도체로 형성할 수도 있지만, 드레인 영역의 밴드 갭이 커지면, 핫 캐리어에 의한 전자와 정공의 생성 효율이 저하하고, 메모리 소자의 구동 전압이 상승하는 문제가 생길 수 있다. 따라서, 소스 영역과 드레인 영역 양쪽 모두를 활성층 영역보다 큰 밴드 갭을 가지는 반도체로 형성하는 경우, 소스 영역의 밴드 갭 ＞ 드레인 영역의 밴드 갭 ＞ 활성층 영역의 밴드 갭으로 할 필요가 있다.
일 실시예에서는, 활성층 영역의 반도체가 게르마늄으로 이루어지고, 소스 영역의 반도체가 실리콘 게르마늄으로 이루어지는 것으로 할 수 있다.
또한, 활성층 영역의 반도체가, 실리콘, 게르마늄, 및 실리콘 게르마늄으로 이루어진 군에서 선택된 반도체로 이루어지는 경우, 소스 영역의 반도체는, 황화아연, 산화아연, 질화 갈륨, 인화 갈륨, 비화 갈륨, 알루미늄 안티몬, 인화 인듐, 텔루르화 카드뮴, 텔루르화 아연, 셀렌화 아연, 황화 카드뮴, 셀렌화 카드뮴, 탄화규소, 인화 알루미늄, 및 비화 알루미늄으로 이루어진 군에서 선택된 반도체로 이루어지는 것으로 할 수 있다. 격자 정합(lattice matching)을 고려하면, 소스 영역의 반도체가, 황화아연, 비화 갈륨, 인화 갈륨, 인화 인듐, 인화 알루미늄, 및 비화 알루미늄으로 이루어진 군에서 선택된 반도체로 이루어지는 것으로 하면 특히 바람직하다.
다른 실시예에서는, 활성층 영역의 반도체가 단결정 실리콘 또는 폴리실리콘으로 이루어지고, 소스 영역의 반도체가 아모르퍼스 실리콘 또는 미(微)결정 실리 콘으로 이루어지는 것으로 하여도 좋다. 활성층 영역과 소스 영역을 모두 실리콘 재료로 함으로써 성막과 가공의 프로세스를 간이화할 수 있다.
또한, 바람직하게는, 절연막은 비유전율이 8 이상인 절연재료로 이루어지는 것으로 할 수 있다. 이와 같이, 비유전율이 높은 절연막을 게이트 전극과 활성층 영역 사이에 사용함으로써, 낮은 게이트 전압으로 캐리어를 다수 발생시킬 수 있다.
본 발명의 다른 측면에 의거하면, 상기 구성의 트랜지스터를 다수개 포함하고, 트랜지스터의 게이트 전극에 접속된 다수의 워드선과, 트랜지스터의 소스 영역에 접속된 다수의 공통선과, 트랜지스터의 드레인 영역에 접속된 다수의 비트선을 가지고, 공통선과 비트선은 대략 평행하게 연장하고, 워드선을 대략 직교하고, 워드선의 연장 방향으로 다수의 공통선의 하나를 사이에 두고 인접한 트랜지스터는 소스 영역이 근접하도록 배치되고, 이들 인접한 트랜지스터의 소스 영역은 사이에 위치하는 공통선에 공통으로 접속되는 것을 특징으로 하는 커패시터리스 메모리가 제공된다. 이와 같이, 공통선을 인접한 메모리 셀 사이에서 공통으로 사용함으로써, 공통선의 개수를 줄여, 장치를 한층 더 미세화할 수 있다.
상기한 본 발명의 구성에 의하면, 간단한 구조로, 커패시터리스 메모리의 캐리어 유출에 의한 스레시홀드 전압의 변동을 방지하고, 메모리의 보유 특성을 향상시킬 수 있다.
도 3은, 본 발명에 의거한 커패시터리스 메모리의 메모리 셀로서 사용할 수 있는 트랜지스터의 바람직한 실시예를 나타내는 단면도이다. 이 트랜지스터에서는, 유리 기판 등의 기판(2) 위에 하지 절연막(3)으로서의 산질화규소막이 형성되고, 이 하지 절연막(3) 위에 소스 영역(5), 활성층 영역(6), 드레인 영역(7)을 포함하는 섬 형상 반도체막이 형성되어 있다. 활성층 영역(6)의 상방에는 산화 이트륨으로 이루어지는 게이트 절연막(8)을 사이에 두고 질화 탄탈로 이루어지는 게이트 전극(9)이 형성되어 있다. 게이트 전극(9) 위에는 산질화규소로 이루어지는 상면이 평탄화된 층간절연막(10)이 형성되고, 층간절연막(10) 위에는 티탄, 알루미늄, 티탄을 적층하여 이루어지는 도전막(11, 12)이 형성되어 있다. 층간절연막(10)에는 소스 영역(5) 및 드레인 영역(7)에 도달하는 콘택트 개구(13, 14)가 형성되고, 도전막(11, 12)은 이들 콘택트 개구(13, 14)를 통하여 소스 영역(5) 및 드레인 영역(7)에 각각 접속되어 있다. 소스 영역(5)에 접속하는 도전막(11)은 공통선으로서 기능하고, 드레인 영역(7)에 접속하는 도전막(12)은 비트선으로서 기능할 수 있다.
소스 영역(5) 및 드레인 영역(7)은 도너 불순물을 고농도로 포함하는 n+형 반도체이고, 활성층 영역(6)은 억셉터 불순물을 저농도로 포함하는 p-형 반도체이다. 즉, 트랜지스터는 n형 MISFET로서 구성되고, 그의 동작 원리는 도 1, 도 2a 및 도 2b를 참조하여 상술한 원리와 마찬가지다. 이와 같은 n형 트랜지스터는 전자를 가속하여 얻어지는 핫 캐리어를 생성하기 쉽고, 따라서, 반도체막(4)의 하부 에 축적되는, 트랜지스터의 스레시홀드 전압을 변경하는 정공을 생성하기 쉽기 때문에, 커패시터리스 메모리의 메모리 셀로서 적합하다.
기판(2)으로서는, 유리 기판 외에 석영 기판, 실리콘 단결정 기판, 금속 기판, 내열성 플라스틱 기판 등을 사용할 수 있다.
하지 절연막(3)은 기판(2)으로부터의 불순물의 확산을 방지하는 기능을 가지고, 성막 프로세스에서 요구되는 내열성 및 내약품성을 가지고 또한 절연성의 재료라면 좋고, 산질화규소 외에, 질화규소, 산화규소, 테트라에톡시실란(TEOS)막 등의 단층막 또는 이들을 조합하여 이루어지는 다층막을 사용할 수 있다. 또한, 기판(2)의 종류에 따라서는 하지 절연막(3)의 형성을 생략할 수도 있다. 예를 들어, 석영 기판을 사용하는 경우, 석영 기판은 트랜지스터의 특성을 열화(劣化)시키는 알칼리 불순물을 포함하지 않기 때문에, 하지 절연막(3)을 형성하지 않아도 좋다.
게이트 절연막(8)은 하지 절연막(3)과 같은 산질화규소 등의 재료로 할 수 있지만, 산화 이트륨과 같이 비유전율이 높은 절연막(High-k 절연막이라고도 불린다)으로 하는 것이 바람직하다. 이것은, 비유전율이 높은 재료를 게이트 절연막에 사용함으로써 낮은 게이트 전압으로 캐리어를 다수 발생시킬 수 있기 때문이다. High-k 절연 재료에는, 주로, Hf(하프늄)계, Y(이트륨)계, Zr(지르코늄)계, La(란탄)계가 있다. Hf계 재료에는, 산화 하프늄, 질화 하프늄 실리케이트, 하프늄·루테늄, 하프늄 란타네이트(hafnium lanthanate), 질화 하프늄 알루미네이트 등이 포함되고, 비유전율 ε은 약 8 내지 30이다. Y계 재료에는, 산화 이트륨, 이트륨 알루미늄 산화물의 단사정(單斜晶) 구조(YAM), 이트륨·알루미늄·석류석(YAG), 이트 륨 알루미네이트 등이 포함된다. Zr계 재료로서는, 예를 들어, 산화 지르코늄이 있고, La계 재료로서는, 예를 들어, 산화 란탄이 있다. Y계 재료, Zr계 재료, La계 재료의 비유전율 ε은 20 안팎이다. High-k막은, 통상, CVD(화학 기상 성장법), MOCVD(유기금속 기상 성장법), PVD(물리 증착법), PLD(펄스 레이저 성막법) 등의 가스 소스를 사용한 성막법으로 성막되고, 스퍼터링으로 성막하는 일은 적다. 또한, 게이트 절연막(8)의 재료를 선택할 때는, 반도체막(4)을 구성하는 반도체 재료와 성질이 잘 맞는지 고려하는 것이 바람직하다. 예를 들어, 반도체 재료로서 규소를 사용하는 경우, 게이트 절연막(8)으로서 질화 하프늄 실리케이트를 사용하면, 트랜지스터 특성이 양호해지므로 바람직하다. 반도체 재료로서 게르마늄을 사용하는 경우, 산화 이트륨이 바람직하다.
게이트 전극(9)의 재료는 도전성을 가지면 좋고, 질화 탄탈 외에, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 또는 화합물 재료를 사용할 수 있다. 또한, 규소에 인(P), 붕소(B), 니켈(Ni), 코발트(Co), 크롬(Cr) 등을 첨가한 실리사이드를 사용할 수 있다.
층간절연막(10)은 하지 절연막(3)과 같은 재료에 의하여 형성할 수 있다. 유기 재료(예를 들어, 폴리이미드나 폴리아미드 등)를 액적 토출법(잉크젯법)이나 스핀 코팅법에 의하여 형성하여도 좋다. 스핀 코팅법을 사용하면, 층간절연막(10)의 표면을 용이하게 평탄화할 수 있는 이점이 있다. CVD법에 의하여 무기 재료를 피착(被着)한 후, CMP법(화학 기계 연마법)에 의하여 평탄화할 수도 있다. 액적 토출법을 사용하면, 직접 콘택트 개구(13, 14)를 형성할 수 있으므로, 별도로 콘택트 개구(13, 14)를 형성하는 공정을 생략할 수 있다.
소스 영역(5) 및 드레인 영역(7)에 접속되어 공통선 및 비트선으로서 기능하는 도전막(11, 12)의 재료는 도전성을 가지면 좋고, 티탄, 알루미늄, 티탄의 적층막에 한정되지 않는다.
도 3에 나타낸 트랜지스터에서는, 활성층 영역(6)과 드레인 영역(7)은 게르마늄(도면에서는 Ge라고 표기함)으로 이루어진다. 규소 등 다른 반도체를 사용할 수도 있지만, 게르마늄은 규소보다도 전자 이동도가 높고, 보다 낮은 드레인 전압으로 메모리의 기입을 할 수 있다는 이점이 있다. 한편, 소스 영역(5)은 실리콘 게르마늄(도면에서는 SixGe1-x라고 표기함, 다만 (0 ＜ x ＜ 1)), 즉, 실리콘과 게르마늄의 혼정(混晶)(또는 합금)으로 이루어지고, 그 결과, 횡방향(기판의 주 표면에 따른 방향)으로 인접한 소스 영역(5)과 활성층 영역(6)과의 계면에 헤테로 접합이 형성되어 있다. 소스 영역(5)을 형성하는 실리콘 게르마늄은, 그의 밴드 갭(즉, 가전자대와 전도대의 에너지 차)이, 단결정 게르마늄의 밴드 갭(0.66 eV)보다도 크게 되도록, 실리콘의 조성비가 조절되어 있다. 이로써, 도 4에 나타내는 바와 같이, 종래와 같이 소스 영역(5)도 게르마늄으로 이루어지는 경우(즉, 헤테로 접합이 없는 경우)와 비교하여, 소스 측의 포텐셜 장벽 △EV를 크게 하고, 정공의 유출(누설 전류)을 저감함으로써, 메모리의 보유 특성을 크게 향상시킬 수 있다. 예를 들어, 포텐셜 장벽 △EV가 0.5 eV 증가한 경우, 실온에서의 누설 전류는 식 (1)에 의 거하여, exp(-0.5 eV/0.026 eV)=4 × 10-9 배로 저하한다.
소스 영역(5)과 활성층 영역(6)의 계면에서 헤테로 접합을 형성하는 반도체 재료의 조합은, 프로세스 조건(처리 온도 등)에 의한 제약은 있지만, 기본적으로는 소스 영역(5)을 형성하는 재료의 밴드 갭이 활성층 영역(6)을 형성하는 재료의 밴드 갭보다 크면 좋고, 다양한 조합이 가능하다. 예를 들어, 활성층 영역(6)의 반도체 재료가 단결정 게르마늄(0.66 eV), 실리콘 게르마늄(0.66 eV∼1.12 eV(실리콘의 조성비에 따라 다르다)) 또는 단결정 실리콘(1.12 eV)과 같이 트랜지스터 형성에 흔히 사용되는 재료인 경우, 소스 영역(5)의 반도체 재료로서 이하의 재료를 사용할 수 있다(여기서 괄호 내는 밴드 갭(eV)을 나타낸다): 황화아연(3.68), 산화아연(3.35), 질화 갈륨(3.36), 인화 갈륨(2.26), 비화 갈륨(1.42), 알루미늄 안티몬(1.58), 인화 인듐(1.35), 텔루르화 카드뮴(1.56), 텔루르화 아연(2.0), 셀렌화 아연(2.5), 황화 카드뮴(2.42), 셀렌화 카드뮴(1.7), 탄화규소(3.0), 인화 알루미늄(3.0), 비화 알루미늄(2.25). 또한, 산화아연은 갈륨 첨가 산화아연(GZO라고도 함)을 포함한다.
격자 정합을 고려하면, 소스 영역(5)을 형성하는 반도체와 활성층 영역(6)을 형성하는 반도체의 결정 구조가 같고 또한 그의 격자 정수의 차이가 작을 수록, 소스 영역(5)과 활성층 영역(6)과의 계면에서 결함이 발생하거나 막의 박리가 발생할 가능성이 낮아지므로 바람직하다. 따라서, 활성층 영역(6)이 실리콘, 게르마늄 또는 실리콘 게르마늄으로 이루어지는 경우, 이들은 다이아몬드 구조이므로(실리콘, 게르마늄, 실리콘 게르마늄의 격자 정수는 각각 0.543 nm, 0.564 nm, 0.564 nm∼0.543 nm), 다이아몬드 구조에 가까운 구조로서 섬아연광형(閃亞鉛鑛型) 구조(zinc blende structure)의 반도체를 소스 영역(5)에 사용하는 것이 바람직하다. 섬아연광형 구조이고 격자 정수가 실리콘, 게르마늄 또는 실리콘 게르마늄에 가까운 반도체로서는 이하의 것이 있다(여기서 괄호 내는 격자 정수(nm)를 나타낸다): 황화아연(0.542), 인화 갈륨(0.545), 비화 갈륨(0.565), 인화 인듐(0.587), 인화 알루미늄(0.545), 비화 알루미늄(0.566).
이와 같이, 도 3에 나타낸 트랜지스터에서는, 소스 영역(5)이 활성층 영역(6)을 형성하는 반도체보다 큰 밴드 갭을 가지는 반도체로 이루어지고, 소스 영역(5)과 활성층 영역(6)과의 계면에 헤테로 접합이 형성되어 있다. 이로써, 이 트랜지스터를 커패시터리스 메모리의 메모리 소자로서 사용한 경우, 소스 측의 포텐셜 장벽 △EV가 커지고, 트랜지스터의 스레시홀드 전압 변경을 위하여 축적된 정공의 유출이 저감되므로, 메모리의 보유 특성이 크게 향상한다. 또한, 활성층 영역의 막 두께는 트랜지스터가 부분 공핍형(空乏型)으로서 동작하도록, 100 nm 이상인 것이 바람직하다. 이것은, 활성층 영역의 막 두께가 얇은 경우에는 트랜지스터는 완전 공핍형으로서 동작하므로, 트랜지스터가 온 상태일 때 활성층 하부의 전위도 상승하고, 드레인 엣지(edge)에서 발생한 정공이 활성층 하부에 머무르기 어렵게 되기 때문이다. 이와 같은 커패시터리스 메모리는 DRAM으로서 사용할 뿐만 아니라, 다양한 용도에 사용하여도 좋다. 예를 들어, 액정 구동장치에 있어서 각 프레 임 또는 서브프레임에 있어서의 각 화소의 점등 또는 비점등을 기억하는 메모리 소자로서 사용할 수도 있다.
도 5a∼도 5h에, 도 3에 나타낸 트랜지스터의 제작 프로세스를 나타낸다.
먼저, 도 5a에 나타내는 바와 같이, 유리 기판 등의 기판(2) 위에 하지 절연막(3)으로서 산질화규소를 CVD(화학 기상 성장법) 또는 스퍼터링에 의해 약 100 nm의 두께로 성막한다.
다음에, 트랜지스터의 반도체막으로서 게르마늄을 CVD 등을 사용하여 약 100 nm의 두께로 성막한다. 이와 같이 성막한 반도체막(4)이 아모르퍼스인 경우는, 그 후, 열 처리 또는 레이저 등을 사용하여 게르마늄을 결정화시켜도 좋다.
이어서, 도 5b에 나타내는 바와 같이, 억셉터 불순물로서 붕소 원자를 도핑 장치를 사용하여 반도체막(4)에 주입하여, 반도체막(4) 전체를 p-형으로 한다.
다음에, 도 5c에 나타내는 바와 같이, 반도체막(4)의 불필요한 부분을 에칭에 의해 제거하여 섬 형상의 반도체로 한다. 이것은, 예를 들어, 포토레지스트(도시하지 않음)를 표면에 도포한 후, 소망의 패턴을 형성하도록 노광 및 현상하고, 남은 레지스트를 마스크로 하여 습식 에칭 또는 건식 에칭에 의해 반도체막(4)을 에칭함으로써 행해진다. 또한, 포토레지스트를 노광 및 현상하여 패턴을 형성하는 대신에, 잉크젯 장치를 사용하여 직접 패턴을 형성할 수도 있다. 섬 형상 반도체층(1)을 형성한 후, CVD나 MOCVD 등을 사용하여, 게이트 절연막(8)으로서 산화 이트륨을 약 50 nm의 두께로 성막한다.
도 5d의 공정에서는 게이트 전극(9)을 형성한다. 게이트 전극(9)을 형성하기 위해서는, 먼저, 스퍼터링 등을 사용하여 게이트 메탈로서, 예를 들어, 질화탄탈을 약 200 nm의 두께로 성막한다. 이어서, 질화탄탈막 위에 포토레지스트(도시하지 않음)를 도포하고, 소망의 패턴으로 형성하도록 노광 및 현상한 후, 남은 포토레지스트를 마스크로서 건식 에칭 장치 또는 습식 에칭 장치 등을 사용하여 질화탄탈막을 에칭한다. 또한, 포토레지스트를 노광 및 현상하여 패턴을 형성하는 대신에, 잉크젯 장치를 사용하여 직접 패턴을 형성할 수도 있다.
다음에, 도 5e에 나타내는 바와 같이, n+형의 소스 영역(5) 및 드레인 영역(7)을 형성하기 위하여, 게이트 전극(9)을 마스크로 하여, 도너 불순물로서 인 또는 안티몬을 도핑 장치를 사용하여 소스 영역(5) 및 드레인 영역(7)에 주입한다.
도 5f에 나타내는 공정에서는, 포토레지스트(15)를 도포한 후, 노광 및 현상하여 패터닝을 행하여, 소스 영역(5)만을 노출한다. 그리고, 패터닝된 포토레지스토(15)를 마스크로 하여 소스 영역(5)에만 규소 원자(도면에서는 Si라고 표기함)를 도핑 장치 등을 사용하여 주입한다. 이로써, 소스 영역(5)은 실리콘과 게르마늄의 혼정(또는 합금)이 된다. 이 공정에서도, 포토레지스토(15)를 노광 및 현상하여 패턴을 형성하는 대신에, 잉크젯 장치를 사용하여 직접 패턴을 형성할 수도 있다.
이어서, 도 5g에 나타내는 바와 같이, 층간절연막(10)으로서 산질화규소를 CVD 등을 사용하여 약 1000 nm의 두께로 성막하고, CMP법 등에 의해 표면을 평탄화한 후, 에칭하여 소스 영역(5) 및 드레인 영역(7)에 도달하는 콘택트 개구(13, 14) 를 형성한다.
도 5h의 공정에서는, 스퍼터링 등을 사용하여 티탄, 알루미늄, 티탄을 각각 100 nm, 200 nm, 100 nm의 두께로 성막하고, 적절히 패터닝된 포토레지스트(도시하지 않음) 등을 마스크로 하여 에칭하여, 소스 영역(5)에 접속하고 공통선으로서 기능하는 도전막(11)과, 드레인 영역(7)에 접속하고 비트선으로서 기능하는 도전막(12)을 형성한다. 이로써, 도 3에 나타낸 트랜지스터가 얻어진다.
또한, 도 3에 나타낸 트랜지스터에서는, 소스 영역(5)만이 활성층 영역(6)의 반도체보다 큰 밴드 갭을 가지는 반도체로 형성되어 있지만, 반도체막(4)의 하부에 축적된 정공이 드레인 영역(7) 측으로 유출하는 것을 방지하기 위해, 드레인 영역(7)도 활성층 영역(6)의 반도체보다 큰 밴드 갭을 가지는 반도체로 형성하여도 좋다. 그러나, 드레인 영역(7)의 밴드 갭이 커지면, 핫 캐리어에 의한 전자와 정공의 생성 효율이 저하한다. 이것은, 핫 캐리어가 반도체를 구성하는 원자에 충돌하여 전자와 정공을 생성하기 위해서는, 핫 캐리어의 에너지는 밴드 갭보다도 클 필요가 있기 때문이다. 따라서, 드레인 영역(7)의 밴드 갭이 커지면, 충분한 에너지를 가진 핫 캐리어를 생성하기 위하여, 트랜지스터(커패시터리스 메모리)의 구동 전압(즉, 드레인 전압)을 상승시킬 필요가 생긴다. 또한, 드레인 영역(7)의 밴드 갭이 커지면, 드레인 영역(7) 측으로부터 정공을 유출시키기 어려워지기 때문에 메모리 소거 불량이 발생하기 쉬워진다. 이들 이유로, 드레인 영역(7)의 밴드 갭을 소스 영역(5)의 밴드 갭만큼 크게 하는 것은 바람직하지 않다. 따라서, 소스 영역(5)과 드레인 영역(7) 양쪽 모두를 활성층 영역(6)보다 큰 밴드 갭을 가지는 반 도체로 형성하는 경우, 소스 영역(5)의 밴드 갭 ＞ 드레인 영역(7)의 밴드 갭 ＞ 활성층 영역(6)의 밴드 갭으로 할 필요가 있다. 또한, 소스 영역(5)과 드레인 영역(7)의 밴드 갭의 차이가 클 수록 바람직하다.
도 6은 도 3에 나타낸 트랜지스터의 변형 실시예이다. 도 6에서, 도 3에 나타낸 것과 같은 부분에는 동일 부호를 붙이고 상세한 설명을 생략한다. 도 6의 트랜지스터에서는, 기판(2) 위에 금속막(16)이 형성되고 그 위에 하지 절연막(3)이 형성되어 있다. 그리고, 게이트 절연막(8) 위에 공통선으로서 기능하는 도전막(11)이 형성되고, 실리콘 게르마늄으로 이루어지는 소스 영역(5)과 기판(2) 위의 금속막(16)이 게이트 절연막(8) 및 하지 절연막(3)을 관통하는 구멍(17, 18)을 통하여 도전막(11)에 의해 접속되어 있다. 즉, 이 트랜지스터를 사용한 커패시터리스 메모리에서는 접지 전위가 기판(2) 위에 형성된 금속막(16)에 의해 제공된다.
도 7은, 본 발명에 의거한 커패시터리스 메모리로서 사용할 수 있는 트랜지스터의 다른 실시예를 나타내는 단면도이다. 이 트랜지스터에서는, 단결정 실리콘 기판(22) 위에 하지 절연막(23)으로서의 매립 산화막(BOX(Buride Oxide)층)이 형성되고, 이 하지 절연막(23) 위에 소스 영역(25), 활성층 영역(26), 드레인 영역(27)을 포함하는 단결정 실리콘에 의한 섬 형상 반도체가 형성되어 있다. 즉, 이 트랜지스터는 SIMOX(Separation by IMplanted OXygen) 기술을 사용하여 제작되어 있다. SIMOX 기판 위에 트랜지스터 등의 디바이스를 제작하면, 벌크(bulk) 실리콘을 기판에 사용한 경우와 비교하여 기생 용량을 작게 할 수 있으므로, 디바이스의 고속화, 저소비전력화가 가능하다는 등의 이점을 얻을 수 있다.
활성층 영역(26)에 인접하여 소스 영역(25)으로서 기능하는 GZO(갈륨 첨가 산화아연)막이 형성되어 있다. 활성층(24) 및 소스 영역(25)의 상방에는 잘화 하프늄 실리케이트로 이루어지는 게이트 절연막(28)을 사이에 두고 질화탄탈로 이루어지는 게이트 전극(29)이 형성되어 있다. 게이트 전극(29) 위에는 산질화규소로 이루어지는 상면이 평탄한 층간절연막(30)이 형성되고, 층간절연막(30) 위에는 티탄, 알루미늄, 티탄을 적층하여 이루어지는 도전막(31, 32)이 형성되어 있다. 층간절연막(30)에는 소스 영역(25) 및 드레인 영역(27)에 도달하는 콘택트 개구(33, 34)가 형성되고, 도전막(31, 32)은 이들 콘택트 개구(33, 34)를 통하여 소스 영역(25) 및 드레인 영역(27)에 각각 접속되어 있다. 소스 영역(25)에 접속되는 도전막(31)은 공통선으로서 기능하고, 드레인 영역(27)에 접속하는 도전막(32)은 비트선으로서 기능할 수 있다. 하지 절연막(23)은 산화규소 대신에 산질화규소를 사용할 수도 있다.
드레인 영역(27)은 n+형이고, 활성층 영역(26)은 p-형이 되어 있다. 즉, 이 트랜지스터는 n형 MISFET로서 구성되어 있다.
도 7의 트랜지스터에서는, 활성층 영역(26)과 드레인 영역(27)은 단결정 실리콘으로 이루어진다. 한편, 소스 영역(25)은 GZO로 이루어지고, 그 결과, 소스 영역(25)과 활성층 영역(26)과의 계면에 헤테로 접합이 형성되어 있다. GZO의 밴드 갭은 약 3.35 eV로, 단결정 실리콘의 밴드 갭 1.12 eV보다 크므로, 도 3의 트랜지스터와 마찬가지로, 소스 측의 포텐셜 장벽 △EV를 증대시키고, 축적된 캐리어의 유출을 방지 또는 저감하여 메모리의 보유 특성을 향상시킬 수 있다.
또한, 도 7의 트랜지스터에서는, 활성층 영역(26)과 드레인 영역(27)이 실리콘으로 이루어지기 때문에, 실리콘과 성질이 잘 맞는 질화 하프늄 실리케이트를 게이트 절연막(28)으로서 사용하고 있다.
도 8a∼도 8i에, 도 7에 나타낸 트랜지스터의 제작 프로세스를 나타낸다.
먼저, 도 8a에 나타내는 바와 같이, 단결정 실리콘 기판(22) 중에 형성된 하지 절연막(23)으로서 기능하는 매립 산화막(BOX층) 위에, 단결정 실리콘으로 이루어지는 반도체막(24)이 약 50 nm의 두께로 형성된 SIMOX 기판을 준비한다.
이와 같은 SIMOX 기판은, 단결정 실리콘 기판(22)에 산소 이온을 첨가하여, 소정의 깊이로 산소 함유층을 형성한 후, 800℃∼1200℃로 열처리하여, 산소 함유층을 BOX층으로 변화시킴으로써 형성할 수 있다. BOX층 위의 단결정 실리콘 기판(22)의 일부가 단결정 실리콘으로 이루어지는 반도체막(24)이 된다. 산소 함유층이 형성되는 깊이를 조절함으로써, 반도체막(24)의 막 두께를 조절할 수 있다. 또한, SIMOX 기술 외에, 스마트 컷(Smart Cut)(등록상표) 기술, ELTRAN(등록상표) 기술 등으로 제작된 SOI(Silicon On Insulator) 기판을 사용할 수도 있다.
이어서, 도 8b에 나타내는 바와 같이, 억셉터 불순물로서 붕소 원자를 도핑 장치를 사용하여 반도체막(24)에 주입하여, 반도체막(24) 전체를 p-형으로 한다.
다음에, 도 8c에 나타내는 바와 같이, 반도체막(24)의 불필요한 부분을 에칭에 의해 제거하여 섬 형상으로 한다. 이것은, 예를 들어, 포토레지스트(도시하지 않음)를 성막한 후 소망의 패턴을 형성하도록 노광 및 현상하고, 남은 레지스트를 마스크로 하여 습식 에칭 또는 건식 에칭에 의해 반도체막(24)을 에칭함으로써 행해진다. 또한, 포트레지스터를 노광 및 형상하여 패턴을 형성하는 대신에, 잉크젯 장치를 사용하여 직접 패턴을 형성할 수도 있다.
도 8d의 공정에서는, 스퍼터링 장치 등을 사용하여 GZO막을 약 50 nm의 두께로 성막하고, 패터닝한 레지스트(도시하지 않음) 등을 마스크로서 사용하여 상기 GZO막을 에칭함으로써, 섬 형상 반도체층(21)에 인접한 GZO막을 형성한다. 이 GZO막은 트랜지스터의 소스 영역(25)으로서 기능한다.
소스 영역(25)을 형성한 후, CVD나 MOCVD 등을 사용하여, 게이트 절연막(28)으로서 질화 하프늄 실리케이트막을 약 50 nm의 두께로 성막한다(도 8e).
도 8f의 공정에서는 게이트 전극(29)을 형성한다. 이 게이트 전극(29)은, 도 5d에 나타낸 게이트 전극(9)과 같은 방법으로 형성할 수 있다.
다음에, 도 8g에 나타내는 바와 같이, n+형의 드레인 영역(27)을 형성하기 위해, 섬 형상 반도체층(21)의 드레인 영역(27)이 될 부분을 노출하도록 포토레지스트 마스크(35)를 형성하고, 도너 불순물로서 인 또는 안티몬을 도핑 장치를 사용하여 드레인 영역(27)에 주입한다.
이어서, 도 8h에 나타내는 바와 같이, 층간절연막(30)으로서 산질화규소를 CVD 등을 사용하여 약 1000 nm의 두께로 성막하고, CMP법 등에 의하여 표면을 평탄화한 후, 에칭하여 소스 영역(25) 및 드레인 영역(27)에 도달하는 콘택트 개구(33, 34)를 형성한다.
도 8i의 공정에서는, 도 5h에 대하여 설명한 바와 같은 방법으로, 소스 영역(25)에 접속하고 공통선으로서 기능하는 도전막(31)과, 드레인 영역(27)에 접속하고 비트선으로서 기능하는 도전막(32)을 형성한다. 이로써, 도 7에 나타낸 커패시터리스 메모리용 트랜지스터가 얻어진다.
도 9는, 도 7에 나타낸 트랜지스터의 변형 실시예를 나타내는 단면도이다. 도 9의 트랜지스터는, GZO막 대신에 n+ 아모르퍼스 실리콘으로 이루어지는 소스 영역(45)이 단결정 실리콘으로 이루어지는 활성층 영역(26)에 인접하여 형성되고, 소스 영역(45)과 활성층 영역(26) 사이에 아모르퍼스 실리콘과 단결정 실리콘의 헤테로 접합이 형성되어 있는 점이 도 7의 트랜지스터와 다르다. 아모르퍼스 실리콘의 밴드 갭은, 포함되는 수소 원자의 농도에 따라 다르지만, 약 1.4 eV∼1.8 eV이고, 단결정 실리콘의 밴드 갭 1.12 eV보다 크다. 따라서, 도 3의 트랜지스터 및 도 7의 트랜지스터와 마찬가지로, 소스 측의 포텐셜 장벽 △EV를 증대시키고, 축적된 캐리어의 유출을 방지 또는 저감하여 메모리의 보유 특성을 향상시킬 수 있다. 또한, 활성층 영역(26)과 소스 영역(45)을 모두 실리콘 재료(단결정 실리콘과 아모르퍼스 실리콘)로 함으로써 성막과 가공의 프로세스를 간이화할 수 있다는 이점이 얻어질 수 있다. 또한, 아모르퍼스 실리콘 대신에 입경이 수 nm 정도인 미(微)결정 실리콘을 사용할 수도 있다. 미결정 실리콘의 밴드 갭은, 입경에 따라 다르지만, 그의 양자(量子) 사이즈 효과에 의하여 단결정 실리콘보다도 커진다.
도 9에 나타낸 트랜지스터는, 도 8d에 나타낸 공정에 있어서, GZO막 대신에, 인 원자를 고농도로 포함하는 아모르퍼스 실리콘을 성막함으로써 소스 영역(45)으로서 기능하는 n+ 아모르퍼스 실리콘막을 형성하고, 나머지의 공정은 도 8a 내지 도 8c, 도 8e 및 도 8f와 마찬가지로 제작할 수 있다. 아모르퍼스 실리콘막을 성막한 후에, 별도로 적절한 마스크 등을 사용하여 인 원자를 아모르퍼스 실리콘막에 도핑하여도 좋다.
도 10은, 도 9에 나타낸 트랜지스터의 변형 실시예를 나타내는 단면도이다. 도 10의 트랜지스터는, 실리콘 기판(42) 위에 형성된 하지 절연막(43)으로서의 산질화규소막 위에 섬 형상 반도체층이 형성되고, 이 섬 형상 반도체층이 단결정 실리콘 대신에 폴리실리콘으로 형성된 활성층 영역(46)과 드레인 영역(47)을 가지는 점이 도 9에 나타낸 트랜지스터와 다르다. 폴리실리콘의 밴드 갭은 단결정 실리콘과 거의 같기 때문에, 폴리실리콘보다 높은 밴드 갭을 가지는 아모르퍼스 실리콘으로 소스 영역(45)을 형성함으로써, 소스 측의 포텐셜 장벽 △EV를 크게 하고, 활성층 영역(46) 하부에 축적된 정공의 유출(누설 전류)을 저감하여 메모리의 보유 특성을 크게 향상시킬 수 있다.
도 10에 나타낸 트랜지스터의 제작에서는, 먼저, 도 11a에 나타내는 바와 같이, 실리콘 기판 등의 기판(42) 위에 하지 절연막(43)으로서 산질화규소를 CVD(화학 기상 성장법) 또는 스퍼터링에 의해 약 100 nm의 두께로 성막하고, 이 하지 절연막(43) 위에 CVD 등을 사용하여 아모르퍼스 실리콘막(48)을 형성한다.
이어서, 도 11b에 나타내는 바와 같이, 억셉터 불순물로서 붕소 원자를 도핑 장치를 사용하여 아모르퍼스 실리콘막(48)에 주입하여, 아모르퍼스 실리콘막(48) 전체를 p-형으로 한다.
다음에, 도 11c에 나타내는 바와 같이, 아모르퍼스 실리콘막(48)을 레이저 처리 또는 열 처리함으로써 단결정화하고, 패터닝하여 섬 형상의 폴리실리콘층(44)을 형성한다.
도 11d의 공정에서는, CVD 등을 사용하여 인 원자를 고농도로 포함하는 아모르퍼스 실리콘막으로 이루어지는 소스 영역(45)을 성막하고, 패터닝하여, 폴리실리콘층(44)에 인접한 소스 영역(45)을 형성한다.
그 후, 도 8e∼도 8i에 나타낸 바와 같은 공정에 의해, 게이트 절연막(28), 게이트 전극(29), 층간절연막(30), 및 도전막(31, 32)을 형성함과 함께, 드레인 영역(47)에 인 원자를 도핑함으로써, 도 10에 나타낸 트랜지스터를 제작할 수 있다.
이와 같이, 도 10에 나타낸 트랜지스터에서는, 소스 영역(45)의 제작과 활성층 영역(46) 및 드레인 영역(47)의 제작은 양쪽 모두 아모르퍼스 실리콘의 성막 공정을 가지고 있고, 이들은 같은 아모르퍼스 실리콘 성막장치를 사용하여 행할 수 있기 때문에, 제조 설비의 간략화 및 성막 프로세스의 간이화가 가능하다.
도 12는, 도 7에 나타낸 트랜지스터의 또 다른 변형 실시예를 나타내는 단면도이다. 도 12의 트랜지스터는, n-형의 활성층 영역(56)과, p+형의 드레인 영역(57)과, p+형의 소스 영역(55)을 가지는 점이 도 7의 트랜지스터와 다르다. 즉, 도 12의 트랜지스터는 p형 MISFET로서 구성되어 있다. 이 트랜지스터에서는, 정공 대신에 전자를 활성층 영역(56) 하부에 축적함으로써 스레시홀드 전압을 변화시키고, 정보를 기억시킬 수 있다.
또한, 도 12의 트랜지스터에서는, 소스 영역(55)은 아모르퍼스 실리콘으로 이루어지는 한편, 활성층 영역(56)과 드레인 영역(57)은 단결정 실리콘으로 이루어지고, 소스 영역(55)과 활성층 영역(56)과의 계면에 아모르퍼스 실리콘과 단결정 실리콘의 헤테로 접합이 형성되어 있다. 상기한 바와 같이, 아모르퍼스 실리콘의 밴드 갭은 단결정 실리콘의 밴드 갭보다 크므로, 소스 측의 포텐셜 장벽 △EV를 크게 하고, 활성층 영역(56) 하부에 축적된 전자의 유출(누설 전류)을 저감하여 메모리의 보유 특성을 크게 향상시킬 수 있다.
도 12의 트랜지스터는, 도 8b의 공정에서 붕소 원자 대신에 인 원자를 반도체막에 저농도(1015 /cm3∼1016 /cm3)로 주입하여 n-형으로 하고, 도 8d의 공정에서 GZO막 대신에 붕소 원자를 고농도(1019 /cm3∼1020 /cm3)로 도핑된 p+형 아모르퍼스 실리콘막을 소스 영역(55)으로서 성막하여 패터닝하고, 도 8g의 공정에서 인 원자 대신에 붕소 원자를 고농도(1019 /cm3∼1020 /cm3)로 드레인 영역(57)에 주입하여 p+형의 드레인 영역(57)을 형성하는 것 이외에는, 도 8a∼도 8i에 나타낸 것과 같은 공정을 사용함으로써 제작할 수 있다.
도 13은, 상기한 바와 같은 본 발명에 의거하는 헤테로 접합을 가지는 트랜 지스터를 사용한 메모리 어레이의 일례를 나타내는 모식적인 평면도이다. 도 13에서는, 도면의 세로 방향으로 비트선(1301)과 공통선(1302)이 교대로 서로 평행하게 배치되고, 이들 비트선(1301) 및 공통선(1302)과 직교하도록 도면의 가로 방향으로 워드선(1303)이 연장되어 있고, 비트선(1301)과의 각 교차점에 메모리 셀로서 기능하는 트랜지스터를 형성하고 있다. 워드선(1303)은 각 트랜지스터의 게이트(G)에 접속되고, 비트선(1301)은 각 트랜지스터의 드레인(D)에 접속되고, 공통선(1302)은 각 트랜지스터의 소스(S)에 접속되어 있다. 이로써, 소정의 워드선(1303)과 비트선(1301)에 적절한 전위를 가함으로써, 이들 교차점에 위치하는 메모리 셀의 판독이나 기입을 행할 수 있다.
도 14는 도 13의 변형 실시예를 나타내는 모식적인 평면도이다. 도 14의 메모리 어레이에서는, 가로 방향(즉, 워드선(1403)의 연장 방향)으로 공통선(1402)을 사이에 두고 인접하는 트랜지스터들의 소스(S)끼리가 근접하여 배치되고, 이들 소스(S)가, 사이에 위치하는 동일 공통선(1402)에 접속되어 있는 점이 도 13의 메모리 어레이와 다르다. 이와 같이, 도 14의 메모리 어레이에서는, 공통선(1402)을 인접한 메모리 셀들 사이에 공통으로 사용함으로써 공통선(1402)의 개수를 줄일 수 있으므로, 미세화에 유리하다.
상술한 바와 같이, 본 발명을 실시예에 의거하여 상세하게 설명하였지만, 이들 실시예는 어디까지나 예시에 불과하고, 본 발명은 실시예에 의해 한정되는 것은 아니다. 당업자라면 특허청구범위에서 정해지는 본 발명의 기술적 사상을 일탈하지 않고 다양한 변형 또는 변경이 가능하다.
본 발명은, 트랜지스터를 메모리 소자로서 사용하는 간단한 구조로 커패시터리스 메모리의 메모리 보유 특성의 향상을 가능하게 하므로, 산업상 극히 유용하다.
도 1은 커패시터리스 DRAM의 1 셀분의 회로를 나타내는 회로도.
도 2a는 도 1에 나타낸 커패시터리스 메모리에 있어서의 캐리어의 움직임을 나타내는 모식도.
도 2b는 도 1에 나타낸 커패시터리스 메모리의 활성층 하부(기판 측)의 에너지 밴드 구조를 나타내는 모식도.
도 3은 본 발명에 의거한 커패시터리스 메모리에 사용할 수 있는 트랜지스터의 바람직한 실시예를 나타내는 단면도.
도 4는 도 3에 나타낸 트랜지스터의 활성층 하부(기판 측)의 에너지 밴드 구조를 나타내는 모식도.
도 5a는 도 3에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 5b는 도 3에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 5c는 도 3에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 5d는 도 3에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 5e는 도 3에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 5f는 도 3에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 5g는 도 3에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 5h는 도 3에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 6은 도 3에 나타낸 트랜지스터의 변형 실시예를 나타내는 단면도.
도 7은 본 발명에 의거한 커패시터리스 메모리에 사용할 수 있는 트랜지스터 의 다른 실시예를 나타내는 단면도.
도 8a는 도 7에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 8b는 도 7에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 8c는 도 7에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 8d는 도 7에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 8e는 도 7에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 8f는 도 7에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 8g는 도 7에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 8h는 도 7에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 8i는 도 7에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 9는 본 발명에 의거한 커패시터리스 메모리에 사용할 수 있는 트랜지스터의 또 다른 실시예를 나타내는 단면도.
도 10은 도 9에 나타낸 트랜지스터의 변형 실시예를 나타내는 단면도.
도 11a는 도 10에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 11b는 도 10에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 11c는 도 10에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 11d는 도 10에 나타낸 트랜지스터의 제작공정을 나타내는 단면도.
도 12는 본 발명에 의거한 커패시터리스 메모리에 사용할 수 있는 트랜지스터의 또 다른 실시예를 나타내는 단면도.
도 13은 본 발명에 의거한 헤테로 접합을 가지는 트랜지스터를 사용한 메모 리 어레이의 일례를 나타내는 모식적인 평면도.
도 14는 도 13의 변형 실시예를 나타내는 모식적인 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 섬 형상 반도체층 2: 기판
3: 하지 절연막 4: 반도체막
5: 소스 영역 6: 활성층 영역
7: 드레인 영역 8: 게이트 절연막
9: 게이트 전극 10: 층간절연막
11: 도전막 12: 도전막
13: 콘택트 개구 14: 콘택트 개구

Claims (19)

  1. 트랜지스터를 포함하는 커패시터리스 메모리로서,
    상기 트랜지스터는,
    소스 영역;
    드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에 제공된 활성층 영역; 및
    절연막을 사이에 두고 상기 활성층 영역에 인접하여 있는 게이트 전극을 포함하고,
    상기 소스 영역은 상기 활성층 영역의 반도체의 밴드 갭 및 상기 드레인 영역의 반도체의 밴드 갭보다 큰 밴드 갭을 가지는 반도체를 포함하고, 상기 소스 영역과 상기 활성층 영역과의 계면에 헤테로 접합이 형성되어 있는, 커패시터리스 메모리.
  2. 트랜지스터를 포함하는 커패시터리스 메모리로서,
    상기 트랜지스터는,
    소스 영역;
    드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에 제공된 활성층 영역; 및
    절연막을 사이에 두고 상기 활성층 영역에 인접하여 있는 게이트 전극을 포 함하고,
    상기 소스 영역은 상기 활성층 영역의 반도체의 밴드 갭 및 상기 드레인 영역의 반도체의 밴드 갭보다 큰 밴드 갭을 가지는 반도체를 포함하고, 상기 소스 영역과 상기 활성층 영역과의 계면에 헤테로 접합이 형성되어 있고,
    상기 소스 영역은 상기 활성층 영역과 접하여 있는, 커패시터리스 메모리.
  3. 삭제
  4. 제 1 항 또는 제 2 항에 있어서, 상기 활성층 영역은 막 두께가 100 nm 이상인, 커패시터리스 메모리.
  5. 삭제
  6. 제 1 항 또는 제 2 항에 있어서, 상기 활성층 영역과 상기 드레인 영역은 같은 밴드 갭을 가지는 반도체를 포함하는, 커패시터리스 메모리.
  7. 삭제
  8. 제 1 항 또는 제 2 항에 있어서, 상기 활성층 영역의 반도체는 게르마늄으로 형성되고, 상기 소스 영역의 반도체는 실리콘 게르마늄 합금으로 형성되어 있는, 커패시터리스 메모리.
  9. 삭제
  10. 제 1 항 또는 제 2 항에 있어서, 상기 활성층 영역의 반도체는 실리콘, 게르마늄 및 실리콘 게르마늄으로 이루어진 군에서 선택된 반도체로 형성되고, 상기 소스 영역의 반도체는 황화아연, 산화아연, 질화 갈륨, 인화 갈륨, 비화 갈륨, 알루미늄 안티몬, 인화 인듐, 텔루르화 카드뮴, 텔루르화 아연, 셀렌화 아연, 황화 카드뮴, 셀렌화 카드뮴, 탄화규소, 인화 알루미늄, 및 비화 알루미늄으로 이루어진 군에서 선택된 반도체로 형성되어 있는, 커패시터리스 메모리.
  11. 삭제
  12. 제 1 항 또는 제 2 항에 있어서, 상기 소스 영역의 반도체는, 황화아연, 인화 갈륨, 비화 갈륨, 인화 인듐, 인화 알루미늄, 및 비화 알루미늄으로 이루어진 군에서 선택된 반도체로 형성되어 있는, 커패시터리스 메모리.
  13. 삭제
  14. 제 1 항 또는 제 2 항에 있어서, 상기 활성층 영역의 반도체는 단결정 실리콘 또는 폴리실리콘으로 형성되고, 상기 소스 영역의 반도체는 아모르퍼스 실리콘으로 형성되어 있는, 커패시터리스 메모리.
  15. 삭제
  16. 제 1 항 또는 제 2 항에 있어서, 상기 절연막은 비유전율이 8 이상인 절연 재료로 형성되어 있는, 커패시터리스 메모리.
  17. 삭제
  18. 삭제
  19. 제 1 항 또는 제 2 항에 있어서,
    상기 드레인 영역의 반도체의 밴드 갭이 상기 활성층 영역의 반도체의 밴드 갭보다 큰, 커패시터리스 메모리.
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