TWI500139B - 混和高壓元件及其製造方法 - Google Patents

Description

混和高壓元件及其製造方法

本發明係有關一種混和高壓元件及其製造方法，特別是指一種降低導通阻值之混和高壓元件及其製造方法。

第1A-1C圖分別顯示先前技術之橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件100之剖視圖、立體圖、與上視圖，如第1A-1C圖所示，P型基板11中具有隔絕區12，其圍繞一封閉區域(如第1C圖中，隔絕區12之粗黑框線所示意)，以定義LDMOS元件100之功能區，隔絕區12與場氧化區12a例如為淺溝槽絕緣(shallow trench isolation,STI)結構或如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構。LDMOS元件100包含N型井區14、閘極13、汲極15、源極16、本體區17、本體極17a、以及場氧化區12a。其中，N型井區14、汲極15與源極16係由微影技術或以部分或全部之閘極13為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內。其中，汲極15與源極16分別位於閘極13兩側下方；本體區17與本體極17a係由微影技術或以部分或全部之閘極13為遮罩，以定義各區域，並分別以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內。而且LDMOS元件中，閘極13有一部分位於場氧化區12a上。LDMOS元件為高壓元件，亦即其係設計用於供應較高的操作電壓。LDMOS元件本身的缺點是導通阻值提高，限制了元件的應用範圍。若欲降低LDMOS 元件導通阻值，則必須更動離子植入參數，如此會犧牲崩潰防護電壓；或是增加特定區域的離子植入步驟，如此則需要額外的微影與植入步驟，將會增加製造成本，才能達到所欲的導通阻值。

有鑑於此，本發明即針對上述先前技術之不足，提出一種混和高壓元件及其製造方法，在不增加製程步驟且不犧牲崩潰防護電壓的情況下，降低元件操作之導通阻值，增加元件的應用範圍。此外，本發明之混合高壓元件的離子植入參數可與低壓元件共用，亦即可整合於低壓元件之製程，以在同一晶圓上同時製造高壓元件和低壓元件。

本發明目的在提供一種混和高壓元件及其製造方法。

為達上述之目的，本發明提供了一種混和高壓元件，形成於一第一導電型基板中，該基板具有一上表面，該混和高壓元件包含：至少一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件區，形成於該基板中，該LDMOS元件區中具有一第一源極、一第一汲極、一第一本體區、以及一第一閘極；以及至少一疏流元件區，形成於該基板中，且該疏流元件區之導通電阻低於該LDMOS元件區之導通電阻，該疏流元件區中具有一第二源極、一第二汲極、一第二本體區、以及一第二閘極；其中，該LDMOS元件區與該疏流元件區於一寬度方向上，交錯排列，且該LDMOS元件區之第一源極、第一汲極、第一本體區、以及第一閘極，與該疏流元件區之第二源極、第二汲極、第二本體區、以及第二閘極，分別對應實體連接或電連接。

就另一觀點，本發明也提供了一種混和高壓元件製造方法，包含：提供一第一導電型基板，該基板具有一上表面；形成至少一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件區於該基板中；以及形成至少一雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件區於該基板中；其中，該LDMOS元件區與該DDDMOS元件區於一寬度方向上，交錯排列，且該LDMOS元件區中具有一第一源極、一第一汲極、一第一本體區、以及一第一閘極，與該DDDMOS元件區中具有之一第二源極、一第二汲極、一第二本體區、以及一第二閘極，分別對應同時形成，且分別對應相互實體連接或電連接。

在其中一種較佳的實施例中，該LDMOS元件區宜包括：一第一高壓井區，具有第二導電型，形成於該上表面下之該基板中；一場氧化區，形成於該上表面上，由上視圖視之，該場氧化區位於該高壓井區中；該第一閘極，形成於該上表面上，且部分該第一閘極位於該場氧化區上；該第一源極與該第一汲極，皆具有第二導電型，分別形成於該第一閘極兩側該上表面下方，且由上視圖視之，該第一汲極與該第一源極由該第一閘極與該場氧化區隔開，其中該第一汲極形成於該第一高壓井區中；以及該第一本體區，具有第一導電型，形成於該上表面下該基板中，且該第一源極位於該第一本體區中；且該疏流元件區宜包括：一第二高壓井區，具有第二導電型，形成於該上表面下之該基板中，與該第一高壓井區連接；該第二閘極，形成於該上表面上，與該第一閘極連接；該第二源極與該第二汲極，皆具有第二導電型，分別形成於該 第二閘極兩側該上表面下方，且由上視圖視之，該第二汲極與該第二源極由該第二閘極隔開，其中該第二汲極形成於該第二高壓井區中，且該第二源極與該第一源極連接，且該第二汲極與該第一汲極連接；以及該第二本體區，具有第一導電型，形成於該上表面下該基板中，且該第二源極位於該第二本體區中。

在其中一種較佳的實施例中，該疏流元件區之寬度不大於0.4um。

在另一種實施例中，該第一本體區及該第二本體區，與該基板間分別可由該第一高壓井區與該第二高壓井區隔開，以使該第一本體區及該第二本體區，與該基板電性不直接連接。

在又一種實施例中，該至少部分該第一本體區及至少部分該第二本體區可與該基板連接，或經由一第一導電型連接井區連接該基板，以使該第一本體區及該第二本體區與該基板電性連接。

在又一種實施例中，該混和高壓元件可更包含：一介電層，形成於該第二閘極與該第二高壓井區上方；以及一導電層，形成於該介電層上方，且由上視圖視之，該導電層在該第二閘極與該第二汲極之間，與至少部分該第二高壓井區重疊。

上述實施例中，該導電層宜與該第二閘極電連接。

在另一種實施例中，該第一源極與該第二源極較佳地互相連接為一體，且該第一汲極與該第二汲極較佳地互相連接為一體，且該第一閘極與該第二閘極之通道長度宜相同，以使該LDMOS元件區與該疏流元件區形成單一元件。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。

請參閱第2A-2D圖，顯示本發明的第一個實施例，本實施例顯示應用本發明之混和高壓元件200之製造方法示意圖。其中，第2A-2B與2D圖為立體示意圖，第2C圖為上視示意圖。首先，如第2A圖所示，提供基板21，其具有上表面21a，且基板21之導電型例如為P型但不限於為P型(在其他實施型態中亦可以為N型)；並且，基板21例如可以為非磊晶矽基板，亦可以為磊晶基板。接著，以離子植入技術，將例如但不限於N型雜質，以加速離子的形式，植入定義的區域內，於上表面21a下形成N型高壓井區24於基板21中。接下來，如第2B圖所示，可利用相同但不限於相同之製程步驟，形成隔絕區22與場氧化區22a於上表面21a上，由上視圖視之(未示出)，場氧化區22a位於高壓井區24中；其中，隔絕區22與場氧化區22a例如為STI結構或如圖所示之區域氧化LOCOS結構。混和高壓元件200包含至少一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件區與至少另一導通電阻低於LDMOS元件區的元件區，在本發明中稱為「疏流元件區」，因其提供較低阻值的電流路徑。此疏流元件區可使用任何導通電阻低於LDMOS元件的元件結構，例如但不限於採用雙 擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件結構，其中，LDMOS元件區210與DDDMOS元件區220於寬度w 方向上，交錯排列並可實體連接或電連接。接著請參閱第2C與2D圖，形成閘極23、汲極25、源極26、本體區27、與本體極27a。其中，如圖所示，閘極23形成於上表面21a上，且部分閘極23位於場氧化區22a上。汲極25與源極26例如為N型但不限於為N型，分別位於閘極23兩側上表面21a下方，且由上視圖視之，汲極25與源極26由閘極23與場氧化區22a隔開；其中汲極25形成於高壓井區24中。本體區27例如為P型但不限於為P型，形成於上表面21a下基板21中，且源極26位於本體區27中。

在本實施例中，混和高壓元件200中之LDMOS元件區210與DDDMOS元件區220於寬度w方向上，交錯排列且實體連接或電連接。並且，LDMOS元件區210與DDDMOS元件區220包含共同的高壓井區24，或亦可以視為LDMOS元件區210之高壓井區與DDDMOS元件區220之高壓井區互相實體連接。類似地，隔絕區22、閘極23、汲極25、源極26、本體區27、與本體極27a，分別對應包括位於LDMOS元件區210與DDDMOS元件區220且互相實體連接或電連接之隔絕區221與222、閘極231與232、汲極251與252、源極261與262、本體區271與272、以及本體極271a與272a。此種安排方式的優點包括：在元件規格上，相較於先前技術，應用本發明可降低高壓元件的導通阻值；在製程上，對應的隔絕區221與222、閘極231與232、汲極251與252、源極261與262、本體區271與272、以及本體極271a與272a皆 可以利用相同之製程步驟形成，而不需要另外新增製程步驟，故可降低製造成本。

詳言之，先前技術之高壓元件應用在高壓之操作電壓下，需要場氧化區，形成氧化層加強擴散(oxide enhanced diffusion,OED)效應，使得場氧化區下的載子濃度較淡，所以當高壓元件操作於不導通的狀況下，空乏區會在場氧化區下擴大，因而降低電場，提高崩潰防護電壓，但是高壓元件導通阻值相當高，限制了元件應用的範圍。利用本發明，將LDMOS元件區210與DDDMOS元件區220於寬度w 方向(如圖中箭號所示意的方向)上，交錯排列連接，優點是：以本發明的第一個實施例而言，混和高壓元件200，操作於導通的狀況下，部分電流可以經由DDDMOS元件區220流通，因而降低了導通電阻，改善高壓元件在導通狀況下的特性。另一方面，當混和高壓元件200操作於不導通的狀況下，利用DDDMOS元件區220在寬度w 方向上相鄰的LDMOS元件區210中之場氧化區221a，在寬度w 方向上的介電層降低表面電場(RESURF)效應，將DDDMOS元件區220中通道的空乏區擴大，使其表面電場下降，以提高混和高壓元件200之崩潰防護電壓。在其中一種實施方式中，為了較佳的RESURF效應，如第2C圖所示，DDDMOS元件區220之寬度w1 ，宜不大於0.4um。第2C圖也顯示，由於閘極231與232、汲極251與252、源極261與262、本體區271與272互相連接為一體，且閘極231與232之通道長度相同，因此LDMOS元件區210與DDDMOS元件區220可形成單一元件。

需說明的是，混和高壓元件200中之DDDMOS元件區220亦可以由其他形式的半導體元件取代，只要其導通阻值 低於LDMOS元件區210的導通阻值，且於寬度w 方向上，與LDMOS元件區210交錯排列且實體連接或電連接，且疏流元件區中之源極、汲極、本體區、以及閘極，分別對應實體連接或電連接源極261、汲極251、本體區271、以及閘極231即可。例如，疏流元件區中之汲極可形成於閘極一側下方，不需如DDDMOS元件區中之汲極252，與閘極232間由高壓井區24隔開，可進一步降低導通阻值。

第3圖顯示本發明的第二個實施例，為應用本發明混和高壓元件300之立體示意圖。與第一個實施例不同，在第一個實施例中，本體區27與基板21間，由高壓井區24隔開，以使本體區27與基板21電性不連接，使混和高壓元件200可以作為電源供應電路中之上橋(high side)元件。不同地，如圖所示，本實施例之混和高壓元件300，其功能區由隔絕區32所定義；混和高壓元件300包含LDMOS元件區310與DDDMOS元件區320於寬度w 方向(如圖中箭號所示意的方向)上，交錯排列且實體連接或電連接。LDMOS元件區310包含場氧化區32a。此外，LDMOS元件區310與DDDMOS元件區320包括共同的閘極33、汲極35、源極36、本體區37、與本體極37a。與第一個實施例不同，在本實施例中，部分本體區37與基板31連接，以使本體區37與基板31電性連接，這使混和高壓元件300可以作為電源供應電路中之下橋(low side)元件。

第4圖顯示顯示本發明的第三個實施例，為應用本發明混和高壓元件400之立體示意圖。如圖所示，本實施例之混和高壓元件400，其功能區由隔絕區42所定義；混和高壓元件400包含LDMOS元件區410與DDDMOS元件區420於 寬度w 方向(如圖中箭號所示意的方向)上，交錯排列且實體連接或電連接。LDMOS元件區410包含場氧化區42a。此外，LDMOS元件區410與DDDMOS元件區420包括共同的閘極43、高壓井區44、汲極45、源極46、本體區47、與本體極47a。與第二個實施例不同之處，在於本實施例中，部分本體區47與基板41之間，經由LDMOS元件區410與DDDMOS元件區420共同的P型連接井區49連接，以使本體區47與基板41電性連接，這使混和高壓元件400可以作為電源供應電路中之下橋(low side)元件。

第5A-5B圖顯示本發明的第四個實施例，分別顯示應用本發明之DDDMOS元件區520更具體實施例的立體示意圖與上視圖。如第5A圖所示，DDDMOS元件區520形成於基板51之由隔絕區52所定義的功能區中，除包含閘極53、高壓井區54、汲極55、源極56、與本體區57、本體極57a外，更包含介電層58、導電栓59a、與導電層59。如第5A圖所示，例如但不限於以沉積技術，形成介電層58。介電層58由介電材料形成於高壓井區54以及閘極53上方，且介電層58大致覆蓋了DDDMOS元件區520所有區域，包括閘極53與汲極55間的漂移區。如圖所示，例如但不限於利用微影技術、蝕刻技術、沉積技術、化學機械研磨技術等，形成導電栓59a。需說明的是，為了方便理解，第5A圖顯示單獨一導電栓59a示意。導電栓59a例如但不限於與閘極53電連接，並可以為複數，且安排於功能區之外。如第5A與5B圖所示，利用例如但不限於微影技術、沉積技術、與蝕刻技術，以導電材料形成導電層59於介電層58上方。其中，導電材料例如但不限於為鋁銅等金屬，且導電層59例如可與DDDMOS 元件區520中之第一金屬層(未示出)利用相同製程形成。需注意的是，如第5B圖之上視圖所示，導電層59在閘極53與汲極55之間，與至少部分漂移區重疊。

需說明的是，利用與至少部分漂移區重疊之導電層59，其間以介電層58隔開，且此導電層59宜與閘極53電連接。如此一來，無論DDDMOS元件區520操作於導通或不導通的情況，此導電層59產生電場，透過介電層58，影響DDDMOS元件區520通道的電場，使得操作於導通狀況時，改善閘極引發汲極漏電流(gate induced drain leakage,GIDL)；且於DDDMOS元件區520操作於不導通狀況時，改善能帶間隙穿隧效應；此外，可更提高DDDMOS元件區520崩潰防護電壓。

第6圖顯示顯示本發明的第五個實施例，為應用本發明混和高壓元件600之上視示意圖。如圖所示，本實施例之混和高壓元件600，其功能區由隔絕區62所定義；混和高壓元件600包含複數LDMOS元件區610與複數DDDMOS元件區620於寬度w 方向(如圖中箭號所示意的方向)上，交錯排列且實體連接或電連接。LDMOS元件區610包含場氧化區62a(如圖中粗黑框線所示意)。此外，LDMOS元件區610與DDDMOS元件區620包括共同的閘極63、高壓井區64、汲極65、源極66、本體區67、與本體極67a。本實施例旨在說明本發明之混和高壓元件可包含複數LDMOS元件區與複數DDDMOS元件區。

第7圖顯示顯示本發明的第六個實施例，為應用本發明混和高壓元件700之上視示意圖。如圖所示，本實施例之混和高壓元件700，其功能區由隔絕區72所定義；混和高壓元件700包含複數LDMOS元件區710與複數DDDMOS元件 區720於寬度w 方向(如圖中箭號所示意的方向)上，交錯排列且實體連接或電連接。LDMOS元件區710包含場氧化區72a。此外，LDMOS元件區710與DDDMOS元件區720包括共同的閘極73(如圖中粗黑框線所示意)、高壓井區74、汲極75、源極76、本體區77、與本體極77a。本實施例旨在說明本發明之混和高壓元件中，閘極的形狀，由上視圖視之，不限於為前述各實施例中之矩形，亦可根據電性需要，調整其寬度。

第8圖顯示顯示本發明的第七個實施例，為應用本發明混和高壓元件800之上視示意圖。如圖所示，本實施例之混和高壓元件800，其功能區由隔絕區82所定義；混和高壓元件800包含複數LDMOS元件區810與複數DDDMOS元件區820於寬度w 方向(如圖中箭號所示意的方向)上，交錯排列且實體連接或電連接。LDMOS元件區810包含場氧化區82a。此外，LDMOS元件區810與DDDMOS元件區820包括共同的閘極83(如圖中粗黑框線所示意)、高壓井區84、汲極85、源極86、本體區87、與本體極87a。本實施例旨在說明本發明之混和高壓元件中，閘極的形狀，由上視圖視之，不限於為前述各實施例中之矩形，亦可根據電性需要，調整其寬度，並且可以如本實施例所示，由上視圖視之，具有鋸齒型。

第9圖顯示顯示本發明的第八個實施例，為應用本發明混和高壓元件900之上視示意圖。如圖所示，本實施例之混和高壓元件900，其功能區由隔絕區92所定義；混和高壓元件900包含複數LDMOS元件區910與複數DDDMOS元件區920於寬度w 方向(如圖中箭號所示意的方向)上，交錯排 列且實體連接或電連接。LDMOS元件區910與DDDMOS元件區920包含共同的場氧化區92a(如圖中粗黑框線所示意)。此外，LDMOS元件區910與DDDMOS元件區920包括共同的閘極93、高壓井區94、汲極95、源極96、本體區97、與本體極97a。本實施例旨在說明本發明之混和高壓元件中，場氧化區的形狀，由上視圖視之，不限於為前述各實施例中之分開的矩形，亦可以如本實施例所示，由上視圖視之，具有連續的形狀，只需在DDDMOS元件區中，在混和高壓元件通道的方向上，縮減其長度即可。

以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如臨界電壓調整區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術；再如，由上視圖視之，應用本發明之混和高壓元件不限於為矩形，亦可以為圓形或蛇形等；又如，上述所有實施例中之DDDMOS元件區皆可以由導通電阻低於LDMOS元件區之其他元件區取代。本發明的範圍應涵蓋上述及其他所有等效變化。

11,21,31,41,51‧‧‧基板

12,22,32,42,62,72,82,92,221,222‧‧‧隔絕區

12a,22a,32a,42a,62a,72a,82a,92a,221a‧‧‧場氧化區

13,23,33,43,53,63,73,83,93,231,232‧‧‧閘極

14‧‧‧井區

15,25,35,45,55,65,75,85,95,251,252‧‧‧汲極

16,26,36,46,56,66,76,86,96,261,262‧‧‧源極

17,27,37,47,57,67,77,87,97,271,272‧‧‧本體區

17a,27a,37a,47a,57a,67a,77a,87a,97a,271a,272a‧‧‧本體極

21a‧‧‧上表面

24,34,44,54,64,74,84,94‧‧‧高壓井區

58‧‧‧介電層

59‧‧‧導電層

59a‧‧‧導電栓

100‧‧‧LDMOS元件

200,300,400,600,700,800,900‧‧‧混和高壓元件

210,310,410,610,710,810,910‧‧‧LDMOS元件區

220,320,420,520,620,720,820,920‧‧‧DDDMOS元件區

第1A圖顯示先前技術之LDMOS元件剖視圖。

第1B圖顯示先前技術之LDMOS元件立體圖。

第1C圖顯示先前技術之LDMOS元件上視圖。

第2A-2D圖顯示本發明的第一個實施例。

第3圖顯示本發明的第二個實施例。

第4圖顯示本發明的第三個實施例。

第5A-5B圖顯示本發明的第四個實施例。

第6圖顯示顯示本發明的第五個實施例。

第7圖顯示顯示本發明的第六個實施例。

第8圖顯示顯示本發明的第七個實施例。

第9圖顯示顯示本發明的第八個實施例。

22,221,222‧‧‧隔絕區

221a‧‧‧場氧化區

23,231,232‧‧‧閘極

24‧‧‧高壓井區

25,251,252‧‧‧汲極

26,261,262‧‧‧源極

27,271,272‧‧‧本體區

27a,271a,272a‧‧‧本體極

200‧‧‧混合高壓元件

210‧‧‧LDMOS元件區

220‧‧‧DDDMOS元件區

Claims (15)

1. 一種混和高壓元件，形成於一第一導電型基板中，該基板具有一上表面，包含：至少一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件區，形成於該基板中，該LDMOS元件區中具有一第一源極、一第一汲極、一第一本體區、以及一第一閘極；以及至少一疏流元件區，形成於該基板中，且該疏流元件區之導通電阻低於該LDMOS元件區之導通電阻，該疏流元件區中具有一第二源極、一第二汲極、一第二本體區、以及一第二閘極；其中，該LDMOS元件區與該疏流元件區於一寬度方向上，交錯排列，且該LDMOS元件區中之第一源極、第一汲極、第一本體區、以及第一閘極，與該疏流元件區中之第二源極、第二汲極、第二本體區、以及第二閘極，分別對應實體連接或電連接。
2. 如申請專利範圍第1項所述之混和高壓元件，其中該LDMOS元件區包括：一第一高壓井區，具有第二導電型，形成於該上表面下之該基板中；一場氧化區，形成於該上表面上，由上視圖視之，該場氧化區位於該高壓井區中；該第一閘極，形成於該上表面上，且部分該第一閘極位於該場氧化區上；該第一源極與該第一汲極，皆具有第二導電型，分別形成 於該第一閘極兩側該上表面下方，且由上視圖視之，該第一汲極與該第一源極由該第一閘極與該場氧化區隔開，其中該第一汲極形成於該第一高壓井區中；以及該第一本體區，具有第一導電型，形成於該上表面下該基板中，且該第一源極位於該第一本體區中；且該疏流元件區包括：一第二高壓井區，具有第二導電型，形成於該上表面下之該基板中，與該第一高壓井區連接；該第二閘極，形成於該上表面上，與該第一閘極連接；該第二源極與該第二汲極，皆具有第二導電型，分別形成於該第二閘極兩側該上表面下方，且由上視圖視之，該第二汲極與該第二源極由該第二閘極隔開，其中該第二汲極形成於該第二高壓井區中，且該第二源極與該第一源極連接，且該第二汲極與該第一汲極連接；以及該第二本體區，具有第一導電型，形成於該上表面下該基板中，且該第二源極位於該第二本體區中。
3. 如申請專利範圍第1項所述之混和高壓元件，其中該疏流元件區之寬度不大於0.4um。
4. 如申請專利範圍第2項所述之混和高壓元件，其中該第一本體區及該第二本體區，與該基板間分別由該第一高壓井區與該第二高壓井區隔開，以使該第一本體區及該第二本體區，與該基板電性不直接連接。
5. 如申請專利範圍第1項所述之混和高壓元件，其中至少部分該第一本體區及至少部分該第二本體區與該基板連接，或經由一第一導電型連接井區連接該基板，以使該第一本體區 及該第二本體區與該基板電性連接。
6. 如申請專利範圍第1項所述之混和高壓元件，其中該第一源極與該第二源極互相連接為一體，且該第一汲極與該第二汲極互相連接為一體，且該第一閘極與該第二閘極之通道長度相同，以使該LDMOS元件區與該疏流元件區形成單一元件。
7. 如申請專利範圍第2項所述之混和高壓元件，更包含：一介電層，形成於該第二閘極與該第二高壓井區上方；以及一導電層，形成於該介電層上方，且由上視圖視之，該導電層在該第二閘極與該第二汲極之間，與至少部分該第二高壓井區重疊。
8. 如申請專利範圍第7項所述之混和高壓元件，其中該導電層與該第二閘極電連接。
9. 一種混和高壓元件製造方法，包含：提供一第一導電型基板，該基板具有一上表面；形成至少一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxide semiconductor,LDMOS)元件區於該基板中；以及形成至少一雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件區於該基板中；其中，該LDMOS元件區與該DDDMOS元件區於一寬度方向上，交錯排列，且該LDMOS元件區中具有一第一源極、一第一汲極、一第一本體區、以及一第一閘極，與該DDDMOS 元件區中具有之一第二源極、一第二汲極、一第二本體區、以及一第二閘極，分別對應同時形成，且分別對應相互實體連接或電連接。
10. 如申請專利範圍第9項所述之混和高壓元件製造方法，其中該形成該LDMOS元件區與該形成該DDDMOS元件區之步驟，包括：形成一具有第二導電型之高壓井區於該上表面下之該基板中；形成一場氧化區於該上表面上，由上視圖視之，該場氧化區位於該高壓井區中；形成該第一閘極與該第二閘極於該上表面上，且部分該第一閘極位於該場氧化區上，該第一閘極與該第二閘極互相連接；形成具有第二導電型之該第一源極與該第一汲極於該第一閘極兩側該上表面下方，以及形成具有第二導電型之一第二源極與一第二汲極於該第二閘極兩側該上表面下方，且由上視圖視之，該第一汲極與該第一源極由該第一閘極與該場氧化區隔開，又該第二汲極與該第二源極由該第二閘極隔開，其中該第一汲極與該第二汲極形成於該高壓井區中，且該第一源極與該第二源極互相連接，該第一汲極與該第二汲極互相連接；以及形成一具有第一導電型之第一本體區與第二本體區於該上表面下該基板中，且該第一源極位於該第一本體區中，該第二源極位於該第二本體區中，且該第一本體區與該第二本體區互相連接。
11. 如申請專利範圍第9項所述之混和高壓元件製造方法，其中該DDDMOS元件區之寬度不大於0.4um。
12. 如申請專利範圍第10項所述之混和高壓元件製造方法，其中該第一本體區及該第二本體區，與該基板間分別由該高壓井區隔開，以使該第一本體區及該第二本體區，與該基板電性不直接連接。
13. 如申請專利範圍第9項所述之混和高壓元件製造方法，其中至少部分該第一本體區及至少部分該第二本體區與該基板連接，或經由一第一導電型連接井區連接該基板，以使該第一本體區及該第二本體區與該基板電性連接。
14. 如申請專利範圍第10項所述之混和高壓元件製造方法，更包含：形成一介電層於該第二閘極與該第二高壓井區上方；以及形成一導電層於該介電層上方，且由上視圖視之，該導電層在該第二閘極與該第二汲極之間，與至少部分該第二高壓井區重疊。
15. 如申請專利範圍第14項所述之混和高壓元件製造方法，其中該導電層與該第二閘極電連接。