TWI540724B - 高壓金氧半導體電晶體元件 - Google Patents

Description

高壓金氧半導體電晶體元件

本發明有關於一種高壓金氧半導體(high voltage metal-oxide-semiconductor，以下簡稱為HV MOS)電晶體元件，尤指一種高壓橫向雙擴散金氧半導體(high voltage lateral double-diffused metal-oxide-semiconductor，HV-LDMOS)電晶體元件。

在具有高壓處理能力的功率元件中，雙擴散金氧半導體(double-diffused MOS，DMOS)電晶體元件係持續受到重視。常見的DMOS電晶體元件有垂直雙擴散金氧半導體(vertical double-diffused MOS，VDMOS)與橫向雙擴散金氧半導體(LDMOS)電晶體元件。而LDMOS電晶體元件因具有較高的操作頻寬與操作效率，以及易與其他積體電路整合之平面結構，現已廣泛地應用於高電壓操作環境中，如中央處理器電源供應(CPU power supply)、電源管理系統(power management system)、直流/交流轉換器(AC/DC converter)以及高功率或高頻段的功率放大器等等。LDMOS電晶體元件主要的特徵為具有一低摻雜濃度、大面積的橫向擴散漂移區域，其目的在於緩和源極端與汲極端之間的高電壓，因此可使LDMOS電晶體元件獲得較高的崩潰電壓(breakdown voltage)。

請參閱第1圖，第1圖為一習知HV-LDMOS電晶體元件之剖面示意圖。如第1圖所示，習知HV-LDMOS電晶體元件10係設置於一半導體基底12上，其具有一P型井20、設置於P型井20中的一源極14與一高濃度之P型摻雜區22、一閘極16與一汲極18。汲極18為一高濃度之N型摻雜區，且設置於一N型井30中。此一N型井30即前述之漂移區域，其摻雜濃度與長度影響了HV-LDMOS電晶體元件10的崩潰電壓與導通電阻(ON-resistance，R_ON)。HV-LDMOS電晶體元件10之閘極16係設置於一閘極介電層40上，且延伸至一場氧化層42上方。

由於HV MOS電晶體元件所追求的兩個主要特性為低導通電阻以及高崩潰電壓，且這兩個要求是彼此衝突難以權衡的。因此目前仍需要一種可在高電壓環境下正常運作，且同時滿足低導通電阻以及高崩潰電壓兩個要求的解決途徑。

因此，本發明之一目的係在於提供一具有低導通電阻與高崩潰電壓的HV MOS電晶體元件。

根據本發明所提供之申請專利範圍，係提供一種HV MOS 電晶體元件，該HV MOS電晶體元件包含有一基底、一設置於該基底上之閘極、分別設置於該閘極兩側之該基底內之一汲極區域與一源極區域、以及一設置於該閘極下方之第一絕緣結構(isolation structure)。值得注意的是，該閘極係完全重疊於該第一絕緣結構。

根據本發明所提供之申請專利範圍，更提供一種HV MOS電晶體元件，該電晶體元件包含有一基底、一設置於該基底上之閘極、複數個形成於該基底內之漂移區域、複數個形成於該基底內之第一絕緣結構。該閘極係沿一第一方向延伸、該等漂移區域係沿該第一方向排列、而該等第一絕緣結構亦沿該第一方向排列。各該第一絕緣結構係沿一第二方向延伸，且該第二方向垂直於該第一方向。另外，該閘極係覆蓋部分各該漂移區域與部分各該第一絕緣結構，且該閘極下方之該等漂移區域與該等第一絕緣結構係沿該第一方向彼此交錯排列。

根據本發明所提供之HV MOS電晶體元件，係於閘極下方設置與其完全重疊的第一絕緣結構，在不增加導通電阻的前提下增加崩潰電壓。

請參閱第2圖至第4圖，其中第2圖為本發明所提供之 HV MOS電晶體元件之第一較佳實施例之部分佈局圖案示意圖，第3圖至第4圖分別為第2圖中沿A₁-A₁’與B₁-B₁’切線所獲得之剖面示意圖。如第2圖至第4圖所示，本較佳實施例所提供之HV MOS電晶體元件100係設置於一基底102，例如一矽基底上。基底102具有一第一導電型態，在本較佳實施例中該第一導電型態為p型。本較佳實施例所提供之HV MOS電晶體元件100包含一閘極120，設置於基底102上，而在基底100內係包含一漂移區域(drift region)106。漂移區域106係包含一第二導電型態，第二導電型態係與第一導電型態互補(complementary)，因此在本較佳實施例中第二導電型態為n型，而漂移區域106為一n型漂移區域。在漂移區域106中，係形成有一基體區域108，而基體區域108係包含第一導電型態，故為一p型基體區域。在閘極120兩側之基底102內，係分別設置有一源極區域110與一汲極區域112，源極區域110與汲極區域112皆包含第二導電型態，故為n型源極區域與n型汲極區域。此外如第3圖與第4圖所示，源極區域110係設置於p型基體區域108中，而汲極區域112則設置於n型漂移區域106中。此外，在p型基體區域108中，更設置有一與n型源極區域110互補的p型摻雜區114，且p型摻雜區114係與n型源極區域110電性連接。另外值得注意的是，在第2圖中為強調某些構成元件(element)的空間相對關係，而未繪示出n型源極區域110、n型汲極區域112、p型基體區域108以及p型摻雜 區114等構成元件，但熟習該項技藝之人士應可根據第3圖與第4圖之揭露輕易得知上述構成元件之形成位置，故該等構成元件之空間關係係不再贅述。

請同時參閱第2圖至第4圖。本較佳實施例所提供之HV MOS電晶體元件100之閘極120係包含一閘極導電層122、一閘極介電層124、以及形成於閘極導電層122側壁上的側壁子126。且如第2圖所示，設置於基底102上的閘極120係沿一第一方向D₁延伸。此外，基底102內更設置有複數個用以提供HV MOS電晶體元件100與其他半導體元件電性隔離的淺溝隔離(shallow trench isolation，STI)104。值得注意的是，本較佳實施例所提供之HV MOS電晶體元件100更包含複數個絕緣結構130，例如複數個STI。如第4圖所示，絕緣結構130之一深度可等於STI 104之深度，但不限於此。各絕緣結構130係彼此平行並沿一第二方向D₂延伸，而第二方向D₂係如第2圖所示，與第一方向D₁相交錯，較佳為互相垂直。更重要的是，絕緣結構130係穿插於n型漂移區域106內，因此在閘極120經過之處，係形成n型漂移區域106與複數個絕緣結構130交錯設置的型態，且n型漂移區域106與絕緣結構130係沿第一方向D₁交錯排列。換句話說，閘極120係覆蓋部分各n型漂移區域106與部分各絕緣結構130，且閘極120下方之漂移區域106與第一絕緣結構130係沿第一方向D₁彼此交錯排列。如第2圖所示， 在本較佳實施例中，在閘極120下方的絕緣結構130與n型漂移區域106係具有相同的寬度，但不限於此。且絕緣結構130與STI 104可同時製作，但亦不限於此。

由第2圖至第4圖可知，閘極120下方係交錯形成有n型漂移區域106(以及形成於其內的部分p型基體區域108)與絕緣結構130。如第4圖所示，當閘極120下方形成者為絕緣結構130時，整個閘極結構的閘極導電層122與閘極介電層124係如第4圖所示與絕緣結構130完全重疊。換句話說，閘極120係完全設置於絕緣結構130之區域內，因此本來可形成通道區的部分現在全部被絕緣結構130佔據。然而，當閘極120下方形成者係如第3圖所示為n型漂移區域106以及部分p型基體區域108時，仍可保有通道區域128，並可確保電流可經由n型漂移區域106與通道區域128自汲極區域112到達源極區域110，並在此路徑中達到壓降的目的。更重要的是，由於在平行第二方向D₂上，各n型漂移區域106兩側係如第2圖所示皆設置有絕緣結構130，故可減輕n型漂移區域106部分的電場，達到提升崩潰電壓的目的。此外，由於p型基體區域108的角落處(如第3圖中圓圈C所標示)係為最脆弱的p-n交界(p-njunction)處，因此絕緣結構130之深度較佳為大於p型基體區域108之深度，以從兩側夾住p型基體區域108的角落C，而減輕其電場，避免HV MOS電晶體元件100在p型基體區域108的角落C 發生崩潰。

因此，根據本第一較佳實施例所提供的HV MOS電晶體元件100，係藉由閘極120下方交錯設置的n型漂移區域106與絕緣結構130減輕n型漂移區域106電場，故可在不增加導通電阻的前提下成功提升崩潰電壓。

請參閱第5圖至第7圖，其中第5圖為本發明所提供之HV MOS電晶體元件之一第二較佳實施例之部分佈局圖案示意圖，第6圖至第7圖分別為第5圖中沿A₂-A₂’與B₂-B₂’切線所獲得之剖面示意圖。如第5圖至第7圖所示，本較佳實施例所提供之HV MOS電晶體元件200係設置於一基底202上。基底202具有一第一導電型態，在本較佳實施例中該第一導電型態亦為p型。本較佳實施例所提供之HV MOS電晶體元件200包含一閘極220，設置於基底202上，而在基底200內係包含一漂移區域206。漂移區域206係包含一第二導電型態，第二導電型態係與第一導電型態互補，因此在本較佳實施例中第二導電型態亦為n型。在n型漂移區域206中，係形成有一基體區域208，而基體區域208係包含第一導電型態，故為一p型基體區域。在閘極220兩側之基底202內，係分別設置有一源極區域210與一汲極區域212，源極區域210與汲極區域212皆包含第二導電型態。此外如第6圖與第7圖所示，源極區域210係設置於p型基體區域 208中，而汲極區域212則設置於n型漂移區域206中。此外，在p型基體區域208中，更設置有一與n型源極區域210互補的p型摻雜區214，且p型摻雜區214係與n型源極區域210電性連接。另外值得注意的是，在第5圖中為強調某些構成元件(element)的空間相對關係，而未繪示出n型源極區域210、n型汲極區域212、p型基體區域206以及p型摻雜區214等構成元件，但熟習該項技藝之人士應可根據第6圖與第7圖之揭露輕易得知上述構成元件之形成位置，故該等構成元件之空間關係則不再贅述。

請同時參閱第5圖至第7圖。本較佳實施例所提供之HVMOS電晶體元件200之閘極220係包含一閘極導電層222、一閘極介電層224、以及形成於閘極導電層222側壁上的側壁子226。且如第5圖所示，設置於基底202上的閘極220係沿一第一方向D₁延伸。此外，基底202內更設置有複數個用以提供HV MOS電晶體元件200與其他半導體元件電性隔離的STI 204。值得注意的是，本較佳實施所提供之HV MOS電晶體元件200更包含複數個絕緣結構230，例如複數個STI。值得注意的是，本較佳實施例所提供之絕緣結構230係分別由一第一絕緣結構230a與一第二絕緣結構230b所構成。如第5圖所示，絕緣結構230的各個第一絕緣結構230a係沿一第二方向D₂延伸，而第二方向D₂係如第5圖所示，與第一方向D₁相交錯，較佳為互相垂直。更重要的是，第 一絕緣結構230a係穿插於n型漂移區域206內，因此在閘極220經過之處，係形成n型漂移區域206與複數個第一絕緣結構230a交錯設置的型態，且n型漂移區域206與第一絕緣結構230a係沿第一方向D₁交錯排列。換句話說，閘極220係覆蓋部分各n型漂移區域206與部分各絕緣結構230，且閘極220下方之漂移區域206與第一絕緣結構230係沿第一方向D₁彼此交錯排列。如第5圖所示，在本較佳實施例中，第一絕緣結構230a與n型漂移區域106係具有相同的寬度，但不限於此。絕緣結構230的第二絕緣結構230b係沿第一方向D₁延伸，且設置於閘極220下方靠近汲極區域212之一側。另外，如第5圖所示，第二絕緣結構230b係設置於第一絕緣結構230a的一側，而與部分的各第一絕緣結構230a重疊且實體上(physically)連接。更重要的是，各第二絕緣結構230b彼此實體連接而形成一連續性的結構。因此，第二絕緣結構230a與第一絕緣結構230a係構成一梳子狀的絕緣結構，且第二絕緣結構230b係作為梳子狀絕緣結構的梳柄；第一絕緣結構230a則作為梳子狀絕緣結構的梳齒。

請參閱第5圖與第7圖。在本較佳實施例中，係可藉由不同的製作方式形成STI 204與絕緣結構230。舉例來說，首先可於基底202上形成一淺溝渠(圖未示)，用以預定第二絕緣結構230b形成之位置。隨後在基底202形成一圖案 化遮罩(圖未示)，用以定義第一絕緣結構230a與STI 204的形成位置。接下來再進行一蝕刻製程，透過圖案化遮罩蝕刻基底202，以於基底202內形成深溝渠(圖未示)。隨後再於淺溝渠與各深溝渠內填入絕緣材料，並藉由一平坦化製程移除多餘的絕緣材料，而同時形成第一絕緣結構230a、第二絕緣結構230b與用以電性隔離HV MOS元件200與其他元件的STI 204。如第7圖所示，由於部分的第一絕緣結構230a係與第二絕緣結構230b重疊，因此在進行深溝渠的蝕刻製程時，該等重疊的部分即獲得較大的深度，故最後形成的第一絕緣結構230a亦可包含一第一部232與一第二部234。如第6圖所示，本較佳實施例中，第一部232之深度與STI 204之深度相同，而第二部234之深度則大於STI 204之深度。另外第二絕緣結構230b的深度則如第7圖所示，小於第一絕緣結構230a與STI 204，且較佳更小於汲極區域212的深度。然而，熟習該項技藝之人士應知，STI 204、第一絕緣結構230a與第二絕緣結構230b之形成方式係不限於上述之步驟，也可以分別製作之。因此在其他的實施例中，第一絕緣結構230a可以是本身不具有深度差異的結構，即第一絕緣結構230a具有一完全相同的深度，且該深度等於STI 204之深度。

請重新參閱第7圖。在本較佳實施例中，閘極導電層222重疊了部分p型基體區域208而形成一通道區域228，通道 區域228係具有一長度L₁。此外閘極220亦與部分n型漂移區域206重疊且直接接觸，且閘極導電層222與n型漂移區域206重疊且直接接觸的部分具有一長度L₂。另外閘極導電層222更與部分第二絕緣結構230b重疊，且該重疊的部分具有一長度L₃。如第6圖所示，通道區域228與第二絕緣結構230b係藉由n型漂移區域206彼此分隔。更重要的是，在本較佳實施例中，長度L₁、長度L₂與長度L₃任一者不可為零。由於第二絕緣結構230b的深度小於STI 204的深度，因此電場集中(electric field crowding)的現象可被減輕，故可在不增加導通電阻的情況下提升崩潰電壓。

請重新參閱第5圖至第7圖。閘極220下方係交錯形成有n型漂移區域206(以及形成於其內的部分p型基體區域208)與絕緣結構230。如第6圖所示，當閘極2120下方形成者為絕緣結構230的第一絕緣結構230a時，整個閘極結構的閘極導電層222與閘極介電層224係如第6圖所示與第一絕緣結構230a重疊。換句話說，本來可形成通道區的部分現在全部被第一絕緣結構230佔據。然而，當閘極220下方形成者係如第7圖所示為絕緣結構230的第二絕緣結構230b、n型漂移區域206以及部分p型基體區域208時，仍可保有通道區域228，並可確保電流可經由與n型漂移區域206與通道區域228自汲極區域212到達源極區域210，並在此路徑中達到壓降的目的。更重要的是，由於在平行第二 方向D₂上，各n型漂移區域206兩側係如第5圖與第6圖所示皆設置有第一絕緣結構230a，故可減輕n型漂移區域206部分的電場，達到提升崩潰電壓的目的。此外，由於p型基體區域208的角落處(如第7圖中圓圈C所標示)係為最脆弱的p-n交界處，因此第一絕緣結構230a之深度較佳為大於p型基體區域208之深度，故可從兩側夾住p型基體區域208的角落C，而增強其電場，避免HV MOS電晶體元件200在p型基體區域208的角落C發生崩潰。

因此，根據本較佳實施例所提供的HV MOS電晶體元件200，係藉由閘極220下方設置的第二絕緣結構230b減輕電場集中的現象，更藉由閘極220下方交錯設置的n型漂移區域206與第一絕緣結構230a減輕n型漂移區域206電場，故可在不增加導通電阻的前提下更提升崩潰電壓。

另外請參閱第8圖，第8圖為本發明所提供之HV MOS電晶體元件之一第三較佳實施例之部分佈局圖案示意圖。值得注意的是，為凸顯較佳實施例所提供之HV MOS電晶體元件某些組成元件的相對關係，摻雜區域如源極區域、汲極區域與基體區域等不再繪示於第8圖中。然而，熟習該項技藝之人士應可根據前述的第一與第二較佳實施例輕易思及該等組成元素的形成位置。

請參閱第8圖。本較佳實施例所提供之HV MOS電晶體元件300包含一設置於一基底(圖未示)內的n型漂移區域域306，與一設置於n型漂移區域306上的閘極320，且閘極320係具有一操場跑道(racetrack)型的佈局形狀。如第8圖所示，閘極320係由一對互相平行的直線部分(liner portion)320a與一對分別設置於閘極直線部分320a兩端的曲線部分(curved end portion)320b所構成。另外，本較佳實施例所提供之閘極320亦可為任何用於HV MOS電晶體元件的圖案，舉例來說，閘極320可為一矩形框圖案，或沿一梳子圖形邊緣延伸而具有梳子框形狀。另外需注意的是，本較佳實施例所提供之HV MOS電晶體元件300可採用共用汲極(common source)或共用源極(common source)之設計。當HV MOS電晶體元件300採用共用源極設計時，源極區域係形成於跑道形狀的閘極320中央的n型漂移區域306內，也就是說共用源極係由閘極320所包圍環繞。同理當HV MOS電晶體元件300採用共用汲極設計時，汲極區域係形成於跑道形狀的閘極320中央的n型漂移區域域306內，故共用汲極被閘極320包圍環繞。

本較佳實施例所提供之HV MOS電晶體元件300更包含一用以提供電性隔離的STI 304。此外值得注意的是，本較佳實施例所提供之HV MOS電晶體元件300更包含複數個絕緣結構330，例如複數個STI。絕緣結構330之一深度可具 有多種型態。舉例來說，絕緣結構330之深度可如第一較佳實施例所述以及第4圖所示，與STI 304相同。然而絕緣結構330亦可如第二較佳實施例所述，具有一第一絕緣結構與一第二絕緣結構，其中第一絕緣結構之深度係大於等於STI304之深度，而第二絕緣結構之深度係可如第6圖所示，小於第一絕緣結構與STI 304。此外，第一絕緣結構亦可如第二較佳實施例所述以及第6圖所示，又更包含了深度不同的第一部與第二部。上述深度差異變化係可參考前述之第一與第二較佳實施例，故於此係不再贅述。此外，當絕緣結構330包含具有深度差異的第一絕緣結構與第二絕緣結構時，深度小於第一絕緣結構以及其他STI的第二絕緣結構係設置於閘極320下方靠近共用汲極之一側。

請繼續參閱第8圖。值得注意的是，在本較佳實施例中各絕緣結構330排列方向係與閘極320延伸方向相同。更重要的是，絕緣結構330係穿插於n型漂移區域306內，因此在閘極320經過之處，係形成複數個n型漂移區域306與複數個絕緣結構330交錯設置的型態。在本較佳實施例中，在閘極直線部分320a下方的絕緣結構330與n型漂移區域306係具有相同的寬度，但不限於此。然而，在閘極曲線部分320b下方的絕緣結構330與n型漂移區域306可具有不同的寬度。更重要的是，在閘極曲線部分320b下方的各絕緣結構330本身可具有不同的寬度。如第8圖所示，閘極曲線部分 320b下方的絕緣結構330具有一第一端332與一第二端334，第一端332具有一寬度W₁，第二端334具有一寬度W₂，且寬度W₁小於寬度W₂。這是由於在閘極曲線部分320b常發生電場集中而降低崩潰電壓等狀況，因此本較佳實施例係於閘極曲線部分320b提供寬度更大的絕緣結構330，以減輕該部分電場集中的效應。

由第8圖可知，閘極320下方係交錯形成有n型漂移區域306與絕緣結構330。當閘極320下方形成者為絕緣結構330時，整個閘極320與絕緣結構330重疊。換句話說，本來可形成通道區的部分現在全部被絕緣結構330佔據。然而，當閘極320下方形成者係如第8圖所示為n型漂移區域306時，仍可保有通道區，並可確保電子可經由通道區與n型漂移區域306自源極區域到達汲極區域，並在此路徑中達到壓降的目的。

因此，根據本第三較佳實施例所提供的HV MOS電晶體元件300，係藉由閘極320下方交錯設置的n型漂移區域306與絕緣結構330減輕n型漂移區域306的電場。此外當絕緣結構330包含了深度小於一般STI 304的絕緣結構時，更可減輕電場集中的現象。故本較佳實施例所提供的HV MOS電晶體元件300係可在不增加導通電阻的前提下更提升崩潰電壓。

縱上所述，本發明所提供之HV MOS電晶體元件係提供了一設置於閘極下方，且與漂移區域交錯設置的絕緣結構，並藉由此交錯設置的漂移區域與絕緣結構減輕漂移區域的電場強度。此外當絕緣結構本身具有深度差異時，本發明更可藉由深度小於一般提供電性隔離的STI的淺絕緣結構減輕電場集中的效應。故本發明可克服低導通電阻以及高崩潰電壓，且這兩個要求常常是彼此衝突難以權衡的問題，在不增加導通電阻的前提下，有效地提升崩潰電壓，更增加HV MOS電晶體元件的能力。此外，本發明所提供的HV MOS電晶體元件更可有效地應用於共用源極或共用汲極之設計，並藉由在容易發生電場集中的部分提供寬度不同的絕緣結構，本發明所提供的HV MOS電晶體元件更可有效地減輕於共用源極或共用汲極設計常發生的電場集中造成崩潰電壓下降的問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧高壓橫向雙擴散金氧半導體電晶體元件

12‧‧‧半導體基底

14‧‧‧源極

16‧‧‧閘極

18‧‧‧汲極

20‧‧‧P型井

22‧‧‧P型摻雜區

30‧‧‧N型井

40‧‧‧閘極介電層

42‧‧‧場氧化層

100、200、300‧‧‧高壓金氧半導體電晶體元件

102、202‧‧‧基底

104、204、304‧‧‧淺溝隔離

106、206、306‧‧‧n型漂移區域

108、208‧‧‧p型基體區域

110、210‧‧‧源極區域

112、212‧‧‧汲極區域

114、214‧‧‧p型摻雜區

120、220、320‧‧‧閘極

320a‧‧‧直線部分

320b‧‧‧曲線部分

122、222‧‧‧閘極導電層

124、224‧‧‧閘極介電層

126、226‧‧‧側壁子

128、228‧‧‧通道區

130、230、330‧‧‧絕緣結構

230a‧‧‧第一絕緣結構

230b‧‧‧第二絕緣結構

232‧‧‧第一部

234‧‧‧第二部

332‧‧‧第一端

334‧‧‧第二端

A₁-A₁’、A₂-A₂’、B₁-B₁’、B₂-B₂’‧‧‧切線

C‧‧‧基體區域角落

D₁‧‧‧第一方向

D₂‧‧‧第二方向

L₁、L₂、L₃‧‧‧長度

W₁、W₂‧‧‧寬度

第1圖為一習知HV-LDMOS電晶體元件之剖面示意圖。

第2圖為本發明所提供之HV MOS電晶體元件之第一較佳實施例之部分佈局圖案示意圖。

第3圖至第4圖分別為第2圖中沿A₁-A₁’與B₁-B₁’切線所獲得之剖面示意圖。

第5圖為本發明所提供之HV MOS電晶體元件之一第二較佳實施例之部分佈局圖案示意圖。

第6圖至第7圖分別為第5圖中沿A₂-A₂’與B₂-B₂’切線所獲得之剖面示意圖。

第8圖為本發明所提供之HV MOS電晶體元件之一第三較佳實施例之部分佈局圖案示意圖。

100‧‧‧高壓金氧半導體電晶體元件

104‧‧‧淺溝隔離

106‧‧‧n型漂移區域

120‧‧‧閘極

130‧‧‧絕緣結構

A₁-A₁’‧‧‧切線

B₁-B₁’‧‧‧切線

D₁‧‧‧第一方向

D₂‧‧‧第二方向

Claims (16)

1. 一種高壓半導體電晶體元件(high voltage metal-oxide-semiconductor，HV MOS)電晶體元件，包含有：一基底；一閘極，設置於該基底上；一汲極區域與一源極區域，分別設置於該閘極兩側之該基底內；一基體區域(body region)與一漂移區域(drift region)，其中該源極區域設置於該基體區域中，且該基體區域與該汲極區域係設置於該漂移區域中；以及一第一絕緣結構(isolation structure)，設置於該閘極下方，且該閘極係完全重疊於該第一絕緣結構。
2. 如申請專利範圍第1項所述之HV MOS電晶體元件，更包含複數個第二絕緣結構，設置於該基底內，該等第二絕緣結構係電性絕緣該HV MOS電晶體元件。
3. 如申請專利範圍第2項所述之HV MOS電晶體元件，其中該第一絕緣結構之一深度係等於該等第二絕緣結構之一深度。
4. 如申請專利範圍第2項所述之HV MOS電晶體元件，其中該第一絕緣結構更包含一第一部與一第二部，該第一部包 含一第一深度，而該第二部包含一第二深度。
5. 如申請專利範圍第4項所述之HV MOS電晶體元件，其中該第一深度係等於該第二絕緣結構之一深度，該第二深度係大於該第二絕緣結構之一該深度。
6. 如申請專利範圍第2項所述之HV MOS電晶體元件，更包含一第三絕緣結構，設置於該閘極下方。
7. 如申請專利範圍第6項所述之HV MOS電晶體元件，其中該第三絕緣結構之一深度係小於該第一絕緣結構之一深度與該等第二絕緣結構之一深度。
8. 申請專利範圍第6項所述之HV MOS電晶體元件，其中該閘極係覆蓋部分該第三絕緣結構。
9. 申請專利範圍第6項所述之HV MOS電晶體元件，其中該第一絕緣結構係接觸該第三絕緣結構。
10. 一種高壓半導體電晶體元件(HV MOS)電晶體元件，包含有：一基底；一閘極，設置於該基底上，且該閘極係沿一第一方向延 伸；複數個漂移區域，形成於該基底內，且該等漂移區域係沿該第一方向排列；複數個第一絕緣結構，形成於該基底內，各該第一絕緣結構係沿一第二方向延伸，且該第二方向垂直於該第一方向，該等第一絕緣結構係沿該第一方向排列；以及一第二絕緣結構，設置於該基底內，且沿該第一方向延伸，且該閘極與該第二絕緣結構部分重疊，其中該閘極係覆蓋部分各該漂移區域與部分各該第一絕緣結構，且該閘極下方之該等漂移區域與該等第一絕緣結構係沿該第一方向彼此交錯排列。
11. 如申請專利範圍第10項所述之HV MOS電晶體元件，其中該等漂移區域互相電性連接。
12. 如申請專利範圍第11項所述之HV MOS電晶體元件，更包含一源極區域與一汲極區域，設置於該閘極兩側之該漂移區域內。
13. 如申請專利範圍第10項所述之HV MOS電晶體元件，其中該第二絕緣結構係與各該第一絕緣結構部分重疊。
14. 如申請專利範圍第10項所述之HV MOS電晶體元件， 其中該第二絕緣結構之一深度係小於該等第一絕緣結構之一深度。
15. 如申請專利範圍第10所述之HV MOS電晶體元件，其中各該第一絕緣結構包含一第一端與一第二端。
16. 如申請專利範圍第15項所述之HV MOS電晶體元件，其中該第一端之寬度與該第二端之寬度不同。