TWI445161B

TWI445161B - 半導體裝置及其製備方法

Info

Publication number: TWI445161B
Application number: TW101101774A
Authority: TW
Inventors: Hong Chang; John Chen
Original assignee: Alpha & Omega Semiconductor
Priority date: 2011-01-20
Filing date: 2012-01-17
Publication date: 2014-07-11
Also published as: US8772828B2; TW201232760A; US20130299872A1; CN102610568B; US8476676B2; CN102610568A; US20120187472A1

Description

半導體裝置及其製備方法

本發明是有關於一種半導體裝置的晶胞結構和元件配置，特別是有關於一種用於製備與半導體功率元件集成的靜電放電(ESD)保護電路的改良結構，減少了溝槽金屬-氧化物-半導體場效應電晶體(MOSFET)以及屏蔽閘極溝槽(SGT)MOSFET的光罩數量。

靜電放電(ESD)是由直接接觸或靜電場感應引起的，在處於不同電勢的兩個物體之間產生突然的、瞬時的電流。在固體電子學領域中，例如積體電路(IC)以及由矽等半導體材料與二氧化矽等絕緣材料製成的功率電晶體，ESD是一個嚴重的問題。這兩種材料都易受高電壓的影響，而造成永久性的損壞；因此，現在有許多抗靜電的元件有助於防止靜電的產生。

目前也已經研發出帶有各種二極管結構片上的ESD保護電路。通過在MOSFET元件上使用較淺的接面、更薄的閘極氧化物、自對準多晶矽化物(自對準的矽化物)擴散、銅之間的連接以及輕摻雜的汲極(LLD)結構，ESD問題已經成為次25微米CMOS技術中CMOS積體電路的一個重要的可靠性問題。為了給安全的大量生產維持合理的ESD應力，片上ESD保護電路已經加入到IC產品中。

目前也已經研發出帶有ESD保護電路的傳統的功率MOSFET元件。ESD保護電路將ESD安全地轉移出其餘的MOSFET元件。帶有ESD保護電路的傳統的功率MOSFET元件在典型的製備工藝中，其佈局和層結構通常需要利用七個光罩。這七個光罩包括一個溝槽光罩、一個ESD光罩、一個本體光罩、一個源極光罩、一個接觸光罩、一個金屬光罩以及一個鈍化光罩。由於製備過程需要這七個光罩，因此工藝步驟更加複雜而且耗時。此外，傳統的方法包括在矽表面上方製備一個額外的多晶矽層。因此，還可能需要額外的多晶矽沉積，以及另外兩個光罩，為ESD結構形成圖案並製備P-N接面。這額外的光罩、額外的層以及額外的工藝，增加了成本和時間。另外，光刻設備以及光致抗蝕劑都很昂貴。ESD保護電路將ESD安全地轉移出其餘的MOSFET元件。

本發明的目的是提供一種半導體裝置及其製備方法，利用溝槽MOS現有的工藝流程，在溝槽多晶矽內製備靜電放電(ESD)保護電路。因此，無需增加任何額外的光罩層，就可以製備ESD電路。

為了達到上述目的，本發明提供了一種用於製備半導體裝置的製備方法，該方法包括：(a)在半導體基板中製備一個溝槽；(b)用半導體材料部分填充所述的溝槽，使半導體材料佈滿溝槽的底部和邊緣，同時在溝槽中間沿溝槽的長度方向保留一個縫隙；(c)用第一導電類型的摻雜物，摻雜位於縫隙下方的半導體材料的第一部分；(d)用電介質材料填充縫隙；以及(e)用第二導電類型的摻雜物，摻雜位於電介質材料兩邊的溝槽邊緣上的半導體材料的第二部分，通過摻雜，構成沿溝槽長度方向的P-N-P或N-P-N結構，不同的摻雜區並排分佈在溝槽的整個寬度上。

其中，在半導體基板中形成的額外的溝槽中，製備一個額外的半導體裝置。

其中，額外的半導體裝置為金屬氧化物半導體場效應電晶體(MOSFET)或絕緣柵雙極電晶體(IGBT)。

其中，額外的半導體裝置的一個或多個元件，與半導體裝置中對應的元件同時形成。

其中，額外的半導體裝置的一個或多個元件包括一個或多個主動閘極溝槽，其中一個或多個主動閘極溝槽與a)同時形成。

其中，N-P-N或P-N-P結構是額外的半導體裝置的靜電放電(ESD)保護結構的一部分，其中半導體材料的第一和第二部分電連接到該的額外的半導體裝置。

其中，該的額外的半導體裝置包括一個源極和一個閘極，其中靜電放電保護結構的一邊連接到源極上，另一邊連接到閘極上。

其中，額外的半導體裝置是一個屏蔽閘極電晶體(SGT)元件，其屏蔽電極形成在帶有閘極的公共溝槽中，其中閘極通過電極間電介質，與屏蔽電極絕緣，其中製備額外的半導體裝置包括在後續處理時，在靜電放電保護結構上沉積一個覆蓋光罩，以製成額外的元件。

其中，該方法還包括在用半導體材料部分填充溝槽之前，用電介質層佈滿溝槽。

其中，製備溝槽包括在半導體基板的表面上形成一個硬光罩，在硬光罩中形成一個對應溝槽的開口，並且通過開口刻蝕基板。

其中，製備溝槽還包括製備抗刻蝕的絕緣墊片，沿硬光罩中開口的側壁，以便校準基板的刻蝕，其中墊片是由可以抵抗通過開口刻蝕基板工藝的材料製成的。

其中，在步驟(c)之後，除去半導體材料所選的第一部分。

其中，該方法還包括擴散第一導電類型的摻雜物，其中除去半導體材料所選的第一部分，是在步驟(c)之後進行，但在擴散第一導電類型的摻雜物之前。

本發明還提供了一種半導體裝置，包括：一種沉積在溝槽中的半導體材料，多晶矽至少佈滿溝槽的底部，其中半導體材料包括不同的摻雜區，作為P-N-P或N-P-N結構，形成在溝槽中，不同的摻雜區並排分佈在溝槽的整個寬度上。

其中，半導體裝置還包括一個形成在半導體基板中的額外的溝槽中的額外的半導體裝置。

其中，N-P-N或P-N-P結構是額外的半導體裝置的靜電放電(ESD)保護結構的一部分，其中半導體材料的第一部份和第二部分電性連接到額外的半導體裝置。

其中，額外的半導體裝置包括一個源極和一個閘極，其中靜電放電保護結構的一邊連接到源極上，另一邊連接到閘極上。

其中，額外的半導體裝置是一個屏蔽閘極電晶體(SGT)元件，其屏蔽電極形成在帶有閘極的公共溝槽中，其中閘極通過電極間電介質，與屏蔽電極絕緣。

本發明的技術方案無需增加任何額外的光罩層，就可以製備集成靜電放電保護電路的屏蔽閘極電晶體以及標準的溝槽金屬氧化物半導體場效電晶體(即不帶屏蔽電極的溝槽金屬氧化物半導體場效電晶體)，步驟簡單，節省了成本和時間。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

102、202‧‧‧基板

104‧‧‧薄氧化層

105‧‧‧硬光罩層

106‧‧‧氮化層

108、204‧‧‧光致抗蝕劑(PR)層

110‧‧‧ESD溝槽光罩開口

112‧‧‧主動閘極溝槽開口

114‧‧‧絕緣墊片

116、206‧‧‧ESD溝槽

118、208‧‧‧主動溝槽

120‧‧‧絕緣物襯裡

122‧‧‧多晶矽

124、128、214‧‧‧摻雜物

125‧‧‧溝槽底部

126‧‧‧電介質材料

130、216、224‧‧‧絕緣材料

134‧‧‧光致抗蝕劑

132‧‧‧氧化層

136、210‧‧‧閘極絕緣物

138‧‧‧閘極電極/多晶矽結構

140‧‧‧導電插頭

142、228‧‧‧金屬層

212‧‧‧導電材料

215‧‧‧縫隙

220、222‧‧‧摻雜部分

226‧‧‧插頭

第1A圖至第1L圖以及第1A'圖至第1L'圖所示的剖面圖，表示依據本發明的一個實施例，製備集成靜電放電(ESD)保護電路的屏蔽閘極溝槽(SGT)MOSFET。

第2A圖至第2J圖以及第2A'圖至2J'所示的剖面圖，表示依據本發明的另一個實施例，製備集成靜電放電(ESD)保護電路的標準的溝槽MOSFET。

儘管為了解釋說明，以下詳細說明包含了許多具體細節，但是本領域的任何技術人員都應理解基於以下細節的多種變化和修正都屬本發明的範圍。因此，本發明的典型實施例的提出，對於請求保護的發明沒有任何一般性的損失，而且不附加任何限制。

本發明的實施例利用溝槽金屬氧化物半導體場效電晶體現有的工藝流程，在溝槽多晶矽內製備靜電放電(ESD)保護電路。因此，無需增加任何額外的光罩層，就可以製備ESD電路。屏蔽閘極電晶體(SGT)以及標準的溝槽MOSFET(即不帶屏蔽電極的溝槽MOSFET)中的這種ESD都可以這樣製備。

集成ESD電路的SGT溝槽MOSFET的製備工藝，僅僅使用第1A圖至第1L圖以及第1A'圖至第1L'圖所示的四個光罩。作為示例，但不作為侷限，如第1A圖所示，使用半導體基板102(例如次重摻雜的N-型外延層生長在N型矽底部基板層上面)，作為元件的汲極(例如對於一種N-通道MOSFET)。要注意的是，在一種可選方案中，基板102可以是次重摻雜的P-型外延層生長在P型基板上面(例如對於一種P-通道MOSFET)。在基板102上方，可以製備一個硬光罩層105。例如，通過沉積或熱氧化，在基板102上形成一個薄氧化層104，然後在薄氧化層104上方形成一個氮化層106，從而製成硬光罩層105。第1A'圖表示的是與第1A圖相同的結構，但是在半導體晶片的不同部分中。然後，在氮化層106上方使用一個光致抗蝕劑(PR)層108，並利用第一光罩，即溝槽光罩，形成圖案。如第1B圖和第1B'圖所示，剩餘的PR層108分別限定了ESD區域中的ESD溝槽光罩開口110，以及主動區中的主動閘極溝槽開口112。

然後，利用硬光罩(HM)刻蝕，刻蝕掉硬光罩層105的裸露部分 (例如氮化層106以及氧化層104)，使ESD溝槽光罩開口110和主動閘極溝槽開口112處的半導體基板102的表面裸露出來。然後，如第1C圖及第1C'圖所示，除去剩餘的PR層108。氧化層104和氮化層106的剩餘部分作為後續工藝的硬光罩。

在第1D圖、第1D'圖中，沉積一個抗刻蝕材料(例如氧化物或氮化物)層，並沿水平表面各向異性地回刻。此處所用的術語“抗刻蝕”是指這種材料可以被差異刻蝕，或與基板102等其他材料相比更加緩慢。在一些實施例中，絕緣層的厚度約為2200埃(Å)。從而在全面的各向異性回刻之後，沿硬光罩開口110、112的側壁形成抗刻蝕的絕緣墊片114(有時稱為硬光罩墊片)。構成絕緣墊片114的抗刻蝕材料可以不受刻蝕基板102材料的工藝影響。

然後，在基板102上進行全面刻蝕，以製備ESD溝槽116以及主動溝槽118，如第1E圖、第1E'圖所示，ESD溝槽116比主動溝槽118更寬。尤其是ESD溝槽116的寬度大約是主動溝槽118寬度的兩倍。抗刻蝕的絕緣墊片114使自對準的刻蝕工藝不需要額外的光罩。正如下文將要介紹地那樣，絕緣墊片114保留了與初始的硬光罩層104和106的空間，從而可以形成自對準的源極/本體接觸溝槽。鑑於矽刻蝕負荷因子的特性，較寬的溝槽開口所製成的溝槽比窄溝槽開口的製成的溝槽更深。例如，由於ESD溝槽開口110比主動閘極溝槽開口112更寬，因此在全面刻蝕工藝過程中，刻蝕產生的ESD溝槽116比主動閘極溝槽118更深，如第1E圖及第1E'圖所示。

在第1F圖、第1F'圖中，在ESD溝槽116、主動溝槽118的側壁和底部，沉積或熱生長一個絕緣物襯裡120(例如氧化物)。如果是沉積的話，絕緣物襯裡120也可以形成在氮化層106上方。絕緣物襯裡120比後續工藝中將要製備的閘極絕緣物更厚。在一些實施例中，可以選擇生長一個大約500Å的犧牲氧化層，並除去，以改善矽表面。作為示例，生長一個大約250Å的氧化層，然後製備大約900Å的高溫氧化物(HTO)層。對於電壓更高的元件來說，氧化物的絕緣襯裡120可以更厚，例如1000Å至5000Å。

如第1G圖、第1G'圖所示，可以沉積半導體材料多晶矽122，例如未摻雜的多晶矽。在一些實施例中，導電材料的厚度小於ESD溝槽116的溝槽寬度的一半，例如大約4000Å至10000Å。半導體材料多晶矽122的厚度可以選擇小於ESD溝槽寬度一半，但大於主動元件溝槽寬度的一半。半導體材料多晶矽122完全填充主動溝槽118，但僅部分填充(即內襯)ESD溝槽116。這層材料有時稱為源極多晶矽、屏蔽多晶矽或多晶矽。

利用ESD垂直摻雜植入，形成ESD保護電路的第一部分PNP(或NPN)接面。摻雜濃度很輕，並且是第一導電類型。摻雜的類型取決於元件是P-通道還是N-通道。典型的N-通道元件可以用硼等摻雜。典型的P-通道元件可以用磷等摻雜。如第1G圖、第1G'圖所示，由於ESD溝槽116中的多晶矽122中有縫隙，所以在溝槽中心的底部具有摻雜物124。多晶矽122在溝槽底部125摻雜的部分具有單獨的結構特點。由於導電材料122完全填充主動溝槽118，所以摻雜僅僅在主動溝槽118上方的多晶矽中植入摻雜物124。然後，利用退火工藝，驅使並擴散摻雜物。

如第1H圖、第1H'圖所示，在ESD溝槽116以及主動溝槽118的縫隙內沉積氧化物等電介質材料126，然後回刻。電介質材料至少部分填充了內襯在ESD溝槽116邊緣的多晶矽122之間的縫隙，並且保護電介質材料126下面的溝槽底部125摻雜的部分。刻蝕掉晶片上其他地方的電介質材料。電介質材料可以是氧化物、氮化物或兩者的組合。

含有基板102上方的摻雜物124的半導體材料多晶矽122，易受全面刻蝕的影響。因此，僅有溝槽內下面部分的導電材料/多晶矽122保留下來。僅要保留的多晶矽122層的溝槽底部125摻雜部分，位於ESD溝槽116中的電介質材料126下面。如第1I圖、第1I'圖所示，在ESD溝槽116以及主動溝槽118中，將半導體材料多晶矽122回刻到預設深度。將多晶矽122一直向下刻蝕到典型的溝槽MOS底部多晶矽的水平上，即向下倒屏蔽電極的頂部。在本實施例中，可以向下刻蝕多晶矽122到基板102頂面下方的1.4微米處。

已經將導電材料多晶矽122向下刻蝕到預設深度之後，進行摻雜物128的第二次ESD垂直植入(源極類似植入)。摻雜物128為第二導電類型，與第一導電類型的摻雜物124相反，並且比第一導電類型摻雜物124的植入劑量更大，植入能量更低。如第1J圖、第1J'圖所示，進行退火工藝，驅使摻雜物。摻雜物128使主動元件溝槽中的半導體材料導電，從而形成一個屏蔽。相同的摻雜物也提供所需的其他類型的摻雜物，以構成一個P-N-P(或N-P-N)接面。

然後，利用高密度等離子(HDP)沉積，在ESD溝槽116和主動溝槽118內沉積預設厚度的絕緣材料(例如氧化物)。回刻或背部拋光氧化層(絕緣材料130)，直到氧化層的頂面與氮化物106的表面相平為止，以此作為刻蝕的終點。

此時，在該結構的表面上旋塗一層光致抗蝕劑134，並使用第二光罩(圖中沒有表示出)。第二光罩，也稱為P-覆層光罩，覆蓋了ESD區域，以便在後續處理時保護ESD區域，從而完成主動元件，如第1K圖所示。氧化物(絕緣材料130)未被第二光罩保護的部分，將通過HDP濕刻蝕除去。如果要製備類似於2009年8月14日存檔的美國申請12/583,192中所述的那種非對稱的氧化物溝槽，那麼光罩重疊以及濕刻蝕下切都有助於決定最終的結構。因此，光致抗蝕劑覆層在主動區內延伸的距離，部分決定了將有多少氧化物通過濕刻蝕下切除去。其他的因素還包括刻蝕時間以及氧化層的厚度。

然後，可以對絕緣材料130進行各向異性刻蝕(例如濕刻蝕)。如果不需要非對稱的氧化物溝槽，那麼可以使用乾刻蝕來代替。區域中未被光致抗蝕劑掩蓋的絕緣材料130被除去，從而使剩餘的絕緣材料130處於所需的高度。光致抗蝕劑邊緣附近的絕緣材料130也被除去。可以通過調整光致抗蝕劑層的邊緣位置以及刻蝕時間，來控制刻蝕的絕緣材料130的量。將邊緣進一步延伸到主動區中，會導致更少的絕緣材料130被刻蝕，將邊緣從主動區拉遠會有相反的效果。主動溝槽中摻雜材料128上方剩餘的絕緣材料130，例如氧化層132，也稱為電極間電介質(IED)或多晶矽間電介質(IPD)。電極間電介質的厚度範圍從一百埃至一萬埃左右。

然後，除去PR，沉積或熱生長一層閘極絕緣物136(例如閘極氧化物)。在一些實施例中，附加的閘極絕緣物136可以是一層大約450Å厚的氧化層。因此，在第1K'圖中，閘極絕緣物136形成在主動元件溝槽裸露的溝槽側壁上。

如第1K'圖所示，沉積並回刻另一種絕緣材料(例如多晶矽)。作為示例，但不作為局限，在各種溝槽中，可以沉積大約8000Å至12000Å的多晶矽。然後，回刻所沉積的多晶矽，形成閘極電極/多晶矽結構，參見138處所示。在本例中，閘極多晶矽的表面可以在半導體基板的頂面下方凹陷大約500-1000Å。

如第1L圖、第1L'圖所示，主動閘極溝槽中裸露的氮化物墊片，以及其他裸露的氮化物材料，可以通過濕刻蝕工藝除去。然後，可以進行本體植入，例如通過用摻雜離子轟擊部分完成的元件。離子可以以一定角度植入。在未被氮化物保護的主動區中，植入構成本體區。在一些實施例中，對於N-通道元件來說，在60KeV~180KeV時使用大約1.8×10¹³個離子/cm²的摻雜等級的硼離子。也可以使用其他類型的離子。例如，對於P-通道元件來說，可以用磷或砷離子製備本體區。然後，進行源極植入(例如用零傾斜角(即正常入射))。再次用摻雜離子轟擊元件。在一些實施例中，在40KeV~80KeV時使用大約4×10¹⁵個離子/cm²的摻雜等級的砷離子(例如對於N-通道元件來說)製備源極。源極區形成在本體區內。作為示例，在源極植入之前進行本體擴散工藝，在源極植入之後進行源極擴散。植入元件的本體和源極，不需要額外的光罩。本體和源極植入可以作為自對準的全面植入。

然後，可以沉積絕緣材料(例如氧化物)，填充在閘極多晶矽區域上方的溝槽開口內。在一些實施例中，利用化學氣相沉積( CVD)工藝，將低溫氧化物(LTO)和含有硼酸的矽玻璃(BPSG)沉積到大約5000Å的厚度。然後，在向下刻蝕氧化物，並在刻蝕到基板表面時終止處，通過乾刻蝕工藝，回刻絕緣材料。

然後，在主動區中形成源極/本體接觸溝槽，以便連接到源極和本體區。刻蝕裸露的矽區域，但不刻蝕被氧化物和/或氮化物保護的區域。由於刻蝕過程不需要額外的光罩，因此，稱為自對準的接觸工藝。由於工藝初始階段形成的氮化物墊片保留了硬光罩間距，從而使主動晶胞接觸溝槽具有自對準的特性成為可能。

為了更好的本體接觸，可以選擇在源極/本體接觸溝槽底部，用與基板102導電類型相反的摻雜物進行植入。可以沉積鈦和氧化鈦等勢壘金屬，然後，例如通過快速熱處理(RTP)，在接觸區附近形成鈦矽化物。在一些實施例中，使用的鈦(Ti)和氮化鈦(TiN)的厚度分別為300Å和1000Å。可以全面沉積鎢(W)等金屬，填充接觸溝槽。在一些實施例中，可以沉積4000Å至6000Å的鎢。將所沉積的金屬回刻到氧化物表面，形成單獨的導電插頭140。

在ESD區域上使用多晶矽吸引光罩，第三光罩，形成接觸溝槽，以便連接到PNP(或NPN)接面。然後，刻蝕裸露的氧化物，並除去光罩。在這個過程中，將溝槽連接到屏蔽電極，閘極電極也可以形成在元件的其他區域中(圖中沒有表示出)。

可以使用第四PR製備源極金屬區以及閘極金屬區。如第1L圖、第1L'圖所示，確切地說，可以在部分完成的元件上方沉積一個金屬層142，例如鋁-銅(Al-Cu)。作為示例，但不作為侷限，金屬層可以約為3μm至6μm厚。光致抗蝕劑可以形成在金屬層142上，並形成圖案，以製備金屬光罩。當形成保護層後，可以穿過金屬光罩中的開口刻蝕金屬層142，從而將金屬層142分成源極金屬區和閘極金屬區。除去剩餘的光致抗蝕劑之後，可以對金屬層142退火。在一些實施例中，可以在450℃下，對金屬退火30分鐘。第1L圖、第1L'層所示的剖面圖，表示一個集成ESD結構的完整的SGT MOSFET的示例。金屬光罩不僅分離源極和閘極金屬，也能實現連接到ESD結構的功能。例如，ESD保護結構的一端上方的金屬層部分可以連接到源極金屬，ESD保護結構的另一端上方的金屬層部分可以連接到閘極金屬。因此，ESD溝槽在元件的源極和閘極之間，為PNP(或NPN)接面提供保護結構。在ESD的情況下，過量的電流和電壓可以通過ESD保護結構，在源極和閘極金屬之間轉移，從而安全地繞過元件的主動區。

本發明的實施例也可以用其他類型的溝槽MOSFET實現。例如，第2A圖至第2J圖以及第2A'圖至第2J'圖表示利用四個光罩，製備集成ESD的標準溝槽MOSFET的工藝。如第2A圖所示，使用半導體基板102(例如次重摻雜的N-型外延層生長在N型矽底部基板層上)作為元件的汲極。第2A'圖表示的結構與第2A圖相同，但是在半導體晶片的不同部分中。硬光罩可以選擇形成在基板202上方，以便在接下來的過程中輔助刻蝕溝槽。然後，在基板202上方使用光致抗蝕劑(PR)層204，並利用第一光罩，即溝槽光罩形成圖案。

此後，通過半導體刻蝕，除去半導體基板202表面裸露的部分，從而形成ESD溝槽206以及主動溝槽208，分別如第2B圖、第2B'圖所示，其中ESD溝槽206比主動溝槽208寬。(如果使用了硬光罩，那麼要先進行硬光罩(HM)刻蝕，在硬光罩層中形成開口)。由於矽刻蝕負荷因子的特性，較寬的溝槽開口比窄溝槽開口製成的溝槽更寬。例如，由於ESD溝槽206比主動溝槽208寬，因此在刻蝕過程中，所製成的ESD溝槽206比主動閘極溝槽208更寬，如第2B圖、第2B'圖所示。

在第2C圖、第2C'圖中，在ESD溝槽206、主動溝槽208的側壁和底部，沉積或熱生長閘極絕緣物210。如第2D圖、第2D'圖所示，沉積半導體或導電材料212，例如未摻雜的多晶矽。導電材料212的厚度小於ESD溝槽206的溝槽寬度的一半，但大於主動溝槽208寬度的一半，例如大約4000Å至10000Å，可以完全填充主動溝槽208，但僅能部分填充ESD溝槽206。由於導電材料212僅佈滿ESD溝槽206的側壁和底部，因此縫隙215仍然處於溝槽的中心，導電材料212的部分之間。

通過ESD垂直植入，形成第一部分的PNP(或NPN)接面。進行第一導電類型的輕摻雜。摻雜的類型取決於元件是P-通道還是N-通道。在這個過程中，用硼摻雜N-通道元件。用磷摻雜P-通道元件。如第2D圖、第2D'圖所示，由於ESD溝槽206中的多晶矽的縫隙，因此在溝槽的底部形成了一個摻雜物214。用摻雜物摻雜溝槽底部的材料212，形成摻雜物214，是一種獨特的結構特點。由於半導體或導電材料212完全填充了主動溝槽208，因此摻雜物214僅僅植入在主動溝槽208上方的多晶矽頂部。

如第2E圖、第2E'圖所示，沉積然後回刻絕緣材料216(例如氧化物)。保留絕緣材料216至少部分填充ESD溝槽206中的縫隙215。如第2F圖、第2F'圖所示，刻蝕基板上方的導電材料212，包括基板上方的摻雜物214多晶矽。可以刻蝕(或平整化)導電材料212，終點在基板的頂面上方。然後，通過退火工藝，驅動摻雜物214多晶矽的摻雜物，在ESD溝槽206的底部產生延伸的摻雜部分於縫隙215，如第2G圖、第2G'圖所示。

通過第二次ESD垂直植入(導電類型與源極相同)，摻雜ESD溝槽中導電材料212的上部(摻雜部分220)。用第二導電類型的摻雜物摻雜摻雜部分220，第二導電類型與第一次植入摻雜物214的第一導電類型相反，並且進行高劑量、低能量的植入，如第2H圖、第2H'圖所示。然後，通過退火工藝驅動摻雜物，產生延伸的摻雜部分222，如第2I圖、第2I'圖所示。在本實施例中，摻雜部分220的退火工藝可能比在多晶矽頂部的第一次植入摻雜物214的退火更長。產生的延伸摻雜部分222，與在ESD溝槽底部的摻雜物214一起，提供了形成PNP(或NPN)接面所需的其他摻雜類型。

然後，進行本體植入，例如通過用摻雜離子轟擊部分完成的元件。可以以一定的角度植入離子。在一些實施例中，對於N-通道元件來說，是在60KeV~180KeV下使用劑量水平約為1.8×10¹³個離子/cm²的硼離子。也可以使用其他類型的離子。例如，對於P-通道元件來說，可以用磷或砷離子製備本體區。然後，進行源極植入(例如在零傾斜角下(即正常入射))。用摻雜離子再次轟擊元件。在一些實施例中，是在40KeV~80KeV下使用劑量水平約為4×10¹⁵個離子/cm²的砷離子(例如對於N-通道元件來說)。源極區形成在本體區之內。作為示例，在源極植入之前，可以進行本體擴散，在源極植入之後，進行源極擴散。

然後，在主動區中形成源極/本體接觸溝槽(可選)，用於到源極和本體區的接頭。可以選擇在接觸溝槽底部，進行與基板202的摻雜類型相反的摻雜植入，以便更好的本體接觸。可以沉積鈦和氮化鈦等勢壘金屬，然後，例如通過快速熱處理(RTP)，在接觸區附近形成Ti矽化物。在一些實施例中，所用的鈦和氮化鈦的厚度分別為300Å和1000Å。金屬可以全面沉積在接觸溝槽中。在一些實施例中，可以沉積大約4000Å至6000Å的鎢。所沉積的鎢可以回刻到氧化物表面，以形成單獨的鎢插頭226。

沉積絕緣材料224(例如氧化物)，覆蓋閘極多晶矽區、ESD多晶矽區以及基板。在一些實施例中，利用化學氣相沉積(CVD)工藝，沉積厚度約為5000Å的低溫氧化物(LTO)以及含有硼酸的矽玻璃(BPSG)。然後，通過乾刻蝕工藝，回刻絕緣材料224，並且向下刻蝕氧化物，在基板表面的終點刻蝕停止。

用於P-N-P(或N-P-N)接面接頭的接觸溝槽形成在ESD區域中。利用PR接觸光罩，限定主動元件的閘極吸引，以及ESD結構的接觸溝槽。刻蝕裸露的氧化物和矽化物，然後除去光罩。

可以利用金屬光罩，形成源極金屬區和閘極金屬區。確切地說，如第2J圖、第2J'圖所示，可以沉積鋁-銅(Al-Cu)等金屬層228，並通過金屬光罩刻蝕，例如通過帶圖案的光致抗蝕劑形成金屬光罩。作為示例，但不作為侷限，金屬層大約3μm至6μm厚。除去剩餘的光致抗蝕劑後，對金屬退火。在一些實施例中，在450℃下對金屬退火30分鐘。第2J圖、第2J'圖所示的剖面圖，表示一種集成ESD結構的完整的MOSFET的示例。

例如，ESD保護結構的一個末端上方的金屬層部分，可以連接到源極金屬，ESD保護結構的另一個末端上方的金屬層部分，可以連接到閘極金屬。因此，ESD溝槽在元件的源極和閘極之間，提供P-N-P(或N-P-N)接面保護結構。在ESD的情況下，過量的電流和電壓可以通過ESD保護結構，在源極和閘極金屬之間轉移，從而安全地繞過元件的主動區。

在本發明所述的方法中，在特定的仿真熱平衡下，可以決定溝槽合適的寬度，以形成帶有高漏電保護的適當的ESD結構。但是，耗盡區必須足夠寬，以便P-N-P結構工作。

上述方法製成的P-N-P(或N-P-N)ESD結構的獨特性質是，所形成的溝槽中的P-N-P(或N-P-N)結構，與整個溝槽寬度上並排的不同摻雜區域平行。

儘管上述內容說明的是帶有溝槽MOSFET的ESD結構，但是用於製備ESD結構的結構也可以用於其他元件，例如IGBT或非溝槽MOSFET。

儘管以上內容是本發明較佳實施例的完整說明，但是還可能使用各種替代、修正以及等效方案。因此，本發明的範圍不應由上述說明決定，與之相反，本發明的範圍應參照所附的權利要求書及其全部等效內容。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否)組合。在本發明的權利要求中，除非特別聲明，否則不定冠詞“一個”或“一種”都指下文內容中的一個或多個項目的數量。除非用“意思是”明確指出限定功能，否則所附的權利要求書並不應認為是意義和功能的侷限。

102‧‧‧基板

120‧‧‧絕緣物襯裡

125‧‧‧溝槽底部

128‧‧‧摻雜物

130‧‧‧絕緣材料

140‧‧‧導電插頭

142‧‧‧金屬層

Claims

一種用於製備半導體裝置之製備方法，包括：(a)於一半導體基板中製備一溝槽；(b)以一半導體材料部分填充該溝槽，使該半導體材料佈滿該溝槽之底部和邊緣，並於該溝槽中間沿該溝槽之長度方向保留一縫隙；(c)以一第一導電類型之一摻雜物摻雜位於該縫隙下方之該半導體材料之一第一部分；(d)用一電介質材料填充該縫隙；以及(e)以一第二導電類型之一摻雜物摻雜位於該電介質材料兩邊之該溝槽邊緣上之該半導體材料之一第二部分，通過摻雜，構成沿該溝槽長度方向之一P-N-P結構或一N-P-N結構，不同的一摻雜區並排分佈於該溝槽之整個寬度上；其中，用該半導體材料部分填充該溝槽之前，用一電介質層佈滿該溝槽。
如申請專利範圍第1項所述之製備方法，更包含下列步驟：在該半導體基板中形成之一額外的溝槽中，製備一額外的半導體裝置。
如申請專利範圍第2項所述之製備方法，其中該額外的半導體裝置係為一金屬氧化物半導體場效應電晶體或一絕緣柵雙極電晶體。
如申請專利範圍第2項所述之製備方法，其中該額外的半導體裝置之一或多個元件，與一半導體裝置中對應之一元件同時形成。
如申請專利範圍第4項所述之製備方法，其中該額外的半導體裝置之該一或多個元件係包括一或多個主動閘極溝槽，其中該一或多個主動閘極溝槽與步驟(a)同時形成。
如申請專利範圍第2項所述之製備方法，其中該NPN結構或該PNP結構係為該額外的半導體裝置之一靜電放電保護結構之一部分，其中該半導體材料之該第一部分和該第二部分電性連接該額外的半導體裝置。
如申請專利範圍第6項所述之製備方法，其中該額外的半導體裝置包括一源極和一閘極，其中該靜電放電保護結構之一邊連接該源極，另一邊連接到該閘極上。
如申請專利範圍第7項所述之製備方法，其中該額外的半導體裝置係為一屏蔽閘極電晶體元件，其一屏蔽電極形成在帶有該閘極之一公共溝槽中，其中該閘極通過電極間一電介質，與該屏蔽電極絕緣，其中製備該額外的半導體裝置包括在後續處理時，在該靜電放電保護結構上沉積一覆蓋光罩，以製成該額外的半導體裝置。
如申請專利範圍第1項所述之製備方法，其中製備該溝槽更包含下列步驟：在該半導體基板之表面上形成一硬光罩，在該硬光罩中形成對應該溝槽之一開口，並且通過該開口刻蝕該半導體基板。
如申請專利範圍第9項所述之製備方法，其中製備該溝槽更包含下列步驟：製備抗刻蝕之一絕緣墊片，沿該硬光罩中該開口之側壁，以便校準該半導體基板之刻蝕，其中該絕緣墊片係以抵抗通過該開口刻蝕基板工藝之材料製成之。
如申請專利範圍第1項所述之製備方法，在步驟(c)之後更包含下列步驟：除去基板上方的該半導體材料。
如申請專利範圍第11項所述之製備方法，更包含下列步驟：擴散該第一導電類型之該摻雜物；其中，除去基板上方的該半導體材料，是在步驟(c)之後進行，但在擴散該第一導電類型之該摻雜物之前。
一種半導體裝置，包括：一沉積在佈滿電介質層的一溝槽中之半導體材料，多晶矽至少佈滿該溝槽之底部，其中該半導體材料包括不同的一摻雜區，作為一P-N-P結構或一N-P-N結構，形成在該溝槽中，不同的該摻雜區並排分佈在該溝槽之整個寬度上；其中，該半導體裝置更包括形成在半導體基板中的一額外的裝置，該N-P-N或P-N-P結構是該額外的裝置的靜電放電保護結構的一部分，其中半導體材料的第一和第二部分電連接到額外的裝置。
如申請專利範圍第13項所述之半導體裝置，該額外的裝置形成在一半導體基板中之一額外的溝槽中。
如申請專利範圍第13項所述之半導體裝置，其中該額外的裝置係為一金屬氧化物半導體場效應電晶體或一絕緣柵雙極電晶體。
如申請專利範圍第13項所述之半導體裝置，其中該額外的裝置包括一源極和一閘極，其中該靜電放電保護結構之一邊連接到該源極上，另一邊連接到該閘極上。
如申請專利範圍第16項所述之半導體裝置，其中該額外的裝置係為一屏蔽閘極電晶體元件，其一屏蔽電極形成在帶有該閘極之一公共溝槽中，其中該閘極通過電極間一電介質，與該屏蔽電極絕緣。