[go: up one dir, main page]

CN111771286A - 具有用于功率mosfet的多晶硅场板的半导体器件 - Google Patents

具有用于功率mosfet的多晶硅场板的半导体器件 Download PDF

Info

Publication number
CN111771286A
CN111771286A CN201880089547.XA CN201880089547A CN111771286A CN 111771286 A CN111771286 A CN 111771286A CN 201880089547 A CN201880089547 A CN 201880089547A CN 111771286 A CN111771286 A CN 111771286A
Authority
CN
China
Prior art keywords
trench
dielectric liner
layer
power mosfet
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880089547.XA
Other languages
English (en)
Inventor
陈亚平
H·杨
P·李
S·斯瑞达
Y·刘
R·刘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN111771286A publication Critical patent/CN111771286A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

一种半导体器件(100)包括衬底(102)，该衬底包括半导体表面层(102a)。场板(FP)(112)包括半导体表面层中的沟槽，该沟槽由位于功率金属氧化物半导体场效应晶体管(功率MOSFET)106的至少一个侧面上的单个多晶硅层(122)填充。功率MOSFET包括在多晶硅层的下面对沟槽的侧壁进行衬垫的电介质内衬，该电介质内衬包括在第一电介质内衬(140)上的第二电介质内衬(142)。与其下部上的电介质厚度相比，电介质内衬的上部具有较低的电介质厚度。单个多晶硅层沿着下部和上部两者在电介质内衬之上连续地延伸。功率MOSFET包括：漏极，其包括在半导体表面层中的垂直漂移区(110)下方的漏极触点(108)；以及在垂直漂移区上方的栅极(126)、基体(124)和源极(130)。

Description

具有用于功率MOSFET的多晶硅场板的半导体器件
技术领域
本公开涉及具有场板的功率半导体器件。
背景技术
某些功率金属氧化物半导体场效应晶体管(MOSFET)可以是垂直器件，其具有在垂直漂移区下方带有背侧触点的漏极以及在垂直漂移区上方的栅极、基体和源极。在通常为硅的半导体材料中可能存在垂直沟槽，该垂直沟槽中具有在MOSFET的垂直漂移区的相对侧上的多晶硅填充物(也被称为场板)，在某些情况下也被称为RESURF沟槽。场板包含在半导体的侧壁上的电介质沟槽内衬(liner)。
功率MOSFET可以被配置为在半导体表面上方形成类似于常规MOSFET的平面栅极结构。可替代地，功率MOSFET可以被配置为沟槽栅极结构，其中第二多晶硅栅极位于在诸如硅的半导体材料中蚀刻的栅极沟槽内部的多晶硅的顶部上。在该功率MOSFET结构(也被称为沟槽MOS)中，栅电极被掩埋在栅极沟槽中。
发明内容
提供本发明内容以简化形式介绍所公开概念的简要选择，其在下面的包括所提供的附图的具体实施方式中进一步描述。本发明内容并非旨在限制要求保护的主题的范围。
公开的方面包括一种半导体器件，该半导体器件包括衬底和场板(FP)，该衬底包括半导体表面层，该FP包括在半导体表面层中的沟槽，该沟槽填充有位于功率MOSFET的至少一个侧面上的单个多晶硅层。该FP包括电介质内衬，该电介质内衬在多晶硅层的下面对沟槽的侧壁进行衬垫，该电介质内衬包括在第一电介质内衬层上的第二电介质内衬层。与下部的厚度相比，电介质内衬的上部具有较低的厚度。单个多晶硅层沿着上部和下部两者在电介质内衬之上连续地延伸。功率MOSFET包括漏极、栅极、基体和源极，漏极包括在半导体表面层中的垂直漂移区下方的漏极触点，栅极、基体和源极在垂直漂移区上方。
附图说明
现在将参考附图，这些附图不必按比例绘制，其中：
图1A是根据一个示例方面的半导体器件的横截面，该半导体器件包括示例垂直沟槽栅极MOS晶体管，该垂直沟槽栅极MOS晶体管包括至少一个FP。
图1B是根据一个示例方面的半导体器件的横截面，该半导体器件包括示例平面栅极MOS晶体管，该平面栅极MOS晶体管包括至少一个FP。
图2A-图2I是根据一个示例方面示出形成半导体器件的示例方法的处理过程的横截面图，该半导体器件包含垂直沟槽栅极MOS晶体管，该垂直沟槽栅极MOS晶体管包括至少一个FP。
具体实施方式
参考附图描述了示例方面，其中相似的附图标记用于表示相似或等效的元件。因为某些动作或事件可以以不同的顺序出现和/或与其他动作或事件同时发生，动作或事件的图示顺序不应视为是限制性的。此外，可能不需要某些图示的动作或事件来实施根据本公开的方法。
另外，本文中使用的术语“耦合至”或“与……耦合”(以及类似的术语)没有进一步的限定，旨在描述间接或直接的电气连接。因此，如果第一器件“耦合至”第二器件，则该连接可以通过在路径中仅有寄生器件的直接电气连接，或者通过经由包括其他器件和连接件的中间物件的间接电气连接。对于间接耦合，中间物件通常不修改信号信息，但可以调整其电流水平、电压水平和/或功率水平。
所公开的方法简化了工艺集成，以形成用于半导体器件的多晶硅填充的FP，该半导体器件包括垂直或平面栅极MOS晶体管，该垂直或平面栅极MOS晶体管包括通常需要两次多晶硅沉积而仅需要单次多晶硅沉积和回蚀刻(etch back)工艺的至少一个FP。在沟槽内衬氧化生长和氧化硅沉积之后，将光刻胶(PR)涂覆到FP沟槽中，并执行曝光或显影以去除该沟槽中的PR的大致上半部分。回蚀刻去除沉积的氧化硅层，其中沟槽中的PR保护大致在沟槽的下半部中沉积的氧化硅层。结果，与FP沟槽的上部处的内衬厚度相比，FP沟槽的下部上的内衬厚度至少厚50％。后续处理包括去除PR，沉积多晶硅，并且然后回蚀刻多晶硅以完成FP。
图1A是包括示例垂直沟槽栅极MOS晶体管106的半导体器件100的横截面图，该垂直沟槽栅极MOS晶体管106被示出为包括FP的NMOS晶体管。FP通常具有减小相邻半导体区中的电场的功能。例如，FP可以是具有与相邻半导体区相反的导电类型的半导体区。尽管在此描述了NMOS晶体管，但是对于本领域普通技术人员来说，应该清楚地使用本公开中的信息通过将n掺杂区替换为p掺杂也形成PMOS晶体管，反之亦然，因此示例方面还包括p沟道垂直MOS晶体管。此外，图1A中所示的沟槽栅极MOS晶体管106的特定布局仅是示例布局。
半导体器件100形成在衬底102中和衬底102上，衬底102包括延伸到顶表面102b的半导体表面层102a。垂直沟槽栅极MOS晶体管106包括设置在n型垂直漂移区110下方的衬底102中的示出为“N+漏极接触区”的n型漏极接触区108。垂直MOS晶体管106包括至少一个FP112，并且可以包括用于端接的可选的辅助FP 134。端接(termination)是为器件(例如，在管芯上)的外边缘设计的特征，以确保器件被端接，以便当电压被施加到器件时，器件不会经历在其外边缘处过早地(在较低的电压水平下)发生的电压击穿。FP 112的实例被示出为设置在n型垂直漂移区110的相对侧上，并且延伸到半导体表面层102a的顶表面102b附近。与垂直漂移区110相邻的FP 112的实例可以是单个FP 112的一些部分，也可以是单独的FP。
每个FP 112具有电介质内衬，该电介质内衬在单个多晶硅层122的下面对其沟槽的侧壁进行衬垫，其中该电介质内衬包括第一电介质内衬层140上的第二电介质内衬层142。第二电介质内衬层142包括沉积的氧化硅层，而第一电介质内衬层140可以包括热生长的氧化硅层。如本领域中已知的，即使在沉积的氧化层的致密化之后，与沉积的氧化硅层相比，热生长的氧化硅也具有较高的密度，因此具有较低的蚀刻速率。与在第一电介质内衬层140上具有第二电介质内衬层142的FP 112的下部上的电介质内衬厚度相比，可以看出电介质内衬的上部具有较低的电介质厚度(例如，由于仅是第一电介质内衬层140)。单个多晶硅层122沿着下部和上部两者在电介质内衬之上连续地延伸。
垂直MOS晶体管106包括设置在与p体区124接触的栅极电介质层128上的栅电极(栅极)126。在当前示例中，如图1A所示，栅极126是沟槽栅极。其他栅极配置(例如平面栅极)也在本公开的范围内，并且下面针对图1B来描述平面栅极晶体管。栅极126通过衬底102的半导体材料与每个相邻的FP 112横向分开。栅极126也可以形成在FP 112上方的同一沟槽中并且被栅极电介质128隔开。
示出为掺杂的N+型的n型源极区130被设置为与栅极电介质层128邻接，并且p体区124与垂直漂移区110相对。p型体接触区132从表面层102a的顶表面102b延伸到p体区124。通常包括金属层的源电极158电耦合至源极区130、p体接触区132、FP 112中的单个多晶硅层122并且也电耦合至也示出在辅助FP 134中的单个多晶硅层122。
如图1A所示，源电极158可以直接电耦合至单个多晶硅层122的顶表面。栅极126例如通过所示的电介质栅极盖层136与源电极158电隔离。垂直MOS晶体管106可以例如通过可选的场氧化物138与半导体器件100中的其他电路系统横向隔离。场氧化物138可以通过如图1A所示的浅沟槽隔离(STI)工艺或者通过硅的局部氧化(LOCOS)工艺形成。
在本示例的一个版本中，其中垂直MOS晶体管106被设计为可在高达40伏特下工作，则FP 112的深度可以为2.2微米至2.8微米，并且宽度可以为600纳米至800纳米。第二电介质内衬层142可以被沉积成厚度为80纳米至500纳米，而第一电介质内衬层140可以被沉积成厚度为50纳米至300纳米。单个多晶硅层122可以是n型掺杂的，并且可以具有1×1018cm-3至1×1020cm-3的平均掺杂密度。垂直漂移区110可以为2.0微米至2.6微米宽，并且具有6.0×1016cm-3至1.2×1017cm-3的平均掺杂密度。
在本示例的另一个版本中，其中垂直MOS晶体管106被设计为可在高达100伏特下工作，则FP 112的深度可以为6微米至7微米，并且宽度可以为1.2微米至1.4微米。第二电介质内衬层142的厚度可以为200纳米至300纳米，而第一电介质内衬层140的厚度可以为150纳米至200纳米。单个多晶硅层122可以是n型掺杂的，并且可以具有1×1018cm-3至1×1020cm-3的平均掺杂密度。垂直漂移区110可以为2.0微米至2.4微米宽，并且具有4×1016cm-3至6×1016cm-3的平均掺杂密度。
在本示例的进一步的版本中，其中垂直MOS晶体管106被设计为可在高达250伏特下工作，则FP 112的深度可以为13微米至17微米，并且宽度可以为2.5微米至2.8微米。第二电介质内衬层142的厚度可以为300纳米至500纳米，而第一电介质内衬层140的厚度可以为200纳米至300纳米。单个多晶硅层122可以是n型掺杂的，并且可以具有1×1018cm-3至1×1020cm-3的平均掺杂密度。垂直漂移区110可以为2.3微米至2.7微米宽，并且具有1.0×1016cm-3至3.0×1016cm-3的平均掺杂密度。
图1B是半导体器件150的横截面图，该半导体器件150包含具有FP 112的示例平面栅极MOS晶体管156。平面栅极MOS晶体管156包括具有侧壁间隔件188的栅极176(例如，多晶硅栅极)、栅极电介质175、间隔件188、源极180、p基体174和p+基体触点182。FP 112和辅助FP 134与上面图1A中所示的相同。
图2A至图2I是示出用于形成半导体器件100的示例方法的处理过程的横截面图，该半导体器件100包含垂直沟槽栅极MOS晶体管106，该垂直沟槽栅极MOS晶体管106包括在连续制造阶段中描绘的图1A所示的至少一个FP 112。参照图2A，处理中的半导体器件被形成在衬底102中和衬底102上，衬底102包括延伸到顶表面102b的半导体表面层102a。垂直MOS晶体管106包括n+漏极接触区108，该n+漏极接触区108设置在n-掺杂的垂直漂移区110下方的衬底102中。场氧化物元件138被示出在半导体表面层102a的顶表面102b处。
用于FP 112的沟槽被示出为形成在垂直漂移区110的至少两个相对侧上的衬底102中。用于至少一个辅助FP 134的沟槽形成在衬底102中并接近垂直MOS晶体管106，其可以与FP 112同时形成。用于FP 112的沟槽和用于辅助FP 134的沟槽可以例如通过以下操作来形成：在半导体表面层102a的顶表面102b之上形成250纳米至450纳米的二氧化硅和/或氮化硅的硬掩模层，在硬掩模层之上形成光刻胶的蚀刻掩模，其暴露出在FP的沟槽和辅助FP 134的沟槽的区域中的硬掩模层，以及去除暴露区域中的硬掩模层。
随后在由用于FP 112和辅助FP 134的硬掩模层所暴露的区域中从半导体表面层102a去除半导体材料。可以使用定时反应离子蚀刻(RIE)工艺从半导体表面层102a去除半导体材料以获得用于FP 112的沟槽和用于辅助FP 134的沟槽的期望深度。可以通过抗蚀剂显影工艺去除蚀刻掩模区域中的光刻胶。在形成用于FP 112的沟槽和用于辅助FP 134的沟槽之后，可以去除硬掩模层和任何剩余的光刻胶。
图2B示出通常包括热氧化物层的第一电介质层140被形成在FP 112和辅助FP 134的沟槽的侧壁处和底部上并且可能形成在半导体表面层102a的顶表面102b处之后的处理中的半导体器件。如上所述，第一热氧化物层140的厚度可以为50纳米至300纳米(诸如厚度为80纳米至150纳米)。在第一电介质层140上形成通常包括沉积的二氧化硅层的第二电介质层142，如上所述，其可以被沉积成厚度为80纳米至500纳米(诸如80纳米至200纳米厚，或150纳米至200纳米厚)。可以通过使用二氯硅烷和氧气的亚大气压化学气相沉积(SACVD)工艺来形成第二电介质层142。可替代地，可以通过使用原硅酸四乙酯(也被称为四乙氧基硅烷(或TEOS))的等离子体增强化学气相沉积(PECVD)工艺来形成第二电介质层142。随后可以在退火步骤中使第二电介质层142致密。
图2C示出在使用光刻胶(PR)144涂覆衬底(包括使用PR 144填充FP沟槽)之后的处理中的半导体器件。图2D示出在以下操作之后的处理中的半导体器件：使用掩模暴露PR144，然后部分地去除PR 144以使得去除在FP 112的沟槽的上部中的PR 144而没有去除辅助FP 134之上的PR 144，然后蚀刻FP 112的沟槽内衬的上部以去除第二电介质内衬层142的一些部分。该蚀刻可以在第一电介质内衬层140上停止。第二电介质内衬层142的下部和第一电介质内衬层140都在该蚀刻期间由PR 144保护。
PR 144可以是正PR。如本领域中已知的，在正PR的情况下，PR 144被光分解并且显影剂将溶解掉暴露于光的区域，从而留下放置掩模的涂层。
所应用的PR 144的厚度可以是沟槽深度(和宽度或面积)的函数，以确保完全填充沟槽。显影之后，PR 144通常保留在FP 112的高度/沟槽深度的20％至80％中，但未在轴向沟槽134中去除。目标可以是在FP 112的沟槽中保留PR 144的高度的50％+/-10％。
用于FP 112的沟槽内衬的上部的蚀刻可以包括湿法蚀刻。湿法蚀刻可以包括使用缓冲氢氟酸(HF)溶液。示例缓冲HF溶液是去离子水中的10份40％氟化铵和去离子水中的1份49％HF。该示例缓冲HF蚀刻显示出的致密化SACVD二氧化硅的蚀刻速率是热氧化物的蚀刻速率的两倍以上。
沟槽内衬的上部的蚀刻还可以包括干法蚀刻。为了干法蚀刻FP 112的沟槽内衬的上部，在蚀刻图2A所示的沟槽之前，可以形成电介质堆叠，该电介质堆叠包括氧化硅的底层、在该底层上的氮化硅层以及氧化硅的顶层。内衬形成工艺以及使用PR 144涂覆半导体表面层102a(包括填充FP沟槽且然后在曝光之后从FP 112的沟槽中部分地去除PR)可以保持与上述相同。为此目的，示例干法蚀刻是使用1200W射频功率、12标准立方厘米每分钟(sccm)的C4F8、5sccm的O2、100sccm的Ar、95sccm的CO并使用200秒蚀刻时间的高选择性碳/氟基等离子体蚀刻。所使用的蚀刻时间通常取决于深度目标。该等离子体蚀刻可以提供大于10的氧化物蚀刻速率(ER)/氮化硅ER和大于10的氧化硅ER/硅ER。该等离子体蚀刻可以在氮化硅上停止，并避免损坏硅。
图2E示出在剥离PR 144之后的处理中的半导体器件。图2F示出在以下操作之后的处理中的半导体器件：沉积单个多晶硅层122以填充用于FP 112的沟槽和用于辅助FP 134的沟槽，然后全面回蚀刻单个多晶硅层122以去除复盖区(overburden region)。化学机械抛光(CMP)可用于多晶硅回蚀刻。
单个多晶硅层122在沉积时可以在顶表面102b之上具有例如为500纳米至700纳米的厚度。单个多晶硅层122可以原位掺杂例如磷，以具有1×1018cm-3至5×1018cm-3的平均掺杂密度。可替代地，通过以1×1014cm-2至1×1016cm-2的剂量离子注入掺杂剂(例如磷)可以掺杂单个多晶硅层122，并且随后在900℃至1000℃下退火10至60分钟。
图2G示出在以下操作之后的处理中的半导体器件：在FP 112之间的半导体表面层102a中形成栅极沟槽，形成栅极电介质128(例如，热氧化物)以对沟槽栅极晶体管的沟槽进行衬垫，然后沉积第二多晶硅层152(将成为沟槽栅极晶体管的栅电极)。第二多晶硅层152的厚度可以为例如550纳米至700纳米。第二多晶硅层152可以在形成期间被掺杂例如磷，以具有1×1018cm-3至5×1018cm-3的平均掺杂密度。可替代地，通过以1×1014cm-2至1×1016cm-2的剂量离子注入掺杂剂(例如磷)可以掺杂第二多晶硅层152，并且随后在900℃至1000℃下退火20至60分钟。
图2H示出在对第二多晶硅层152进行图案化蚀刻以形成作为栅极电介质128上的沟槽栅极的栅极126之后的处理中的半导体器件，其中图案化的栅极蚀刻掩模154被示出在栅极126之上。栅极蚀刻工艺去除了由栅极蚀刻掩模154暴露的第二多晶硅层152，以形成垂直沟槽栅极MOS晶体管106的栅极126。在栅极蚀刻工艺完成之后，FP 112的沟槽中的第二多晶硅层的顶表面与半导体表面层102a的顶表面102b近似共面，例如在200纳米内。
图2I示出在剥离示出为光刻胶的图案化栅极蚀刻掩模154且在半导体表面层102a中形成与栅极沟槽邻接的p型体区124之后的处理中的半导体器件。在半导体表面层102a中形成与垂直漂移区110相对的栅极沟槽邻接的n+源极区130。在半导体表面层102a的顶表面102b处的p-体区124中可选地形成p+体接触区132，并且在半导体表面层102a之上形成源电极158，以便与源极区130和p-体区124(如果存在的话通过p+体接触区132)进行电接触。
源电极158进一步与FP 112中的单个多晶硅层122以及辅助FP 134中的单个多晶硅层122进行电接触。源电极158可以包括一层或多层的钛和氮化钛或氮化钽的接触金属层。源电极158可以进一步包括在接触金属层上的铝层或铜层(例如1微米至5微米厚)。
所公开的方面可以用于形成半导体管芯，该半导体管芯可以被集成到各种组装流程中以形成各种不同的器件和相关产品。半导体管芯可以包括其中的各种元件和/或在其上的层，包括阻挡层、电介质层、器件结构、有源元件和无源元件(包括源极区、漏极区、位线、基极、发射极、集电极、导线、导电通孔)等。此外，可以通过包括双极、绝缘栅双极晶体管(IGBT)、CMOS、BiCMOS和MEMS在内的各种工艺来形成半导体管芯。
与本公开相关的领域的技术人员将理解，在所要求保护的发明的范围内，许多其他方面是可能的，并且在不脱离本公开的范围的情况下，可以对所描述的方面进行进一步的添加、删除、替换和修改。

Claims (20)

1.一种制造半导体器件的方法，其包括：
在衬底的半导体层中形成用于场板FP的沟槽；
在所述沟槽中形成电介质内衬；
在所述衬底之上形成光刻胶，包括在所述沟槽内的所述电介质内衬之上形成光刻胶；
曝光并随后显影所述光刻胶以去除在所述沟槽的上部中的光刻胶，以使所述光刻胶保留在所述沟槽的下部中；
蚀刻所述沟槽的所述上部中的所述电介质内衬，同时所述沟槽的所述下部中的所述电介质内衬层由所述光刻胶保护；
从所述沟槽的所述下部去除所述光刻胶；
使用单个多晶硅层填充所述沟槽；以及
形成与所述FP相邻的功率金属氧化物半导体场效应晶体管即功率MOSFET，所述功率MOSFET包括在包含漏极触点的漏极上方的所述半导体表面层中的垂直漂移区以及在所述垂直漂移区上方的栅极、基体和源极。
2.根据权利要求1所述的方法，其中所述电介质衬垫包括在亚大气压化学气相沉积SACVD沉积的二氧化硅层下面的热生长的氧化硅层，并且其中在蚀刻所述电介质内衬之后，与所述沟槽的所述上部中的电介质内衬相比，所述沟槽的所述下部中的电介质内衬至少厚50％。
3.一种制造半导体器件的方法，其包括：
在衬底的半导体表面层中形成用于场板FP的沟槽；
使用包括第一电介质内衬层的电介质内衬对所述沟槽进行电介质衬垫，然后在所述第一电介质内衬层上沉积第二电介质内衬层；
使用光刻胶PR涂覆所述衬底，包括填充所述沟槽；
曝光并随后显影所述PR以去除所述沟槽的上部中的PR，以使所述PR保留在所述沟槽的下部中；
蚀刻以去除所述沟槽的所述上部中的所述第二电介质内衬层，其中所述沟槽的所述下部中的所述第二电介质内衬层和所述第一电介质内衬层都受到所述PR的保护；
剥离所述PR；
通过沉积单个多晶硅层来填充所述沟槽；以及
形成与所述FP相邻的功率金属氧化物半导体场效应晶体管即功率MOSFET，所述功率MOSFET包括在包含漏极触点的漏极上方的所述半导体表面层中的垂直漂移区以及在所述垂直漂移区上方的栅极、基体和源极。
4.根据权利要求3所述的方法，其中与所述第一电介质内衬层相比，所述第二电介质内衬层具有较低的密度。
5.根据权利要求4所述的方法，其中所述第一电介质内衬层包括热生长的氧化硅层，并且其中所述第二电介质内衬层包括亚大气压化学气相沉积SACVD沉积的二氧化硅层，并且其中与所述沟槽的所述上部中的电介质内衬的厚度相比，所述沟槽的所述下部中的电介质内衬至少厚50％。
6.根据权利要求3所述的方法，其中所述功率MOSFET包括沟槽栅极MOSFET。
7.根据权利要求3所述的方法，其中所述功率MOSFET包括平面栅极MOSFET。
8.根据权利要求3所述的方法，其中所述显影去除所述沟槽中的所述PR的高度的20％至80％。
9.根据权利要求8所述的方法，其中所述显影去除所述沟槽中的所述PR的高度的40％至60％。
10.根据权利要求3所述的方法，其中所述FP包括在所述功率MOSFET的相对侧上的第一FP和第二FP。
11.根据权利要求3所述的方法，其中在所述沉积之后，所述第一电介质内衬层为50nm至300nm，并且所述第二电介质内衬层为80nm至500nm。
12.根据权利要求3所述的方法，其中形成所述沟槽进一步包括形成用于辅助FP的辅助沟槽，其中所述辅助沟槽被填充有所述单个多晶硅层并被设置在所述FP的横向上的所述半导体表面层中，其中所述曝光并随后显影的操作不去除所述辅助沟槽中的所述PR，并且其中所述方法进一步包括形成源电极，所述源电极包括耦合至所述源极和所述FP中的所述单个多晶硅层以及所述辅助沟槽中的所述单个多晶硅层的金属。
13.一种半导体器件，其包括：
衬底，其包括半导体表面层；
场板FP，其包括在所述半导体表面层中的沟槽，所述沟槽填充有在功率金属氧化物半导体场效应晶体管即功率MOSFET的至少一个侧面上的单个多晶硅层，所述FP包括：
电介质内衬，其在所述单个多晶硅层的下面对所述沟槽的侧壁进行衬垫，所述电介质内衬包括在第一电介质内衬上的第二电介质内衬，与所述电介质内衬的下部的电介质厚度相比，所述电介质内衬的上部具有较低的电介质厚度，
其中所述单个多晶硅层沿着所述下部和所述上部两者在所述电介质内衬之上连续地延伸，并且
其中所述功率MOSFET包括具有在所述半导体表面层中的垂直漂移区下方的漏极触点的漏极以及在所述垂直漂移区上方的栅极、基体和源极。
14.根据权利要求13所述的半导体器件，其中与所述第一电介质内衬层相比，所述第二电介质内衬层具有较低的密度。
15.根据权利要求14所述的半导体器件，其中所述第一电介质内衬层包括热氧化硅层。
16.根据权利要求13所述的半导体器件，其中所述功率MOSFET包括沟槽栅极MOSFET。
17.根据权利要求13所述的半导体器件，其中所述功率MOSFET包括平面栅极MOSFET。
18.根据权利要求13所述的半导体器件，其中所述FP包括在所述功率MOSFET的相对侧上的第一FP和第二FP。
19.根据权利要求13所述的半导体器件，进一步包括：
辅助FP，其包括辅助沟槽，所述辅助沟槽被填充有所述单个多晶硅层并被设置在所述FP的横向上的所述半导体表面层中，以及
源电极，其包括耦合至所述源极和所述FP中的所述单个多晶硅层以及所述辅助FP中的所述单个多晶硅层的金属。
20.根据权利要求13所述的半导体器件，其中与所述上部的厚度相比，所述下部至少厚50％。
CN201880089547.XA 2018-03-21 2018-03-21 具有用于功率mosfet的多晶硅场板的半导体器件 Pending CN111771286A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/079803 WO2019178765A1 (en) 2018-03-21 2018-03-21 Semiconductor device having polysilicon field plate for power mosfets

Publications (1)

Publication Number Publication Date
CN111771286A true CN111771286A (zh) 2020-10-13

Family

ID=67985577

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880089547.XA Pending CN111771286A (zh) 2018-03-21 2018-03-21 具有用于功率mosfet的多晶硅场板的半导体器件

Country Status (3)

Country Link
US (2) US10720499B2 (zh)
CN (1) CN111771286A (zh)
WO (1) WO2019178765A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11316021B2 (en) * 2019-08-12 2022-04-26 Maxpower Semiconductor Inc. High density power device with selectively shielded recessed field plate
WO2022061654A1 (en) * 2020-09-24 2022-03-31 Texas Instruments Incorporated Dual shield oxide damage control
JP2022143580A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 半導体装置及び半導体記憶装置
EP4131422A1 (en) * 2021-08-03 2023-02-08 Infineon Technologies Austria AG Semiconductor device
CN113851523B (zh) * 2021-09-02 2022-12-13 深圳市威兆半导体股份有限公司 一种屏蔽栅mosfet及制作方法
TWI802305B (zh) * 2022-03-03 2023-05-11 力晶積成電子製造股份有限公司 半導體結構以及埋入式場板結構的製造方法
CN114512400B (zh) * 2022-04-20 2022-07-22 广州粤芯半导体技术有限公司 一种半导体结构的制作方法
CN116053274B (zh) * 2023-01-28 2023-06-27 合肥晶合集成电路股份有限公司 一种半导体集成器件及其制作方法
EP4443512A1 (en) * 2023-04-06 2024-10-09 Infineon Technologies Austria AG Semiconductor device
EP4468362A1 (en) * 2023-05-23 2024-11-27 Infineon Technologies Austria AG Semiconductor device and method for fabricating a semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030089946A1 (en) * 2001-11-15 2003-05-15 Fwu-Iuan Hshieh Trench MOSFET having low gate charge
CN105009296A (zh) * 2013-03-06 2015-10-28 德克萨斯仪器股份有限公司 垂直mosfet中的双resurf沟槽场板
US20170012118A1 (en) * 2015-07-08 2017-01-12 Vishay-Siliconix Semiconductor device with non-uniform trench oxide layer

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5618751A (en) * 1996-05-23 1997-04-08 International Business Machines Corporation Method of making single-step trenches using resist fill and recess
US20100264486A1 (en) * 2009-04-20 2010-10-21 Texas Instruments Incorporated Field plate trench mosfet transistor with graded dielectric liner thickness
US9136377B2 (en) * 2013-03-11 2015-09-15 Alpha & Omega Semiconductor, Inc. High density MOSFET array with self-aligned contacts delimited by nitride-capped trench gate stacks and method
US9450082B2 (en) * 2014-06-09 2016-09-20 Texas Instruments Incorporated Integrated termination for multiple trench field plate
US9299830B1 (en) * 2015-05-07 2016-03-29 Texas Instruments Incorporated Multiple shielding trench gate fet

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030089946A1 (en) * 2001-11-15 2003-05-15 Fwu-Iuan Hshieh Trench MOSFET having low gate charge
CN105009296A (zh) * 2013-03-06 2015-10-28 德克萨斯仪器股份有限公司 垂直mosfet中的双resurf沟槽场板
US20170012118A1 (en) * 2015-07-08 2017-01-12 Vishay-Siliconix Semiconductor device with non-uniform trench oxide layer

Also Published As

Publication number Publication date
WO2019178765A1 (en) 2019-09-26
US20200335589A1 (en) 2020-10-22
US10720499B2 (en) 2020-07-21
US20190296115A1 (en) 2019-09-26

Similar Documents

Publication Publication Date Title
JP7279277B2 (ja) 複数遮蔽トレンチゲートｆｅｔ
US10720499B2 (en) Semiconductor device having polysilicon field plate for power MOSFETs
US11640994B2 (en) Shielded gate trench MOSFET devices
CN105009296B (zh) 垂直mosfet中的双resurf沟槽场板
CN102610568B (zh) 为沟槽mos和sgt制备沟槽多晶硅静电放电
CN106935648B (zh) 作为高压装置的栅极电介质的凹陷浅沟槽隔离
US9059203B2 (en) Semiconductor-on-insulator (SOI) structure with selectivity placed sub-insulator layer void(s) and method of forming the SOI structure
CN108565261B (zh) 半导体器件及其制造方法
CN112913002B (zh) 用于晶体管及其它装置的具有侧壁间隔件的locos
US7919801B2 (en) RF power transistor structure and a method of forming the same
US20090261446A1 (en) Semiconductor structure and method of manufacture
CN101292340A (zh) 使用自对准沟槽隔离的减小电场dmos
JP2008533705A (ja) 高電圧コンポーネントを備えた、トレンチ絶縁されたｓｏｉ集積回路へのキャリア基板コンタクトの作製
US9230851B2 (en) Reduction of polysilicon residue in a trench for polysilicon trench filling processes
JP2019526932A (ja) 高電圧隔離のためのデュアルディープトレンチ
CN108428743B (zh) 金属/多晶硅栅极沟槽功率mosfet及其形成方法
JPS6143469A (ja) Ｃｍｏｓ集積回路および該集積回路の電気絶縁領域製造方法
TW201707134A (zh) 半導體裝置及其製造方法
JP5234886B2 (ja) 半導体装置の製造方法
CN115832019A (zh) 用于沟槽栅极场效应晶体管的场板布置
WO2019109823A1 (zh) Mosfet结构及其制造方法
CN116157923A (zh) 包含横向绝缘体的半导体装置
JP2013045953A (ja) 半導体装置およびその製造方法
JP2011035181A (ja) 半導体装置及びその製造方法
KR100605908B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination