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JP5234886B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、トレンチ型の素子分離構造を有する半導体装置及びその製造方法に関するものである。
半導体集積回路においては、動作時における素子間の電気的な干渉を無くして個々の素子を完全に独立した状態で制御するために、素子分離領域を有する素子分離構造を形成する必要がある。このような素子分離領域を形成する方法の一つにトレンチ分離法が広く知られており、数々の改良法が考案されている。
トレンチ分離法は、基板にトレンチを形成し、該トレンチ内部に絶縁物を充填する方式であり、バーズビークがほとんど発生しないため、半導体集積回路を微細化する上で不可欠な素子分離方法であると言える。一方、素子の微細化に伴い、隣接する素子の電位が埋め込み酸化膜を介して他のノードへ影響を与えることが指摘されている。そこでこれに対応する方法として、導電性膜をトレンチ内に埋め込むことが提案されている。
ここで、従来の導電性膜をトレンチ内に埋め込んだ半導体装置及びその製造方法について図８６〜図９１を用いて説明する。図８６、図８７に示すように従来の半導体装置においては、半導体基板１０１内に形成されたトレンチ１０２内に、シリコン酸化膜１０３を介してポリシリコン膜１０４が充填されている。トレンチ１０２内のポリシリコン膜１０４上には、キャップ酸化膜１１１が形成されている。また、素子の活性領域には、ゲート絶縁膜１０６を介してゲート電極１０７が形成され、該ゲート電極１０７の下のチャネル領域を介してソースドレイン拡散層１０８が形成されている。また、ゲート電極１０７の側面にはサイドウォール１１５が形成されている。
つぎに、この従来の半導体装置の製造方法について説明する。まず、半導体基板１０１上にシリコン酸化膜１０９、シリコン窒化膜１１０をこの順で形成する。つぎに、写真製版技術およびドライエッチング技術を用いて形成した写真製版パターンをマスクに、シリコン窒化膜１１０、シリコン酸化膜１０９を順にパターニングし、図８７に示すように半導体基板１０１にトレンチ１０２を形成する。
続いてトレンチ１０２の形成後、該トレンチ１０２の内壁表面の熱酸化を行うことにより該トレンチ１０２の内壁、すなわち内側面および底面のダメージ部分を除去するとともに、図８８に示すようにトレンチ１０２の内壁にシリコン酸化膜１０３を形成し、さらにリンがドーピングされたポリシリコン膜１０４をＣＶＤ（chemical vapor deposition）法により半導体基板１０１の全面に堆積する。つぎに、異方性エッチングにより図８９に示すようにシリコン窒化膜１１０上およびトレンチ１０２内の一部のポリシリコン膜１０４を除去する。
そして、酸化熱処理を行うことでトレンチ１０２内のポリシリコン膜１０４を酸化して図９０に示すようにキャップ酸化膜１１１を形成する。つづいて、シリコン窒化膜１１０を除去し、さらにシリコン酸化膜１０９を除去することにより図９１に示すようにトレンチ型素子分離が完成する。その後、公知のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の形成工程に従って、ウェル領域、チャネルカット領域、しきい値電圧を制御するためのチャネル不純物層をイオン注入法で形成する。そして、半導体基板１０１上にゲート絶縁膜１０６を形成し、該ゲート絶縁膜１０６上にゲート電極１０７を形成する。そして、イオン注入法によりソースドレイン拡散層１０８を形成し、さらにサイドウォール１１５を形成することにより、図８６に示すような半導体装置が完成する。
特開平６−２３２２４８号公報 特開２００１−１４８４１８号公報
しかしながら、上記従来の技術によれば、半導体基板１０１に充填されているポリシリコン膜１０４とゲート電極１０７との電気的短絡を避けるために、ポリシリコン膜１０４の表面を酸化処理してキャップ酸化膜１１１を形成している。この酸化処理においては、ポリシリコン膜１０４の表面だけではなく横方向、すなわち半導体基板１０１の面内方向と略平行方向へも酸化が進み、半導体基板１０１も酸化されてしまう。この半導体基板１０１の横方向への酸化は、いわゆるバーズビークとなり、素子の活性領域幅を減少させ、コンタクトと活性領域との接触マージンの低下、トランジスタの駆動能力の低下を引き起こす。
また、酸化処理は、半導体基板１０１、ポリシリコン膜１０４の体積変化を引き起こし、半導体基板１０１およびポリシリコン膜１０４にストレスを発止させる。このストレスの発生は、結晶欠陥の発生を引き起こし、またバンドギャップの変化による接合リーク電流の発生を引き起こし、素子の製造歩留まりを低下させる。
そして、従来の技術では、トレンチ１０２におけるトレンチ幅が広い領域では、ポリシリコン膜１０４の異方性エッチング時にトレンチ底部のポリシリコン膜１０４も除去されてしまう。この結果、後工程の酸化処理時にその形状が反映され、段差を生じさせる。この段差は、後のゲート電極の形成時におけるエッチング残などの発生を引き起こし、製造歩留まりを低下させてしまう。これを避けるためには、広いトレンチ幅のトレンチを形成しないレイアウトが必要となり、レイアウトが制限されてしまう。
また、導電性膜を電位固定する場合、コンタクトを介して配線層と接続する必要があり、トレンチ１０２は広いトレンチ幅の領域が必要となるが、上記の理由により広いトレンチ幅を有するトレンチを形成することは困難である。また、トレンチ幅が広い領域では、トレンチ内の側壁のみにポリシリコン膜１０４が残存し、その後の酸化処理によりポリシリコン膜１０４の側壁からも酸化が起こり、ポリシリコン膜１０４が薄くなったり消失したりするという問題もある。
また素子分離法としてはたとえばフィールド酸化膜と素子分離溝とを合わせた素子分離方法などにおいて、ポリシリコンを溝内に埋め込んだ構造がある（たとえば、特許文献１参照）。しかしながら、このような半導体装置は、フィールド酸化膜を組み合わせているため微細化に不向きで集積度が向上した現在の半導体集積回路に用いることはできない。また、キャップ層の酸化による体積膨張は、結晶欠陥を引き起こし上記と同様の課題を有する。また、バーズビークの拡大防止のためシリコン窒化膜を形成、除去する必要があり、工程増加によってコストが増加する問題もある。
また、トレンチ分離法を用いた従来の半導体装置としては、たとえば半導体基板の表面内に配設されたトレンチと、このトレンチ内に配設され、ソースドレイン層の最深部よりも深い位置に最上部を有する導電体と、導電体の側面とトレンチとの間に配設された絶縁膜と、導電体の上部においてトレンチを埋め込む絶縁物と、を有するトレンチ分離構造を備えるものがある（たとえば、特許文献２参照）。しかしながら、このような半導体装置においては、トレンチの側壁部で導電体の上端が高濃度のソースドレイン領域の下端より下に位置するため、高濃度領域同士の電位の干渉を十分抑制することができなかった。また、トレンチ幅が広い素子分離領域で導電体が薄くなったり消失したりする問題点については全く言及されていない。
本発明は、上記に鑑みてなされたものであって、トレンチ型素子分離による素子分離が確実に行われ、且つ隣接する素子の電位の他のノードへ影響を効果的に防止可能な半導体装置およびこの半導体装置を歩留まり良く製造可能な半導体装置の製造方法を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の製造方法は、半導体基板上にトレンチ型の素子分離を形成する半導体装置の製造方法であって、基板上に第１層を形成する第１層形成工程と、第１層と基板とをエッチングしてトレンチを形成するトレンチ形成工程と、トレンチの内壁を熱酸化する熱酸化工程と、トレンチ内を含む基板上に第１の導電性膜を堆積する導電性膜堆積工程と、第１層上の第１の導電性膜をＣＭＰ法により除去してトレンチ内にのみ第１の導電性膜を残留させる導電性膜除去工程と、トレンチ内の第１の導電性膜を異方性エッチングして該導電性膜の高さを基板の表面高さよりも低く調整するとともに前記異方性エッチングの異方性を弱めることにより前記第１の導電性膜の上面を凹状にする調整工程と、第１の導電性膜上にＣＶＤ法により絶縁膜を堆積してトレンチ内における第１の導電性膜の上部を埋め込む絶縁膜堆積工程と、絶縁膜をＣＭＰ法により平坦化する平坦化工程と、第１層を除去する除去工程と、を含むことを特徴とする。
この発明によれば、導電性膜上への絶縁膜の形成を熱酸化ではなくＣＶＤ法を用いて行う。さらに、この発明においてはトレンチ内を含む基板上に最小トレンチ幅の１／２以上の膜厚の導電性膜を堆積する。これにより、バーズビークの発生が無く、熱酸化に起因した基板および導電性膜のストレスの発生がなく、バーズビークによる活性領域幅の低減が防止される。また、基板および導電性膜のストレスの発生に起因した結晶欠陥の発生および接合リーク電流の発生が低減される。また、広いトレンチ幅を有するトレンチにおいてもトレンチの内側壁に沿って確実に導電性膜が確保され、導電性膜の酸化による薄膜化や消失が防止される。この結果、隣接する素子の電位の他のノードへ影響が確実に防止される。
また、この発明によれば、絶縁膜の形成にＣＶＤ法による酸化膜の堆積とＣＭＰ法による平坦化技術を用いているため、絶縁膜の表面が確実に平坦状態とされ、段差を生じることがない。
この発明によれば、安定して確実に素子分離が行われ、且つ隣接する素子の電位の他のノードへ影響を効果的に防止可能な半導体装置およびこの半導体装置を歩留まり良く製造可能な半導体装置の製造方法を得ることができるという効果を奏する。
以下に、本発明にかかる半導体装置及びその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の概略構成を示す断面図である。この半導体装置においては、半導体基板であるシリコン基板１内に設けられたトレンチ２内にシリコン酸化膜３を介して導電性膜であるポリシリコン膜４が配置された薄型のトレンチ型素子分離３０、３０′を有している。ここで、トレンチ型素子分離３０は、トレンチ２内に配置されているポリシリコン膜４が、トレンチ２内の底面上の全トレンチ幅にわたって全面に配置されている。また、トレンチ型素子分離３０′は、トレンチ２内に配置されているポリシリコン膜４が、トレンチ２内の底面上において側壁側のみに配置され、トレンチ２内の底面上における略中央部付近には配置されていない。
トレンチ型素子分離３０においては、ポリシリコン膜４の高さはシリコン基板１の表面よりも低くなっている。また、トレンチ型素子分離３０′においては、ポリシリコン膜４の横方向の膜厚は一定とされており、且つポリシリコン膜４の高さはシリコン基板１の表面よりも低くなっている。また、トレンチ型素子分離３０′においては、ポリシリコン膜４の横方向の膜厚は、少なくともトレンチ２の最小トレンチ幅の１／２以上の膜厚を有している。そして、トレンチ型素子分離３０、３０′におけるポリシリコン膜４の高さは、トレンチ型素子分離の幅すなわちトレンチ２のトレンチ幅によらず全てのトレンチ型素子分離３０、３０′においてほぼ一定とされている。但し後述する成膜やＣＭＰ、エッチングなどにおける製法上のばらつきにより、通常残ったポリシリコン膜４の高さの±１０％程度ばらつく場合がある。
また、トレンチ型素子分離３０、３０′においてポリシリコン膜４上には、ＣＶＤ法によって形成されたシリコン酸化膜からなるキャップ酸化膜１１が形成されている。したがって、このトレンチ型素子分離３０、３０′では、キャップ酸化膜１１においてバーズビークが存在しない。
また、素子の活性領域には、シリコン基板１上にゲート絶縁膜６を介してゲート電極７が形成され、ゲート電極７の下のチャネル領域を介してゲート電極に対して自己整合的に形成された低濃度の不純物拡散層と、それより深い位置までゲート電極とサイドウォールに対して自己整合的に形成された高濃度の不純物拡散層からなるソースドレイン拡散層８が形成されている。ここで、トレンチ内に充填されているポリシリコン膜４の表面高さは、基板表面より低くなっており、且つトレンチの側壁部で高濃度のソースドレイン拡散層８の下端よりも高くなっている。
以上のような本実施の形態にかかる半導体装置においては、キャップ酸化膜１１が熱酸化ではなくＣＶＤ法を用いて形成されているため、キャップ酸化膜１１においてバーズビークが存在しない。これにより、キャップ酸化膜１１の横方向への広がりによる活性領域幅の低減が防止されている。その結果、予め設定した半導体装置の形状パターンと実際に製造された半導体装置の形状パターンとの変換差が非常に小さく、コンタクトと活性領域との接触マージンの低下、トランジスタの駆動能力の低下などの発生が防止されており、動作速度の向上、製造歩留まりの向上が図られている。したがって、この半導体装置においては、高品質の半導体装置が実現されている。
また、本実施の形態にかかる半導体装置においてはキャップ酸化膜１１が酸化処理を用いること無く形成されているため、半導体基板１およびポリシリコン膜４において酸化処理に起因した半導体基板１およびポリシリコン膜４のストレスが存在しない。これにより、本実施の形態にかかる半導体装置では、半導体基板１およびポリシリコン膜４における酸化処理に起因したストレスによる結晶欠陥の発生や、該ストレスの発生に起因したバンドギャップの変化による接合リーク電流の発生が防止されている。したがって、この半導体装置においては、半導体素子の製造歩留まりを向上させることができる。すなわち、品質及び生産性に優れた半導体装置が実現されている。
そして、本実施の形態にかかる半導体装置においてはキャップ酸化膜１１がＣＶＤ法による酸化膜の堆積により形成されているため、広いトレンチ幅を有するトレンチにおいてもトレンチの内側壁に存在するポリシリコン膜の薄膜化や消失が防止されている。これにより、トレンチ内のポリシリコン膜の薄膜化や消失に起因した素子分離能力の低下が確実に防止され、安定して、効果的に素子分離を行うことが可能な高品質の半導体装置が実現されている。
さらに、トレンチ型素子分離３０′においては、ポリシリコン膜４の横方向の膜厚は、少なくともトレンチ２の最小トレンチ幅の１／２以上の膜厚を有しているため、広いトレンチ幅を有するトレンチにおいてもトレンチの内側壁に存在するポリシリコン膜の薄膜化や消失が防止されている。これにより、トレンチ内のポリシリコン膜の薄膜化や消失に起因した素子分離能力の低下がより確実に防止され、安定して、効果的に素子分離を行うことが可能な高品質の半導体装置が実現されている。
さらに、本実施の形態にかかる半導体装置においては、ポリシリコン膜４の表面高さは、トレンチの側壁部でソースドレイン拡散層８の下端より高くなっているため、隣接する高濃度のソースドレイン拡散層の電位が異なる場合、一方の拡散層からの電界の影響が、他方の拡散層におよび電位を変動させることを効果的に抑制できる。なお、本実施の形態において高濃度とは、不純物拡散層がソースドレインとして機能する濃度であり、例えばＮＭＯＳであればヒ素、リン、ＰＭＯＳであればホウ素の濃度が１×１０20／ｃｍ3以上のことをいい、低濃度とはそれより一桁程度低い濃度のことをいう。
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図面を用いて説明する。
まず、図２に示すようにシリコン基板１の上面を熱酸化して、シリコン酸化膜９をたとえば５ｎｍ〜３０ｎｍ程度の膜厚で形成する。つぎに、図２に示すように該シリコン酸化膜９上にシリコン窒化膜１０をたとえば５０ｎｍ〜２００ｎｍ程度の膜厚で形成する。そして、写真製版技術およびドライエッチング技術を用いて、図３に示すようにトレンチを形成する部分を開口したフォトレジスト２１をパターニングする。その後、該フォトレジスト２１をマスクに用いてシリコン窒化膜１０、シリコン酸化膜９およびシリコン基板１の異方性エッチングを行ってトレンチ２を形成し、フォトレジスト２１を除去する。図４にフォトレジスト２１の除去後の状態を示す。ここで、トレンチ２の深さは、たとえば基板表面から１５０ｎｍ〜５００ｎｍ程度の深さとする。
トレンチ２の形成後、該トレンチ２の内壁表面の熱酸化を行うことにより該トレンチ２の内壁、すなわち内側面および底面のダメージ部分を除去するとともに、図５に示すようにトレンチ２の内壁に保護膜として内壁酸化膜であるシリコン酸化膜３を形成する。このようなシリコン酸化膜３は、たとえば５ｎｍ〜３０ｎｍ程度の厚みで形成する。
続いて、図６に示すようにトレンチ２の内壁上およびシリコン窒化膜１０上に、たとえばＣＶＤ法により、リンがドーピングされたポリシリコン膜４をトレンチ２の最小トレンチ幅の１／２以上の膜厚で堆積する。ここで、ポリシリコン膜４の膜厚がトレンチ２の最小トレンチ幅の１／２以上である場合には、図６に示すようにトレンチのトレンチ幅が小さい素子分離３０の領域にはポリシリコン膜４が完全に充填される。一方、トレンチのトレンチ幅がポリシリコンの膜厚の２倍より大きい素子分離３０’の領域には、図６に示すようにトレンチの底部と側壁部にポリシリコン膜４が堆積される。ここで、本実施の形態においては、トレンチ２の深さとシリコン窒化膜１０の膜厚とシリコン酸化膜９の膜厚との合計よりも薄い膜厚でポリシリコン膜４を堆積する。この場合には、トレンチ２の略中央部にはポリシリコン膜４が充填されず、空隙が形成された状態となる。
たとえばトレンチ２の最小トレンチ幅が２００ｎｍである場合には、リンがドーピングされたポリシリコン膜４を１２０ｎｍ〜２００ｎｍ程度の膜厚で堆積する。また、たとえば堆積したポリシリコン膜４の膜厚が１５０ｎｍである場合、トレンチ幅が３００ｎｍ以下のトレンチ２における溝領域にはポリシリコン膜４が完全に充填される。一方、たとえばポリシリコン膜４の膜厚が１５０ｎｍである場合、トレンチ幅が３００ｎｍ以上のトレンチ２においては、トレンチ部の底部と側壁にポリシリコン膜４が堆積される。そして、この場合にはトレンチ２の略中央部にはポリシリコン膜４が充填されず、空隙が形成された状態となる。
ポリシリコン膜４を堆積した後、ＣＭＰ法を用いてポリシリコン膜４の表面を研磨して図７に示すようにシリコン窒化膜１０上のポリシリコン膜４を除去する。
つぎに、異方性エッチングによりエッチバックを行い、図８に示すようにポリシリコン膜４の表面高さがシリコン基板１の表面高さよりも低くなるように調整する。本実施の形態においては、トレンチ２の深さとシリコン窒化膜１０の膜厚とシリコン酸化膜９の膜厚との合計よりも薄い膜厚でポリシリコン膜４を堆積している。これにより、本実施の形態においては、図８に示すようにトレンチのトレンチ幅がポリシリコンの膜厚の２倍より大きい素子分離３０’の領域では、トレンチ２の略中央部にポリシリコン膜４が充填されずにトレンチ底面のシリコン酸化膜３が露出した状態となる。続いて、ＣＶＤ（chemical vapor deposition）法により、図９に示すようにトレンチ２を埋め込むようにシリコン酸化膜５を堆積する。ＣＶＤ法としては、たとえば高密度プラズマ（High-density plasma）ＣＶＤ（chemical vapor deposition）法（以下、ＨＤＰ ＣＶＤ法と称する）を用いることができる。
そして、シリコン酸化膜５を堆積した後、シリコン窒化膜１０をストッパとしてＣＭＰ法によりシリコン酸化膜５の全面を研磨して、図１０に示すようにシリコン酸化膜５の平坦化を行うとともに、シリコン窒化膜１０上に形成されたシリコン酸化膜５を除去することによりキャップ酸化膜１１を形成する。このとき、トレンチ２のトレンチ幅がポリシリコン膜４の２倍よりも広い素子分離３０’の領域においては、トレンチ２の内側壁に存在するポリシリコン膜４によって形成されるトレンチ部２′にもキャップ酸化膜１１が充填される。つまりシリコン酸化膜５とシリコン酸化膜３がトレンチ２底面の略中央部で接することとなる。
つぎに、トレンチ型素子分離３０、３０′の高さを調節するために、たとえばフッ酸を用いてトレンチ２内のキャップ酸化膜１１（シリコン酸化膜５）の表面の一部を除去することにより図１１に示すようにキャップ酸化膜１１（シリコン酸化膜５）の表面高さを調整する。続いて、たとえば熱リン酸を用いてシリコン窒化膜１０を除去する。さらに、たとえばフッ酸を用いてシリコン酸化膜９を除去することにより図１２に示すようにトレンチ型素子分離３０、３０′を完成させる。
そして、トレンチ型素子分離３０、３０′の完成後、従来公知のＭＯＳＦＥＴ（Metal Oxide Semiconductor FieldEffect Transistor）の形成工程に従って、ウェル領域、チャネルカット領域、しきい値電圧を制御するためのチャネル不純物層をイオン注入法で形成する。その後、シリコン基板１上にゲート絶縁膜６を形成し、該ゲート絶縁膜６上にゲート電極材料、たとえばポリシリコンまたはタングステンシリサイドなどを堆積し、パターニングすることによりゲート電極７を形成する。そして、イオン注入法を用いて注入量と注入エネルギーを調整することにより低濃度の不純物拡散層を、ゲート電極７に対して自己整合的に形成し、さらにゲート電極７の側壁にサイドウォール１５を形成した後、高濃度の不純物拡散層を低濃度不純物拡散層より深い位置にまで形成することによりソースドレイン拡散層８を形成する。ここで本実施の形態においては、ソースドレイン領域の下端が、トレンチの側壁部でトレンチ内に充填されているポリシリコン膜４の表面高さより低くなるように調整する。これにより、図１に示すような半導体装置を製造することができる。
上述した本実施の形態にかかる半導体装置の製造方法においては、ポリシリコン膜４上へのキャップ酸化膜１１（シリコン酸化膜５）の形成は、熱酸化ではなくＣＶＤ法を用いている。これにより、従来の酸化処理を用いてキャップ酸化膜を形成する場合のように、横方向、すなわちシリコン基板１の面内方向と略平行方向へのキャップ酸化膜の発生が生じることがなく、キャップ酸化膜の横方向への酸化による活性領域幅の低減が防止されている。その結果、予め設定した半導体装置の形状パターンと実際に製造された半導体装置の形状パターンとの変換差が非常に小さくなり、コンタクトと活性領域との接触マージンの低下、トランジスタの駆動能力の低下を防止することができ、動作速度の向上、製造歩留まりの向上が可能である。したがって、品質及び生産性に優れた半導体装置を製造することができる。
また、本実施の形態にかかる半導体装置の製造方法においてはキャップ酸化膜１１の形成に酸化処理を用いていないため、半導体基板１およびポリシリコン膜４の体積変化を引き起こしてストレスを発生させることがなく、酸化に起因した半導体基板１およびポリシリコン膜４のストレスの発生がない。これにより、本実施の形態にかかる半導体装置の製造方法においては、半導体基板１およびポリシリコン膜４におけるストレスの発生に起因した結晶欠陥の発生や、該ストレスの発生に起因したバンドギャップの変化による接合リーク電流の発生を防止することができる。したがって、この半導体装置の製造方法においては、結晶欠陥の発生を抑制し、接合リーク電流の発生を低減することが可能であり、半導体素子の製造歩留まりを向上させることができる。すなわち、品質及び生産性に優れた半導体装置を製造することができる。
また、本実施の形態にかかる半導体装置の製造方法においてはキャップ酸化膜１１の形成に、ＣＶＤ法による酸化膜の堆積を用いているため、広いトレンチ幅を有するトレンチにおいてトレンチの内側壁に存在するポリシリコン膜の薄膜化や消失を防止することができる。これにより、トレンチ内のポリシリコン膜の薄膜化や消失に起因した素子分離能力の低下を確実に防止することができ、安定して、効果的に素子分離を行うことが可能である。したがって、高品質の半導体装置を製造することができる。
そして、本実施の形態にかかる半導体装置の製造方法においてはキャップ酸化膜１１の形成に、ＣＶＤ法による酸化膜の堆積と、ＣＭＰ法による平坦化技術を用いているため、キャップ酸化膜１１の表面が確実に平坦状態とされ、段差を生じることがない。これにより、後工程であるゲート電極の形成時にキャップ酸化膜１１の表面形状に起因してエッチング残などの発生を確実に防止することができ、ゲート電極の短絡を効果的に防止することができる。したがって、ゲート電極の短絡を防ぐためのトレンチ２のレイアウトの制約が不要となり、トレンチ２のレイアウトの自由度が大きい半導体装置を実現できる。
また、本実施の形態にかかる半導体装置の製造方法においては、ポリシリコン膜４の除去にＣＭＰ法と異方性エッチングとを組み合わせて用いている。これにより、従来の方法に比べて異方性エッチングによる除去量を低減することができ、トレンチ２の底部のエッチングによるダメージを低減することが可能であり、信頼性の高い半導体装置を製造することができる。
さらに、本実施の形態にかかる半導体装置の製造方法においてはトレンチ型素子分離３０′においてもポリシリコン膜４の横方向の膜厚は、少なくともトレンチ２の最小トレンチ幅の１／２以上の膜厚とされるため、広いトレンチ幅を有するトレンチにおいてもトレンチの内側壁に存在するポリシリコン膜の薄膜化や消失を防止することができる。これにより、トレンチ内のポリシリコン膜の薄膜化や消失に起因した素子分離能力の低下をより確実に防止することができ、安定して、効果的に素子分離を行うことが可能な高品質の半導体装置を製造することができる。
さらに、本実施の形態にかかる半導体装置の製造方法においては、高濃度のソースドレイン拡散層８の下端が、トレンチの側壁部でトレンチ内に充填されているポリシリコン膜４の表面高さより低くなるように形成しているため、隣接する高濃度のソースドレイン拡散層の電位が異なる場合、一方の拡散層からの電界の影響が、ポリシリコン膜により他方の拡散層におよび電位を変動させることを効果的に抑制できる。
なお、上記においてはトレンチ２内に充填する導電性膜としてリンをドーピングしたポリシリコン膜を例に挙げて説明したが、本発明における導電性膜はこれに限定されるものではなく、ボロンや砒素やアンチモンをドーピングしたポリシリコン膜（ドーパントが添加された非単結晶シリコン膜）、タングステンやチタン等の金属膜、チタンナイトライドやタングステンナイトライド等の金属窒化膜の導電性膜などを用いることも可能であり、この場合においても上記と同様の効果を得ることができる。
実施の形態２．
図１３は、本発明の実施の形態２にかかる半導体装置の概略構成を示す断面図である。この半導体装置においては、半導体基板であるシリコン基板１内に設けられたトレンチ２内にシリコン酸化膜３を介して導電性膜であるポリシリコン膜４が配置された薄型のトレンチ型素子分離４０を有している。ここで、トレンチ型素子分離４０は、ポリシリコン膜４がトレンチ２内の底面上の全トレンチ幅にわたって全面に配置されている。
トレンチ型素子分離４０においては、ポリシリコン膜４の高さはシリコン基板１の表面よりも低くなっている。また、トレンチ型素子分離４０におけるポリシリコン膜４の高さは、トレンチ型素子分離の幅すなわちトレンチ２のトレンチ幅によらず全てのトレンチ型素子分離４０においてほぼ一定とされている。但し後述する成膜やＣＭＰ、エッチングなどにおける製法上のばらつきにより、通常残ったポリシリコン膜４の高さの±１０％程度ばらつく場合がある。
また、トレンチ型素子分離４０においてポリシリコン膜４上には、ＣＶＤ法によって形成されたシリコン酸化膜からなるキャップ酸化膜１１が形成されている。したがって、このトレンチ型素子分離４０では、キャップ酸化膜１１においてバーズビークが存在しない。
また、素子の活性領域には、シリコン基板１上にゲート絶縁膜６を介してゲート電極７が形成され、ゲート電極７の下のチャネル領域を介してゲート電極に対して自己整合的に形成された低濃度の不純物拡散層と、それより深い位置までゲート電極とサイドウォールに対して自己整合的に形成された高濃度の不純物拡散層からなるソースドレイン拡散層８が形成されている。ここでトレンチ内に充填されているポリシリコン膜４の表面高さは、基板表面より低くなっており、且つトレンチの側壁部で高濃度のソースドレイン拡散層８の下端よりも高くなっている。なお、図１３および以下において示す図面においては、上述した実施の形態１において説明した図１にかかる半導体装置と同じ部材については理解の容易のため同じ符号を付すことで詳細な説明は省略する。
以上のような本実施の形態にかかる半導体装置においては、キャップ酸化膜１１が熱酸化ではなくＣＶＤ法を用いて形成されているため、キャップ酸化膜１１においてバーズビークが存在しない。これにより、キャップ酸化膜１１の横方向への広がりによる活性領域幅の低減が防止されている。その結果、予め設定した半導体装置の形状パターンと実際に製造された半導体装置の形状パターンとの変換差が非常に小さく、コンタクトと活性領域との接触マージンの低下、トランジスタの駆動能力の低下などの発生が防止されており、動作速度の向上、製造歩留まりの向上が図られている。したがって、この半導体装置においては、高品質の半導体装置が実現されている。
また、本実施の形態にかかる半導体装置においてはキャップ酸化膜１１が酸化処理を用いること無く形成されているため、半導体基板１およびポリシリコン膜４において酸化処理に起因した半導体基板１およびポリシリコン膜４のストレスが存在しない。これにより、本実施の形態にかかる半導体装置では、半導体基板１およびポリシリコン膜４における酸化処理に起因したストレスによる結晶欠陥の発生や、該ストレスの発生に起因したバンドギャップの変化による接合リーク電流の発生が防止されている。したがって、この半導体装置においては、半導体素子の製造歩留まりを向上させることができる。すなわち、品質及び生産性に優れた半導体装置が実現されている。
そして、本実施の形態にかかる半導体装置においてはキャップ酸化膜１１がＣＶＤ法による酸化膜の堆積により形成されているため、広いトレンチ幅を有するトレンチにおいてもトレンチの内側壁に存在するポリシリコン膜の薄膜化や消失が防止されている。これにより、トレンチ内のポリシリコン膜の薄膜化や消失に起因した素子分離能力の低下が確実に防止され、安定して、効果的に素子分離を行うことが可能な高品質の半導体装置が実現されている。
さらに、本実施の形態にかかる半導体装置では、トレンチ型素子分離４０においてトレンチ２内に配置されているポリシリコン膜４がトレンチ２内の底面上の全トレンチ幅にわたって全面に配置されている。これにより、トレンチの内側壁に存在するポリシリコン膜の薄膜化や消失が完全に防止されている。
さらに、本実施の形態にかかる半導体装置においては、ポリシリコン膜４の表面高さは、トレンチの側壁部でソースドレイン拡散層８の下端より高くなっているため、隣接する高濃度のソースドレイン拡散層の電位が異なる場合、一方の拡散層からの電界の影響が、他方の拡散層におよび電位を変動させることを効果的に抑制できる。
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図面を用いて説明する。
まず、図１４に示すようにシリコン基板１の上面を熱酸化して、シリコン酸化膜９をたとえば５ｎｍ〜３０ｎｍ程度の膜厚で形成する。つぎに、図１４に示すように該シリコン酸化膜９上にシリコン窒化膜１０をたとえば５０ｎｍ〜２００ｎｍ程度の膜厚で形成する。そして、写真製版技術およびドライエッチング技術を用いて、図１５に示すようにトレンチを形成する部分を開口したフォトレジスト２１をパターニングする。その後、該フォトレジスト２１をマスクに用いてシリコン窒化膜１０、シリコン酸化膜９およびシリコン基板１の異方性エッチングを行ってトレンチ２を形成し、フォトレジスト２１を除去する。図１６にフォトレジスト２１の除去後の状態を示す。ここで、トレンチ２の深さは、たとえば基板表面から１５０ｎｍ〜５００ｎｍ程度の深さとする。
トレンチ２の形成後、該トレンチ２の内壁表面の熱酸化を行うことにより該トレンチ２の内壁、すなわち内側面および底面のダメージ部分を除去するとともに、図１７に示すようにトレンチ２の内壁に保護膜として内壁酸化膜であるシリコン酸化膜３を形成する。このようなシリコン酸化膜３は、たとえば５ｎｍ〜３０ｎｍ程度の厚みで形成する。
続いて、たとえばＣＶＤ法により、リンがドーピングされたポリシリコン膜４をトレンチ２の内壁上およびシリコン窒化膜１０上に堆積する。ここで、本実施の形態においては、トレンチ２の深さとシリコン窒化膜１０の膜厚とシリコン酸化膜９の膜厚との合計よりも厚い膜厚でポリシリコン膜４を堆積する。これにより、本実施の形態においては、図１８に示すように種々のトレンチ幅を有する全てのトレンチ２がポリシリコン膜４により充填されることになる。したがって、本実施の形態においては、上述した実施の形態１の場合のようにトレンチ２の略中央部にポリシリコン膜４が充填されずに空隙が形成された状態となることはなく、ポリシリコン膜４がトレンチ２内の底面上の全トレンチ幅にわたって全面に配置される。
ポリシリコン膜４を堆積した後、ＣＭＰ法を用いてポリシリコン膜４の表面を研磨して図１９に示すようにシリコン窒化膜１０上のポリシリコン膜４を除去する。
つぎに、異方性エッチングによりエッチバックを行い、図２０に示すようにポリシリコン膜４の表面高さがシリコン基板１の表面高さよりも低くなるように調整する。続いて、ＣＶＤ法により、図２１に示すようにトレンチ２を埋め込むようにシリコン酸化膜５を堆積する。ＣＶＤ法としては、たとえばＨＤＰ ＣＶＤ法を用いることができる。
そして、シリコン酸化膜５を堆積した後、シリコン窒化膜１０をストッパとしてＣＭＰ法によりシリコン酸化膜５の全面を研磨して、図２２に示すようにシリコン酸化膜５の平坦化を行うとともに、シリコン窒化膜１０上に形成されたシリコン酸化膜５を除去することによりキャップ酸化膜１１を形成する。
つぎに、トレンチ型素子分離４０の高さを調節するために、たとえばフッ酸を用いてトレンチ２内のキャップ酸化膜１１（シリコン酸化膜５）の表面の一部を除去することにより図２３に示すようにキャップ酸化膜１１（シリコン酸化膜５）の表面高さを調整する。続いて、たとえば熱リン酸を用いてシリコン窒化膜１０を除去する。さらに、たとえばフッ酸を用いてシリコン酸化膜９を除去することにより図２４に示すようにトレンチ型素子分離４０を完成させる。
そして、トレンチ型素子分離４０の完成後、従来公知のＭＯＳＦＥＴの形成工程に従って、ウェル領域、チャネルカット領域、しきい値電圧を制御するためのチャネル不純物層をイオン注入法で形成する。その後、シリコン基板１上にゲート絶縁膜６を形成し、該ゲート絶縁膜６上にゲート電極材料、たとえばポリシリコンまたはタングステンシリサイドなどを堆積し、パターニングすることによりゲート電極７を形成する。そして、イオン注入法を用いて注入量と注入エネルギーを調整することにより低濃度の不純物拡散層を、ゲート電極７に対して自己整合的に形成し、さらにゲート電極７の側壁にサイドウォール１５を形成した後、高濃度の不純物拡散層を低濃度不純物拡散層より深い位置にまで形成することによりソースドレイン拡散層８を形成する。ここで本実施の形態においては、ソースドレイン領域の下端が、トレンチの側壁部でトレンチ内に充填されているポリシリコン膜４の表面高さより低くなるように調整する。これにより、図１３に示すような半導体装置を製造することができる。
上述した本実施の形態にかかる半導体装置の製造方法においては、実施の形態１の場合と同様にポリシリコン膜４上へのキャップ酸化膜１１（シリコン酸化膜５）の形成は、熱酸化ではなくＣＶＤ法を用いている。これにより、従来の酸化処理を用いてキャップ酸化膜を形成する場合のように、横方向、すなわちシリコン基板１の面内方向と略平行方向へのキャップ酸化膜の発生が生じることがなく、キャップ酸化膜の横方向への酸化による活性領域幅の低減が防止されている。その結果、予め設定した半導体装置の形状パターンと実際に製造された半導体装置の形状パターンとの変換差が非常に小さくなり、コンタクトと活性領域との接触マージンの低下、トランジスタの駆動能力の低下を防止することができ、動作速度の向上、製造歩留まりの向上が可能である。したがって、品質及び生産性に優れた半導体装置を製造することができる。
また、本実施の形態にかかる半導体装置の製造方法においてはキャップ酸化膜１１の形成に酸化処理を用いていないため、半導体基板１およびポリシリコン膜４の体積変化を引き起こしてストレスを発生させることがなく、酸化に起因した半導体基板１およびポリシリコン膜４のストレスの発生がない。これにより、本実施の形態にかかる半導体装置の製造方法においては、半導体基板１およびポリシリコン膜４におけるストレスの発生に起因した結晶欠陥の発生や、該ストレスの発生に起因したバンドギャップの変化による接合リーク電流の発生を防止することができる。したがって、この半導体装置の製造方法においては、結晶欠陥の発生を抑制し、接合リーク電流の発生を低減することが可能であり、半導体素子の製造歩留まりを向上させることができる。すなわち、品質及び生産性に優れた半導体装置を製造することができる。
また、本実施の形態にかかる半導体装置の製造方法においてはキャップ酸化膜１１の形成に、ＣＶＤ法による酸化膜の堆積を用いているため、広いトレンチ幅を有するトレンチにおいてトレンチの内側壁に存在するポリシリコン膜の薄膜化や消失を防止することができる。これにより、トレンチ内のポリシリコン膜の薄膜化や消失に起因した素子分離能力の低下を確実に防止することができ、安定して、効果的に素子分離を行うことが可能である。したがって、高品質の半導体装置を製造することができる。
そして、本実施の形態にかかる半導体装置の製造方法においてはキャップ酸化膜１１の形成に、ＣＶＤ法による酸化膜の堆積と、ＣＭＰ法による平坦化技術を用いているため、キャップ酸化膜１１の表面が確実に平坦状態とされ、段差を生じることがない。これにより、後工程であるゲート電極の形成時にキャップ酸化膜１１の表面形状に起因してエッチング残などの発生を確実に防止することができ、ゲート電極の短絡を効果的に防止することができる。したがって、ゲート電極の短絡を防ぐためのトレンチ２のレイアウトの制約が不要となり、トレンチ２のレイアウトの自由度が大きい半導体装置を実現できる。
また、本実施の形態にかかる半導体装置の製造方法においては、ポリシリコン膜４の除去においても、実施の形態１の場合と同様にＣＭＰ法と異方性エッチングとを組み合わせて用いている。これにより、従来の方法に比べて異方性エッチングによる除去量を低減することができ、トレンチ２の底部のエッチングによるダメージを低減することが可能であり、信頼性の高い半導体装置を製造することができる。
さらに、本実施の形態にかかる半導体装置の製造方法では、トレンチ型素子分離４０の形成において、トレンチ２内の底面上の全トレンチ幅にわたって全面にポリシリコン膜４が配置される。これにより、トレンチの内側壁に存在するポリシリコン膜の薄膜化や消失を完全に防止することができる。
さらに、本実施の形態にかかる半導体装置の製造方法においては、高濃度のソースドレイン拡散層８の下端が、トレンチの側壁部でトレンチ内に充填されているポリシリコン膜４の表面高さより低くなるように形成しているため、隣接する高濃度のソースドレイン拡散層の電位が異なる場合、一方の拡散層からの電界の影響が、ポリシリコン膜により他方の拡散層におよび電位を変動させることを効果的に抑制できる。
実施の形態３．
図２５は、本発明の実施の形態３にかかる半導体装置の概略構成を示す断面図である。この半導体装置においては、半導体基板であるシリコン基板１内に設けられたトレンチ２内にシリコン酸化膜３を介して導電性膜であるポリシリコン膜４が配置された薄型のトレンチ型素子分離４０を有している。ここで、トレンチ型素子分離４０は、ポリシリコン膜４がトレンチ２内の底面上の全トレンチ幅にわたって全面に配置されている。
トレンチ型素子分離４０においては、ポリシリコン膜４の高さはシリコン基板１の表面よりも低くなっている。また、トレンチ型素子分離４０におけるポリシリコン膜４の高さは、トレンチ型素子分離の幅すなわちトレンチ２のトレンチ幅によらず全てのトレンチ型素子分離４０においてほぼ一定とされている。但し後述する成膜やＣＭＰ、エッチングなどにおける製法上のばらつきにより、通常残ったポリシリコン膜４の高さの±１０％程度ばらつく場合がある。
また、トレンチ型素子分離４０においてポリシリコン膜４上には、ＣＶＤ法によって形成されたシリコン酸化膜からなるキャップ酸化膜１１が形成されている。したがって、このトレンチ型素子分離４０では、キャップ酸化膜１１においてバーズビークが存在しない。
また、素子の活性領域には、シリコン基板１上にゲート絶縁膜６を介してゲート電極７が形成され、ゲート電極７の下のチャネル領域を介してソースドレイン拡散層８が形成されている。また、トレンチ型素子分離４０上、ゲート電極７上およびソースドレイン拡散層８上には層間絶縁膜１２が形成され、該層間絶縁膜１２中に形成されたコンタクト１３を介して、これらが配線層１４と接続されている。なお、図２５および以下において示す図面においては、上述した実施の形態１において説明した図１３にかかる半導体装置と同じ部材については理解の容易のため同じ符号を付すことで詳細な説明は省略する。
以上のような本実施の形態にかかる半導体装置においては、上述した実施の形態２における半導体装置と同様の効果を有する。そして、この半導体装置においては、ポリシリコン膜４がトレンチ２内の底面上の全トレンチ幅にわたって全面に配置されているため、配線層１４とポリシリコン膜４との接続が容易に行うことができるという利点も有する。これにより、導電性膜であるポリシリコン膜４の電位固定が確実になされている。印加電位としては例えば微細なＮチャネルＭＯＳの分離特性を向上させるためには、０Ｖから負方向の電位を印加するのが好ましいが、トレンチ２内のシリコン酸化膜３を介して基板と導電性膜間におけるリークの懸念があるため、−１Ｖ程度までが好ましく、絶対値が電源電圧（１．０Ｖまたは１．２Ｖ）と同等とすると昇圧不要となり、さらに好ましい。
また、導電膜であるポリシリコン膜４の表面高さがトレンチ型素子分離の幅すなわちトレンチ２のトレンチ幅によらず全てのトレンチ型素子分離４０において一定とされているため、導電膜への接続孔（コンタクト１３）は、いかなる分離幅領域に対しても形成が可能である。そして、分離領域に接するソースドレイン拡散層８に寄生して発生する容量もトレンチ型素子分離の幅に依存しなくなり、動作速度のばらつきを低減できるという効果も有する。
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図面を用いて説明する。
まず、図２６に示すようにシリコン基板１の上面を熱酸化して、シリコン酸化膜９をたとえば５ｎｍ〜３０ｎｍ程度の膜厚で形成する。つぎに、図２６に示すように該シリコン酸化膜９上にシリコン窒化膜１０をたとえば５０ｎｍ〜２００ｎｍ程度の膜厚で形成する。そして、写真製版技術およびドライエッチング技術を用いて、図２７に示すようにトレンチを形成する部分を開口したフォトレジスト２１をパターニングする。その後、該フォトレジスト２１をマスクに用いてシリコン窒化膜１０、シリコン酸化膜９およびシリコン基板１の異方性エッチングを行ってトレンチ２を形成し、フォトレジスト２１を除去する。図２８にフォトレジスト２１の除去後の状態を示す。ここで、トレンチ２の深さは、たとえば基板表面から１５０ｎｍ〜５００ｎｍ程度の深さとする。
トレンチ２の形成後、該トレンチ２の内壁表面の熱酸化を行うことにより該トレンチ２の内壁、すなわち内側面および底面のダメージ部分を除去するとともに、図２９に示すようにトレンチ２の内壁に保護膜として内壁酸化膜であるシリコン酸化膜３を形成する。このようなシリコン酸化膜３は、たとえば５ｎｍ〜３０ｎｍ程度の厚みで形成する。
続いて、たとえばＣＶＤ法により、リンがドーピングされたポリシリコン膜４をトレンチ２の内壁上およびシリコン窒化膜１０上に堆積する。ここで、本実施の形態においては、トレンチ２の深さとシリコン窒化膜１０の膜厚とシリコン酸化膜９の膜厚との合計よりも厚い膜厚でポリシリコン膜４を堆積する。これにより、本実施の形態においては、図３０に示すように種々のトレンチ幅を有する全てのトレンチ２がポリシリコン膜４により充填されることになる。
ポリシリコン膜４を堆積した後、ＣＭＰ法を用いてポリシリコン膜４の表面を研磨して図３１に示すようにシリコン窒化膜１０上のポリシリコン膜４を除去する。
つぎに、異方性エッチングによりエッチバックを行い、図３２に示すようにポリシリコン膜４の表面高さがシリコン基板１の表面高さよりも低くなるように調整する。続いて、ＣＶＤ法により、図３３に示すようにトレンチ２を埋め込むようにシリコン酸化膜５を堆積する。ＣＶＤ法としては、たとえばＨＤＰ ＣＶＤ法を用いることができる。
そして、シリコン酸化膜５を堆積した後、シリコン窒化膜１０をストッパとしてＣＭＰ法によりシリコン酸化膜５の全面を研磨して、図３４に示すようにシリコン酸化膜５の平坦化を行うとともに、シリコン窒化膜１０上に形成されたシリコン酸化膜５を除去することによりキャップ酸化膜１１を形成する。
つぎに、トレンチ型素子分離４０の高さを調節するために、たとえばフッ酸を用いてトレンチ２内のキャップ酸化膜１１（シリコン酸化膜５）の表面の一部を除去することにより図３５に示すようにキャップ酸化膜１１（シリコン酸化膜５）の表面高さを調整する。続いて、たとえば熱リン酸を用いてシリコン窒化膜１０を除去する。さらに、たとえばフッ酸を用いてシリコン酸化膜９を除去することにより図３６に示すようにトレンチ型素子分離４０を完成させる。
そして、トレンチ型素子分離４０の完成後、従来公知のＭＯＳＦＥＴの形成工程に従って、ウェル領域、チャネルカット領域、しきい値電圧を制御するためのチャネル不純物層をイオン注入法で形成する。その後、シリコン基板１上にゲート絶縁膜６を形成し、該ゲート絶縁膜６上にゲート電極材料、たとえばポリシリコンまたはタングステンシリサイドなどを堆積し、パターニングすることによりゲート電極７を形成する。そして、イオン注入法によりソースドレイン拡散層８を形成し、図３７に示すようにサイドウォール１５を形成する。
つづいて、シリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層膜からなる層間絶縁膜１２をシリコン基板１上に形成し、図３８に示すようにゲート電極７、ソースドレイン拡散層８、トレンチ型素子分離４０内に充填されたポリシリコン膜４に達するコンタクトホール１３’を形成する。そして、コンタクトホール１３’内にプラグ材としてたとえばタングステンを充填し、ダマシン法により配線層１４を形成することにより図２５に示すような半導体装置を製造することができる。
上述した本実施の形態にかかる半導体装置の製造方法においては、実施の形態２における半導体装置の製造方法と同様の効果を有する。また、この半導体装置においては、ポリシリコン膜４をトレンチ２内の底面上の全トレンチ幅にわたって全面に配置するため、配線層１４とポリシリコン膜４との接続が容易に行うことができるという利点も有する。これにより、導電性膜の電位固定を容易に行うことが可能である。そして、導電膜であるポリシリコン膜４の表面高さをトレンチ型素子分離の幅すなわちトレンチ２のトレンチ幅によらず全てのトレンチ型素子分離４０において一定とするため、導電膜への接続孔（コンタクト１３）を、いかなる分離幅領域に対しても形成することができる。
なお、上記においては、導電性膜がトレンチの底面上の全領域に設けられている場合について説明したが、実施の形態１において説明したように導電性膜がトレンチの底面上の全領域に設けられていない場合についても略同様の効果を得ることが可能である。
実施の形態４．
図３９は、本発明の実施の形態４にかかる半導体装置の概略構成を示す断面図である。この半導体装置においては、半導体基板であるシリコン基板１内に設けられたトレンチ２内にシリコン酸化膜３を介して導電性膜であるポリシリコン膜４が配置された薄型のトレンチ型素子分離５０を有している。ここで、トレンチ型素子分離５０は、ポリシリコン膜４がトレンチ２内の底面上の全トレンチ幅にわたって全面に配置されている。
また、トレンチ型素子分離５０においてポリシリコン膜４上には、ＣＶＤ法によって形成されたシリコン酸化膜からなるキャップ酸化膜１１が形成されている。したがって、このトレンチ型素子分離５０では、キャップ酸化膜１１においてバーズビークが存在しない。
また、素子の活性領域には、シリコン基板１上にゲート絶縁膜６を介してゲート電極７が形成され、ゲート電極７の下のチャネル領域を介してゲート電極に対して自己整合的に形成された低濃度の不純物拡散層と、それより深い位置までゲート電極とサイドウォールに対して自己整合的に形成された高濃度の不純物拡散層からなるソースドレイン拡散層８が形成されている。
なお、図３９においては、上述した実施の形態１において説明した図１にかかる半導体装置と同じ部材については理解の容易のため同じ符号を付すことで詳細な説明は省略する。
ここで、トレンチ型素子分離５０においては、トレンチ２内に充填されているポリシリコン膜４はトレンチ２の側壁に対して凹状に形成されており、トレンチ２の側壁部に沿って存在する該ポリシリコン膜４の表面高さはシリコン基板１の表面よりも低くなっており、且つソースドレイン拡散層８の下端よりも高くなっている。また、トレンチ型素子分離５０におけるポリシリコン膜４の平坦部分の高さは、トレンチ型素子分離５０の幅すなわちトレンチ２のトレンチ幅によらず全てのトレンチ型素子分離５０においてほぼ一定とされている。ただし、成膜やＣＭＰ、エッチングなどにおける製法上のばらつきにより、通常残ったポリシリコン膜４の高さの±１０％程度はばらつく場合がある。
以上のような本実施の形態にかかる半導体装置は、基本的に上述した実施の形態２において説明した半導体装置の製造方法に従って作製することができる。ただし、異方性エッチングによりポリシリコン膜４のエッチバックを行って図２０に示すようにポリシリコン膜４の表面高さがシリコン基板１の表面高さよりも低くなるように調整する工程において、エッチングの異方性を若干弱め、等方性を強めてエッチングを行う。具体的には、たとえばフッ素を添加したエッチングガスを用いてポリシリコン膜４のエッチングを行うことにより実現することができる。これにより、図３９に示した本実施の形態にかかる半導体装置を作製することができる。
以上のような本実施の形態にかかる半導体装置においては、トレンチ２内の導電性膜であるポリシリコン膜４の平坦部の上部には、トレンチ２の側壁部に沿って存在するポリシリコン膜４の上部と比較して膜厚の厚いキャップ酸化膜１１が存在する。これにより、本実施の形態にかかる半導体装置においては上述した実施の形態２において説明した効果に加え、実施の形態２のようにトレンチ２内のポリシリコン膜４の高さが一定である場合と比較して、トレンチ型素子分離５０上に配線層が形成される場合に、寄生容量を低減することができる。その結果、さらなる高速動作が可能となる。したがって、本実施の形態にかかる半導体装置によれば、より動作速度の向上が図られた高品質の半導体装置が実現されている。
また、以上のような本実施の形態にかかる半導体装置の製造方法においては、トレンチ２内のポリシリコン膜４の平坦部の上部には、トレンチ２の側壁部に沿って存在するポリシリコン膜４の上部と比較して、膜厚の厚いキャップ酸化膜１１を形成する。これにより、本実施の形態にかかる半導体装置の製造方法においては上述した実施の形態２において説明した効果に加え、実施の形態２のようにトレンチ２内のポリシリコン膜４の高さが一定である場合と比較して、トレンチ型素子分離５０上に配線層を形成する場合に、寄生容量を低減することができる。その結果、さらなる高速動作が可能な半導体装置を作製することができる。したがって、本実施の形態にかかる半導体装置によれば、より動作速度の向上が図られた高品質の半導体装置を作製することができる。
実施の形態５．
図４０は、本発明の実施の形態５にかかる半導体装置の概略構成を示す断面図である。この半導体装置においては、半導体基板にはｐ型の不純物が導入されたｐウェル領域１６およびｎ型の不純物が導入されたｎウェル領域１７が形成されている。ｐウェル領域１６内およびｎウェル領域１７内に設けられたトレンチ２内には、シリコン酸化膜３を介して導電性膜であるポリシリコン膜４が配置された薄型のトレンチ型素子分離６０を有している。ここで、トレンチ型素子分離６０は、ポリシリコン膜４がトレンチ２内の底面上の全トレンチ幅にわたって全面に配置されている。
また、トレンチ型素子分離６０においてポリシリコン膜４上には、ＣＶＤ法によって形成されたシリコン酸化膜からなるキャップ酸化膜１１が形成されている。したがって、このトレンチ型素子分離６０では、キャップ酸化膜１１においてバーズビークが存在しない。
また、素子の活性領域には、シリコン基板１上にゲート絶縁膜６を介してゲート電極７が形成され、ゲート電極７の下のチャネル領域を介してゲート電極に対して自己整合的に形成された低濃度の不純物拡散層と、それより深い位置までゲート電極とサイドウォールに対して自己整合的に形成された高濃度の不純物拡散層からなるソースドレイン拡散層８が形成されている。以上の構成により、ｐウェル領域１６にＮＭＯＳトランジスタが形成され、ｎウェル領域１７にＰＭＯＳトランジスタが形成されている。
なお、図４０および以下において示す図面においては、上述した実施の形態１において説明した図１にかかる半導体装置と同じ部材については理解の容易のため同じ符号を付すことで詳細な説明は省略する。
ここで、トレンチ型素子分離６０においては、トレンチ２内に充填されているポリシリコン膜４の表面高さは、シリコン基板１の表面より低くなっており、且つトレンチ２の側壁部で高濃度のソースドレイン拡散層８の下端よりも高くなっている。また、トレンチ型素子分離６０におけるポリシリコン膜４の高さ（ポリシリコン膜４の横方向における膜厚）は、トレンチ型素子分離６０の幅すなわちトレンチ２のトレンチ幅によらず全てのトレンチ型素子分離６０においてほぼ一定とされている。ただし、後述する成膜やＣＭＰ、エッチングなどにおける製法上のばらつきにより、通常残ったポリシリコン膜４の高さの±１０％程度はばらつく場合がある。また、ｐウェル領域１６のトレンチ２内に形成されたポリシリコン膜４は、詳細にはｐ型の導電性膜であるｐ型ポリシリコン膜４′であり、ｎウェル領域１７のトレンチ２内に形成されたポリシリコン膜は、詳細にはｎ型の導電性膜であるｎ型ポリシリコン膜４″である。
以上のような本実施の形態にかかる半導体装置においては、ｐウェル領域１６のトレンチ２内のポリシリコンはｐ型にドーピングされたｐ型ポリシリコン膜４′であり、ｎウェル領域１７のトレンチ２内のポリシリコンはｎ型にドーピングされたｎ型ポリシリコン膜４″である。これにより、本実施の形態にかかる半導体装置においては上述した実施の形態２において説明した効果に加え、半導体基板１内のトレンチ２の底部および側壁部が反転しにくくなり、素子分離能力の向上が図られている。したがって、本実施の形態にかかる半導体装置によれば、より素子分離能力に優れた高品質の半導体装置が実現されている。
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図面を用いて説明する。
まず、図４１に示すようにシリコン基板１の上面を熱酸化して、シリコン酸化膜９をたとえば５ｎｍ〜３０ｎｍ程度の膜厚で形成する。つぎに、図４１に示すように該シリコン酸化膜９上にシリコン窒化膜１０をたとえば５０ｎｍ〜２００ｎｍ程度の膜厚で形成する。そして、写真製版技術およびドライエッチング技術を用いて、図４２に示すようにトレンチを形成する部分を開口したフォトレジスト２１をパターニングする。その後、該フォトレジスト２１をマスクに用いてシリコン窒化膜１０、シリコン酸化膜９およびシリコン基板１の異方性エッチングを行ってトレンチ２を形成し、フォトレジスト２１を除去する。図４３にフォトレジスト２１の除去後の状態を示す。ここで、トレンチ２の深さは、たとえば基板表面から１５０ｎｍ〜５００ｎｍ程度の深さとする。
トレンチ２の形成後、該トレンチ２の内壁表面の熱酸化を行うことにより該トレンチ２の内壁、すなわち内側面および底面のダメージ部分を除去するとともに、図４４に示すようにトレンチ２の内壁に保護膜として内壁酸化膜であるシリコン酸化膜３を形成する。このようなシリコン酸化膜３は、たとえば５ｎｍ〜３０ｎｍ程度の厚みで形成する。
続いて、図４５に示すようにトレンチ２の内壁上およびシリコン窒化膜１０上に、たとえばＣＶＤ法により、不純物がドーピングされていないポリシリコン膜４をトレンチ２の深さとシリコン窒化膜１０の膜厚とシリコン酸化膜９の膜厚との合計よりも厚い膜厚で堆積する。ここで、トレンチの２全てのトレンチ幅においてポリシリコン膜が完全に充填されることになる。
ポリシリコン膜４を堆積した後、ＣＭＰ法を用いてポリシリコン膜４の表面を研磨して図４６に示すようにシリコン窒化膜１０上のポリシリコン膜４を除去する。
つぎに、異方性エッチングによりエッチバックを行い、図４７に示すようにポリシリコン膜４の表面高さがシリコン基板１の表面高さよりも低くなるように調整する。続いて、ＣＶＤ（chemical vapor deposition）法により、図４８に示すようにトレンチ２を埋め込むようにシリコン酸化膜５を堆積する。ＣＶＤ法としては、たとえば高密度プラズマ（High-density plasma）ＣＶＤ（chemical vapor deposition）法（以下、ＨＤＰ ＣＶＤ法と称する）を用いることができる。
そして、シリコン酸化膜５を堆積した後、シリコン窒化膜１０をストッパとしてＣＭＰ法によりシリコン酸化膜５の全面を研磨して、図４９に示すようにシリコン酸化膜５の平坦化を行うとともに、シリコン窒化膜１０上に形成されたシリコン酸化膜５を除去することによりキャップ酸化膜１１を形成する。
つぎに、トレンチ型素子分離６０の高さを調節するために、たとえばフッ酸を用いてトレンチ２内のキャップ酸化膜１１（シリコン酸化膜５）の表面の一部を除去することにより図５０に示すようにキャップ酸化膜１１（シリコン酸化膜５）の表面高さを調整する。続いて、たとえば熱リン酸を用いてシリコン窒化膜１０を除去する。さらに、たとえばフッ酸を用いてシリコン酸化膜９を除去することにより図５１に示すようにトレンチ型素子分離６０を完成させる。
つぎに、写真製版技術を用いて、図５２に示すようにｐウェル領域１６となる領域を開口したレジスト２２を形成する。そして、該レジストをマスクとしてボロン（Ｂ）イオンを、エネルギーを変化させて多段で注入する。このときの注入条件の一例としては、たとえば３００ＫｅＶで１×１０13／ｃｍ2、１００ＫｅＶで６×１０12／ｃｍ2、１０ＫｅＶで１×１０13／ｃｍ2、の条件とする。この注入により、その下端がトレンチ２の下面よりも深いｐウェル領域１６が形成される。また、このとき、同時にｐウェル領域１６のポリシリコン膜４にもボロン（Ｂ）イオンが注入されるためポリシリコン膜４′が形成される。
つぎに、写真製版技術を用いて、図５３に示すようにｎウェル領域１７となる領域を開口したレジスト２３を形成する。そして、該レジストをマスクとしてリン（Ｐ）イオンを、エネルギーを変化させて多段で注入する。このときの注入条件の一例としては、たとえば６００ＫｅＶで１×１０13／ｃｍ2、３００ＫｅＶで６×１０12／ｃｍ2、３０ＫｅＶで１×１０13／ｃｍ2、の条件とする。この注入により、その下端がトレンチ２の下面よりも深いｎウェル領域１７が形成される。また、このとき、同時にｎウェル領域１７のポリシリコン膜４にもリン（Ｐ）イオンが注入されるためポリシリコン膜４″が形成される。
そして、ｐウェル領域１６、ｎウェル領域１７の完成後、従来公知のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の形成工程に従って、シリコン基板１上にゲート絶縁膜６を形成し、該ゲート絶縁膜６上にゲート電極材料、たとえばポリシリコンまたはタングステンシリサイドなどを堆積し、パターニングすることによりゲート電極７を形成する。
そして、イオン注入法を用いて注入量と注入エネルギーを調整することにより低濃度の不純物拡散層を、ゲート電極７に対して自己整合的に形成し、さらにゲート電極７の側壁にサイドウォール１５を形成した後、高濃度の不純物拡散層を低濃度不純物拡散層より深い位置にまで形成することによりソースドレイン拡散層８を形成する。ここで本実施の形態においては、ソースドレイン領域の下端が、トレンチ２の側壁部でトレンチ２内に充填されているポリシリコン膜４の表面高さより低くなるように調整する。また、このとき、写真製版技術を用いて、導入する不純物の導電型を打ち分けることによりｐウェル領域１６にはＮＭＯＳトランジタが形成され、ｎウェル領域１７にはＰＭＯＳトランジスタが形成される。これにより、図４０に示すような半導体装置を製造することができる。
以上のような本実施の形態にかかる半導体装置の製造方法においては、ｐウェル領域１６のトレンチ２内のポリシリコンをｐ型にドーピングされたｐ型ポリシリコン膜４′として形成し、ｎウェル領域１７のトレンチ２内のポリシリコンをｎ型にドーピングされたｎ型ポリシリコン膜４″として形成する。これにより、本実施の形態にかかる半導体装置の製造方法においては上述した実施の形態２において説明した効果に加え、半導体基板１内のトレンチ２の底部および側壁部が反転しにくくなり、素子分離能力の向上を図ることができる。したがって、本実施の形態にかかる半導体装置の製造方法によれば、より素子分離能力に優れた高品質の半導体装置を作製することができる。さらに、本実施の形態にかかる半導体装置の製造方法においては、トレンチ内のポリシリコン膜への異なる複数の不純物の導入を、ウェル形成工程と兼ねているため、製造工程数を増加させることもない。
実施の形態６．
図５４は、本発明の実施の形態６にかかる半導体装置の概略構成を示す断面図である。この半導体装置においては、半導体基板にはｐ型の不純物が導入されたｐウェル領域１６およびｎ型の不純物が導入されたｎウェル領域１７が形成されている。ｐウェル領域１６内およびｎウェル領域１７内に設けられたトレンチ２内には、シリコン酸化膜３を介して導電性膜であるポリシリコン膜４が配置された薄型のトレンチ型素子分離７０、７０′、７０″を有している。ここで、トレンチ型素子分離７０′、７０″は、ポリシリコン膜４がトレンチ２内の底面上の全トレンチ幅にわたって全面に配置されている。また、トレンチ型素子分離７０は、トレンチ２内に配置されているポリシリコン膜４（４′、４″）が、トレンチ２内の底面上において側壁側のみに配置され、トレンチ２内の底面上における略中央部付近には配置されていない。
また、トレンチ型素子分離７０、７０′、７０″においてポリシリコン膜４上には、ＣＶＤ法によって形成されたシリコン酸化膜からなるキャップ酸化膜１１が形成されている。したがって、このトレンチ型素子分離７０、７０′、７０″では、キャップ酸化膜１１においてバーズビークが存在しない。
また、素子の活性領域には、シリコン基板１上にゲート絶縁膜６を介してゲート電極７が形成され、ゲート電極７の下のチャネル領域を介してゲート電極に対して自己整合的に形成された低濃度の不純物拡散層と、それより深い位置までゲート電極とサイドウォールに対して自己整合的に形成された高濃度の不純物拡散層からなるソースドレイン拡散層８が形成されている。以上の構成により、ｐウェル領域１６にＮＭＯＳトランジスタが形成され、ｎウェル領域１７にＰＭＯＳトランジスタが形成されている。
なお、図５４および以下において示す図面においては、上述した実施の形態１において説明した図１にかかる半導体装置と同じ部材については理解の容易のため同じ符号を付すことで詳細な説明は省略する。
ここで、トレンチ型素子分離７０、７０′、７０″においては、トレンチ２内に充填されているポリシリコン膜４の表面高さは、シリコン基板１の表面より低くなっており、かつトレンチの側壁部で高濃度のソースドレイン拡散層８の下端よりも高くなっている。また、トレンチ型素子分離７０、７０′、７０″におけるポリシリコン膜４の高さは、トレンチ型素子分離の幅すなわちトレンチ２のトレンチ幅によらず全てのトレンチ型素子分離７０、７０′、７０″においてほぼ一定とされている。ただし、後述する成膜やＣＭＰ、エッチングなどにおける製法上のばらつきにより、通常残ったポリシリコン膜４の高さの±１０％程度はばらつく場合がある。また、ｐウェル領域１６のトレンチ２内に形成されたポリシリコン膜４は、詳細にはｐ型の導電性膜であるｐ型ポリシリコン膜４′であり、ｎウェル領域１７のトレンチ２内に形成されたポリシリコン膜４は、詳細にはｎ型の導電性膜であるｎ型ポリシリコン膜４″である。
以上のような本実施の形態にかかる半導体装置においては、ｐウェル領域１６のトレンチ２内のポリシリコンはｐ型にドーピングされたｐ型ポリシリコン膜４′であり、ｎウェル領域１７のトレンチ２内のポリシリコンはｎ型にドーピングされたｎ型ポリシリコン膜４″である。そして、トレンチ型素子分離７０においては、導電型の異なるポリシリコン膜４′とポリシリコン膜４″とがトレンチ２内において完全に分離されている。これにより、本実施の形態にかかる半導体装置においては上述した実施の形態３、５において説明した効果に加え、各々の導電膜同士、すなわちポリシリコン膜４′とポリシリコン膜４″との干渉が防止されており、トランジスタ素子の安定性の向上が図られている。したがって、本実施の形態にかかる半導体装置によれば、動作の安定性に優れた高品質の半導体装置が実現されている。
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図面を用いて説明する。
まず、図５５に示すようにシリコン基板１の上面を熱酸化して、シリコン酸化膜９をたとえば５ｎｍ〜３０ｎｍ程度の膜厚で形成する。つぎに、図５５に示すように該シリコン酸化膜９上にシリコン窒化膜１０をたとえば５０ｎｍ〜２００ｎｍ程度の膜厚で形成する。そして、写真製版技術およびドライエッチング技術を用いて、図５６に示すようにトレンチを形成する部分を開口したフォトレジスト２１をパターニングする。その後、該フォトレジスト２１をマスクに用いてシリコン窒化膜１０、シリコン酸化膜９およびシリコン基板１の異方性エッチングを行ってトレンチ２を形成し、フォトレジスト２１を除去する。図５７にフォトレジスト２１の除去後の状態を示す。ここで、トレンチ２の深さは、たとえば基板表面から１５０ｎｍ〜５００ｎｍ程度の深さとする。
トレンチ２の形成後、該トレンチ２の内壁表面の熱酸化を行うことにより該トレンチ２の内壁、すなわち内側面および底面のダメージ部分を除去するとともに、図５８に示すようにトレンチ２の内壁に保護膜として内壁酸化膜であるシリコン酸化膜３を形成する。このようなシリコン酸化膜３は、たとえば５ｎｍ〜３０ｎｍ程度の厚みで形成する。
続いて、図５９に示すようにトレンチ２の内壁上およびシリコン窒化膜１０上に、たとえばＣＶＤ法により、不純物がドーピングされていないポリシリコン膜４を、トレンチ２の最小トレンチ幅の１／２以上の膜厚で堆積する。ここで、ポリシリコン膜４の膜厚がトレンチ２の最小トレンチ幅の１／２以上である場合には、図５９に示すようにトレンチのトレンチ幅が小さい素子分離７０′、７０″の領域にはポリシリコン膜４が完全に充填される。一方、トレンチのトレンチ幅がポリシリコンの膜厚の２倍より大きい素子分離７０の領域には、図５９に示すようにトレンチの底部と側壁部にポリシリコン膜４が堆積される。ここで、本実施の形態においては、トレンチ２の深さとシリコン窒化膜１０の膜厚とシリコン酸化膜９の膜厚との合計よりも薄い膜厚でポリシリコン膜４を堆積する。この場合には、トレンチ２の略中央部にはポリシリコン膜４が充填されず、空隙が形成された状態となる。
たとえばトレンチ２の最小トレンチ幅が２００ｎｍである場合には、リンがドーピングされたポリシリコン膜４を１２０ｎｍ〜２００ｎｍ程度の膜厚で堆積する。また、たとえば堆積したポリシリコン膜４の膜厚が１５０ｎｍである場合、トレンチ幅が３００ｎｍ以下のトレンチ２における溝領域にはポリシリコン膜４が完全に充填される。一方、たとえばポリシリコン膜４の膜厚が１５０ｎｍである場合、トレンチ幅が３００ｎｍ以上のトレンチ２においては、トレンチ部の底部と側壁にポリシリコン膜４が堆積される。そして、この場合にはトレンチ２の略中央部にはポリシリコン膜４が充填されず、空隙が形成された状態となる。
ポリシリコン膜４を堆積した後、ＣＭＰ法を用いてポリシリコン膜４の表面を研磨して図６０に示すようにシリコン窒化膜１０上のポリシリコン膜４を除去する。
つぎに、異方性エッチングによりエッチバックを行い、図６１に示すようにポリシリコン膜４の表面高さがシリコン基板１の表面高さよりも低くなるように調整する。このとき、トレンチ幅の広いトレンチ部では底部中央のポリシリコン膜４も除去されるため、トレンチの側壁部にのみポリシリコン膜４が残存することになる。つまり、本実施の形態においては、トレンチ２の深さとシリコン窒化膜１０の膜厚とシリコン酸化膜９の膜厚との合計よりも薄い膜厚でポリシリコン膜４を堆積している。これにより、本実施の形態においては、図６１に示すようにトレンチのトレンチ幅がポリシリコンの膜厚の２倍より大きい素子分離７０の領域では、トレンチ２の略中央部にポリシリコン膜４が充填されずにトレンチ底面のシリコン酸化膜３が露出した状態となる。
続いて、ＣＶＤ（chemical vapor deposition）法により、図６２に示すようにトレンチ２を埋め込むようにシリコン酸化膜５を堆積する。ＣＶＤ法としては、たとえば高密度プラズマ（High-density plasma）ＣＶＤ（chemical vapor deposition）法（以下、ＨＤＰ ＣＶＤ法と称する）を用いることができる。
そして、シリコン酸化膜５を堆積した後、シリコン窒化膜１０をストッパとしてＣＭＰ法によりシリコン酸化膜５の全面を研磨して、図６３に示すようにシリコン酸化膜５の平坦化を行うとともに、シリコン窒化膜１０上に形成されたシリコン酸化膜５を除去することによりキャップ酸化膜１１を形成する。このとき、トレンチ２のトレンチ幅がポリシリコン膜４の２倍よりも広い素子分離７０の領域においては、トレンチ２の内側壁に存在するポリシリコン膜４によって形成されるトレンチ２′にもキャップ酸化膜１１が充填される。つまりシリコン酸化膜５とシリコン酸化膜３がトレンチ２底面の略中央部で接することとなる。
つぎに、トレンチ型素子分離の高さを調節するために、たとえばフッ酸を用いてトレンチ２内のキャップ酸化膜１１（シリコン酸化膜５）の表面の一部を除去することにより図６４に示すようにキャップ酸化膜１１（シリコン酸化膜５）の表面高さを調整する。続いて、たとえば熱リン酸を用いてシリコン窒化膜１０を除去する。さらに、たとえばフッ酸を用いてシリコン酸化膜９を除去することにより図６５に示すようにトレンチ型素子分離７０、７０′、７０″を完成させる。
つぎに、写真製版技術を用いて、図６６に示すようにｐウェル領域１６となる領域を開口したレジスト２２を形成する。そして、該レジストをマスクとしてボロン（Ｂ）イオンを、エネルギーを変化させて多段で注入する。このときの注入条件の一例としては、たとえば３００ＫｅＶで１×１０13／ｃｍ2、１００ＫｅＶで６×１０12／ｃｍ2、１０ＫｅＶで１×１０13／ｃｍ2、の条件とする。この注入により、その下端がトレンチ２の下面よりも深いｐウェル領域１６が形成される。また、このとき、同時にｐウェル領域１６のポリシリコン膜４にもボロン（Ｂ）イオンが注入されるためポリシリコン膜４′が形成される。
つぎに、写真製版技術を用いて、図６７に示すようにｎウェル領域１７となる領域を開口したレジスト２３を形成する。そして、該レジストをマスクとしてリン（Ｐ）イオンを、エネルギーを変化させて多段で注入する。このときの注入条件の一例としては、たとえば６００ＫｅＶで１×１０13／ｃｍ2、３００ＫｅＶで６×１０12／ｃｍ2、３０ＫｅＶで１×１０13／ｃｍ2、の条件とする。この注入により、その下端がトレンチ２の下面よりも深いｎウェル領域１７が形成される。また、このとき、同時にｎウェル領域１７のポリシリコン膜４にもリン（Ｐ）イオンが注入されるためポリシリコン膜４″が形成される。
そして、ｐウェル領域１６、ｎウェル領域１７の完成後、従来公知のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の形成工程に従って、シリコン基板１上にゲート絶縁膜６を形成し、該ゲート絶縁膜６上にゲート電極材料、たとえばポリシリコンまたはタングステンシリサイドなどを堆積し、パターニングすることによりゲート電極７を形成する。
そして、イオン注入法を用いて注入量と注入エネルギーを調整することにより低濃度の不純物拡散層を、ゲート電極７に対して自己整合的に形成し、さらにゲート電極７の側壁にサイドウォール１５を形成した後、高濃度の不純物拡散層を低濃度不純物拡散層より深い位置にまで形成することによりソースドレイン拡散層８を形成する。ここで本実施の形態においては、ソースドレイン領域の下端が、トレンチ２の側壁部でトレンチ２内に充填されているポリシリコン膜４の表面高さより低くなるように調整する。また、このとき、写真製版技術を用いて、導入する不純物の導電型を打ち分けることによりｐウェル領域１６にはＮＭＯＳトランジタが形成され、ｎウェル領域１７にはＰＭＯＳトランジスタが形成される。これにより、図５４に示すような半導体装置を製造することができる。
以上のような本実施の形態にかかる半導体装置の製造方法においては、ｐウェル領域１６のトレンチ２内のポリシリコンをｐ型にドーピングされたｐ型ポリシリコン膜４′として形成し、ｎウェル領域１７のトレンチ２内のポリシリコンをｎ型にドーピングされたｎ型ポリシリコン膜４″として形成する。そして、トレンチ型素子分離７０においては、導電型の異なるポリシリコン膜４′とポリシリコン膜４″とをトレンチ２内において完全に分離して形成する。これにより、本実施の形態にかかる半導体装置においては上述した実施の形態１、５において説明した効果に加え、各々の導電膜同士、すなわちポリシリコン膜４′とポリシリコン膜４″との干渉を防止して、トランジスタ素子の安定性の向上を図ることができる。したがって、本実施の形態にかかる半導体装置の製造方法によれば、動作の安定性に優れた高品質の半導体装置を作製することができる。
実施の形態７．
図６８は、本発明の実施の形態７にかかる半導体装置の概略構成を示す断面図である。この半導体装置においては、半導体基板にはｐ型の不純物が導入されたｐウェル領域１６およびｎ型の不純物が導入されたｎウェル領域１７が形成されている。ｐウェル領域１６内およびｎウェル領域１７内に設けられたトレンチ２内には、シリコン酸化膜３を介して導電性膜であるポリシリコン膜４が配置された薄型のトレンチ型素子分離７０、７０′、７０″を有している。ここで、トレンチ型素子分離７０′、７０″は、ポリシリコン膜４がトレンチ２内の底面上の全トレンチ幅にわたって全面に配置されている。また、トレンチ型素子分離７０は、トレンチ２内に配置されているポリシリコン膜４（４′、４″）が、トレンチ２内の底面上において側壁側のみに配置され、トレンチ２内の底面上における略中央部付近には配置されていない。
また、トレンチ型素子分離７０、７０′、７０″においてポリシリコン膜４上には、ＣＶＤ法によって形成されたシリコン酸化膜からなるキャップ酸化膜１１が形成されている。したがって、このトレンチ型素子分離７０、７０′、７０″では、キャップ酸化膜１１においてバーズビークが存在しない。
また、素子の活性領域には、シリコン基板１上にゲート絶縁膜６を介してゲート電極７が形成され、ゲート電極７の下のチャネル領域を介してゲート電極に対して自己整合的に形成された低濃度の不純物拡散層と、それより深い位置までゲート電極とサイドウォールに対して自己整合的に形成された高濃度の不純物拡散層からなるソースドレイン拡散層８が形成されている。以上の構成により、ｐウェル領域１６にＮＭＯＳトランジスタが形成され、ｎウェル領域１７にＰＭＯＳトランジスタが形成されている。
そして、トレンチ型素子分離７０、７０′、７０″上、ゲート電極７上およびソースドレイン拡散層８上には層間絶縁膜１２が形成され、該層間絶縁膜１２中に形成されたコンタクト１３を介して、これらが配線層１４と接続されている。
なお、図６８および以下において示す図面においては、上述した実施の形態６において説明した図５４にかかる半導体装置と同じ部材については理解の容易のため同じ符号を付すことで詳細な説明は省略する。
ここで、トレンチ型素子分離７０、７０′、７０″においては、トレンチ２内に充填されているポリシリコン膜４の表面高さは、シリコン基板１の表面より低くなっており、且つトレンチの側壁部で高濃度のソースドレイン拡散層８の下端よりも高くなっている。また、トレンチ型素子分離７０、７０′、７０″におけるポリシリコン膜４の高さは、トレンチ型素子分離の幅すなわちトレンチ２のトレンチ幅によらず全てのトレンチ型素子分離７０、７０′、７０″においてほぼ一定とされている。ただし後述する成膜やＣＭＰ、エッチングなどにおける製法上のばらつきにより、通常残ったポリシリコン膜４の高さの±１０％程度はばらつく場合がある。また、ｐウェル領域１６のトレンチ２内に形成されたポリシリコン膜４は、詳細にはｐ型の導電性膜であるｐ型ポリシリコン膜４′であり、ｎウェル領域１７のトレンチ２内に形成されたポリシリコン膜４は、詳細にはｎ型の導電性膜であるｎ型ポリシリコン膜４″である。
以上のような本実施の形態にかかる半導体装置においては、ｐウェル領域１６のトレンチ２内のポリシリコンはｐ型にドーピングされたｐ型ポリシリコン膜４′であり、ｎウェル領域１７のトレンチ２内のポリシリコンはｎ型にドーピングされたｎ型ポリシリコン膜４″である。そして、トレンチ型素子分離７０においては、導電型の異なるポリシリコン膜４′とポリシリコン膜４″とがトレンチ２内において完全に分離されている。さらに、これらのポリシリコン膜４（４′、４″）がそれぞれコンタクト１３を介して配線層１４に接続されており、異なった電位で固定することが可能とされている。
これにより、本実施の形態にかかる半導体装置においては上述した実施の形態３、５、６において説明した効果に加え、ｐウェル領域１６内のトレンチ型素子分離、ｎウェル領域１７内のトレンチ型素子分離においてそれぞれに最適な電圧を印加することが可能であり、トレンチ型素子分離による分離特性の向上がより図られている。したがって、本実施の形態にかかる半導体装置によれば、より分離特性に優れた高品質の半導体装置が実現されている。
なお、印加電位としては、たとえばＮＭＯＳトランジスタの場合は０〜−１Ｖ程度、ＰＭＯＳトランジスタの場合は０〜１Ｖ程度が好ましく、実施の形態３に記載したように、絶対値が電源電圧と同等であるか、またはそれ以下とすることが好ましい。
つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図面を用いて説明する。
まず、図６９に示すようにシリコン基板１の上面を熱酸化して、シリコン酸化膜９をたとえば５ｎｍ〜３０ｎｍ程度の膜厚で形成する。つぎに、図６９に示すように該シリコン酸化膜９上にシリコン窒化膜１０をたとえば５０ｎｍ〜２００ｎｍ程度の膜厚で形成する。そして、写真製版技術およびドライエッチング技術を用いて、図７０に示すようにトレンチを形成する部分を開口したフォトレジスト２１をパターニングする。その後、該フォトレジスト２１をマスクに用いてシリコン窒化膜１０、シリコン酸化膜９およびシリコン基板１の異方性エッチングを行ってトレンチ２を形成し、フォトレジスト２１を除去する。図７１にフォトレジスト２１の除去後の状態を示す。ここで、トレンチ２の深さは、たとえば基板表面から１５０ｎｍ〜５００ｎｍ程度の深さとする。
トレンチ２の形成後、該トレンチ２の内壁表面の熱酸化を行うことにより該トレンチ２の内壁、すなわち内側面および底面のダメージ部分を除去するとともに、図７２に示すようにトレンチ２の内壁に保護膜として内壁酸化膜であるシリコン酸化膜３を形成する。このようなシリコン酸化膜３は、たとえば５ｎｍ〜３０ｎｍ程度の厚みで形成する。
続いて、図７３に示すようにトレンチ２の内壁上およびシリコン窒化膜１０上に、たとえばＣＶＤ法により、不純物がドーピングされていないポリシリコン膜４を、トレンチ２の最小トレンチ幅の１／２以上の膜厚で堆積する。ここで、ポリシリコン膜４の膜厚がトレンチ２の最小トレンチ幅の１／２以上である場合には、図７３に示すようにトレンチのトレンチ幅が小さい素子分離７０′、７０″の領域にはポリシリコン膜４が完全に充填される。一方、トレンチのトレンチ幅がポリシリコンの膜厚の２倍より大きい素子分離７０の領域には、図７３に示すようにトレンチの底部と側壁部にポリシリコン膜４が堆積される。ここで、本実施の形態においては、トレンチ２の深さとシリコン窒化膜１０の膜厚とシリコン酸化膜９の膜厚との合計よりも薄い膜厚でポリシリコン膜４を堆積する。この場合には、トレンチ２の略中央部にはポリシリコン膜４が充填されず、空隙が形成された状態となる。
たとえばトレンチ２の最小トレンチ幅が２００ｎｍである場合には、リンがドーピングされたポリシリコン膜４を１２０ｎｍ〜２００ｎｍ程度の膜厚で堆積する。また、たとえば堆積したポリシリコン膜４の膜厚が１５０ｎｍである場合、トレンチ幅が３００ｎｍ以下のトレンチ２における溝領域にはポリシリコン膜４が完全に充填される。一方、たとえばポリシリコン膜４の膜厚が１５０ｎｍである場合、トレンチ幅が３００ｎｍ以上のトレンチ２においては、トレンチ部の底部と側壁にポリシリコン膜４が堆積される。そして、この場合にはトレンチ２の略中央部にはポリシリコン膜４が充填されず、空隙が形成された状態となる。
ポリシリコン膜４を堆積した後、ＣＭＰ法を用いてポリシリコン膜４の表面を研磨して図７４に示すようにシリコン窒化膜１０上のポリシリコン膜４を除去する。
つぎに、異方性エッチングによりエッチバックを行い、図７５に示すようにポリシリコン膜４の表面高さがシリコン基板１の表面高さよりも低くなるように調整する。このとき、トレンチ幅の広いトレンチ部では底部中央のポリシリコン膜４も除去されるため、トレンチの側壁部にのみポリシリコン膜４が残存することになる。つまり、本実施の形態においては、トレンチ２の深さとシリコン窒化膜１０の膜厚とシリコン酸化膜９の膜厚との合計よりも薄い膜厚でポリシリコン膜４を堆積している。これにより、本実施の形態においては、図７５に示すようにトレンチのトレンチ幅がポリシリコンの膜厚の２倍より大きい素子分離７０の領域では、トレンチ２の略中央部にポリシリコン膜４が充填されずにトレンチ底面のシリコン酸化膜３が露出した状態となる。
続いて、ＣＶＤ（chemical vapor deposition）法により、図７６に示すようにトレンチ２を埋め込むようにシリコン酸化膜５を堆積する。ＣＶＤ法としては、たとえば高密度プラズマ（High-density plasma）ＣＶＤ（chemical vapor deposition）法（以下、ＨＤＰ ＣＶＤ法と称する）を用いることができる。
そして、シリコン酸化膜５を堆積した後、シリコン窒化膜１０をストッパとしてＣＭＰ法によりシリコン酸化膜５の全面を研磨して、図７７に示すようにシリコン酸化膜５の平坦化を行うとともに、シリコン窒化膜１０上に形成されたシリコン酸化膜５を除去することによりキャップ酸化膜１１を形成する。このとき、トレンチ２のトレンチ幅がポリシリコン膜４の２倍よりも広い素子分離７０の領域においては、トレンチ２の内側壁に存在するポリシリコン膜４によって形成されるトレンチ部２′にもキャップ酸化膜１１が充填される。つまりシリコン酸化膜５とシリコン酸化膜３がトレンチ２底面の略中央部で接することとなる。
つぎに、トレンチ型素子分離の高さを調節するために、たとえばフッ酸を用いてトレンチ２内のキャップ酸化膜１１（シリコン酸化膜５）の表面の一部を除去することにより図７８に示すようにキャップ酸化膜１１（シリコン酸化膜５）の表面高さを調整する。続いて、たとえば熱リン酸を用いてシリコン窒化膜１０を除去する。さらに、たとえばフッ酸を用いてシリコン酸化膜９を除去することにより図７９に示すようにトレンチ型素子分離７０、７０′、７０″を完成させる。
つぎに、写真製版技術を用いて、図８０に示すようにｐウェル領域１６となる領域を開口したレジスト２２を形成する。そして、該レジストをマスクとしてボロン（Ｂ）イオンを、エネルギーを変化させて多段で注入する。このときの注入条件の一例としては、たとえば３００ＫｅＶで１×１０13／ｃｍ2、１００ＫｅＶで６×１０12／ｃｍ2、１０ＫｅＶで１×１０13／ｃｍ2、の条件とする。この注入により、その下端がトレンチ２の下面よりも深いｐウェル領域１６が形成される。また、このとき、同時にｐウェル領域１６のポリシリコン膜４にもボロン（Ｂ）イオンが注入されるためポリシリコン膜４′が形成される。
つぎに、写真製版技術を用いて、図８１に示すようにｎウェル領域１７となる領域を開口したレジスト２３を形成する。そして、該レジストをマスクとしてリン（Ｐ）イオンを、エネルギーを変化させて多段で注入する。このときの注入条件の一例としては、たとえば６００ＫｅＶで１×１０13／ｃｍ2、３００ＫｅＶで６×１０12／ｃｍ2、３０ＫｅＶで１×１０13／ｃｍ2、の条件とする。この注入により、その下端がトレンチ２の下面よりも深いｎウェル領域１７が形成される。また、このとき、同時にｎウェル領域１７のポリシリコン膜４にもリン（Ｐ）イオンが注入されるためポリシリコン膜４″が形成される。
そして、ｐウェル領域１６、ｎウェル領域１７の完成後、従来公知のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の形成工程に従って、シリコン基板１上にゲート絶縁膜６を形成し、該ゲート絶縁膜６上にゲート電極材料、たとえばポリシリコンまたはタングステンシリサイドなどを堆積し、パターニングすることによりゲート電極７を形成する。
そして、イオン注入法を用いて注入量と注入エネルギーを調整することにより低濃度の不純物拡散層を、ゲート電極７に対して自己整合的に形成し、さらにゲート電極７の側壁にサイドウォール１５を形成した後、高濃度の不純物拡散層を低濃度不純物拡散層より深い位置にまで形成することによりソースドレイン拡散層８を形成する。ここで本実施の形態においては、ソースドレイン領域の下端が、トレンチの側壁部でトレンチ内に充填されているポリシリコン膜４の表面高さより低くなるように調整する。そして、図８２に示すようにサイドウォール１５を形成する。また、このとき、写真製版技術を用いて、導入する不純物の導電型を打ち分けることによりｐウェル領域１６にはＮＭＯＳトランジタが形成され、ｎウェル領域１７にはＰＭＯＳトランジスタが形成される。
つづいて、シリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層膜からなる層間絶縁膜１２をシリコン基板１上に形成し、図８３に示すようにゲート電極７、ソースドレイン拡散層８、トレンチ型素子分離７０、７０′、７０″内に充填されたポリシリコン膜４に達するコンタクトホール１３’を形成する。そして、コンタクトホール１３’内にプラグ材としてたとえばタングステンを充填し、ダマシン法により配線層１４を形成することにより図６８に示すような半導体装置を製造することができる。
以上のような本実施の形態にかかる半導体装置の製造方法においては、ｐウェル領域１６のトレンチ２内のポリシリコンはｐ型にドーピングされたｐ型ポリシリコン膜４′として形成し、ｎウェル領域１７のトレンチ２内のポリシリコンをｎ型にドーピングされたｎ型ポリシリコン膜４″として形成する。そして、トレンチ型素子分離７０においては、導電型の異なるポリシリコン膜４′とポリシリコン膜４″とをトレンチ２内の完全に分離して形成する。さらに、これらのポリシリコン膜４（４′、４″）をそれぞれコンタクト１３を介して配線１４層に接続し、異なった電位で固定することを可能としている。
これにより、本実施の形態にかかる半導体装置の製造方法においては上述した実施の形態３、５、６において説明した効果に加え、ｐウェル領域１６内のトレンチ型素子分離、ｎウェル領域１７内のトレンチ型素子分離においてそれぞれに最適な電圧を印加することが可能であり、トレンチ型素子分離による分離特性の向上がより図られている。したがって、本実施の形態にかかる半導体装置の製造方法によれば、より分離特性に優れた高品質の半導体装置を作製することができる。
なお、導電層の電位固定領域については、ｐウェル領域１６領域内の導電層とｎウェル領域１７領域内の導電層のどちらかの一部のみの電位固定を行っても良い。また、導電層の電位固定領域については、同一チップ内において、電位固定を行う領域とフローティングにする領域とを混在させても良い。たとえば、周辺回路の微細分離領域では電位固定を行い、コンタクトを形成するスペースのないメモリセル領域ではフローティングにすることができる。
図８４は、トレンチ２内の導電膜と配線との接続形態の変形例を示した断面図である。図８４においては、導電層であるポリシリコン膜４と配線層１４とを接続するコンタクト１３は、トレンチ２内の導電膜であるポリシリコン膜４の上部の少なくとも一部と、該ポリシリコン膜４の側壁の一部と、に形成されている。これにより、コンタクト１３を構成するプラグ材（導電膜）とトレンチ２内の導電膜であるポリシリコン膜４との接触面積が大きくなり、安定した電気接続が可能とされている。また、ポリシリコン膜４の上面においてのみコンタクト１３のプラグ材（導電膜）とトレンチ２内のポリシリコン膜４とを接続する場合と比較して、コンタクト１３とトレンチ２内のポリシリコン膜４とのオーバーラップする領域を少なくすることが可能となり、半導体チップの面積を縮小し、半導体チップの小型化を図ることが可能である。
また、図８５は、コンタクト１３の配置例を示す平面図である。図８５においては図８４の場合と同様にトレンチ２内の導電層であるポリシリコン膜４（４′、４″）と配線層１４とを接続するコンタクト１３はポリシリコン膜４（４′、４″）の上部の少なくとも一部と該ポリシリコン膜４（４′、４″）の側壁の一部とに形成されている。そして、この例においては、コンタクト１３は、トレンチ２の辺方向において同一線上に位置しない。すなわち、トレンチ２の長辺方向（図８５におけるＸ方向）において同一線上に位置しないことは当然ながら、トレンチ２の短辺方向（図８５におけるＹ方向）において同一線上に位置しない。このような構成とすることにより、コンタクト１３の形成によるエリアペナルティの発生を小さくすることが可能である。なお、図８５においては、配線層１４、層間絶縁膜１２、およびキャップ酸化膜１１の一部を透過して見た図である。
以上のように、本発明にかかる半導体装置の製造方法は、トレンチ型素子分離を有する半導体装置の製造に有用であり、特に、隣接する素子の電位が埋め込み酸化膜を介して他のノードへ影響を与えることを防止するために導電性膜を素子分離溝内に埋め込んだ半導体装置の製造に適している。
図１は、実施の形態１にかかる半導体装置の概略構成を示す断面図である。 図２は、実施の形態１にかかる半導体装置の製造工程を説明する断面図である。 図３は、実施の形態１にかかる半導体装置の製造工程を説明する断面図である。 図４は、実施の形態１にかかる半導体装置の製造工程を説明する断面図である。 図５は、実施の形態１にかかる半導体装置の製造工程を説明する断面図である。 図６は、実施の形態１にかかる半導体装置の製造工程を説明する断面図である。 図７は、実施の形態１にかかる半導体装置の製造工程を説明する断面図である。 図８は、実施の形態１にかかる半導体装置の製造工程を説明する断面図である。 図９は、実施の形態１にかかる半導体装置の製造工程を説明する断面図である。 図１０は、実施の形態１にかかる半導体装置の製造工程を説明する断面図である。 図１１は、実施の形態１にかかる半導体装置の製造工程を説明する断面図である。 図１２は、実施の形態１にかかる半導体装置の製造工程を説明する断面図である。 図１３は、実施の形態２にかかる半導体装置の概略構成を示す断面図である。 図１４は、実施の形態２にかかる半導体装置の製造工程を説明する断面図である。 図１５は、実施の形態２にかかる半導体装置の製造工程を説明する断面図である。 図１６は、実施の形態２にかかる半導体装置の製造工程を説明する断面図である。 図１７は、実施の形態２にかかる半導体装置の製造工程を説明する断面図である。 図１８は、実施の形態２にかかる半導体装置の製造工程を説明する断面図である。 図１９は、実施の形態２にかかる半導体装置の製造工程を説明する断面図である。 図２０は、実施の形態２にかかる半導体装置の製造工程を説明する断面図である。 図２１は、実施の形態２にかかる半導体装置の製造工程を説明する断面図である。 図２２は、実施の形態２にかかる半導体装置の製造工程を説明する断面図である。 図２３は、実施の形態２にかかる半導体装置の製造工程を説明する断面図である。 図２４は、実施の形態２にかかる半導体装置の製造工程を説明する断面図である。 図２５は、実施の形態３にかかる半導体装置の概略構成を示す断面図である。 図２６は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図２７は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図２８は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図２９は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図３０は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図３１は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図３２は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図３３は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図３４は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図３５は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図３６は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図３７は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図３８は、実施の形態３にかかる半導体装置の製造工程を説明する断面図である。 図３９は、実施の形態４にかかる半導体装置の概略構成を示す断面図である。 図４０は、実施の形態５にかかる半導体装置の概略構成を示す断面図である。 図４１は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図４２は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図４３は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図４４は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図４５は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図４６は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図４７は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図４８は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図４９は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図５０は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図５１は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図５２は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図５３は、実施の形態５にかかる半導体装置の製造工程を説明する断面図である。 図５４は、実施の形態６にかかる半導体装置の概略構成を示す断面図である。 図５５は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図５６は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図５７は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図５８は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図５９は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図６０は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図６１は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図６２は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図６３は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図６４は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図６５は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図６６は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図６７は、実施の形態６にかかる半導体装置の製造工程を説明する断面図である。 図６８は、実施の形態７にかかる半導体装置の概略構成を示す断面図である。 図６９は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図７０は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図７１は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図７２は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図７３は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図７４は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図７５は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図７６は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図７７は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図７８は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図７９は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図８０は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図８１は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図８２は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図８３は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図８４は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図８５は、実施の形態７にかかる半導体装置の製造工程を説明する断面図である。 図８６は、従来の半導体装置の概略構成を示す断面図である。 図８７は、従来の半導体装置の製造工程を説明する断面図である。 図８８は、従来の半導体装置の製造工程を説明する断面図である。 図８９は、従来の半導体装置の製造工程を説明する断面図である。 図９０は、従来の半導体装置の製造工程を説明する断面図である。 図９１は、従来の半導体装置の製造工程を説明する断面図である。
符号の説明
１ シリコン基板
２ トレンチ
３ シリコン酸化膜
４ ポリシリコン膜
５ シリコン酸化膜
６ ゲート絶縁膜６
７ ゲート電極
８ ソースドレイン拡散層
９ シリコン酸化膜
１０ シリコン窒化膜
１１ キャップ酸化膜
１２ 層間絶縁膜
１３ コンタクト
１４ 配線層
１５ サイドウォール
３０ トレンチ型素子分離
３０′ トレンチ型素子分離
４０ トレンチ型素子分離
１０１ 半導体基板
１０２ トレンチ
１０３ シリコン酸化膜
１０４ ポリシリコン膜
１０６ ゲート絶縁膜
１０７ ゲート電極
１０８ ソースドレイン拡散層
１０９ シリコン酸化膜
１１０ シリコン窒化膜
１１１ キャップ酸化膜
１１５ サイドウォール

Claims (6)

  1. 半導体基板上にトレンチ型の素子分離を形成する半導体装置の製造方法であって、
    前記基板上に第１層を形成する第１層形成工程と、
    前記第１層と基板とをエッチングしてトレンチを形成するトレンチ形成工程と、
    前記トレンチの内壁を熱酸化する熱酸化工程と、
    前記トレンチ内を含む前記半導体基板上に第１の導電性膜を堆積する導電性膜堆積工程と、
    前記第１層上の第１の導電性膜をＣＭＰ法により除去して前記トレンチ内にのみ前記第１の導電性膜を残留させる導電性膜除去工程と、
    前記トレンチ内の前記第１の導電性膜を異方性エッチングして該導電性膜の高さを前記基板の表面高さよりも低く調整するとともに前記異方性エッチングの異方性を弱めることにより前記第１の導電性膜の上面を凹状にする調整工程と、
    前記第１の導電性膜上にＣＶＤ法により絶縁膜を堆積して前記トレンチ内における前記第１の導電性膜の上部を埋め込む絶縁膜堆積工程と、
    前記絶縁膜をＣＭＰ法により平坦化する平坦化工程と、
    前記第１層を除去する除去工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記除去工程の後に、
    前記半導体基板上を酸化して半導体酸化物絶縁膜を形成する工程と、
    前記半導体酸化物絶縁膜上に第２の導電性膜を形成する工程と、
    前記第２の導電性膜と前記半導体酸化物絶縁膜をパターンニングする工程と、
    前記半導体基板表面から第１の深さの領域に、前記第２の導電性膜に対して自己整合的に、第１の濃度の不純物拡散層を形成する工程と、
    前記第２の導電性膜の側壁にサイドウォールを形成する工程と、
    前記半導体基板表面から第１の深さより深い第２の深さまでの領域に、前記第２の導電性膜と前記サイドウォールに対して自己整合的に、前記第１の濃度より高い第２の濃度の不純物拡散層を、その下端を前記トレンチ側壁部において前記第１の導電性膜の上端の高さより低くして形成する工程と、
    を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記除去工程の後に、
    前記半導体基板上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記第１の導電性膜に到達するコンタクトホールを形成する工程と、
    前記コンタクトホールに第３の導電性膜を埋め込む工程と、
    前記第３の導電性膜と接続するように前記層間絶縁膜上に配線層を形成する工程と、
    を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記平坦化工程と前記除去工程との間に、前記絶縁膜をエッチングして該絶縁膜の高さを調整する工程を含むこと
    を特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記半導体基板がシリコン基板であり、前記第１層がシリコン窒化膜であること
    を特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第１の導電性膜として、金属膜、金属窒化膜、またはドーパントが添加された非単結晶シリコン膜からなる群より選ばれた膜を用いること
    を特徴とする請求項１に記載の半導体装置の製造方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194259A (ja) * 2006-01-17 2007-08-02 Toshiba Corp 半導体装置及びその製造方法
US7723204B2 (en) * 2006-03-27 2010-05-25 Freescale Semiconductor, Inc. Semiconductor device with a multi-plate isolation structure
JP2008004881A (ja) * 2006-06-26 2008-01-10 Oki Electric Ind Co Ltd 素子分離構造部の製造方法
KR100790296B1 (ko) * 2006-12-04 2008-01-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
DE102007004884A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht
JP5350681B2 (ja) * 2008-06-03 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
JP5691074B2 (ja) 2008-08-20 2015-04-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4685147B2 (ja) * 2008-10-14 2011-05-18 エルピーダメモリ株式会社 半導体装置の製造方法
JP2011096829A (ja) * 2009-10-29 2011-05-12 Elpida Memory Inc 半導体装置の製造方法
US20110115047A1 (en) * 2009-11-13 2011-05-19 Francois Hebert Semiconductor process using mask openings of varying widths to form two or more device structures
JP2012222285A (ja) 2011-04-13 2012-11-12 Elpida Memory Inc 半導体装置およびその製造方法
US8673737B2 (en) * 2011-10-17 2014-03-18 International Business Machines Corporation Array and moat isolation structures and method of manufacture
CN105845729B (zh) * 2015-01-15 2019-04-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
JP6773884B2 (ja) * 2017-02-28 2020-10-21 富士フイルム株式会社 半導体デバイス、積層体ならびに半導体デバイスの製造方法および積層体の製造方法
CN112542387B (zh) * 2020-12-04 2024-11-26 北京燕东微电子科技有限公司 半导体器件及其沟槽栅结构的制造方法
WO2023028825A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 一种半导体器件及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61207029A (ja) * 1985-03-11 1986-09-13 Nec Corp 半導体集積回路装置
JPH11176922A (ja) * 1997-12-05 1999-07-02 Matsushita Electron Corp 半導体集積回路装置
JPH11260756A (ja) * 1998-01-14 1999-09-24 Lg Semicon Co Ltd 半導体素子のプラグ形成方法
JP2000031268A (ja) * 1998-06-29 2000-01-28 Samsung Electron Co Ltd 狭いチャンネル効果を最小化するトランジスタ―及び浅いトレンチ隔離に埋設される電界透過遮断膜を有するトランジスタ―形成方法
JP2001148418A (ja) * 1999-11-19 2001-05-29 Mitsubishi Electric Corp 半導体装置
US20030209776A1 (en) * 2002-05-07 2003-11-13 Agere Systems Inc. Semiconductor device having an interconnect that electrically connects a conductive material and a doped layer, and a method of manufacture therefor
JP2004128123A (ja) * 2002-10-01 2004-04-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004207286A (ja) * 2002-12-24 2004-07-22 Sony Corp ドライエッチング方法および半導体装置の製造方法
US6794698B1 (en) * 1998-03-19 2004-09-21 Lsi Logic Corporation Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2104722B (en) * 1981-06-25 1985-04-24 Suwa Seikosha Kk Mos semiconductor device and method of manufacturing the same
US4661202A (en) 1984-02-14 1987-04-28 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JPH0279445A (ja) * 1988-09-14 1990-03-20 Oki Electric Ind Co Ltd 素子分離領域の形成方法
JPH06232248A (ja) 1993-02-01 1994-08-19 Fujitsu Ltd 半導体装置の製造方法
US6316299B1 (en) * 1999-03-04 2001-11-13 United Microelectronics Corp. Formation of laterally diffused metal-oxide semiconductor device
JP2002043534A (ja) * 2000-07-28 2002-02-08 Nec Corp 半導体装置及びその製造方法
US6777307B1 (en) * 2001-12-04 2004-08-17 Cypress Semiconductor Corp. Method of forming semiconductor structures with reduced step heights
US6794468B1 (en) * 2003-05-12 2004-09-21 Equistar Chemicals, Lp Olefin polymerization process

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61207029A (ja) * 1985-03-11 1986-09-13 Nec Corp 半導体集積回路装置
JPH11176922A (ja) * 1997-12-05 1999-07-02 Matsushita Electron Corp 半導体集積回路装置
JPH11260756A (ja) * 1998-01-14 1999-09-24 Lg Semicon Co Ltd 半導体素子のプラグ形成方法
US6794698B1 (en) * 1998-03-19 2004-09-21 Lsi Logic Corporation Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls
JP2000031268A (ja) * 1998-06-29 2000-01-28 Samsung Electron Co Ltd 狭いチャンネル効果を最小化するトランジスタ―及び浅いトレンチ隔離に埋設される電界透過遮断膜を有するトランジスタ―形成方法
JP2001148418A (ja) * 1999-11-19 2001-05-29 Mitsubishi Electric Corp 半導体装置
US20030209776A1 (en) * 2002-05-07 2003-11-13 Agere Systems Inc. Semiconductor device having an interconnect that electrically connects a conductive material and a doped layer, and a method of manufacture therefor
JP2004128123A (ja) * 2002-10-01 2004-04-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004207286A (ja) * 2002-12-24 2004-07-22 Sony Corp ドライエッチング方法および半導体装置の製造方法

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