JP2005136436A

JP2005136436A - 半導体装置およびその製造方法

Info

Publication number: JP2005136436A
Application number: JP2004381000A
Authority: JP
Inventors: Satoshi Inaba; 聡稲葉; Kazumasa Sunochi; 一正須之内; Toru Ozaki; 徹尾崎; Hirosuke Koyama; 裕亮幸山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-12-28
Filing date: 2004-12-28
Publication date: 2005-05-26

Abstract

【課題】本発明は、メモリセル部とその周辺回路部とを混載させてなるＤＲＡＭにおいて、ゲート電極に対して自己整合的に微細なコンタクトホールの開孔が可能な第１の絶縁ゲート型トランジスタと、短チャネル効果を抑制しつつ、寄生抵抗を十分に緩和することが可能な第２の絶縁ゲート型トランジスタとを同一基板上に集積できるようにする。
【解決手段】たとえば、半導体基板１１上のセル領域１１ａには、最小デザインルールにもとづいて複数のＭＯＳＦＥＴ２０Ａを形成するとともに、各ゲート電極２１Ａの側壁部分にそれぞれ側壁絶縁膜２２ａによるゲート側壁２２Ａを形成する。また、周辺回路領域１１ｂには少なくとも１つのＭＯＳＦＥＴ２０Ｂを形成し、該ゲート電極２１Ｂの側壁部分に側壁絶縁膜２２ａ，２２ｂによるゲート側壁２２Ｂを形成する構成となっている。
【選択図】図１

Description

この発明は、たとえば第１，第２の絶縁ゲート型トランジスタを同一基板上に集積してなるＭＩＳ型構造の半導体装置およびその製造方法に関するもので、特に、メモリセル部とその周辺回路部とを混載させてなるＤＲＡＭ（Dynamic Random Access Memory）に用いられるものである。

一般に、半導体基板上に形成される絶縁ゲート型トランジスタを微細化し、高集積化することは、素子の占有面積を減らすとともに、素子の電流駆動力の増大や寄生容量の低減など、ＬＳＩの高性能化にとって有用である。

すでに、研究レベルでは、典型的にはゲート長が０．１μｍ以下のＣＭＯＳの試作に成功し、その高い性能が実際に確認されている。

さて、このような微細化技術で重大な障害となるのが、ゲート長の縮小にともなってしきい値電圧の絶対値が低下する短チャネル効果である。

これを防ぐために、所謂、スケーリング則が提案され、それにしたがって素子が微細化されるにつれて基板中の不純物濃度を増大させたり、または、絶縁膜の膜厚やソース・ドレイン領域（不純物拡散層）の接合深さを縮小しなければならなくなってきている。

特に、不純物拡散層の接合深さを小さくすることが、短チャネル効果を抑制するための現実解として重要性が増してきている。

その一方で、たとえば、サリサイド技術を用いて絶縁ゲート型トランジスタの寄生抵抗を緩和するためには、チャネルから離れたところで、不純物拡散層の深さをある程度以上に大きくする必要がある。

これは、ソース・ドレイン領域上にシリサイドを形成することで、不純物拡散層と基板間の接合リーク電流が大きくなってしまうのを、十分な深さの不純物拡散層を形成することによって防止しようとするものである。

そのための構造として、エクステンション構造が提案されている。これは、まずは短チャネル効果の抑制を目的として、浅い接合を形成するためのイオン注入を行って、エクステンションと呼ばれる領域を形成する。

そして、ゲート電極の側壁部分にサイドウォール（ゲート側壁）を形成した後、そのゲート側壁部分を除いて、この後のサリサイド工程を考慮に入れた、十分に不純物拡散層の深い接合を形成するためのイオン注入を行う。

こうして、浅い接合のエクステンション領域の端部から、ゲート側壁の長さの分だけチャネルより離れた位置に、深い接合の不純物拡散層を形成してなるものである。

すなわち、上記エクステンション構造の形成には、ゲート側壁形成プロセスが用いられている。従来は、このゲート側壁長はＬＳＩを構成するすべての素子において同じ大きさであった。

このため、たとえばメモリセル部とそれを駆動するための周辺回路部とを１チップ上に混載する場合、メモリセル部で使われるチャネル幅の小さなトランジスタと、高電流駆動力を必要とする周辺回路部で使われるチャネル幅の大きなトランジスタとで、ゲート側壁長の整合がとれなくなりつつあった。

その原因は、メモリセル部ではリソグラフィ技術の限界まで縮小したパターンを用いるのに対し、周辺回路部のトランジスタの設計ルールは孤立パターンに近いことに起因する。

たとえば、メモリセル部においては、ソース・ドレイン領域へのコンタクトホールの開孔に際して、ゲート側壁などに設けたシリコン窒化膜とシリコン酸化膜の、エッチング選択比を利用したＳＡＣ（Self-Aligned Contact）技術を用いるのが一般的である。

しかしながら、ゲート側壁長をデザインルール（スケーリング則）にしたがってスケーリングしない場合、ゲート側壁を形成できなくなる。このため、ＳＡＣ技術でのコンタクトホールの開孔が困難になり、メモリセル部の形成が不可能になる。

このように、メモリセル部のトランジスタに関しては、ゲート側壁長をスケーリング則にしたがって縮小していく必要がある。

一方、ゲート側壁長をスケールダウンした場合には、今度は、周辺回路部のトランジスタの方に不都合が生じる。特に、トランジスタの不純物拡散層にシリサイドを形成する場合、それに起因する接合リーク電流を小さくするために、不純物拡散層の接合深さを十分に大きくする必要があることはすでに述べた通りである。

しかしながら、この場合にゲート側壁長が小さいと、不純物のゲート側壁下への横方向拡散が大きくなり、短チャネル効果に悪影響をおよぼすことになる。

この周辺回路部のトランジスタにおいて、短チャネル効果を抑えながら電流駆動力を高めるためには、ゲート側壁長を十分に大きくした上で、ゲート側壁下のエクステンション領域の抵抗を十分に小さくする必要がある。

上記したように、従来においては、ゲート側壁長をスケーリング則にしたがって縮小していく必要があるトランジスタと、ゲート側壁長を十分に大きくし、ゲート側壁下のエクステンション領域の抵抗を十分に小さくする必要があるトランジスタとの、両方の要求を同時に満足できないという欠点があった。

この発明は、ゲート電極に対して自己整合的に微細なコンタクトホールの開孔が可能な第１の絶縁ゲート型トランジスタと、短チャネル効果を抑制しつつ、寄生抵抗を十分に緩和することが可能な第２の絶縁ゲート型トランジスタとを同一基板上に集積でき、高密度化や高性能化が可能な半導体装置およびその製造方法を提供することを目的としている。

本願発明の一態様によれば、フィールド領域によってメモリセル領域および周辺回路領域に分けられた半導体基板と、この半導体基板上のメモリセル領域内に集積され、ゲート電極の側壁部分にそれぞれ第１の絶縁物で構成される第１の側壁絶縁膜が形成されてなる、複数の第１の絶縁ゲート型トランジスタと、前記半導体基板上の周辺回路領域内に設けられ、ゲート電極の側壁部分に第１の絶縁物および第２の絶縁物で構成される第２の側壁絶縁膜が形成されてなる、少なくとも１つの第２の絶縁ゲート型トランジスタとを具備したことを特徴とする半導体装置が提供される。

また、本願発明の一態様によれば、フィールド領域によってメモリセル領域および周辺回路領域に分けられた半導体基板と、この半導体基板上のメモリセル領域内に集積され、ゲート電極の側壁部分にそれぞれ第１の絶縁物で構成される第１の側壁絶縁膜が形成されてなる、複数の第１の絶縁ゲート型トランジスタと、前記半導体基板上の周辺回路領域内に設けられ、ゲート電極の側壁部分に第１の絶縁物および第２の絶縁物で構成される第２の側壁絶縁膜が形成されるとともに、拡散領域の表面に選択的に設けられた低抵抗領域を有してなる、少なくとも１つの第２の絶縁ゲート型トランジスタとを具備したことを特徴とする半導体装置が提供される。

また、本願発明の一態様によれば、フィールド領域によってメモリセル領域および周辺回路領域に分けられた半導体基板と、この半導体基板上のメモリセル領域内に集積され、ゲート電極の側壁部分にそれぞれ第１の絶縁物で構成される第１の側壁絶縁膜が形成されてなる、複数の第１の絶縁ゲート型トランジスタと、前記半導体基板上の周辺回路領域内に設けられ、ゲート電極の側壁部分に第１の絶縁物および第２の絶縁物で構成される第２の側壁絶縁膜が形成されてなる、少なくとも１つの第２の絶縁ゲート型トランジスタと、前記第１の絶縁物および前記第２の絶縁物の間に、前記半導体基板の表面を覆うようにして設けられた第３の絶縁物とを具備したことを特徴とする半導体装置が提供される。

また、本願発明の一態様によれば、半導体基板上のメモリセル領域に、第１の絶縁物からなる長さｄの側壁絶縁膜が形成されてなるゲート電極をそれぞれに有し、各ゲート電極間の最大スペースが２（ｄ＋ｘ）よりも小さくなるように配設された、複数の第１の絶縁ゲート型トランジスタと、前記半導体基板上の周辺回路領域に、第１の絶縁物からなる長さｄの側壁絶縁膜が形成されてなるゲート電極、および、拡散領域の表面に前記側壁絶縁膜からそれぞれ前記ｘだけ離れた位置に設けられた低抵抗領域をそれぞれに有し、各ゲート電極間の最大スペースが２（ｄ＋ｘ）よりも大きくなるように配設された、複数の第２の絶縁ゲート型トランジスタとを具備してなることを特徴とする半導体装置が提供される。

さらに、本願発明の一態様によれば、フィールド領域を形成し、半導体基板上の素子領域をメモリセル領域および周辺回路領域に分離する工程と、前記メモリセル領域に、メモリセル部を構成するための複数の第１の絶縁ゲート型トランジスタの各ゲート電極、および、前記周辺回路領域に、周辺回路部を構成するための少なくとも１つの第２の絶縁ゲート型トランジスタのゲート電極をそれぞれ形成する工程と、前記半導体基板の全面に第１の絶縁物を堆積する工程と、前記第１の絶縁物を選択的に除去し、前記第１の絶縁ゲート型トランジスタにおける各ゲート電極の側壁部分、および、前記第２の絶縁ゲート型トランジスタにおけるゲート電極の側壁部分に、それぞれ、第１の側壁絶縁膜を形成する工程と、前記半導体基板の全面に第２の絶縁物を堆積する工程と、前記第２の絶縁物を選択的に除去し、前記第２の絶縁ゲート型トランジスタにおけるゲート電極の側壁部分に、さらに、第２の側壁絶縁膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法が提供される。

この発明によれば、ゲート電極に対して自己整合的に微細なコンタクトホールの開孔が可能な第１の絶縁ゲート型トランジスタと、短チャネル効果を抑制しつつ、寄生抵抗を十分に緩和することが可能な第２の絶縁ゲート型トランジスタとを同一基板上に集積でき、高密度化や高性能化が可能な半導体装置およびその製造方法を提供できる。

以下、この発明の実施の形態について図面を参照して説明する。

図１は、本発明の実施の第一の形態にかかる半導体装置の概略を、メモリセル部とその周辺回路部とを同一チップ上に混載させてなるＤＲＡＭを例に示すものである。

このＤＲＡＭは、たとえば、半導体基板１１上に、第１，第２の絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ）２０Ａ，２０Ｂを集積してなるＭＩＳ型構造を有して構成されている。

そして、上記ＭＯＳＦＥＴ２０Ａにおけるゲート電極２１Ａの側壁部分に形成されたゲート側壁（第１の側壁絶縁膜）２２Ａよりも、上記ＭＯＳＦＥＴ２０Ｂにおけるゲート電極２１Ｂの側壁部分に形成されたゲート側壁（第２の側壁絶縁膜）２２Ｂの方が、その側壁長が長く形成されてなる構成とされている。

すなわち、半導体基板１１は、その表面に素子分離領域（フィールド領域）１２が選択的に形成されて、メモリセル部の形成領域（セル領域）１１ａと周辺回路部の形成領域（周辺回路領域）１１ｂとに分離されている。

たとえば、上記セル領域１１ａには、複数個分のＭＯＳＦＥＴ２０Ａが配設されている。各ＭＯＳＦＥＴ２０Ａは、上記半導体基板１１上にゲート絶縁膜２３Ａを介して設けられたゲート電極２１Ａをそれぞれ有している。

各ゲート電極２１Ａ間の、上記半導体基板１１の表面部には、ソース・ドレイン領域となる浅い接合のエクステンション領域（拡散領域）２４Ａがそれぞれ設けられている。

また、ＭＯＳＦＥＴ２０Ａの一部（もしくは、そのすべて）のエクステンション領域２４Ａには、深い接合の不純物拡散領域２５Ａが部分的に形成されて、エクステンション構造が実現されている。

また、各ゲート電極２１Ａ上には、ゲート電極エッチング時のマスク材、および、後述するＳＡＣ（Self-Aligned Contact）工程での、ソース・ドレイン領域へのコンタクト開孔時のキャップ材となる、シリコン窒化膜２６Ａが設けられている。

また、各ＭＯＳＦＥＴ２０Ａにおけるゲート電極２１Ａの側壁部分には、たとえば、シリコン窒化膜（第１の絶縁物）からなる側壁絶縁膜２２ａによって、上記ゲート側壁２２Ａがそれぞれ設けられている。

この場合、ＭＯＳＦＥＴ２０Ａのそれぞれは、最小デザインルールにもとづいて設計され、ゲート長およびゲート幅がともに縮小されている。

また、ＭＯＳＦＥＴ２０Ａのうち、上記セル領域１１ａの最外周部に形成されたＭＯＳＦＥＴ２０Ａのゲート電極２１Ａ´は、それぞれ電気的に独立したダミーのゲート電極パターンとなっている。

このダミーのゲート電極パターンを設けることで、ＳＡＣ工程を、本来の最外周部のＭＯＳＦＥＴ２０Ａに対しても適用することが可能となっている。

一方、上記周辺回路領域１１ｂには、たとえば、１つのＭＯＳＦＥＴ２０Ｂが配設されている。このＭＯＳＦＥＴ２０Ｂは、上記半導体基板１１上にゲート絶縁膜２３Ｂを介して設けられたゲート電極２１Ｂを有している。

このゲート電極２１Ｂと、上記素子分離領域１２との間の、上記半導体基板１１の表面部には、それぞれ、ソース・ドレイン領域となる浅い接合のエクステンション領域２４Ｂが設けられている。

エクステンション領域２４Ｂのそれぞれの端部には、深い接合の不純物拡散領域２５Ｂが部分的に形成されて、エクステンション構造が実現されている。

このＭＯＳＦＥＴ２０Ｂにおける上記不純物拡散領域２５Ｂは、上記ＭＯＳＦＥＴ２０Ａにおける不純物拡散領域２５Ａよりも、その接合深さが十分に大きくなるように形成されている。

また、ゲート電極２１Ｂ上には、ゲート電極エッチング時のマスク材、および、ＳＡＣ工程での、ソース・ドレイン領域へのコンタクト開孔時のキャップ材となる、シリコン窒化膜２６Ｂが設けられている。

また、ＭＯＳＦＥＴ２０Ｂにおけるゲート電極２１Ｂの側壁部分には、上記ＭＯＳＦＥＴ２０Ａのゲート側壁２２Ａよりも側壁長の長い、ゲート側壁２２Ｂが形成されている。

ＭＯＳＦＥＴ２０Ｂのゲート側壁２２Ｂは、互いにエッチング選択比を有する物質、たとえば、シリコン窒化膜からなる側壁絶縁膜２２ａと、シリコン酸化膜（第２の絶縁物）からなる側壁絶縁膜２２ｂとによって構成されている。

そして、上記ＭＯＳＦＥＴ２０Ａ，２０Ｂが形成された、上記半導体基板１１上には、各ゲート電極２１Ａ（ダミーのゲート電極２１Ａ´を含む），２１Ｂを覆うようにして、層間絶縁膜３１が堆積されている。

この層間絶縁膜３１の表面は、ＣＭＰ（Chemical Mechanical Polishing ）技術により、あらかじめ平坦化されている。

上記層間絶縁膜３１には、選択的に、コンタクトホール３２Ａ，３２Ｂが開孔されている。コンタクトホール３２Ａ，３２Ｂのうち、上記セル領域１１ａに設けられるコンタクトホール３２Ａは、ＳＡＣ技術により、上記ＭＯＳＦＥＴ２０Ａのゲート電極２１Ａの１つに対して自己整合的に開孔されるようになっている。

なお、このコンタクトホール３２Ａを介して、不純物イオンの注入がなされることにより、その開孔位置に対応する上記半導体基板１１の表面部に、上記した深い接合の不純物拡散領域２５Ａの形成が行われる。

また、上記周辺回路領域１１ｂに設けられるコンタクトホール３２Ｂは、たとえば、上記ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域上に、十分な合わせ余裕（合わせずれのマージン）をもって形成されている。

そして、上記各コンタクトホール３２Ａ，３２Ｂに対して、上記ＭＯＳＦＥＴ２０Ａ，２０Ｂのソース・ドレイン領域につながる配線コンタクト部（拡散層コンタクト部）３３がそれぞれ形成されて、ＤＲＡＭのメモリセル部と周辺回路部とが集積されてなる構成とされている。

このような構成のＤＲＡＭによれば、メモリセル部のＭＯＳＦＥＴ２０Ａにおいては、ゲート側壁２２Ａの側壁長をスケーリング則にしたがってスケールダウンできる。

同時に、周辺回路部のＭＯＳＦＥＴ２０Ｂにおいては、ゲート側壁２２Ｂの側壁長を十分にかせぐことが可能となる。

このため、メモリセル部内ではゲート電極２１Ａに対して微細なコンタクトホール３２Ａを自己整合的に開孔できる一方、周辺回路部内ではシリサイドの形成および短チャネル効果の抑制のために必要な深い接合構造を有するソース・ドレイン領域の形成が容易に可能となる。

この結果、限界に近づきつつあった、スケーリング則によるデバイス性能のさらなる向上を、さらに推し進めることが可能となるものである。

図２〜図６は、上記したＤＲＡＭの製造にかかるプロセスの要部を概略的に示すものである。

まず、図２に示すように、半導体基板１１の表面に、たとえば、ＳＴＩ（Shallow Trench Isolation）法（もしくは、ＬＯＣＯＳ法）によって素子分離領域１２をそれぞれ形成する。

そして、上記半導体基板１１上にゲート絶縁膜２３Ａ，２３Ｂとなる物質を介してゲート電極材料を堆積した後、シリコン窒化膜２６Ａ，２６Ｂをマスクとするエッチングを行って、ゲート電極２１Ａ（ダミーのゲート電極２１Ａ´を含む），２１Ｂをそれぞれ形成する。

この場合、セル領域１１ａ内には、各ＭＯＳＦＥＴ２０Ａのゲート電極２１Ａとダミーのゲート電極２１Ａ´とを、たとえば、ゲート長およびゲート幅とも０．１μｍ程度に縮小させて形成する。

また、周辺回路領域１１ｂ内には、ＭＯＳＦＥＴ２０Ｂのゲート電極２１Ｂを、たとえば、ゲート長は０．１μｍ程度に小さく、ゲート幅は大きな電流を得るために１０μｍ〜２０μｍ程度に形成する。

次いで、図３に示すように、エクステンション領域２４Ａ，２４Ｂの形成のためのイオン注入を行う。

ｎ型のＭＯＳＦＥＴでは、Ａｓを１５ｋｅＶで５×１０¹⁴ｃｍ^-2程度、ｐ型のＭＯＳＦＥＴではＢＦ₂を１０ｋｅＶで５×１０¹⁴ｃｍ^-2程度、イオン注入すれば良い。また、場合によっては、ＳｉやＧｅを用いたプリアモルファス化を行って浅い接合を形成する工程を用いても良い。

この条件だと、通常のトランジスタでのソース・ドレイン領域となる不純物拡散層の場合に比較して、数倍ほどシート抵抗が高くなる。しかし、メモリセル部の内部などにおいては、隣のトランジスタとの間隔が小さいので、さほど問題にはならない。

上記エクステンション領域２４Ａ，２４Ｂを形成した後、シリコン窒化膜を堆積させ、それをＲＩＥ（Reactive Ion Etching）工程によりエッチングバックする。

これにより、ＭＯＳＦＥＴ２０Ａの各ゲート電極２１Ａ，２１Ａ´の側壁部分に対し、それぞれ、５０ｎｍ以下程度のスケールダウンされたゲート側壁長を有する、側壁絶縁膜２２ａによるゲート側壁２２Ａが形成される。

同時に、ＭＯＳＦＥＴ２０Ｂのゲート電極２１Ｂの側壁部分に対し、５０ｎｍ程度のゲート側壁長を有する、側壁絶縁膜２２ａが形成される。

次いで、図４に示すように、上記側壁絶縁膜２２ａを形成するためのシリコン窒化膜との間に実用的なエッチング選択比を有する、たとえば、シリコン酸化膜系のＴＥＯＳ（Tetra Ethoxy Silane ）膜４１を堆積させる。

次いで、図５に示すように、ＲＩＥ工程により、上記ＴＥＯＳ膜４１を側壁残しでエッチングバックする。

すると、ＭＯＳＦＥＴ２０Ｂでは、上記側壁絶縁膜２２ａのさらにその外側に側壁絶縁膜２２ｂが形成されて、ゲート電極２１Ｂの側壁部分に、上記側壁絶縁膜２２ａ，２２ｂによるゲート側壁２２Ｂが形成される。

これに対し、ＭＯＳＦＥＴ２０Ａでは、各ゲート電極２１Ａ，２１Ａ´間の間隔が狭いため、ＴＥＯＳ膜４１からなる側壁絶縁膜２２ｂは形成されない。

すなわち、この場合、ダミーのゲート電極２１Ａ´の外周部にはそれぞれ側壁絶縁膜２２ｂが形成されるが、各ゲート電極２１Ａ，２１Ａ´間のＴＥＯＳ膜４１はエッチングされずに、ＴＥＯＳ膜４１が残ったままとなる。

この後、深い接合の不純物拡散領域２５Ｂを形成するためのマスキング（図示していない）を行い、イオン注入を行う。

ｎ型のＭＯＳＦＥＴでは、Ａｓを５０ｋｅＶで３×１０¹⁵ｃｍ^-2程度、ｐ型のＭＯＳＦＥＴではＢＦ₂を３５ｋｅＶで３×１０¹⁵ｃｍ^-2程度、イオン注入すれば良い。

これにより、ＭＯＳＦＥＴ２０Ｂのエクステンション領域２４Ｂに対して、それぞれ、ゲート電極２１Ｂからゲート側壁２２Ｂの長さの分だけ離れた位置（つまり、ゲート側壁２２Ａよりもさらに側壁絶縁膜２２ｂの長さの分だけ離れた位置）に深い接合の不純物拡散領域２５Ｂが形成されて、コンタクト抵抗の低抵抗化が図られる。

次いで、図６に示すように、層間絶縁膜３１となる、たとえばシリコン酸化膜系の物質を全面に堆積させ、その表面部を、ＣＭＰ工程により平坦化する。

層間絶縁膜３１としては、上記側壁絶縁膜２２ａを形成するためのシリコン窒化膜との間に実用的なエッチング選択比を有する物質を用いることが重要である。

そして、ＲＩＥ工程により、レジストパターン４２にしたがって層間絶縁膜３１をエッチングすることによって、ＭＯＳＦＥＴ２０Ａのソース・ドレイン領域につながるコンタクトホール３２Ａと、ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域につながるコンタクトホール３２Ｂとを開孔する。

この場合、ＭＯＳＦＥＴ２０Ａのゲート電極２１Ａ，２１Ａ´間に残る、上記ＴＥＯＳ膜４１は層間絶縁膜３１といっしょに除去されるが、上記側壁絶縁膜２２ａは除去されないようにする。

これにより、ＭＯＳＦＥＴ２０ＡについてはＳＡＣ工程を適用することが可能となるため、ゲート電極２１Ａに対して、自己整合的にコンタクトホール３２Ａを開孔できる。

しかも、ＭＯＳＦＥＴ２０Ａの、最外周部のゲート電極２１Ａ´はダミーのゲート電極パターンとなっている。このため、ダミーのゲート電極２１Ａ´を用いてＳＡＣ工程を行うことで、素子分離領域１２上にコンタクトホール３２Ａがずれて形成されるのを防ぐことが可能となる。

したがって、素子分離領域１２がオーバエッチングされて、接合リーク電流が増大するといった不具合を排除できるものである。

なお、ＭＯＳＦＥＴ２０Ｂについては、ＳＡＣ工程を行わずとも、コンタクトホール３２Ｂを、ゲート電極２１Ｂと素子分離領域１２とに対して十分な合わせずれのマージンをとって形成することが可能である。

さらに、上記レジストパターン４２を除去した後、深い接合の不純物拡散領域２５Ａを形成するためのマスキング（図示していない）を行い、上記コンタクトホール３２Ａを介して、イオン注入を行う。そして、イオン注入した不純物の活性化のためのＲＴＡ（Rapid Thermal Annealing ）を行う。

これにより、エクステンション領域２４Ａの１つに対して、ゲート電極２１Ａ，２１Ａ´からそれぞれゲート側壁２２Ａの長さの分だけ離れた位置（つまり、側壁絶縁膜２２ａの長さの分だけ離れた位置）に深い接合の不純物拡散領域２５Ａが形成されて、コンタクト抵抗の低抵抗化が図られる。

この場合、イオン注入の条件を変え、形成される不純物拡散領域２５Ａの接合の深さが、上記したＭＯＳＦＥＴ２０Ｂにおける不純物拡散領域２５Ｂの接合の深さよりも浅くなるようにする。

これは、特に、上記したＳＴＩ法による素子分離を採用する際には、素子分離幅の小さいメモリセルなどのセル領域１１ａにおける結晶欠陥の抑制を図る目的で、イオン注入によるダメージを小さくする必要があるためである。

このように、ＭＯＳＦＥＴ２０Ｂの性能を損うことなしに、ドーズ量や加速エネルギなどの、ＭＯＳＦＥＴ２０Ａにおける不純物拡散領域２５Ａの形成のための条件だけを任意に変更することができる。

この後、各コンタクトホール３２Ａ，３２Ｂ内を埋め込むように、上記層間絶縁膜３１上に導電性を有する配線材料を堆積させる。そして、その配線材料をパターニングして、上記ＭＯＳＦＥＴ２０Ａ，２０Ｂのソース・ドレイン領域にそれぞれつながる配線コンタクト部３３を形成することで、図１に示したＤＲＡＭのメモリセル部とその周辺回路部とが実現される。

なお、上記した第一の形態においては、単に、周辺回路部におけるＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域にエクステンション構造を採用した場合を例に説明したが、これに限らず、さらにサリサイド工程を用いて寄生抵抗を緩和させるように構成することも可能である。

図７は、この発明の実施の第二の形態にかかるＤＲＡＭの、製造プロセスの要部を概略的に示すものである。

この場合、上記した第一の形態にかかるＤＲＡＭの製造プロセスと同様に、まず、ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域となるエクステンション領域２４Ｂに対して、その外側に深い接合の不純物拡散領域２５Ｂを形成する工程までを行った後（図５参照）、全面に、サリサイド工程のための高融点金属（たとえば、Ｔｉ膜）５１をスパッタ法により堆積させる。

そして、ＲＴＡを行って、ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域の表面にのみシリサイド層５２を形成する（図７（ａ）参照）。

その際、未反応のＴｉは、硫酸と過酸化水素水との混合溶液を用いて溶解し、セル領域１１ａについては各ゲート電極２１Ａ，２１Ａ´間、周辺回路領域１１ｂについてはゲート電極２１Ｂとソース・ドレイン領域の表面のシリサイド層５２との間が短絡されるのを防ぐ。

これにより、上記シリサイド層５２は、ゲート電極２１Ｂよりゲート側壁２２Ｂの長さの分だけ離れた位置から各素子分離領域１２までの間に、それぞれ形成される。

すなわち、上記ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域の表面の、側壁絶縁膜２２ａ，２２ｂの長さの分だけ、ゲート電極２１Ｂから十分に離れた位置に、シリサイド層５２が形成される。

次いで、層間絶縁膜３１となる、たとえば、シリコン酸化膜系の物質を全面に堆積させ、その表面部を、ＣＭＰ工程により平坦化する。

そして、ＲＩＥ工程により、レジストパターン４２にしたがって層間絶縁膜３１をエッチングすることによって、ＭＯＳＦＥＴ２０Ａのソース・ドレイン領域につながるコンタクトホール３２Ａと、ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域上の上記シリサイド層５２につながるコンタクトホール３２Ｂとを開孔する。

さらに、上記レジストパターン４２を除去した後、深い接合の不純物拡散領域２５Ａを形成するためのマスキング（図示していない）を行い、上記コンタクトホール３２Ａを介して、イオン注入を行う。そして、イオン注入した不純物の活性化と上記シリサイド層５２の相転移のためのＲＴＡを行う。

これにより、エクステンション領域２４Ａの１つに対して、ゲート電極２１Ａ，２１Ａ´からそれぞれゲート側壁２２Ａの長さの分だけ離れた位置に、ＭＯＳＦＥＴ２０Ｂにおける不純物拡散領域２５Ｂの接合の深さよりは浅いが、エクステンション領域２４Ａよりは深い不純物拡散領域２５Ａが形成されて、コンタクト抵抗の低抵抗化が図られる（図７（ｂ）参照）。

この後、各コンタクトホール３２Ａ，３２Ｂ内を埋め込むように、上記層間絶縁膜３１上に導電性を有する配線材料を堆積させる。そして、その配線材料をパターニングして配線コンタクト部３３をそれぞれ形成することで、サリサイド工程により寄生抵抗を緩和させるように構成してなるＤＲＡＭの、メモリセル部とその周辺回路部とが実現される（図７（ｃ）参照）。

このような構成によれば、上記した第一の形態にかかるＤＲＡＭとほぼ同様の効果が期待できるだけでなく、周辺回路部のＭＯＳＦＥＴ２０Ｂでの短チャネル効果を防ぎながら、電流駆動能力を高める場合などにおいて、ゲート側壁２２Ｂの長さを十分に大きくした上で、ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域にのみ選択的にシリサイド層５２を形成できるようになる。

これにより、ソース・ドレイン領域の接合の深さは十分に深く、かつ、ゲート側壁２２Ｂの外側における不純物拡散領域２５Ｂの抵抗は十分に小さくすることが可能となる。

したがって、シリサイド層５２の形成に起因する接合リーク電流を、セル部のトランジスタでは小さく抑えつつ、周辺回路部での寄生抵抗の緩和が容易に可能となるものである。

しかも、側壁絶縁膜２２ｂの形成後に露出する、不純物拡散領域２５Ｂ上にのみ選択的にシリサイド層５２を形成することが可能となるため、従来は必要であったシリサイド層をパターニングするためのリソグラフィ工程を省略できる。

また、ＭＯＳＦＥＴ２０Ａにおける配線コンタクト部３３としては配線材料を用いて一体的に形成する場合に限らず、たとえば、配線コンタクト部の一部を燐（Ｐ）などの不純物をドープしたポリシリコンやタングステン（Ｗ）などの金属を用いて構成することも容易に可能である。

図８は、この発明の実施の第三の形態にかかるＤＲＡＭの、製造プロセスの要部を概略的に示すものである。

この場合、上記した第一の形態にかかるＤＲＡＭの製造プロセスと同様に、まず、ＭＯＳＦＥＴ２０Ｂにおけるゲート電極２１Ｂの側壁部分に側壁絶縁膜２２ｂを形成するための、ＴＥＯＳ膜４１を堆積させる工程までを行った後（図４参照）、ＳＡＣ工程により、ＭＯＳＦＥＴ２０Ａのソース・ドレイン領域につながるコンタクトホール６１を開孔する。

そして、必要に応じて、深い接合の不純物拡散領域２５Ａを形成するためのマスキング（図示していない）を行い、上記コンタクトホール６１を介して、イオン注入を行う。

さらに、開孔された上記コンタクトホール６１内に、Ｐを多量にドープしたポリシリコンやＷなどの導電性材料を埋め込んでコンタクト部６２を形成する（図８（ａ）参照）。

次いで、ＲＩＥ工程により、上記ＴＥＯＳ膜４１を側壁残しでエッチングバックする。

これにより、ＭＯＳＦＥＴ２０Ｂにおけるゲート電極２１Ｂの、上記側壁絶縁膜２２ａの外側にそれぞれ側壁絶縁膜２２ｂが形成されて、ゲート電極２１Ｂの側壁部分にのみ、上記側壁絶縁膜２２ａ，２２ｂによるゲート側壁２２Ｂが形成される。

また、ＭＯＳＦＥＴ２０Ａでは、ダミーのゲート電極２１Ａ´の外周部、および、上記コンタクトホール６１内に導電性材料を埋め込んでなるコンタクト部６２の、それぞれの側壁部分にも側壁絶縁膜２２ｂが形成されるが、各ゲート電極２１Ａ，２１Ａ´間のＴＥＯＳ膜４１はエッチングされずに、そのまま残る。

これにより、ＭＯＳＦＥＴ２０Ｂのエクステンション領域２４Ｂに対して、ゲート電極２１Ｂからゲート側壁２２Ｂの長さの分だけ離れた位置に、それぞれ、深い接合の不純物拡散領域２５Ｂが形成されて、コンタクト抵抗の低抵抗化が図られる。

さらに、ＭＯＳＦＥＴ２０Ｂのエクステンション領域２４Ｂの外側にイオン注入によって深い接合の不純物拡散領域２５Ｂを形成した後、全面に、サリサイド工程のための高融点金属（図示していない）をスパッタ法により堆積させる。

そして、ＲＴＡを行って、ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域の表面、および、上記コンタクトホール６１内に導電性材料を埋め込んでなるコンタクト部６２の表面に、それぞれシリサイド層５２を形成する（図８（ｂ）参照）。

次いで、未反応の高融点金属を硫酸と過酸化水素水との混合溶液を用いて溶解・除去した後、層間絶縁膜３１となる、たとえば、シリコン酸化膜系の物質を全面に堆積させ、その表面部を、ＣＭＰ工程により平坦化する。

そして、ＲＩＥ工程により、ＭＯＳＦＥＴ２０Ａにおける上記コンタクト部６２の表面の上記シリサイド層５２につながるコンタクトホール３２Ａと、ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域上の上記シリサイド層５２につながるコンタクトホール３２Ｂとを開孔する。

また、各コンタクトホール３２Ａ，３２Ｂ内を埋め込むように、上記層間絶縁膜３１上に導電性を有する配線材料を堆積させる。そして、その配線材料をパターニングして配線コンタクト部３３をそれぞれ形成することで、サリサイド工程により寄生抵抗を緩和させるように構成してなるだけでなく、さらに、ＭＯＳＦＥＴ２０Ａのコンタクト抵抗をも低く抑えるように構成してなるＤＲＡＭの、メモリセル部とその周辺回路部とが実現される（図８（ｃ）参照）。

このような構成によれば、上記した第二の形態にかかるＤＲＡＭとほぼ同様の効果が期待できるとともに、メモリセル部のＭＯＳＦＥＴ２０Ａにおける配線コンタクト部３３の一部に低抵抗化が可能なポリシリコンなどを用いるようにしているため、メモリセル部のコンタクト抵抗をより低抵抗に形成できる。

しかも、ＭＯＳＦＥＴ２０Ａについては、エクステンション領域２４Ａに対する深い接合の不純物拡散領域２５Ａの形成を行わずとも、コンタクト抵抗の低抵抗化が図れる。このため、ソース・ドレイン領域の深い接合を形成するためのイオン注入は、少なくともＭＯＳＦＥＴ２０Ｂに対して一度だけ行えば良い。

また、各ＭＯＳＦＥＴ２０Ａ，２０Ｂにおいては、それぞれのコンタクトホール３２Ａ，３２Ｂを、ともにシリサイド層５２をバリアメタルとして開孔でき、好都合である。

いずれにしても、ＭＯＳＦＥＴ２０Ａにおけるソース・ドレイン領域はそれ自体はシリサイド化されないので、接合リーク電流を小さく保つことが可能であり、特に、メモリ素子の集積化に好適である。

また、メモリセル部のＭＯＳＦＥＴ２０Ａにおいて、ゲート電極２１Ａ，２１Ａ´に対して、コンタクトホール３２Ａを自己整合的に開孔できるように構成することも可能である。

図９は、この発明の実施の第四の形態にかかるＤＲＡＭの、製造プロセスの要部を概略的に示すものである。

この場合、上記した第一の形態にかかるＤＲＡＭの製造プロセスと同様に、まず、各ＭＯＳＦＥＴ２０Ａ，２０Ｂに対し、それぞれ側壁絶縁膜２２ａを形成する工程までを行った後（図３参照）、全面に、シリコン窒化膜（第３の絶縁物）７１を堆積させる。

このシリコン窒化膜７１は、上記層間絶縁膜３１とのエッチング選択比を考慮しつつ、ＳＡＣ工程により除去されない程度の厚さを有し、かつ、上記側壁絶縁膜２２ａを形成するためのシリコン窒化膜に比べて十分に薄く形成される。

上記シリコン窒化膜７１を堆積させた後、全面に、側壁絶縁膜２２ｂを形成するためのＴＥＯＳ膜４１を堆積させる（図９（ａ）参照）。

次いで、ＲＩＥ工程により、上記ＴＥＯＳ膜４１を側壁残しでエッチングバックする（図９（ｂ）参照）。

この場合、上記シリコン窒化膜７１が残るようにエッチングすることにより、ＭＯＳＦＥＴ２０Ｂでは、上記側壁絶縁膜２２ａのさらにその外側に、薄いシリコン窒化膜７１を介して側壁絶縁膜２２ｂが形成されて、ゲート電極２１Ｂに対するゲート側壁２２Ｂが形成される。

また、ＭＯＳＦＥＴ２０Ａでは、ダミーのゲート電極２１Ａ´の外周部の側壁部分にも側壁絶縁膜２２ｂが形成されるが、各ゲート電極２１Ａ，２１Ａ´間のＴＥＯＳ膜４１はエッチングされずに、そのまま残る。

この後、深い接合の不純物拡散領域２５Ｂを形成するためのマスキング（図示していない）を行い、上記シリコン窒化膜７１を介して、イオン注入を行う。

そして、ＲＩＥ工程により、ＭＯＳＦＥＴ２０Ａのソース・ドレイン領域につながるコンタクトホール３２Ａと、ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域につながるコンタクトホール３２Ｂとを開孔する。

この場合、ＭＯＳＦＥＴ２０Ａにおいては、上記層間絶縁膜３１および上記ＴＥＯＳ膜４１を選択的にエッチングして、たとえば、ゲート電極２１Ａ，２１Ａ´と素子分離領域１２とに対して、コンタクトホール３２Ａがそれぞれ自己整合的に開孔されるようにする。

また、コンタクトホール３２Ａ，３２Ｂ内に残存する上記シリコン窒化膜７１は、たとえば、ホットリン酸によるウェットエッチングまたはドライエッチングにより除去される。

ホットリン酸によるウェットエッチングの場合、シリコン酸化膜はほとんどエッチングしないという特性を有するため、薄いシリコン窒化膜７１だけを除去できる。

これにより、素子分離領域１２に対して、自己整合的にコンタクトホール３２Ａを開孔するようにした場合にも、素子分離領域１２が余計にエッチングされて、接合リーク電流が増大するのを防止できる。

この後、各コンタクトホール３２Ａ，３２Ｂ内を埋め込むように、上記層間絶縁膜３１上に導電性を有する配線材料を堆積させる。そして、その配線材料をパターニングして、上記ＭＯＳＦＥＴ２０Ａ，２０Ｂのソース・ドレイン領域にそれぞれつながる配線コンタクト部３３を形成することで、ゲート電極２１Ａ，２１Ａ´と素子分離領域１２との両方に対して、コンタクトホール３２Ａを自己整合的に開孔できるように構成してなるＤＲＡＭの、メモリセル部とその周辺回路部とが実現される（図９（ｃ）参照）。

このような構成によれば、上記した第一の形態にかかるＤＲＡＭとほぼ同様の効果が期待できるとともに、接合リーク電流の増大を招くことなく、ゲート電極２１Ａ，２１Ａ´と素子分離領域１２との両方に対して、コンタクトホール３２Ａを自己整合的に開孔できるようになる。

なお、この第四の形態にかかるＤＲＡＭの場合、メモリセル部の最外周部のゲート電極２１Ａ´は必ずしも電気的に独立したダミーのゲート電極パターンである必要はなく、電気的に活性なゲート電極２１Ａとした場合にも、素子分離領域１２が削られることなく、コンタクトホール３２Ａの開孔による接合リーク電流の増大を抑えることが可能である。

次に、ＤＲＡＭの、周辺回路部におけるＭＯＳＦＥＴ２０Ｂの、ソース・ドレイン領域に対してシリサイド層を形成するようにした場合の、他の方法について説明する。

図１０は、この発明の実施の第五の形態にかかるＤＲＡＭの概略構成を示すものである。なお、同図（ａ）はＤＲＡＭのレイアウトパターンを示す要部の平面図、同図（ｂ）は要部の断面図である。

このＤＲＡＭは、たとえば、半導体基板１１上に、それぞれ複数の第１，第２のＭＯＳＦＥＴ２０Ａ，２０Ｂを集積してなるＭＩＳ型構造を有して構成されている。

そして、メモリセル部を構成するＭＯＳＦＥＴ２０Ａを除く、周辺回路部を構成する一部（もしくは、そのすべて）の、ＭＯＳＦＥＴ２０Ｂにおけるソース・ドレイン領域２４Ｂの表面に、それよりも低抵抗なシリサイド層５２が設けられてなる構成とされている。

以下に、上記した構成のＤＲＡＭの製造プロセスについて簡単に説明する。

まず、素子分離領域１２により分離された半導体基板１１上の、セル領域１１ａに、ゲート絶縁膜２３Ａをそれぞれ介して、上記ＭＯＳＦＥＴ２０Ａの各ゲート電極２１Ａを形成する。また、周辺回路領域１１ｂに、ゲート絶縁膜２３Ｂをそれぞれ介して、上記ＭＯＳＦＥＴ２０Ｂの各ゲート電極２１Ｂを形成する。

なお、上記素子分離領域１２上にも、ゲート絶縁膜２３Ｂを介さずに、ゲート電極２１Ｂ´を形成する。

これら各ゲート電極２１Ａ，２１Ｂ，２１Ｂ´は、シリコン窒化膜２６Ａまたはシリコン窒化膜２６Ｂが、それぞれゲート電極エッチング時のマスク材として形成される。

この後、上記半導体基板１１の表面部に不純物を注入し、ＭＯＳＦＥＴ２０Ａのソース・ドレイン領域２４Ａと、ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域２４Ｂとを、それぞれ形成する。

次いで、シリコン窒化膜を全面に堆積させ、それをエッチングバックすることにより、各ＭＯＳＦＥＴ２０Ａにおけるゲート電極２１Ａの側壁部分に対し、ゲート側壁２２Ａとなる側壁絶縁膜２２ａを形成する。

また、同時に、各ＭＯＳＦＥＴ２０Ｂにおけるゲート電極２１Ｂ，２１Ｂ´の側壁部分に対し、ゲート側壁２２Ｂの一部となる側壁絶縁膜２２ａを、それぞれ形成する。

さらに、ＴＥＯＳ膜４１を全面に堆積させた後、それをＲＩＥ法によってエッチングバックし、上記ゲート電極２１Ａ間をＴＥＯＳ膜４１により埋め込むとともに、上記ゲート電極２１Ｂの側壁部分にのみ側壁絶縁膜２２ｂを形成し、この側壁絶縁膜２２ｂと上記側壁絶縁膜２２ａとによるゲート側壁２２Ｂを形成する。

次いで、サリサイド工程のための高融点金属（たとえば、Ｔｉ膜またはＴｉＮ膜）を、全面に、スパッタ法もしくはＣＶＤ法により堆積させた後、ＲＴＡを行って、少なくとも一部のＭＯＳＦＥＴ２０Ｂにおけるソース・ドレイン領域２４Ｂの表面に、該ソース・ドレイン領域２４Ｂよりも低抵抗なシリサイド層５２を形成する。

また、余剰な高融点金属を除去した後、上記半導体基板１１の全面に第１の層間絶縁膜３１ａを堆積させ、その表面を、ＣＭＰ技術により平坦化する。

そして、上記第１の層間絶縁膜３１ａに、ＳＡＣ技術により、たとえば、上記ＭＯＳＦＥＴ２０Ａのゲート電極２１Ａの１つに対して、ソース・ドレイン領域２４Ａにつながるコンタクトホール３２Ａを自己整合的に開孔する。

また、上記第１の層間絶縁膜３１ａに、たとえば、上記ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域２４Ｂの表面に形成された上記シリサイド層５２に対し、該シリサイド層５２につながるコンタクトホール３２Ｂを十分な合わせ余裕（合わせずれのマージン）をもって開孔する。

なお、コンタクトホール３２Ｂ´は、上記素子分離領域１２上に設けられたゲート電極２１Ｂ´の、その表面の、上記シリコン窒化膜２６Ｂをも貫通して形成される。これには、たとえば、第１の層間絶縁膜３１ａに対するコンタクトホール３２Ｂ´を開孔した後、コンタクトホール３２Ｂ´内に残存するシリコン窒化膜２６Ｂをホットリン酸などで除去すれば良い。

そして、上記各コンタクトホール３２Ａ，３２Ｂ，３２Ｂ´内にそれぞれ配線材料を埋め込んで、ＭＯＳＦＥＴ２０Ａにおける、上記ソース・ドレイン領域２４Ａにつながるビット線コンタクト部（配線コンタクト部）３３Ａ、ＭＯＳＦＥＴ２０Ｂにおける、上記ソース・ドレイン領域２４Ｂの表面のシリサイド層５２につながる拡散層コンタクト部（配線コンタクト部）３３Ｂ、および、上記ゲート電極２１Ｂ´の表面につながるゲート上コンタクト部３３Ｂ´を、それぞれ形成する。

この後、セル領域１１ａの、上記第１の層間絶縁膜３１ａ上に、ビット線コンタクト部３３Ａが接続されるビット線３４を、周辺回路領域１１ｂの、上記第１の層間絶縁膜３１ａ上に、拡散層コンタクト部３３Ｂおよびゲート上コンタクト部３３Ｂ´が接続される１層目の配線３５を、それぞれ形成する。

また、第２の層間絶縁膜３１ｂを全面に堆積させた後、セル領域１１ａの、上記第１，第２の層間絶縁膜３１ａ，３１ｂに、ＭＯＳＦＥＴ２０Ａのソース・ドレイン領域２４Ａにつながる拡散層コンタクト部３６を形成する。

そして、セル領域１１ａの、上記第２の層間絶縁膜３１ｂ上に、拡散層コンタクト部３６と接続される複数の蓄積電極３７を形成するとともに、キャパシタ絶縁膜（図示していない）を介して、プレート電極３８を形成する。

この後、全面に絶縁膜３９を堆積させることにより、ＤＲＡＭのメモリセル部とその周辺回路部とが形成されてなる構成となっている。

上記した構成のＤＲＡＭのメモリセル部および周辺回路部においては、たとえば、メモリセル部の各ゲート電極２１Ａ間の間隔ＳａがＳａ＜２（ｘ＋ｄ）となるように、また、周辺回路部の各ゲート電極２１Ｂ間の間隔ＳｂがＳｂ＞２（ｘ＋ｄ）となるように、それぞれ設計されている。

ただし、ｄは側壁絶縁膜２２ａの側壁長、ｘは側壁絶縁膜２２ｂの側壁長である。

なお、実際には、周辺回路部における拡散層コンタクト部３３Ｂのサイズ（Ｃ）を考慮して、上記ゲート電極２１Ｂ間の間隔Ｓｂは、Ｓｂ＞２（ｘ＋ｄ）＋Ｃとなるように設計するのが望ましい。

このような構成によれば、単一の工程により、メモリセル部の各ゲート電極２１Ａ間にはＴＥＯＳ膜４１を埋め込んだままで、周辺回路部の各ゲート電極２１Ｂの側壁部分にのみ側壁絶縁膜２２ｂを形成することが可能となる。

これにより、側壁絶縁膜２２ｂの形成後に露出する、周辺回路部におけるＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域２４Ｂの表面にだけ、シリサイド層５２を形成できるようになる。

すなわち、シリサイド層５２は、周辺回路部における各ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域２４Ｂの表面において、常に、側壁絶縁膜２２ａとの間に、さらに側壁絶縁膜２２ｂの長さｘと等しい距離を有して形成される。

このように、高速信号処理のために、周辺回路部におけるＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域２４Ｂの表面にのみ選択的にシリサイド層５２を形成する場合において、側壁絶縁膜２２ｂの形成によって、シリサイド層５２を形成する、周辺回路部におけるＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域２４Ｂの表面を露出させ、その露出された部分に自動的にシリサイド層５２を形成させるようにすることで、シリサイド層５２を形成するためのパターニングを省略できるようになる。

したがって、周辺回路部での処理速度の向上を図る場合においても、リソグラフィ工程の増加を招くことなく、メモリセル部とその周辺回路部とを混載してなるＤＲＡＭを簡単に実現できるようになるものである。

図１１は、この発明の実施の第六の形態にかかるＤＲＡＭの概略構成を示すものである。

このＤＲＡＭは、たとえば、上記した第五の形態にかかる構成において、さらに、メモリセル部における各ＭＯＳＦＥＴ２０Ａのゲート電極２１Ａ間にそれぞれ不純物をドープしたポリシリコンを埋め込んでコンタクト部６３を形成するとともに、少なくとも一部のＭＯＳＦＥＴ２０Ｂにおけるソース・ドレイン領域２４Ｂの表面にシリサイド層５２を形成する際に、該コンタクト部６３の上面にも同時にシリサイド層５２を形成するようにしたものである。

この第六の形態にかかる構成のＤＲＡＭによれば、たとえば、ＭＯＳＦＥＴ２０Ａのビット線コンタクト部３３Ａおよび拡散層コンタクト部３６の一部に低抵抗化が可能なポリシリコンを用いることにより、ＭＯＳＦＥＴ２０Ａのコンタクト抵抗を低く抑えることが可能となるなど、前述した第三の形態にかかる構成のＤＲＡＭとほぼ同様の効果が期待できる。

図１２は、この発明の実施の第七の形態にかかるＤＲＡＭの、製造プロセスの要部を概略的に示すものである。なお、ここではシリサイド層５２の形成に関係する周辺回路部だけを示している。

たとえば、上記した第五の形態にかかる構成のＤＲＡＭを製造する場合と同様に、すでに、各ゲート電極２１Ｂ，２１Ｂ´の側壁部分に側壁絶縁膜２２ａを形成する工程までを行った後（図１２（ａ）参照）、全面に、ＴＥＯＳ膜４１を堆積させる（図１２（ｂ）参照）。

次いで、上記ＴＥＯＳ膜４１を等方エッチングによってエッチングバックすることにより、メモリセル部における各ＭＯＳＦＥＴ２０Ａのゲート電極２１Ａ間にはＴＥＯＳ膜４１を残したまま、周辺回路部のＴＥＯＳ膜４１はすべて除去する（図１２（ｃ）参照）。

次いで、サリサイド工程のための高融点金属（たとえば、Ｔｉ膜またはＴｉＮ膜）５１を、スパッタ法もしくはＣＶＤ法により全面に堆積させた後（図１２（ｄ）参照）、ＲＴＡを行って、高融点金属５１とソース・ドレイン領域２４Ｂとの界面にシリサイド層５２を形成する（図１２（ｅ）参照）。

しかる後、余剰な高融点金属５１を除去することで、少なくとも一部のＭＯＳＦＥＴ２０Ｂにおけるソース・ドレイン領域２４Ｂの表面に、該ソース・ドレイン領域２４Ｂよりも低抵抗なシリサイド層５２を形成できる（図１２（ｆ）参照）。

このように、等方エッチングによって周辺回路部のＴＥＯＳ膜４１をすべて除去するようにした場合にも、リソグラフィ工程なしに、ＭＯＳＦＥＴ２０Ｂのソース・ドレイン領域２４Ｂの表面にシリサイド層５２を形成でき、周辺回路部での処理速度の向上を図ることが可能となる。

図１３は、この発明の実施の第八の形態にかかるＤＲＡＭの、製造プロセスの要部を概略的に示すものである。なお、ここではシリサイド層５２の形成に関係する周辺回路部だけを示している。

たとえば、上記した第五の形態にかかる構成のＤＲＡＭを製造する場合と同様に、すでに、各ゲート電極２１Ｂ，２１Ｂ´の側壁部分に側壁絶縁膜２２ａを形成する工程までを行った後、全面に、シリコン窒化膜７１を堆積させる（図１３（ａ）参照）。

そして、このシリコン窒化膜７１上に、さらに、ＴＥＯＳ膜４１を堆積させる（図１３（ｂ）参照）。

次いで、上記ＴＥＯＳ膜４１を等方エッチングによってエッチングバックし、メモリセル部における各ＭＯＳＦＥＴ２０Ａのゲート電極２１Ａ間にはＴＥＯＳ膜４１を残したまま、周辺回路部のＴＥＯＳ膜４１はすべて除去する（図１３（ｃ）参照）。

次いで、少なくともシリサイド層５２を形成するための、ソース・ドレイン領域２４Ｂの表面に存在する上記シリコン窒化膜７１を除去した後、サリサイド工程のための高融点金属５１を、スパッタ法もしくはＣＶＤ法により堆積させる（図１３（ｄ）参照）。

次いで、ＲＴＡを行って、高融点金属５１とソース・ドレイン領域２４Ｂとの界面に、シリサイド層５２を形成する（図１３（ｅ）参照）。

しかる後、余剰な高融点金属５１を除去することで、少なくとも一部のＭＯＳＦＥＴ２０Ｂにおけるソース・ドレイン領域２４Ｂの表面に、該ソース・ドレイン領域２４Ｂよりも低抵抗なシリサイド層５２を形成できる（図１３（ｆ）参照）。

この第八の形態にかかる構成のＤＲＡＭのように、ＴＥＯＳ膜４１を堆積させる前に、このＴＥＯＳ膜４１との間に十分なエッチング選択比を有するシリコン窒化膜７１を形成するようにした場合には、リソグラフィ工程なしにシリサイド層５２の形成が可能となるのみでなく、ＴＥＯＳ膜４１を除去する際のストッパとしてシリコン窒化膜７１が働くため、半導体基板１１の表面に対するえぐれなどのダメージをも軽減できるようになる。

なお、上記した実施のいずれの形態においても、周辺回路部のゲート側壁２２Ｂをシリコン酸化膜とシリコン窒化膜とを用いて形成するようにした場合について説明したが、これに限らず、たとえば有機系の低誘電体膜の組み合わせにより形成することも可能である。

また、側壁絶縁膜２２ｂを形成するための第２の絶縁物としては、たとえば、リンやボロンなどの不純物を添加してなる酸化膜やリンガラスまたはＢＰＳＧなどを用いることも可能である。

また、側壁絶縁膜２２ｂと層間絶縁膜３１，３１ａとを、ともにシリコン酸化膜系の物質を用いて形成するようにした場合について説明したが、これに限定されるものではない。

以下は、たとえば、上記した第五の形態にかかる構成のＤＲＡＭ（図１０参照）において、周辺回路部に用いられるＭＯＳＦＥＴ２０Ｂの他の構成例をそれぞれ示すものである。

図１４は、ゲート電極２１Ｂの側壁部分に、側壁絶縁膜２２ａと側壁絶縁膜２２ｂとによってゲート側壁２２Ｂを形成するようにした場合の、ＭＯＳＦＥＴ２０Ｂの例である。

この場合、第１の層間絶縁膜３１ａを、側壁絶縁膜２２ｂと同じ物質を用いて構成する場合の他、たとえば同図（ａ）に示すように、側壁絶縁膜２２ｂとは異なる物質を用いて構成することも可能である。

また、周辺回路部に用いられるＭＯＳＦＥＴ２０Ｂとしては、単に、第１の層間絶縁膜３１ａを、側壁絶縁膜２２ｂと同じ物質もしくは異なる物質を用いて構成する場合の他、ソース・ドレイン領域２４Ｂに対して、それよりも深い接合の不純物拡散領域２５Ｂを部分的に形成することにより、エクステンション構造を実現するようにしても良い。

ちなみに、同図（ｂ）はエクステンション構造を実現する場合において、側壁絶縁膜２２ｂと同じ物質を用いて第１の層間絶縁膜３１ａを構成した場合の例、同図（ｃ）は同じく異なる物質を用いて構成した場合の例である。

図１５は、ゲート電極２１Ｂの側壁部分に形成されるゲート側壁２２Ｂの、側壁絶縁膜２２ａと側壁絶縁膜２２ｂとの間に薄いシリコン窒化膜７１を設けるようにした場合の、ＭＯＳＦＥＴ２０Ｂの例である。

この場合、第１の層間絶縁膜３１ａを、たとえば同図（ａ）に示すように、側壁絶縁膜２２ｂと同じ物質を用いて構成することが可能である。

また、周辺回路部に用いられるＭＯＳＦＥＴ２０Ｂとしては、たとえば同図（ｂ）に示すように、第１の層間絶縁膜３１ａと側壁絶縁膜２２ｂとを異なる物質を用いて構成することも可能であるし、単に、第１の層間絶縁膜３１ａを、側壁絶縁膜２２ｂと同じ物質もしくは異なる物質を用いて構成する場合の他、ソース・ドレイン領域２４Ｂに対して、それよりも深い接合の不純物拡散領域２５Ｂを部分的に形成することにより、エクステンション構造を実現するようにしても良い。

ちなみに、同図（ｃ）はエクステンション構造を実現する場合において、側壁絶縁膜２２ｂと同じ物質を用いて第１の層間絶縁膜３１ａを構成した場合の例、同図（ｄ）は同じく異なる物質を用いて構成した場合の例である。

また、側壁絶縁膜２２ａと側壁絶縁膜２２ｂとの間にシリコン窒化膜７１を設けるようにした場合には、たとえば図１６に示すように、コンタクトホール３２Ｂの開孔時に、マスクの合わせずれによって開孔の位置が多少ずれたとしても、上記シリコン窒化膜７１がシリサイド層５２にまで延在するため、半導体基板１１に対してエッチングのダメージがおよぶのを防ぐことが可能となる。

これは、第１の層間絶縁膜３１ａと側壁絶縁膜２２ｂとを同じ物質を用いて構成する場合に限らず、第１の層間絶縁膜３１ａと側壁絶縁膜２２ｂとを異なる物質を用いて構成した場合においても、また、エクステンション構造を実現するようにした場合においても、同様である。

図１７は、ゲート電極２１Ｂの側壁部分に形成されるゲート側壁２２Ｂの、側壁絶縁膜２２ａを形成するためのシリコン窒化膜２２ａ´をシリサイド層５２にまで延在させて設けるようにした場合の、ＭＯＳＦＥＴ２０Ｂの例である。

このようなシリコン窒化膜２２ａ´は、たとえば、側壁絶縁膜２２ａを形成するためのエッチングバックを省略することで、簡単に形成することができる。

また、シリコン窒化膜２２ａ´をシリサイド層５２にまで延在させて設けるようにした場合には、たとえば図１８に示すように、コンタクトホール３２Ｂの開孔時に、マスクの合わせずれによって開孔の位置が多少ずれたとしても、半導体基板１１に対してエッチングのダメージがおよぶのを防ぐことが可能となる。

さらに、第五の形態にかかるＤＲＡＭにおいて説明したとおり、メモリセル部の各ゲート電極２１Ａ間の間隔ＳａがＳａ＜２（ｘ＋ｄ）、周辺回路部の各ゲート電極２１Ｂ間の間隔ＳｂがＳｂ＞２（ｘ＋ｄ）となるように設計することは、シリサイド層５２の形成されない、たとえば、上記した第一の形態にかかるＤＲＡＭに適用した場合についても、リソグラフィ工程の増加を招くことなく、周辺回路部でのエクステンション構造を容易に実現するうえで非常に有効である。

その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。

この発明の実施の第一の形態にかかる半導体装置の概略構成を、ＤＲＡＭを例に示す要部の断面図。同じく、かかるＤＲＡＭの製造プロセスを説明するために示す要部の概略断面図。同じく、かかるＤＲＡＭの製造プロセスを説明するために示す要部の概略断面図。同じく、かかるＤＲＡＭの製造プロセスを説明するために示す要部の概略断面図。同じく、かかるＤＲＡＭの製造プロセスを説明するために示す要部の概略断面図。同じく、かかるＤＲＡＭの製造プロセスを説明するために示す要部の概略断面図。本発明の実施の第二の形態にかかるＤＲＡＭの製造プロセスを示す要部の概略断面図。本発明の実施の第三の形態にかかるＤＲＡＭの製造プロセスを示す要部の概略断面図。本発明の実施の第四の形態にかかるＤＲＡＭの製造プロセスを示す要部の概略断面図。本発明の実施の第五の形態にかかるＤＲＡＭの要部を示す概略構成図。本発明の実施の第六の形態にかかるＤＲＡＭの要部を示す概略断面図。本発明の実施の第七の形態にかかるＤＲＡＭの製造プロセスを示す要部の概略断面図。本発明の実施の第八の形態にかかるＤＲＡＭの製造プロセスを示す要部の概略断面図。かかるＤＲＡＭの、周辺回路部におけるＭＯＳＦＥＴの他の構成例を示す概略断面図。かかるＤＲＡＭの、周辺回路部におけるＭＯＳＦＥＴの他の構成例を示す概略断面図。かかるＤＲＡＭの、周辺回路部の構成例を示す概略断面図。かかるＤＲＡＭの、周辺回路部におけるＭＯＳＦＥＴの他の構成例を示す概略断面図。かかるＤＲＡＭの、周辺回路部の構成例を示す概略断面図。

符号の説明

１１…半導体基板、１１ａ…セル領域、１１ｂ…周辺回路領域、１２…素子分離領域（フィールド領域）、２０Ａ…第１の絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ）、２０Ｂ…第２の絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ）、２１Ａ，２１Ｂ，２１Ｂ´…ゲート電極、２１Ａ´…ダミーのゲート電極、２２Ａ，２２Ｂ…ゲート側壁、２２ａ，２２ｂ…側壁絶縁膜、２２ａ´…シリコン窒化膜、２３Ａ，２３Ｂ…ゲート絶縁膜、２４Ａ，２４Ｂ…エクステンション領域、２５Ａ，２５Ｂ…不純物拡散領域、２６Ａ，２６Ｂ…シリコン窒化膜、３１…層間絶縁膜、３１ａ…第１の層間絶縁膜、３１ｂ…第２の層間絶縁膜、３２Ａ，３２Ｂ，３２Ｂ´…コンタクトホール、３３…配線コンタクト部、３３Ａ…ビット線コンタクト部、３３Ｂ…拡散層コンタクト部、３３Ｂ´…ゲート上コンタクト部、３４…ビット線、３５…１層目の配線、３６…拡散層コンタクト部、３７…蓄積電極、３８…プレート電極、３９…絶縁膜、４１…ＴＥＯＳ膜、４２…レジストパターン、５１…高融点金属、５２…シリサイド層、６１…コンタクトホール、６２，６３…コンタクト部、７１…シリコン窒化膜。

Claims

フィールド領域によってメモリセル領域および周辺回路領域に分けられた半導体基板と、
この半導体基板上のメモリセル領域内に集積され、ゲート電極の側壁部分にそれぞれ第１の絶縁物で構成される第１の側壁絶縁膜が形成されてなる、複数の第１の絶縁ゲート型トランジスタと、
前記半導体基板上の周辺回路領域内に設けられ、ゲート電極の側壁部分に第１の絶縁物および第２の絶縁物で構成される第２の側壁絶縁膜が形成されてなる、少なくとも１つの第２の絶縁ゲート型トランジスタと
を具備したことを特徴とする半導体装置。
前記第１の絶縁物および前記第２の絶縁物は、互いにエッチング選択比を有することを特徴とする請求項１に記載の半導体装置。
前記第１の絶縁物はシリコン窒化物であり、前記第２の絶縁物はシリコン酸化物であることを特徴とする請求項１または２のいずれかに記載の半導体装置。
前記複数の第１の絶縁ゲート型トランジスタのうち、少なくとも１つは、該ゲート電極に対して、コンタクトホールが自己整合的に開孔されてなることを特徴とする請求項１に記載の半導体装置。
前記複数の第１の絶縁ゲート型トランジスタのうち、その最外周部におけるトランジスタのゲート電極は、電気的に独立しているダミーのゲート電極パターンであることを特徴とする請求項１または４のいずれかに記載の半導体装置。
前記第１の絶縁ゲート型トランジスタにおける拡散領域の接合深さが、前記第２の絶縁ゲート型トランジスタにおける拡散領域の接合深さよりも小さいことを特徴とする請求項１に記載の半導体装置。
フィールド領域によってメモリセル領域および周辺回路領域に分けられた半導体基板と、
この半導体基板上のメモリセル領域内に集積され、ゲート電極の側壁部分にそれぞれ第１の絶縁物で構成される第１の側壁絶縁膜が形成されてなる、複数の第１の絶縁ゲート型トランジスタと、
前記半導体基板上の周辺回路領域内に設けられ、ゲート電極の側壁部分に第１の絶縁物および第２の絶縁物で構成される第２の側壁絶縁膜が形成されるとともに、拡散領域の表面に選択的に設けられた低抵抗領域を有してなる、少なくとも１つの第２の絶縁ゲート型トランジスタと
を具備したことを特徴とする半導体装置。
前記低抵抗領域は、前記第２の絶縁ゲート型トランジスタにおけるゲート電極より、前記第２の側壁絶縁膜の側壁長の分だけ離れた位置に設けられてなることを特徴とする請求項７に記載の半導体装置。
前記第１の絶縁物および前記第２の絶縁物は、互いにエッチング選択比を有することを特徴とする請求項７に記載の半導体装置。
前記第１の絶縁物はシリコン窒化物であり、前記第２の絶縁物はシリコン酸化物であることを特徴とする請求項７または９のいずれかに記載の半導体装置。
前記複数の第１の絶縁ゲート型トランジスタのうち、少なくとも１つは、該ゲート電極に対して、コンタクトホールが自己整合的に開孔されてなることを特徴とする請求項７に記載の半導体装置。
前記複数の第１の絶縁ゲート型トランジスタのうち、その最外周部におけるトランジスタのゲート電極は、電気的に独立しているダミーのゲート電極パターンであることを特徴とする請求項７または１１のいずれかに記載の半導体装置。
前記第１の絶縁ゲート型トランジスタにおける拡散領域の接合深さが、前記第２の絶縁ゲート型トランジスタにおける拡散領域の接合深さよりも小さいことを特徴とする請求項７に記載の半導体装置。
前記コンタクトホール内には、導電性材料が埋め込まれてなることを特徴とする請求項１１に記載の半導体装置。
前記導電性材料の表面には、低抵抗領域が設けられてなることを特徴とする請求項１４に記載の半導体装置。
フィールド領域によってメモリセル領域および周辺回路領域に分けられた半導体基板と、
この半導体基板上のメモリセル領域内に集積され、ゲート電極の側壁部分にそれぞれ第１の絶縁物で構成される第１の側壁絶縁膜が形成されてなる、複数の第１の絶縁ゲート型トランジスタと、
前記半導体基板上の周辺回路領域内に設けられ、ゲート電極の側壁部分に第１の絶縁物および第２の絶縁物で構成される第２の側壁絶縁膜が形成されてなる、少なくとも１つの第２の絶縁ゲート型トランジスタと、
前記第１の絶縁物および前記第２の絶縁物の間に、前記半導体基板の表面を覆うようにして設けられた第３の絶縁物と
を具備したことを特徴とする半導体装置。
前記第３の絶縁物は、少なくとも前記第２の絶縁物に対してエッチング選択比を有してなることを特徴とする請求項１６に記載の半導体装置。
前記第３の絶縁物は、前記第１の絶縁物よりも薄く形成されてなることを特徴とする請求項１６または１７のいずれかに記載の半導体装置。
前記第１の絶縁物および前記第２の絶縁物は、互いにエッチング選択比を有することを特徴とする請求項１６に記載の半導体装置。
前記第１の絶縁物および前記第３の絶縁物はシリコン窒化物であり、前記第２の絶縁物はシリコン酸化物であることを特徴とする請求項１６，１７，または１９のいずれかに記載の半導体装置。
前記複数の第１の絶縁ゲート型トランジスタのうち、少なくとも１つは、該ゲート電極および前記フィールド領域に対して、コンタクトホールが自己整合的に開孔されてなることを特徴とする請求項１６に記載の半導体装置。
前記複数の第１の絶縁ゲート型トランジスタのうち、その最外周部におけるトランジスタのゲート電極は、電気的に独立しているダミーのゲート電極パターンであることを特徴とする請求項１６または２１のいずれかに記載の半導体装置。
前記第１の絶縁ゲート型トランジスタにおける拡散領域の接合深さが、前記第２の絶縁ゲート型トランジスタにおける拡散領域の接合深さよりも小さいことを特徴とする請求項１６に記載の半導体装置。
半導体基板上のメモリセル領域に、第１の絶縁物からなる長さｄの側壁絶縁膜が形成されてなるゲート電極をそれぞれに有し、各ゲート電極間の最大スペースが２（ｄ＋ｘ）よりも小さくなるように配設された、複数の第１の絶縁ゲート型トランジスタと、
前記半導体基板上の周辺回路領域に、第１の絶縁物からなる長さｄの側壁絶縁膜が形成されてなるゲート電極、および、拡散領域の表面に前記側壁絶縁膜からそれぞれ前記ｘだけ離れた位置に設けられた低抵抗領域をそれぞれに有し、各ゲート電極間の最大スペースが２（ｄ＋ｘ）よりも大きくなるように配設された、複数の第２の絶縁ゲート型トランジスタと
を具備してなることを特徴とする半導体装置。
前記第２の絶縁ゲート型トランジスタにおける各ゲート電極の側壁部分には、それぞれ、前記第１の絶縁物からなる側壁絶縁膜のさらに外側に第２の絶縁物からなる側壁絶縁膜が形成されてなることを特徴とする請求項２４に記載の半導体装置。
前記ｘが、前記第２の絶縁物からなる側壁絶縁膜の側壁長に対応されてなることを特徴とする請求項２４または２５のいずれかに記載の半導体装置。
前記第２の絶縁物からなる側壁絶縁膜の下には、第３の絶縁物が設けられてなることを特徴とする請求項２５に記載の半導体装置。
前記第１の絶縁ゲート型トランジスタの、配線コンタクト部を除く、各ゲート電極間には、前記第２の絶縁物が埋め込まれてなることを特徴とする請求項２４に記載の半導体装置。
前記第１の絶縁ゲート型トランジスタの、配線コンタクト部を含む、各ゲート電極間には、導電性材料が埋め込まれてなることを特徴とする請求項２４に記載の半導体装置。
前記導電性材料の表面には、低抵抗領域が設けられてなることを特徴とする請求項２９に記載の半導体装置。
フィールド領域を形成し、半導体基板上の素子領域をメモリセル領域および周辺回路領域に分離する工程と、
前記メモリセル領域に、メモリセル部を構成するための複数の第１の絶縁ゲート型トランジスタの各ゲート電極、および、前記周辺回路領域に、周辺回路部を構成するための少なくとも１つの第２の絶縁ゲート型トランジスタのゲート電極をそれぞれ形成する工程と、
前記半導体基板の全面に第１の絶縁物を堆積する工程と、
前記第１の絶縁物を選択的に除去し、前記第１の絶縁ゲート型トランジスタにおける各ゲート電極の側壁部分、および、前記第２の絶縁ゲート型トランジスタにおけるゲート電極の側壁部分に、それぞれ、第１の側壁絶縁膜を形成する工程と、
前記半導体基板の全面に第２の絶縁物を堆積する工程と、
前記第２の絶縁物を選択的に除去し、前記第２の絶縁ゲート型トランジスタにおけるゲート電極の側壁部分に、さらに、第２の側壁絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
前記第１の絶縁物および前記第２の絶縁物としては、互いにエッチング選択比を有する物質が用いられることを特徴とする請求項３１に記載の半導体装置の製造方法。
前記第１の絶縁物としてはシリコン窒化物が、前記第２の絶縁物としてはシリコン酸化物が、それぞれ用いられることを特徴とする請求項３１または３２のいずれかに記載の半導体装置の製造方法。
前記複数の第１の絶縁ゲート型トランジスタのうち、その最外周部には、電気的に独立しているダミーのゲート電極パターンを有して、前記トランジスタが形成されることを特徴とする請求項３１に記載の半導体装置の製造方法。
前記第２の絶縁物に、前記複数の第１の絶縁ゲート型トランジスタの少なくとも１つのゲート電極に対して、コンタクトホールを自己整合的に開孔する工程をさらに備えることを特徴とする請求項３１に記載の半導体装置の製造方法。
前記第２の絶縁物に開孔されたコンタクトホール内に導電性材料を埋め込む工程をさらに備えることを特徴とする請求項３５に記載の半導体装置の製造方法。
前記第２の側壁絶縁膜を形成した後に、前記第２の側壁絶縁膜を介して、再度、前記第２の絶縁ゲート型トランジスタの拡散領域を形成する工程をさらに備えることを特徴とする請求項３１に記載の半導体装置の製造方法。
前記第２の側壁絶縁膜を形成した後に、前記第２の絶縁ゲート型トランジスタの拡散領域の表面に、低抵抗領域を形成する工程をさらに備えることを特徴とする請求項３１または３７のいずれかに記載の半導体装置の製造方法。
前記第２の絶縁ゲート型トランジスタにおける拡散領域の表面に低抵抗領域を形成すると同時に、前記コンタクトホール内に埋め込まれた前記導電性材料の表面に低抵抗領域を形成する工程をさらに備えることを特徴とする請求項３６または３８のいずれかに記載の半導体装置の製造方法。
前記第２の側壁絶縁膜を形成した後に、前記半導体基板の全面に層間絶縁膜を堆積する工程と、
前記層間絶縁膜に選択的に複数のコンタクトホールを開孔する工程と
をさらに備えることを特徴とする請求項３１，３７または３８のいずれかに記載の半導体装置の製造方法。
前記層間絶縁膜としては、前記第１の絶縁物に対してエッチング選択比を有する物質が用いられることを特徴とする請求項４０に記載の半導体装置の製造方法。
前記層間絶縁膜の表面を平坦化する工程をさらに備えることを特徴とする請求項４０に記載の半導体装置の製造方法。
前記コンタクトホールのうち、少なくとも１つは、前記第１の絶縁ゲート型トランジスタにおけるゲート電極に対して自己整合的に開孔されることを特徴とする請求項４０に記載の半導体装置の製造方法。
前記コンタクトホールを介して、再度、前記第１の絶縁ゲート型トランジスタの拡散領域を形成する工程をさらに備えることを特徴とする請求項４０に記載の半導体装置の製造方法。
前記第１の絶縁ゲート型トランジスタの拡散領域は、その接合深さが、前記第２の絶縁ゲート型トランジスタの拡散領域の接合深さよりも小さいことを特徴とする請求項４４に記載の半導体装置の製造方法。
前記第１の側壁絶縁膜を形成した後に、前記半導体基板の全面に第３の絶縁物を形成する工程をさらに備えることを特徴とする請求項３１，３７または３８のいずれかに記載の半導体装置の製造方法。
前記第３の絶縁物としては、前記第２の絶縁物に対してエッチング選択比を有する物質が用いられることを特徴とする請求項４６に記載の半導体装置の製造方法。
前記第３の絶縁物は、前記第１の絶縁物よりも薄く形成されることを特徴とする請求項４６に記載の半導体装置の製造方法。