JP4159197B2

JP4159197B2 - 半導体装置の製造方法

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Publication number: JP4159197B2
Application number: JP25875199A
Authority: JP
Inventors: 健治川嶋; 浩岩田; 敏森下
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-09-13
Filing date: 1999-09-13
Publication date: 2008-10-01
Anticipated expiration: 2019-09-13
Also published as: JP2001085675A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に、ゲート電極とソース,ドレインとの間の容量を減少させると共に短チャネル効果を抑制できる積み上げ構造のソース,ドレイン領域を有する絶縁ゲート型ＦＥＴ(電界効果トランジスタ)の製造方法に関する。
【０００２】
【従来の技術】
大多数の半導体集積回路においては、絶縁ゲート型ＦＥＴ(ＭＩＳＦＥＴ)が基本素子として用いられている。近年、半導体素子寸法の微細化が進むに従って、短チャンネル効果によるゲート長のばらつきに起因する閥値電圧のばらつきや、サブスレッショルド特性の劣化によるリーク電流の増加等が問題になってきている。
【０００３】
これらの問題を解決するためには、ソース,ドレインと半導体基板との接合(以下、単にソース,ドレイン接合と言う)の深さを浅くすることが有効であることが知られている。しかしながら、単に上記ソース,ドレイン接合の浅接合化を行なうと、短チャンネル効果を抑制することはできるのであるが、ソース,ドレイン拡散層の抵抗値が高くなるので金属酸化膜半導体ＦＥＴ(ＭＯＳＦＥＴ)の電流駆動力が低下するという問題がある。
【０００４】
そこで、上記電流駆動力の低下を解決するために、ゲート電極直下のチャネル領域両側に存在するソース,ドレイン領域を半導体基板上方まで積み上げる、言い換えると、ゲート電極の両側にゲート電極側壁絶縁膜を介して半導体基板まで達するソース,ドレイン拡散層を形成する所謂積み上げ拡散層構造が提案されている。こうして、ソース,ドレイン領域を半導体基板上方まで積み上げることによって、上記ソース,ドレイン拡散層の厚さを実効的に厚くして低抵抗化を計りつつ、上記ソース,ドレイン接合の深さを浅く形成できるのである。
【０００５】
図９は、特開昭６１‐１９６５７７号公報に開示されている従来の積み上げ拡散層を形成する工程を示す。図９(a)に示すように、シリコン基板１上に素子分離領域(シリコン酸化膜)２を形成して区画して、活性領域３が形成される。そして、活性領域３上にはゲート酸化膜４が形成され、さらに側壁部および上部が絶縁膜５に覆われたゲート電極６が形成される。
【０００６】
次に、図９(b)に示すように、上記シリコン基板１における露出しているソース,ドレイン形成領域７上に、選択的にシリコン層８をエピタキシャル成長させる。そして、シリコン層８に不純物をイオン注入して不純物層(ソース,ドレイン拡散層)９を形成する。
【０００７】
次に、図９(c)に示すように、ウェハ全面に層間絶縁膜１０を成長させ、層間絶縁膜１０上に形成された上部配線１２が、コンタクト配線１１を介してソース,ドレイン拡散層(ソース,ドレイン領域)９に接続される。
【０００８】
こうして得られた上記積み上げ拡散層９を有するＦＥＴは、ソース,ドレイン領域９がゲート酸化膜４と活性領域との境界よりも上にあるために、ゲート電極６下へのソース,ドレイン拡散層９の拡がりが抑えられて、短チャンネル効果が抑制される。また、ソース,ドレイン拡散層９の層抵抗を増大させることなく、ゲート電極６の長さを短くできるのである。
【０００９】
図１０は、特公平８‐２５７６５０６号公報に開示されている従来の積み上げ拡散層を形成する工程を示す。先ず、図１０(a)に示すように、Ｐ型基板２１上に素子分離領域となる酸化膜２２を形成する。次に、Ｐ型基板２１上における活性領域にゲート酸化膜２３およびゲート電極２４を順次形成し、熱酸化を行ってゲート電極２４の表面に十分な厚さの酸化膜２５を形成する。次に、図１０(b)に示すように、ゲート電極２４周囲の酸化膜２２を除去した後、多結晶シリコン層を形成し、リン拡散によって上記多結晶シリコン層をＮ型にし、同時にＮ型低濃度領域２６を形成する。次に、エッチバック法によってサイドウォール２７を形成する。次に、サイドウォール２７に砒素をイオン注入法によって注入して、Ｎ型高濃度領域２８を形成する。こうして形成されたＮ型低濃度領域２６,サイドウォール２７およびＮ型高濃度領域２８がソース,ドレイン領域となる。
【００１０】
次に、図１０(c)に示すように、ウェハ全面に層間絶縁膜２９を形成し、フォトリソグラフィおよびエッチングによってサイドウォール２７の一部分を含むようにソース,ドレイン領域２６,２７の位置にコンタクト孔３０を形成し、ソース,ドレイン領域２６,２７,２８がコンタクト配線３１を介して上部配線３２に接続される。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の積み上げ拡散層形成方法によって形成された積み上げ拡散層を有するＦＥＴには、以下のような問題がある。すなわち、特開昭６１‐１９６５７７号公報および特公平８‐２５７６５０６号公報の何れに開示されている積み上げ拡散層の形成方法の場合にも、ゲート電極長手方向に対して垂直方向(つまり、ゲート長方向)におけるゲート電極から素子分離領域までのソース,ドレイン領域にコンタクト孔が形成される。そして、ソース,ドレイン領域の長さは、以下のように決定される。
【００１２】
図８は、上記ゲート電極と活性領域とコンタクト孔との関係を示す図である。図において、ｐはゲート電極６１とコンタクト孔６３との間の位置合わせマージンを表し、ｏはコンタクト孔６３の幅を表し、ｑはコンタクト孔６３と素子分離領域６２との間の位置合わせマージンを表している。特開昭６１‐１９６５７７号公報に開示されたＦＥＴ(図９)では、ソース,ドレイン領域９の長さを(ｐ＋ｏ＋ｑ)よりも縮めることはできない。したがって、このようなＦＥＴでは、ソース,ドレイン領域９の占有面積を縮小することは容易ではない。
【００１３】
また、半導体基板上にソース,ドレイン領域を積み上げた場合には、図６(a)に示す通常(非積み上げ型)のＭＩＳＦＥＴの場合にも存在するソース,ドレイン領域の占有面積部分とウェル領域との間の寄生容量に加えて、図６(b)に示すように、積み上げ拡散層(ソース,ドレイン領域)とゲート電極との間にも寄生容量が生じる。そのために、特開昭６１-１９６５７７号公報や特公平８‐２５７６５０６号公報に開示されているようなＦＥＴでは、素子の動作速度が遅くなってしまう。
【００１４】
そこで、この発明の目的は、ソース,ドレイン領域の占有面積および寄生容量が小さい高速な半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、この発明の半導体装置の製造方法は、
シリコンエッチングに対してエッチング選択性のある材料でシリコン基板あるいはシリコンウェル領域上に素子分離領域を形成して、上記シリコン基板あるいはシリコンウェル領域を上記素子分離領域と活性領域とに区分する工程と、
上記活性領域上に、ゲート絶縁膜,ゲート電極およびゲート側壁絶縁膜を順次形成する工程と、
上記素子分離領域および上記活性領域を含む全面を覆うように、第１の多結晶シリコン膜を成膜する工程と、
上記第１の多結晶シリコン膜に対して異方性エッチングを行って、上記ゲート側壁絶縁膜に隣接して多結晶シリコンの第１サイドウォールを形成する工程と、
上記多結晶シリコンの第１サイドウォールを覆うように第２の多結晶シリコン膜を成膜する工程と、
上記第２の多結晶シリコン膜および上記第１サイドウォールに対して異方性エッチングを行うことによって、上記ゲート側壁絶縁膜に隣接し、且つ、上記素子分離領域上にまで延在する、多結晶シリコンの第２サイドウォールを形成する工程と、
上記第２サイドウォールに不純物イオン注入を行ってソース,ドレイン領域を形成する工程
を備えた半導体装置の製造方法において、
上記工程により形成された上記第２サイドウォールは、上記第２サイドウォールにおけるゲート側壁絶縁膜に接している部分の上記シリコン基板あるいはシリコンウェル領域の表面からの高さが、上記ゲート電極の上記シリコン基板あるいはシリコンウェル領域の表面からの高さよりも低く、
且つ、上記第２サイドウォールの上記シリコン基板あるいはシリコンウェル領域の表面からの高さにおける上記ゲート電極長手方向に対して垂直方向への変化は、上記ゲート電極側から側端に向かって減少している
ことを特徴としている。
【００１６】
上記構成によれば、活性領域と素子分離領域との境界は、ゲート電極長手方向に対して垂直方向に向ってゲート電極の側端からソース,ドレイン領域(上記第２サイドウォール)の側端までの間に位置している。したがって、上記ソース,ドレイン領域のシリコン基板あるいはシリコンウェル領域との接合面積は、上記ソース,ドレイン領域の表面積に比して十分小さくなっている。その結果、ソース,ドレイン領域と上部配線とのコンタクト領域の大半をシリコン基板あるいはシリコンウェル領域の活性領域に形成された接合領域に確保しているために、上記ソース,ドレイン領域の表面積と活性領域表面における接合面積とが同じである従来の半導体装置に比して、上記活性領域表面におけるソース,ドレイン接合領域の占有面積が小さくなる。すなわち、上記ソース,ドレイン領域と半導体基板との接合容量が縮小される。
【００１７】
さらに、上記ソース,ドレイン領域(上記第２サイドウォール)の高さは、上記ゲート電極長手方向に対して垂直方向へ上記ソース,ドレイン領域の側端から上記ゲート電極に向うにしたがって増加している。そのために、上記ソース,ドレイン領域とコンタクト配線との接触面が上記コンタクト配線の軸に対して傾き、上記接触面の面積がより大きくなる。したがって、上記ソース,ドレイン領域とコンタクト配線との接触抵抗が下げられる。
【００１８】
さらに、上記ソース,ドレイン領域の上記ゲート側壁絶縁膜に接している部分の高さは、上記ゲート電極の高さよりも低くなっている。したがって、ソース,ドレイン領域の上記ゲート電極近傍における高さがゲート電極の高さと同程度である従来の半導体装置に比して、上記ソース,ドレイン領域とゲート電極との間の容量が低減される。
【００１９】
さらに、上記特開昭６１‐１９６５７７号公報に開示されているごとく、積み上げ拡散層の形成の際に高価なエピタキシャル成長装置を必要とはせず、非常に低コストで上記積み上げ構造のソース,ドレイン領域が形成される。
【００２０】
こうして、上部配線に対するコンタクト抵抗を犠牲にすることなく、上記ソース,ドレイン領域における占有面積の縮小および寄生容量の低減が図られる。
【００２１】
また、この発明の半導体装置の製造方法は、上記ゲート電極長手方向に対して垂直方向への上記ソース,ドレイン領域の側端からゲート電極までの長さを、上記ソース,ドレイン領域のゲート側壁絶縁膜に接している部分における上記シリコン基板あるいはシリコンウェル領域の表面からの高さよりも長くすることが望ましい。
【００２２】
上記構成によれば、上記ソース,ドレイン領域(上記第２サイドウォール)とゲート電極とのオーバーラップ領域を極力小さくして、且つ、上記ソース,ドレイン領域の上記長さが十分に確保される。したがって、上記ソース,ドレイン領域とゲート電極との間の寄生抵抗を小さくしつつ、上記ソース,ドレイン領域と上部配線とのコンタクト領域が十分確保される。
【００２３】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、本実施の形態の半導体装置の製造方法によって形成された半導体装置を、ゲート電極の長手方向に対して垂直に切断した縦断面を示す。以下においては、上記ゲート電極の長手方向に対して垂直方向への距離を「長さ」と言い、上記ゲート電極の長手方向への距離を「幅」と言う。
【００２４】
本実施の形態における半導体装置は、積み上げ構造のソース,ドレイン領域を有するＭＩＳＦＥＴであり、半導体基板あるいは半導体基板に設けられたウェル領域(以下の説明においては半導体基板とする)４１,素子分離領域４２,ゲート絶縁膜４３,ゲート電極４４およびゲート電極側壁絶縁膜４５を有している。さらに、ソース,ドレイン領域を構成する多結晶シリコンサイドウォール４８を有しており、ソース及びドレイン領域の少なくとも一方の多結晶シリコンサイドウォール４８は、コンタクト配線５１を介して上部配線５２に接続されている。尚、５０は、層間絶縁膜である。
【００２５】
上記ソース,ドレイン領域は、上記ゲート電極側壁絶縁膜４５に隣接して、ゲート絶縁膜４３と半導体基板４１の活性領域との界面よりも上方にある多結晶シリコンサイドウォール４８に不純物を注入して成る不純物層４８と、この不純物層４８と半導体基板４１との浅い接合領域５３とで構成される。尚、本実施の形態においては、自己整合的にシリサイド膜４９がゲート電極４４およびソース,ドレイン領域４８の表面に形成されている。
【００２６】
また、上記ゲート電極４４の側壁と素子分離領域４２との距離ａは、ゲート電極側壁絶縁膜４５の膜厚ｂ、および、ゲート電極４４と素子分離領域４２との位置合せマージンｃと、ａ＞ｂ＋ｃの関係が成立するようにデザインされている。また、上記ゲート電極４４の導電体層の高さｅは、ソース,ドレイン領域４８のゲート電極４４近傍における高さｇと、ｅ＞ｇの関係が成立するようにデザインされている。
【００２７】
上記距離ａにトランジスタのゲート幅(図７におけるＷ)を掛けた値が、半導体基板４１の表面におけるソース,ドレイン接合領域５３の占有面積に相当する。ここで、ソース,ドレイン接合領域５３の長さ(上記距離ａからゲート電極側壁絶縁膜４５の膜厚ｂを差し引いた値)は、積み上げた不純物層４８からドナーもしくはアクセプタとなる不純物を拡散させて半導体基板４１中に接合を形成することができる程度であれば、接合容量を小さくする観点からすれば、寄生抵抗の著しい増大を招かない範囲内で小さい程よい。
【００２８】
すなわち、本実施の形態においては、上記距離ａと積み上げられたソース,ドレイン領域４８の長さｄとの間にａ＜ｄとなるように、素子分離領域４２と活性領域５４との境界の位置が設定されている。その結果、ソース,ドレイン領域４８の表面積を、活性領域表面Ａ‐Ａ'におけるソース,ドレイン接合領域５３の占有面積よりも大きくなっているのである。
【００２９】
本実施の形態における積み上げ構造ＭＩＳＦＥＴでは、上述のように、上記ソース,ドレイン領域４８の表面積を、活性領域表面Ａ‐Ａ'におけるソース,ドレイン接合領域５３の占有面積よりも大きくしている。そのため、従来の半導体装置に比べて、活性領域表面Ａ‐Ａ'におけるソース,ドレイン接合領域５３の占有面積を小さくすることができる。つまり、ソース,ドレイン領域４８と半導体基板４１との接合面積を、表面積の大きいソース,ドレイン領域４８に接続されているコンタクト配線５１のコンタクト抵抗を犠牲にすることなく小さくすることが可能になり、接合容量を効果的に低減することができるのである。
【００３０】
また、本実施の形態においては、上記積み上げられたソース,ドレイン領域４８の長さｄとゲート電極４４近傍の高さｇとがｄ＞ｇの関係になるように、ソース,ドレイン領域４８は幅広に積み上げられている。そうすることによって、ソース,ドレイン領域４８とゲート電極４４とのオーバーラップ領域を極力小さくし、且つ、ソース,ドレイン領域４８と上部配線５２とのコンタクト領域を十分確保できるのである。
【００３１】
その結果、上述のごとく、上記ソース,ドレイン領域４８の上記高さｇとゲート電極４４の導電体層の高さｅとの関係を、容易にｇ＜ｅにできる。そして、ゲート電極４４とソース,ドレイン領域４８との間の容量は、ソース,ドレイン領域４８の高さｇとゲート電極側壁絶縁膜４５の膜厚ｂ及び膜質(誘電率)で決まる。そのため、ゲート電極４４とソース,ドレイン領域４８との間の寄生容量を、積み上げ拡散層とゲート電極との高さが略等しいためにゲート電極高さで決まっていた従来の場合よりも小さくできるのである。
【００３２】
さらに、本実施の形態においては、上記ソース,ドレイン領域４８の高さを、ゲート電極４４の長手方向に対して垂直方向へ、ソース,ドレイン領域４８の側端からゲート電極４４に向って増加するようにして、ソース,ドレイン領域４８の表面を傾斜させている。そのために、ソース,ドレイン領域４８とコンタクト配線５１との接触面はコンタクト配線５１の軸に対して傾き、上記接触面の面積がより大きくなる。したがって、ソース,ドレイン領域４８とコンタクト配線５１との接触抵抗が下げられるのである。
【００３３】
すなわち、本実施の形態における積み上げ構造ＭＩＳＦＥＴにおいては、上記コンタクト抵抗を犠牲にすることなく、ソース,ドレイン領域の占有面積の縮小,寄生容量の低減および寄生抵抗の低減を図ることができるのである。
【００３４】
図８は、従来の積み上げ構造ＭＩＳＦＥＴのレイアウトを示す。この積み上げ構造ＭＩＳＦＥＴにおいて、ゲート電極６１と素子分離領域６２との間のマージンは、コンタクト孔６３の開口幅ｏと、コンタクト孔６３とゲート電極６１とが接触しないためのアライメントマージンｐと、コンタクト孔６３が素子分離領域６２に掛らないためのアライメントマージンｑとを合計した幅である。したがって、図８の積み上げ構造ＭＩＳＦＥＴのゲート長をＬ(一般的に、ゲート長Ｌは最小加工寸法となる)とし、ゲート幅をＷとすると、ゲート電極６１と素子分離領域６２との間のマージンは２.５Ｌ〜３Ｌ程度必要であり、活性領域６４の占有面積は６ＬＷ〜７ＬＷ(＝(２.５Ｌ×２＋Ｌ)×Ｗ〜(３Ｌ×２＋Ｌ)×Ｗ)となる。
【００３５】
図７は本実施の形態における積み上げ構造ＭＩＳＦＥＴのレイアウトを示す。位置合わせマージンはゲート長である最小加工寸法Ｌの１/３程度であるので、ゲート電極４４と素子分離領域４２との間の位置合せマージンは２/３Ｌ(＝１/３Ｌ×２)程度でよいことになる。すなわち、本実施の形態における活性領域５４の占有面積は７/３ＬＷ(＝(２/３Ｌ×２＋Ｌ)×Ｗ)となる。すなわち、本実施の形態によれば、活性領域５４の占有面積を、図８における活性領域６４の占有面積の１/３〜７/１８程度に抑えることができる。したがって、従来の積み上げ構造ＭＩＳＦＥＴ素子に比べて素子一つ当りの接合寄生容量を、２/９〜４/１５程度に小さくすることができるのである。
【００３６】
具体的には、本実施の形態においては、０.１８μm加工ルールに基づいて積み上げ構造ＭＩＳＦＥＴを作成している。その場合、活性領域５４の長さａは、ａ＝０.１２μmとなり、従来の積み上げ構造ＭＩＳＦＥＴの場合における０.４５μm〜０.５４μmに対して非常に小さく設計でき、接合寄生容量を従来の２/９〜４/１５程度に減少させることができる。更に具体的には、ウェル濃度を１.０×１０¹⁸cm^-3程度に設定した場合におけるゲート幅１μm当りの接合容量を、従来の積み上げ構造ＭＩＳＦＥＴの場合における２.６fＦ〜３.１fＦ程度に対して、０.７fＦ程度に低減することができるのである。
【００３７】
更に、上記ゲート側壁絶縁膜４５は、膜厚が１０nmのシリコン酸化膜と膜厚が３０nmのシリコン窒化膜とで形成されており、合計の膜厚ｂは４０nmである。また、ゲート電極４４と素子分離領域４２との位置合せマージンｃは、０.０７μm(７０nm)程度である。また、ゲート電極４４の導電体層の高さｅは２００nmであり、ソース,ドレイン領域４８の高さｇは１００nmである。
【００３８】
この場合、上記特公平８‐２５７６５０６号公報に代表されるソース,ドレイン領域の高さがゲート電極の高さと同程度である従来の積み上げ構造ＭＩＳＦＥＴに比べて、ソース,ドレイン領域４８とゲート電極４４との間の容量を１/２に低減でき、ゲート幅１μm当りの容量値は、０.２４fＦ程度から０.１２fＦ程度に低減できるのである。
【００３９】
このように、本実施の形態においては、積み上げ構造ＭＩＳＦＥＴにおいて、半導体基板４１における活性領域表面よりも上方まで積み上げられたソース,ドレイン領域４８におけるゲート電極長手方向に対して垂直方向への間に、活性領域５４と素子分離領域４２との境界が位置している。したがって、ソース,ドレイン領域４８の表面積を小さくすることなく、半導体基板４１の表面Ａ‐Ａ'におけるソース,ドレイン接合領域５３の占有面積を小さくすることができる。したがって、上部配線５２とのコンタクト抵抗を犠牲にすることなく、ソース,ドレイン接合領域５３と半導体基板４１との間の容量(接合容量)を小さくできるのである。
【００４０】
また、上記積み上げられたソース,ドレイン領域４８におけるゲート電極４４近傍の高さｇは、ゲート電極４４の高さｅよりも低くなっている。したがって、積み上げ拡散層のゲート電極近傍の高さがゲート電極高さと同程度である従来の積み上げ構造ＭＩＳＦＥＴに比して、ソース,ドレイン領域４８とゲート電極４４との間の容量を低減できる。
【００４１】
また、上記積み上げられたソース,ドレイン領域４８におけるゲート電極長手方向に対して垂直方向への長さｄは、ゲート電極４４近傍の高さｇよりも長くなっている。したがって、ソース,ドレイン領域４８とゲート電極４４との間の寄生抵抗を小さくしつつ、ソース,ドレイン領域４８と上部配線５２とのコンタクト領域を十分確保することができる。さらに、ソース,ドレイン領域４８の表面をゲート電極４４側から側端に向って傾斜させている。したがって、ソース,ドレイン領域４８とコンタクト配線５１との接触面をコンタクト配線５１の軸に対して傾けて、上記接触面の面積をより大きくできる。その結果、ソース,ドレイン領域４８とコンタクト配線５１との接触抵抗を低下できる。
【００４２】
すなわち、本実施の形態によれば、コンタクト抵抗を犠牲にすること無く、ソース,ドレイン領域における占有面積の縮小および寄生容量,寄生抵抗の低減を図ることができる。したがって、本実施の形態による積み上げ構造ＭＩＳＦＥＴに対する充電に要する容量が小さくなり、本実施の形態による積み上げ構造ＭＩＳＦＥＴを用いて設計した回路の動作スピードを向上できるのである。
【００４３】
尚、上記活性領域５４の長さａ、ゲート側壁絶縁膜４５の膜厚ｂ、ゲート電極４４と素子分離領域４２との位置合せマージンｃ、ゲート電極４４の導電体層の高さｅ、ソース,ドレイン領域４８の高さｇの値は、ａ＞ｂ＋ｃおよびｇ＜ｅを満たしていればよく、本実施の形態の値に限定するものではない。
【００４４】
また、本実施の形態においては、上記多結晶シリコンサイドウォール４８の存在によって、ゲート電極４４による垂直段が緩和される。そのために、ゲート電極４４上における層間絶縁膜５０の平坦化が容易になり、多層配線の形成が容易になる。さらに、コンタクト５１形成行程におけるエッチングの際に、下地ストッパ層との選択比の低下の問題がなくなる。
【００４５】
また、積み上げた上記多結晶シリコンサイドウォール４８にドナーまたはアクセプタとなる不純物を注入してソース,ドレイン領域４８,５３を形成した後は、活性領域５４が露出しない。そのために、上記活性領域５４は、エッチングやイオン注入等によるダメージを受けることはない。
【００４６】
＜第２実施の形態＞
本実施の形態は、第１実施の形態における半導体装置の製造方法に関する。図２〜図５は、本実施の形態における半導体装置の製造方法を説明するための積み上げ構造ＭＩＳＦＥＴの縦断面図である。以下、図２〜図５に従って、本実施の形態における積み上げ構造ＭＩＳＦＥＴの製造方法について詳細に説明する。以下においては、上記ゲート電極の長手方向に対して垂直方向への距離を「長さ」と言い、上記ゲート電極の長手方向への距離を「幅」と言う。
【００４７】
先ず、図２(a)に示すように、周知のＭＯＳ−ＦＥＴプロセスによって、半導体基板あるいは半導体基板に設けられたウェル領域(以下の説明においては半導体基板とする)４１に、素子分離領域４２,ゲート絶縁膜４３,ゲート電極４４,ゲート側壁絶縁膜４５を順次積層する。ここで、多結晶シリコン膜であるゲート電極４４の上には、シリコン酸化膜４６が形成されている。また、ゲート電極側壁絶縁膜４５はシリコン酸化膜およびシリコン窒化膜で形成される。尚、ゲート電極側壁絶縁膜４５は単層で構成しても良い。
【００４８】
次に、図２(b)に示すように、化学的気相成長法(ＣＶＤ法)によって多結晶シリコン膜４７を成長させる。尚、多結晶シリコン膜４７を成長させる場合は、半導体基板４１の活性領域表面との界面における自然酸化膜を極力排除する方法で多結晶シリコン膜４７を成長させることが重要である。なぜならば、後に、多結晶シリコン膜４７にドナーまたはアクセプタとなる不純物が導入され、多結晶シリコン膜４７中の不純物が熱拡散によって半導体基板４１に拡散されるのであるが、半導体基板４１の活性領域表面と多結晶シリコン膜４７との界面に酸化膜が形成されていると、この酸化膜が拡散バリアとなって均一な不純物拡散が阻害され(つまり、ソース,ドレイン接合深さが不均一になり)、トランジスタ特性がばらつくからである。
【００４９】
次に、図３(c)に示すように、上記多結晶シリコン膜４７に対してドライエッチング法で異方性エッチングバックを行って、多結晶シリコンのサイドウォール４８'を形成する。次に、図３(d)に示すように、多結晶シリコンサイドウォール４８'を覆うように、多結晶シリコン膜４７'を成膜する。その場合に、多結晶シリコン膜４７を成膜する場合と同様の理由で、多結晶シリコンサイドウォール４８'と多結晶シリコン膜４７'との間の自然酸化膜を極力排除する方法で多結晶シリコン膜４７'を成膜する。
【００５０】
次に、上記多結晶シリコンサイドウォール４８'の高さｇが上記ゲート電極４４の高さｅよりも低くなるまで、異方性エッチングバックを行う。そして、最終的に、図４(e)に示すように、多結晶シリコンサイドウオール４８の長さｄは、（２ｐ−ｂ)＜ｄ＜(２ｐ−ｂ＋ｏ)の関係が成立するようにデザインされる。ここで、ｂはゲート電極側壁絶縁膜４５の膜厚、ｐはゲート電極４４とコンタクト孔との位置合せマージン、ｏはコンタクト孔の開口幅(図８参照)である。
【００５１】
上記多結晶シリコンサイドウオール４８の長さｄが(２ｐ−ｂ)より短い(ｄ＜２ｐ−ｂ)場合には、ゲート電極４４に対するコンタクト孔の位置合せが最もずれた場合(コンタクト孔のずれ量がｐである場合)には、コンタクト配線とソース領域あるいはドレイン領域との接続がとれなくなる。一方、上記多結晶シリコンサイドウオール４８の長さｄが(２ｐ−ｂ＋ｏ)より長い(ｄ＞２ｐ−ｂ＋ｏ)場合には、素子の占有面積が従来の積み上げ構造ＦＥＴよりも大きくなるので好ましくない。
【００５２】
ここで、上記多結晶シリコンサイドウオール４８の長さｄは、多結晶シリコン膜４７の膜厚ｈ(図２(b)参照)、ゲート電極４４による段差の高さｆ(ゲート多結晶シリコン膜４４上のシリコン酸化膜４６まで含んだ高さ：図２(a)参照)、上記エッチングバックの際のエッチング量によって決まる。
【００５３】
上記多結晶シリコン４７を膜厚ｈだけ成長させた場合、図２(b)および図４(e)から分かるように、形成される多結晶シリコンサイドウオール４８の長さｄと高さｇとの比は、多結晶シリコン４７の成長膜厚ｈとゲート電極４４による段差ｆとの比と同程度になる。実際は、多結晶シリコンサイドウオール４８の形状は上に凸の形状になるので、上記の比の関係よりも多結晶シリコンサイドウオール４８の高さｇは若干低くなる。このことを考慮して、多結晶シリコン４７の成長膜厚ｈが決定されるのである。
【００５４】
本実施の形態においては、上記最小加工寸法を０.１８μm(１８０nm)とした場合に、ゲート側壁絶縁膜４５の厚さｂを４０nmとし、ゲート電極４４とコンタクト孔との位置合せマージンｐを０.０７μm(７０nm)とし、多結晶シリコンサイドウォール４８の長さｄを３００nm〜３５０nm程度とし、多結晶シリコンサイドウォール４８の高さｇを１００nm程度とし、ゲート電極４４の多結晶シリコン層の高さｅを２００nm程度とし、ゲート電極４４による段差の高さｆを３００nm程度としている。
【００５５】
上述のように、高さｇが１００nm程度であり、長さｄが３００nm〜３５０nm程度である多結晶シリコンサイドウォール４８を形成するためには、多結晶シリコン膜４７の成長膜厚は１０００nm程度必要である。そこで、本実施の形態においては、１回目の多結晶シリコン膜４７の成長膜厚ｈを７００nmとし、２回目の多結晶シリコン膜４７'の成長膜厚を３００nmとしている。こうして、多結晶シリコン膜４７,４７'を２回に分けて堆積させ、２回に分けて異方性エッチングを行うことによって、容易に多結晶シリコンサイドウォール４８の高さｇをゲート電極４４の高さｅよりも十分低くでき、且つ、多結晶シリコンサイドウォール４８の長さｄを高さｇよりも十分長くできるのである。
【００５６】
上記多結晶シリコンサイドウォール４８の高さｇは、ゲート電極４４とソース,ドレイン領域との間の寄生容量を抑えると言う点からは、後の工程において金属シリサイドを形成する際に、金属シリサイド層が半導体基板４１上の活性領域表面に達して、ソース,ドレイン領域における半導体基板４１との浅い接合を破壊しない範囲内で低い程よく、本実施の形態における数値に限定されるものではない。
【００５７】
尚、上記多結晶シリコン膜を形成した後に、フォトリソグラフィ工程を行って異方性エッチングを行うことによって、多結晶シリコンサイドウォールを形成すると同時に局所配線を形成することができる。ところが、１回で多結晶シリコン膜を成長させた場合は、ゲート電極４４の３倍以上の高さの局所配線が形成されことになるため上部配線を形成するのが困難になる。ところが、本実施の形態においては、複数回多結晶シリコン膜を成長させて各成長毎に異方性エッチングバックを行うようにしている。したがって、最後の多結晶シリコン膜４７'の成長膜厚を薄く設定することによって、局所配線の高さを抑えることができるのである。
【００５８】
本実施の形態において製造される半導体装置は、積み上がったソース,ドレイン領域となる多結晶シリコンサイドウォール４８の長さｄが高さｇより長い(ｄ＞ｇ)という構造が特徴であり、多結晶シリコンサイドウォール４８は、コンタクト配線と確実に接続できるだけの長さｄを確保しつつ、ゲート電極４４の導電体層の高さｆよりも低い高さｇを有している。そのため、結果的に、ゲート電極４４とソース,ドレイン領域との間の寄生容量を抑えつつ、上部配線とソース,ドレイン領域とを接続するためのコンタクトの抵抗の増大を防ぐことができる。また、ゲート電極４４の高さｆよりも多結晶シリコンサイドウォール４８の高さｇは低いので、後に金属シリサイド層をソース,ドレイン領域の表面に形成する際に、金属と多結晶シリコンとの反応層における体積膨張によって、ゲート電極４４の上部でゲート電極４４とソース,ドレイン領域とが短絡することを防止できるのである。
【００５９】
尚、上記多結晶シリコンサイドウォール４８'に対する異方性エッチングバックは、ＴＣＰ型エッチング装置を用いて、Ｃl₂＝１３０sccm,圧力が１０mＴorr,ＴＣＰパワーが３５０Ｗ,Ｂottomパワーが５０Ｗの条件で行った。
【００６０】
次に、図４(f)に示すように、上記ゲート電極４４上部のシリコン酸化膜４６を、例えば希フッ酸によるウェットエッチングで除去した後、ソース,ドレイン領域形成のために不純物イオン注入が行われる。本実施の形態においては、ゲート電極４４'とソース,ドレイン領域４８"とのドーピングが同時に行われる。
【００６１】
以下、本実施の形態における上記不純物イオン注入の条件について説明する。ここで、ゲート電極４４である多結晶シリコンの膜厚ｅを２００nm程度とし、多結晶シリコンサイドウォール４８の最大高さｇを１００nm程度とする。先ず、ｎチャネルトランジスタに関するイオン注入においては、リンイオンを２０ｋeＶ〜８０ｋeＶ程度のエネルギーで、１×１０¹⁵cm^-2〜１×１０¹⁶cm^-2程度のドーズ量で注入する。これに対して、ｐチャネルトランジスタに関するイオン注入においては、ボロンイオンを１０ｋeＶ〜４０ｋeＶ程度のエネルギーで、１×１０¹⁵cm^-2〜１×１０¹⁶cm^-2程度のドーズ量で注入する。
【００６２】
本実施の形態においては、上記半導体基板４１の活性領域は多結晶シリコンサイドウォール４８で覆われている。したがって、上記活性領域に直接イオン注入が行われることはなく、上記活性領域にダメージが入り難いと言う利点がある。
【００６３】
次に、熱処理を行って、注入された不純物を活性化すると共に、多結晶シリコンサイドウォール４８に注入された不純物を半導体基板４１まで拡散させて、浅いソース,ドレイン接合領域５３を形成する。その場合における上記熱処理の目安は、ゲート電極４４に対してソース,ドレイン領域５３がオフセットしない程度まで不純物を拡散できる程度である。具体的には、ゲート電極側壁絶縁膜４５の膜厚ｂ分だけ不純物を横方向に拡散させる程度である。尚、短チャンネル効果を抑制し、且つ、駆動電流を確保するためには、接合深さを極力浅くし、ゲート電極４４に対してオフセットしないように接合領域５３を形成する必要がある。
【００６４】
次に、図４(g)に示すように、周知のシリサイド工程によって、ソース,ドレイン領域４８"およびゲート電極４４'の上部に高融点金属のシリサイド膜４９が選択的に形成される。本実施の形態においては、ソース電極４８",ドレイン電極４８"およびゲート電極４４'の上部総てがシリサイド化される。
【００６５】
次に、図５(h)に示すように、周知の方法によって全面に層間絶縁膜５０が形成される。次に、図５(i)に示すように、コンタクト孔５５が層間絶縁膜５０の所望の位置に開けられ、その後、上部配線５２が形成される。こうして、ソース,ドレイン領域４８"は、コンタクト配線５１を介して上部配線５２に接続されるのある。
【００６６】
上述のように、本実施の形態においては、上記ソース,ドレイン領域４８"の長さｄと、ゲート電極側壁絶縁膜４５の膜厚ｂと、ゲート電極４４'とコンタクト孔５５との位置合せマージンｐと、コンタクト孔５５の幅ｏとは、(２ｐ−ｂ)＜ｄ＜(２ｐ−ｂ＋ｏ)の関係が成立するようになっている。したがって、ゲート電極４４'に対するコンタクト孔５５の位置合せが最もずれた場合(コンタクト孔５５のずれ量がｐである場合)でも、コンタクト配線５１とソース,ドレイン領域４８"とは確実に接続される。また、素子の占有面積が必要以上に大きくなることはない。さらに、ソース,ドレイン領域４８"の高さｇと、ゲート電極４４'の高さｅとは、ｇ＜ｅの関係が成立するようになっている。したがって、ゲート電極４４'とソース,ドレイン領域４８"との間の容量を、従来の半導体装置の場合よりも小さくできるのである。
【００６７】
【発明の効果】
以上より明らかなように、この発明の半導体装置の製造方法は、ゲート側壁絶縁膜に隣接してシリコン基板あるいはシリコンウェル領域の表面よりも上方まで形成されたソース,ドレイン領域を有するＭＩＳ型半導体装置の製造方法において、上記シリコン基板あるいはシリコンウェル領域における活性領域と素子分離領域との境界を、ゲート電極長手方向に対して垂直方向に向ってゲート電極の側端から第２サイドウォール(上記ソース,ドレイン領域)の側端までの間に位置させるので、上記ソース,ドレイン接合領域の占有面積をソース,ドレイン領域の表面積に比して十分小さくできる。したがって、上記ソース,ドレイン領域と半導体基板との接合容量を縮小できる。
【００６８】
さらに、上記ソース,ドレイン領域の高さを、上記ゲート電極長手方向に対して垂直方向へ上記ゲート電極に向うにしたがって増加させるので、上記ソース,ドレイン領域とコンタクト配線との接蝕面を上記コンタクト配線の軸に対して傾けることができる。したがって、上記ソース,ドレイン領域とコンタクト配線との接触面積をより大きくして、接触抵抗を下げることができる。
【００６９】
さらに、上記ソース,ドレイン領域の上記ゲート側壁絶縁膜に接している部分における高さを、上記ゲート電極の高さよりも低くしている。したがって、上記ソース,ドレイン領域とゲート電極との間の容量を低減できる。
【００７０】
さらに、上記特開昭６１‐１９６５７７号公報に開示されているごとく、積み上げ拡散層の形成の際に高価なエピタキシャル成長装置を必要とはしない。したがって、非常に低コストで上記積み上げ構造のソース,ドレイン領域を形成できる。
【００７１】
すなわち、この発明によれば、上記上部配線とのコンタクト抵抗を犠牲にすることなく、ソース,ドレイン領域における占有面積の縮小および寄生容量の低減を図ることができるのである。したがって、充電に要する容量を小さくし、本半導体装置を用いて設計した回路の動作速度を向上できるのである。
【００７２】
また、上記この発明の半導体装置の製造方法は、上記ゲート電極長手方向に対して垂直方向への上記ソース,ドレイン領域の側端からゲート電極までの長さを、上記ソース,ドレイン領域のゲート側壁絶縁膜に接している部分における上記シリコン基板あるいはシリコンウェル領域の表面からの高さよりも長くすれば、上記ソース,ドレイン領域とゲート電極との間の寄生抵抗を小さくしつつ、上記ソース,ドレイン領域と上部配線とのコンタクト領域を十分確保できる。
【図面の簡単な説明】
【図１】この発明の半導体装置の製造方法によって形成される積み上げ構造ＭＩＳＦＥＴにおけるゲート電極の長手方向に対して垂直方向への縦断面図である。
【図２】図１に示す積み上げ構造ＭＩＳＦＥＴの製造方法を示す断面図である。
【図３】図２に続く製造方法を示す断面図である。
【図４】図３に続く製造方法を示す断面図である。
【図５】図４に続く製造方法を示す断面図である。
【図６】通常のＭＩＳＦＥＴおよび積み上げ構造ＭＩＳＦＥＴの寄生容量の説明図である。
【図７】図１に示す積み上げ構造ＭＩＳＦＥＴのレイアウトを示す図である。
【図８】従来の積み上げ構造ＭＩＳＦＥＴのレイアウトを示す図である。
【図９】従来の積み上げ構造ＭＩＳＦＥＴの製造方法を示す図である。
【図１０】図９とは異なる積み上げ構造ＭＩＳＦＥＴの製造方法を示す図である。
【符号の説明】
４１…半導体基板、
４２…素子分離領域、４３…ゲート絶縁膜、
４４…ゲート電極、４５…ゲート電極側壁絶縁膜、
４６…シリコン酸化膜、４７,４７'…多結晶シリコン膜、
４８,４８"…ソース,ドレイン領域(多結晶シリコンサイドウォール)、
４８'…多結晶シリコンサイドウォール、
４９…シリサイド膜、５０…層間絶縁膜、
５１…コンタクト配線、５２…上部配線、
５３…ソース,ドレイン接合領域、５４…活性領域、
５５…コンタクト孔。

Claims

シリコンエッチングに対してエッチング選択性のある材料でシリコン基板あるいはシリコンウェル領域上に素子分離領域を形成して、上記シリコン基板あるいはシリコンウェル領域を上記素子分離領域と活性領域とに区分する工程と、
上記活性領域上に、ゲート絶縁膜,ゲート電極およびゲート側壁絶縁膜を順次形成する工程と、
上記素子分離領域および上記活性領域を含む全面を覆うように、第１の多結晶シリコン膜を成膜する工程と、
上記第１の多結晶シリコン膜に対して異方性エッチングを行って、上記ゲート側壁絶縁膜に隣接して多結晶シリコンの第１サイドウォールを形成する工程と、
上記多結晶シリコンの第１サイドウォールを覆うように第２の多結晶シリコン膜を成膜する工程と、
上記第２の多結晶シリコン膜および上記第１サイドウォールに対して異方性エッチングを行うことによって、上記ゲート側壁絶縁膜に隣接し、且つ、上記素子分離領域上にまで延在する、多結晶シリコンの第２サイドウォールを形成する工程と、
上記第２サイドウォールに不純物イオン注入を行ってソース,ドレイン領域を形成する工程
を備えた半導体装置の製造方法において、
上記工程により形成された上記第２サイドウォールは、上記第２サイドウォールにおけるゲート側壁絶縁膜に接している部分の上記シリコン基板あるいはシリコンウェル領域の表面からの高さが、上記ゲート電極の上記シリコン基板あるいはシリコンウェル領域の表面からの高さよりも低く、
且つ、上記第２サイドウォールの上記シリコン基板あるいはシリコンウェル領域の表面からの高さにおける上記ゲート電極長手方向に対して垂直方向への変化は、上記ゲート電極側から側端に向かって減少している
ことを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
上記ゲート電極長手方向に対して垂直方向への上記ソース,ドレイン領域の側端からゲート電極までの長さは、上記ソース,ドレイン領域のゲート側壁絶縁膜に接している部分における上記シリコン基板あるいはシリコンウェル領域の表面からの高さよりも長くなっていることを特徴とする半導体装置の製造方法。