JP2006344809A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】特性バラツキを改善でき、電流駆動能力を向上できる微細化に適した半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板と、前記半導体基板から突き出し、前記半導体基板上の幅が前記半導体基板中の幅よりも狭い素子分離と、前記素子分離に挟まれた半導体基板部分上に形成された半導体層と、前記半導体層に形成されたＭＯＳＦＥＴとを具備する。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に係り、特に、微細化に適した半導体装置及びその製造方法に関する。

半導体装置の微細化が進展するにともなって、半導体装置の面積を縮小するために種々の技術が、開発されてきている。

従来技術の一例を、特許文献１に開示された不揮発性半導体記憶装置を参照して説明する。特許文献１の技術では、平坦なシリコン基板上にトンネル絶縁膜を介して浮遊ゲート電極の一部になる半導体膜を成膜する。この構造の半導体膜、トンネル絶縁膜、及びシリコン基板中に素子分離用溝を形成し、素子分離を形成する。さらに、上記の半導体膜上に、選択的に第２の半導体膜を積み増しして２層構造の浮遊ゲート電極を形成する。この技術では、素子分離の幅をリソグラフィの加工精度より狭くすることが困難である。

他の技術に、予め半導体基板から突き出すように素子分離を形成する技術がある。この素子分離に挟まれた半導体基板上に半導体素子、例えば、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）を形成する。この技術によれば、半導体基板中に形成する素子分離と半導体基板上に形成する能動素子との合せ精度を向上させることができ、半導体装置の集積度を向上させることができる。しかし、下記に述べるような問題点を有する。

この技術を使用した不揮発性半導体記憶装置のメモリセルのチャネル部分の断面構造の一例を図１４に示す。図示された構造は、下記のように形成される。まず、シリコン基板１０上にマスク材（図示せず）を堆積し、マスク材とシリコン基板１０中に素子分離用の溝１６ｔをリソグラフィ及びエッチングにより形成する。この素子分離用溝１６ｔを絶縁膜で埋めて、素子分離１６を形成する。素子分離１６を形成後、マスク材を除去して素子分離１６に挟まれたシリコン基板１０表面を露出させ、ここにメモリセルのセルトランジスタ２０を形成する。このマスク材の除去時に、素子分離１６の一部も除去されて、図示されたようにシリコン基板１０の上部がわずかに突き出した構造になる。この突き出したシリコン基板１０上にトンネル絶縁膜２２を介して浮遊ゲート電極２４を形成する。

このような平坦でない形状のシリコン基板１０上に形成されたトンネル絶縁膜２２は、シリコン基板１０上面の平坦な部分と端部近くの傾斜した部分とで、その膜厚が異なる。すなわち、シリコン基板１０の傾斜した部分では、トンネル絶縁膜２２が薄くなる。その結果、この領域に、平坦部のセルトランジスタ２０とは特性が異なる寄生トランジスタ２０’が形成される。寄生トランジスタ２０’が形成されると、トンネル絶縁膜の絶縁耐圧やトンネル電流の大きさにバラツキが生じる。トンネル電流にバラツキが生じることで、浮遊ゲート電極２４に注入される電荷量にバラツキが生じる。さらに、浮遊ゲート電極２４が、両側で下方に突き出した形状になるため、電界集中が起きやすくなる。このようなことが相乗されて、セルトランジスタ２０の電気的特性が劣化する。例えば、ゲート電圧−ソース／ドレイン電流特性（Ｉ−Ｖ特性）にコブ（kink）が生じたり、しきい値電圧Ｖｔｈにバラツキが生じたりする。

また、微細化されたＭＯＳＦＥＴでは、チャネル領域の幅が狭くなるため、ソース／ドレイン電流を大きくすることが困難であるという別の問題がある。

したがって、上記のトランジスタの特性バラツキを改善でき、電流駆動能力を向上できる微細化に適した半導体装置及びその製造方法に対するニーズがある。
米国特許第６，７７７，７４１ Ｂ２号明細書

本発明の目的は、特性バラツキを改善でき、電流駆動能力を向上できる微細化に適した半導体装置及びその製造方法を提供することである。

上記の課題は、以下の本発明に係る半導体装置及びその製造方法によって解決される。

本発明の１態様による半導体装置は、半導体基板と、前記半導体基板から突き出し、前記半導体基板上の幅が前記半導体基板中の幅よりも狭い素子分離と、前記素子分離に挟まれた半導体基板部分上に形成された半導体層と、前記半導体層に形成されたＭＯＳＦＥＴとを具備する。

本発明の他の１態様による半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜及び前記半導体基板中に素子分離を形成する工程と、前記第１の絶縁膜を除去して、前記素子分離の一部を前記半導体基板から突き出させる工程と、前記半導体基板から突き出した前記素子分離の一部の幅を狭くする工程と、前記素子分離に挟まれた領域の前記半導体基板上に半導体層を形成する工程と、前記半導体層上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に導電体層を形成する工程と、前記導電体層を加工してゲート電極を形成する工程とを具備する。

本発明によって、特性バラツキを改善でき、電流駆動能力を向上できる微細化に適した半導体装置及びその製造方法を提供することができる。

本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。下記の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。

本発明の半導体装置は、ＭＯＳＦＥＴの形成に先立ち、予め半導体基板から突き出した形状を有する素子分離を形成する。その後、半導体基板から突き出した素子分離部分の幅を横方向に後退させ狭くし、さらに素子分離に挟まれた半導体基板上に選択的に半導体層を形成して、素子領域を広げると同時に表面を平坦化して、この半導体層上に能動素子を形成したものである。

本発明の１実施形態を、不揮発性半導体記憶装置を例に、以下に詳細に説明する。

図１は、ＮＡＮＤ型不揮発性半導体記憶装置のメモリセル部分の配線を除く平面レイアウト図である。図の縦方向（以下、ビット線方向と呼ぶ）に素子分離１６が形成され、素子分離１６に挟まれた領域に複数のセルトランジスタ２０が配置される。複数のセルトランジスタ２０は、第１の拡散層４２を介して直列に接続される。図の横方向（以下、ワード線方向と呼ぶ）に、ワード線として働く制御ゲート電極３０が形成される。複数の制御ゲート電極３０の一端（図の上側）にビット線選択トランジスタ２１のビット線選択ゲート電極３１が配置され、ビット線選択ゲート電極３１に隣接してビット線コンタクト６０が配置される。

本実施形態の半導体装置の断面構造の一例を図２に示す。図２（ａ）は、図１に切断線２Ａ−２Ａで示した、制御ゲート電極３０上で切断したワード線方向のメモリセルの断面図であり、図２（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図である。図２（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図２（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である。

本実施形態は、セルトランジスタ２０及び周辺回路のｎチャネルＭＯＳＦＥＴ（以降、ｎＭＯＳと呼ぶ）１２０とｐチャネルＭＯＳＦＥＴ（以降、ｐＭＯＳと呼ぶ）２２０とを具備する。これらのトランジスタの特徴は、半導体基板１０、例えば、シリコン基板、から突き出すように形成された素子分離１６間のシリコン基板１０上に形成された半導体層１８に形成されることである。シリコン基板１０から突き出した部分の素子分離１６は、横方向に削られて分離幅を狭くされる。この素子分離１６に挟まれたシリコン基板１０上に半導体層１８を、選択的に、例えば、選択エピタキシャル成長により形成して能動領域（すなわち、チャネル領域）を広げている。この半導体層１８上にトンネル絶縁膜２２又はゲート絶縁膜１２２，２２２を介して浮遊ゲート電極又はゲート電極２４、３１、１３０，２３０を形成する。

半導体層１８により、チャネル領域のシリコン基板１０表面が平坦化されるため、ここに形成するトンネル絶縁膜２２又はゲート絶縁膜１２２，２２２の厚さをほぼ一様にできる。その結果、従来技術では問題であった絶縁膜の膜厚バラツキに起因する寄生トランジスタが形成されることなく、セルトランジスタ２０及び周辺トランジスタ１２０、２２０の特性バラツキを低減できる。

さらに、上記トランジスタ２０，１２０，２２０のチャネル領域の幅、すなわち、半導体層１８の幅、は、図２（ａ）、（ｃ）に示したように、シリコン基板１０のチャネル領域の幅よりも広くなる。その結果、シリコン基板にチャネルを形成した従来のトランジスタ（図１４参照）に比べチャネル幅を広くでき、電流駆動能力を大きくすることができる。

本実施形態の半導体装置の製造工程の一例を、図３から図１３を参照して説明する。図の各図（ａ）は、図１に切断線２Ａ−２Ａで示した制御ゲート電極３０上で切断したワード線方向のメモリセルの断面図であり、各図（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図である。各図（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、各図（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である。

（１）まず、ウェル１１、１１１、２１１を形成した半導体基板１０に素子分離１６を形成する。

図３を参照して、半導体基板１０、例えば、シリコン基板、のメモリセル領域及び周辺回路のｎＭＯＳ領域にｐ−ウェル１１、１１１を、周辺回路のｐＭＯＳ領域にｎ−ウェル２１１を形成する。

次に、シリコン基板１０の全面に第１の絶縁膜１２及び第２の絶縁膜１４を順に堆積する。第１の絶縁膜１２は、膜厚範囲が、例えば、１０ｎｍから５０ｎｍのシリコン酸化膜（ＳｉＯ_２膜）を使用することができる。第２の絶縁膜１４は、膜厚範囲が、例えば、２０ｎｍから３００ｎｍのシリコン窒化膜（ＳｉＮ膜）を使用することができる。第２の絶縁膜１４は、次のパターン加工時にマスクとして機能する。

第２の絶縁膜１４にリソグラフィ及びエッチングにより、素子分離１６のパターンを形成し、第２の絶縁膜１４をマスクとしてシリコン基板１０をエッチングして素子分離用のトレンチ１６ｔを形成する。そして、このトレンチ１６ｔを埋めるように素子分離絶縁膜１６ｍを全面に堆積する。素子分離絶縁膜１６ｍとしては、例えば、ＣＶＤ（chemical vapor deposition）法、ＨＤＰ（high density plasma）法又はＨＴＯ（high temperature oxide）法（７００℃から９００℃の温度範囲での堆積法）により形成したＳｉＯ_２膜を使用することができる。

第２の絶縁膜１４上に堆積した素子分離絶縁膜１６ｍを、例えば、ＣＭＰ（chemical mechanical polishing）により除去すると同時に、表面を平坦化する。このＣＭＰ時に、第２の絶縁膜１４をストッパとして使用する。

このようにして、図３に示した、シリコン基板１０中及び上に、シリコン基板１０から突き出した構造の素子分離１６を形成できる。

（２）次に、第１の絶縁膜１２及び第２の絶縁膜１４を除去し、素子分離１６の幅を狭くする。

図４を参照して、まず、第２の絶縁膜１４を除去する。第２の絶縁膜１４がＳｉＮ膜であれば、例えば、熱リン酸によりエッチングして、第２の絶縁膜１４のみを選択的に除去することができる。

次に、第１の絶縁膜１２を、例えば、フッ酸を含む溶液でエッチングして除去し、素子分離１６に挟まれた領域のシリコン基板１０を露出させる。このエッチング時にオーバーエッチングを行い、シリコン基板１０から突き出した部分の素子分離１６を横方向に後退させる。すなわち、シリコン基板１０より上の素子分離１６の幅を狭くする。このエッチングにより、素子分離１６の間のシリコン基板１０に接している素子分離絶縁膜１６も下方にエッチングされるため、シリコン基板１０は上部がわずかに突き出した形状になる。

このようにして、図４に示したように、シリコン基板１０から突き出した構造の素子分離１６を形成でき、しかも、シリコン基板１０より上方の素子分離１６の間隔を、露出したシリコン基板１０の幅よりも広くできる。

（３）次に、素子分離１６に挟まれた領域のシリコン基板１０上に選択的に半導体層１８を形成する。

図５を参照して、素子分離１６間の上部が飛び出した形状のシリコン基板１０上にだけ、選択的に半導体層１８を形成する。半導体層１８の選択形成は、例えば、選択エピタキシャル成長により行える。半導体層１８としては、例えば、シリコン、又はシリコン・ゲルマニウム（ＳｉＧｅ）を使用することができる。例えば、シリコンを選択エピタキシャル成長させる場合の処理条件は、例えば、水素（Ｈ_２）ガスをキャリアとして、数％程度の塩化水素（ＨＣｌ）を添加し、ジクロル・シラン（ＳｉＨ_２Ｃｌ_２）をソース・ガスとして用いて、成長温度は７００℃から８５０℃、圧力は１０Ｔｏｒｒから６０Ｔｏｒｒである。

形成された半導体層１８は、シリコン基板１０の凹凸を良好に被覆するため、半導体層１８の表面は平坦化される。

半導体層１８の形成は、固相エピタキシャル成長により行うこともできる。この場合には、例えば、非晶質又は多結晶シリコンあるいはＳｉＧｅを素子分離１６に挟まれたシリコン基板１０上に選択的又は全面に堆積する。全面に半導体層１８を堆積した場合には、エチバック等により素子分離１６間のシリコン基板１０表面にだけ半導体層１８を残す。その後、過熱して固相エピタキシャル成長させて、単結晶半導体層１８を形成する。若しくは、加熱をせずに、非晶質又は多結晶半導体層１８のまま使用することができる。

半導体層１８にシリコンよりもキャリアの移動度が大きい半導体、例えば、ＳｉＧｅを用いると、高速動作が可能な半導体装置を作成することができる。

このようにして、図５に示したように、選択的に半導体層１８を素子分離１６の間のシリコン基板１０上に形成することによって、半導体層１８表面を平坦にでき、さらに、下地のシリコン基板１０の幅よりも半導体層１８の幅を広くすることができる。

（４）次に、半導体層１８上に第３の（トンネル）絶縁膜２２又は第４の（ゲート）絶縁膜１２２，２２２を介して第１の導電体膜２４ｍを形成する。

図６を参照して、メモリセル領域の半導体層１８上に第３の絶縁膜２２を形成する。第３の絶縁膜２２は、ＮＡＮＤ型不揮発性半導体記憶装置のトンネル絶縁膜として機能する。第３の絶縁膜２２として、例えば、膜厚範囲が、例えば、４ｎｍから１２ｎｍのＳｉＯ_２膜又はシリコンオキシナイトライド膜（ＳｉＯＮ膜）を使用することができる。周辺回路領域の半導体層１８上に第４の絶縁膜１２２，２２２を形成する。第４の絶縁膜１２２，２２２は、膜厚範囲が、例えば、４ｎｍから１０ｎｍのＳｉＯ_２膜又はＳｉＯＮ膜を使用することができる。

次に、第３の絶縁膜２２及び第４の絶縁膜１２２，２２２上を含む全面に第１の導電体膜２４ｍを堆積して、素子分離１６間の溝を埋める。第１の導電体膜２４ｍとして、例えば、リン（Ｐ）又はホウ素（Ｂ）を高濃度に添加した多結晶シリコンを使用することができる。上記の不純物の添加は、多結晶シリコン膜の成膜時に同時に行うことができる。あるいは、無添加多結晶シリコン膜を成膜後に、例えば、イオン注入により、所望の不純物を、所望の量だけ添加することができる。その後、素子分離１６上に堆積した第１の導電体膜２４ｍを、例えば、ＣＭＰにより、素子分離１６をストッパとして除去する。

このようにして、図６に示したように、メモリセル領域では、セルトランジスタ２０の浮遊ゲート電極２４を形成でき、周辺回路領域では、ｎＭＯＳ及びｐＭＯＳのそれぞれのゲート電極の第１の導電体膜１２４，２２４を形成できる。

（５）次に、メモリセル領域の素子分離絶縁膜１６の上部を後退させて、第５の絶縁膜（ゲート間絶縁膜）２６及び第２の半導体膜３２を形成する。第２の半導体膜３２は、制御ゲート電極３０あるいはゲート電極３１、１３０、２３０の一部になる。

図７を参照して、メモリセル領域以外の部分をレジスト（図示せず）で覆い、メモリセル領域の素子分離絶縁膜１６の上部を所望の量だけエッチングして除去し、浮遊ゲート電極２４の側面の一部を露出させる。残された素子分離１６の高さは、浮遊ゲート電極２４とトンネル絶縁膜である第３の絶縁膜２２との境界の高さより下にならないようにする。このように、浮遊ゲート電極２４の上面及び側面の一部を露出させることにより、浮遊ゲート電極２４の上面だけが露出している場合よりも、浮遊ゲート電極２４と後の工程で形成する制御ゲート電極３０とが接する面積を大きくできる、すなわち電極間容量を大きくすることができる。

その後、メモリセル領域以外のレジストを除去して、全面に第５の絶縁膜２６を堆積する。第５の絶縁膜２６は、この後でこの上に形成される制御ゲート電極３０と制御ゲート電極２４の間のゲート間絶縁膜として機能する。第５の絶縁膜２６は、例えば、膜厚範囲８ｎｍから２０ｎｍのＳｉＯ_２膜、若しくは、ＳｉＯ_２膜／ＳｉＮ膜／ＳｉＯ_２膜の３層構造で、それぞれの膜厚範囲が、例えば、いずれも３ｎｍから１０ｎｍである、いわゆるＯＮＯ膜を使用することができる。

そして、第５の絶縁膜２６上の全面に制御ゲート電極３０あるいはゲート電極３１、１３０、２３０の一部分になる第２の導電体膜３２を形成する。第２の導電体膜３２は、第１の導電体膜２４と同様に、例えば、リン（Ｐ）又はホウ素（Ｂ）を高濃度に添加した多結晶シリコンを使用することができる。第２の導電体膜３２によって、メモリセル領域の表面は、平坦化される。

このようにして、図７に示した構造を形成することができる。

（６）次に、メモリセルのビット線選択トランジスタ及び周辺回路のｎＭＯＳ及びｐＭＯＳを形成する領域の第１の導電体膜２４と第３の導電体膜３６とをゲート電極接続孔３４を介して接続させる。

図８を参照して、メモリセルのビット線選択トランジスタ２１及び周辺回路のｎＭＯＳ１２０及びｐＭＯＳ２２０のゲート電極を形成する領域に、ゲート電極接続孔３４を形成する。すなわち、第２の導電体膜３２及び第５の絶縁膜２６をリソグラフィ及びエッチングにより除去して、ゲート電極接続孔３４を形成し、第１の導電体膜２４を露出させる。周辺回路の領域では、第２の導電体膜３２及び第５の絶縁膜２６の一部を除去する代わりにこれらの全て除去することもできる。

その後、ゲート電極接続孔３４上を含む全面に第３の導電体膜３６を形成する。第３の導電体膜３６は、第１の導電体膜２４及び第２の導電体膜３２と同様に、例えば、リン（Ｐ）又はホウ素（Ｂ）を高濃度に添加した多結晶シリコンを使用することができる。

このようにして、図８に示したように、ビット線選択トランジスタ２１及び周辺トランジスタ１２０，２２０を形成する領域の第１の導電体膜２４と第３の導電体膜３６とをゲート電極接続孔３４を介して接続させた構造を形成できる。

（７）次に、ゲート電極を加工して、第１の拡散層４２を形成する。

図９を参照して、第３の導電体膜３６上の全面に第６の絶縁膜４０を形成する。第６の絶縁膜４０は、次のゲート電極加工時にマスクとして機能する。第６の絶縁膜４０として、例えば、ＣＶＤ、ＨＴＯ等で形成したＳｉＯ_２膜又はＳｉＮ膜を使用することができる。第６の絶縁膜４０にリソグラフィ及びエッチングにより、制御ゲート電極３０、ビット線選択トランジスタ２１のゲート電極３１及び周辺トランジスタのゲート電極１３０，２３０のパターンを形成する。第６の絶縁膜４０をマスクとして、第３の導電体膜３６、第２の導電体膜３２、第５の絶縁膜２６、第１の導電体膜２４、及び第３の絶縁膜２２又は第４の絶縁膜１２２、２２４を順にエッチングして除去して、メモリセルの制御ゲート電極３０、ビット線選択ゲート電極３１及び周辺トランジスタのゲート電極１３０，２３０を形成する。このエッチングにより、浮遊ゲート電極２４は、各セルトランジスタ２０毎に分離され、セルトランジスタ２０が形成される。図示しないが、このエッチング時に、第３の絶縁膜２２又は第４の絶縁膜１２２、２２４を完全に除去するために、半導体層１８の表面がわずかにエッチングされることがある。

上記で形成されたそれぞれのゲート電極２４、３１、１３０、２３０をマスクとして、例えば、イオン注入により不純物をシリコン基板１０に導入して、第１の拡散層４２、１４２、２４２を形成する。メモリセル及びｎＭＯＳの第１の拡散層４２、１４２は、ｎ型不純物、例えば、ヒ素（Ａｓ）を添加したｎ型であり、ｐＭＯＳの第１の拡散層２４２は、ｐ型不純物、例えば、ホウ素（Ｂ）を添加したｐ型である。尚、メモリセルのイオン注入と周辺トランジスタのイオン注入は、同時に行うことができる、あるいは、別々に行うことができる。セルトランジスタ２０間に形成された第１の拡散層４２によって、図９（ｂ）に示されたように、同じ列の複数のセルトランジスタ２０は、ビット線方向に電気的に接続される。

このようにして、図９に示したように、メモリセルの制御ゲート電極３０、ビット線選択ゲート電極３１と浮遊ゲート電極２４及び周辺トランジスタのゲート電極１３０，２３０、並びに第１の拡散層４２、１４２、２４２を形成できる。

（８）次に、ゲート電極２４，３０，３１，１３０，２３０に側壁絶縁膜４４を形成し、第２の拡散層４６形成する。

図１０を参照して、各ゲート電極２４、３０、３１、１３０及び２３０の側面を覆うように第７の絶縁膜４４を全面に形成する。この第７の絶縁膜４４によってビット線方向のセルトランジスタ２０間の溝は、埋められる。第７の絶縁膜４４は、第６の絶縁膜４０と異なる材料により形成され、例えば、ＳｉＮ膜又はＳｉＯ_２膜を使用することができる。そして、異方性エッチングにより第６の絶縁膜４０上及びシリコン基板１０上の平面部に堆積した第７の絶縁膜４４を除去して、各ゲート電極２４、３０、３１、１３０及び２３０の側面にのみ第７の絶縁膜４４を残す。このようにして、各ゲート電極の側面に側壁絶縁膜４４を形成できる。

その後、各ゲート電極２４、３０、３１、１３０、２３０及び側壁絶縁膜４４をマスクとして、露出したシリコン基板１０に、例えば、イオン注入により不純物を導入して、第２の拡散層４６、１４６、２４６を形成する。第２の拡散層のイオン注入は、第１の拡散層のイオン注入よりも高いエネルギーで、高濃度に行う。これにより、第１の拡散層よりも高濃度で、接合深さの深い第２の拡散層を形成できる。注入する不純物は、第１の拡散層と同様に、ビット線選択ゲートトランジスタ２１及びｎＭＯＳ１２０の第２の拡散層４６，１４６は、ｎ型不純物、例えば、ヒ素（Ａｓ）を添加したｎ型の拡散層であり、ｐＭＯＳ２２０の第２の拡散層２４６は、ｐ型不純物、例えば、ホウ素（Ｂ）を添加したｐ型の拡散層である。尚、メモリセルのイオン注入と周辺トランジスタのイオン注入は、同時に行うことができる、あるいは、別々に行うことができる。第１及び第２の拡散層は、ＭＯＳＦＥＴのソース／ドレインとして機能する。

このようにして、図１０に示したように、各ゲート電極２４、３０、３１、１３０，２３０の側壁絶縁膜４４及び第２の拡散層４６、１４６、２４６を形成できる。

（９）次に、第２の拡散層４６上の開口部を第９の絶縁膜５０で埋めて平坦化する。

図１１を参照して、ビット線選択ゲート電極３１の第２の拡散層４６側の側壁絶縁膜４４を、必要に応じて、リソグラフィ及びエッチングにより除去する。この第２の拡散層４６上には、後でビット線コンタクト６０が形成されるが、寸法の余裕が大きければ、側壁絶縁膜４４を除去しなくても良い。

そして、側壁絶縁膜４４を除去したビット線選択ゲート電極３１の側面を覆うように全面に第８の絶縁膜４８を形成する。さらに、第２の拡散層４６、１４６、２４６上方の開口部を埋めるように第９の絶縁膜５０を全面に形成する。第８の絶縁膜４８より上方に形成された第９の絶縁膜５０及び第８の絶縁膜４８を、例えば、ＣＭＰにより第６の絶縁膜４０をストッパとして除去して平坦化する。第８の絶縁膜４８として、ＣＭＰによる研磨レートが第９の絶縁膜５０よりも遅く、第６の絶縁膜４０よりも早い、例えば、ＣＶＤ−ＳｉＯ_２膜を使用することができる。第９の絶縁膜５０として、例えば、低誘電率絶縁膜又はＴＥＯＳ−ＳｉＯ_２膜等を使用することができる。尚、第８の絶縁膜４８は、省略することもできる。

このようにして、図１１に示したように、第８の絶縁膜４８の表面で平坦化された構造を形成できる。

（１０）次に、制御ゲート電極３０、ビット線選択ゲート電極３１、及び周辺トランジスタのゲート電極１３０、２３０の上面にシリサイドを形成する。

図１２を参照して、制御ゲート電極３０、ビット線選択ゲート電極３１、及び周辺トランジスタのゲート電極１２４、２２４上の第６の絶縁膜４０を除去し、ゲート電極上面の第３の導電体膜３６、すなわち、多結晶シリコンを露出させる。この全面にシリサイド用金属（図示せず）を堆積する。シリサイド用金属としては、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等を使用することができる。多結晶シリコン上にシリサイド用金属が接触した状態で熱処理を行い反応させて、ゲート電極である多結晶シリコン３６の上面にシリサイド３８を形成する。その後、未反応のシリサイド用金属を除去する。

このようにして、図１２に示したように、多結晶シリコン３６上にシリサイド３８を形成した、いわゆるサリサイド構造のゲート電極３０、３１、１２４、２２４を形成できる。

（１１）次に、配線６４、６６を形成する。

図１３を参照して、シリサイド３８を形成したゲート電極３０、３１、１２４、２２４上を含む全面に第１０の絶縁膜５２を形成する。第１０の絶縁膜５２としては、シリサイド３８から金属が拡散することを防止する機能を有する絶縁膜が好ましく、例えば、ＳｉＮ膜を使用することができる。第１０の絶縁膜５２上の全面に第１１の絶縁膜５４を形成する。第１１の絶縁膜５４は、配線の層間絶縁膜であり、例えば、低誘電率絶縁膜を使用することができる。

そして、メモリセルの第２の拡散層４６、及び周辺トランジスタの第２の拡散層１４６、２４６に達する第１のコンタクトホール６０ｈを、第１１の絶縁膜５４、第１０の絶縁膜５２、第９の絶縁膜５０及び第８の絶縁膜４８中に、リソグラフィ及びエッチングにより形成する。第１のコンタクトホール６０ｈに金属、例えば、タングステン（Ｗ）を埋め込んで第１のコンタクト・プラグ６０，１６０，２６０を形成する。同様に、メモリセルの制御ゲート電極３０、及び周辺トランジスタのゲート電極１３０、２３０に達する第２のコンタクトホール６２ｈをリソグラフィ及びエッチングにより形成し、例えば、タングステン（Ｗ）により埋めて、第２のコンタクト・プラグ６２，１６２，２６２を形成する。

第１及び第２のコンタクト・プラグ６０，１６０，２６０，６２，１６２，２６２上を含む全面に配線用金属、例えば、タングステン（Ｗ）を形成し、リソグラフィ及びエッチングにより加工して、第１のコンタクト・プラグ６０，１６０，２６０に接続する第１の配線６４，１６４，２６４及び第２のコンタクト・プラグ６２，１６２，２６２に接続する第２の配線６６，１６６，２６６を形成することができる。

その後、多層配線等の半導体装置に必要な工程を行って、特性バラツキを改善でき、電流駆動能力を向上できる微細化に適した半導体装置を完成する。

上記に説明してきたように本発明によって、半導体基板から突き出した素子分離を先に形成し、ＭＯＳＦＥＴをその間の領域に形成する半導体装置において、従来技術による種々の問題点を解決することができる。すなわち、チャネルを形成する領域に半導体層を選択的に形成することにより、半導体層表面を平坦化できる。その結果、トンネル絶縁膜又はゲート絶縁膜の膜厚バラツキに起因する特性バラツキ、例えば、ＭＯＳＦＥＴのＩ−Ｖ特性、不揮発性記憶素子のトンネル電流特性、等を改善できる。さらに、実効的な素子分離の幅を削減でき、チャネル幅を拡大できるため、ＭＯＳＦＥＴの電流駆動能力を向上できる。チャネル領域の半導体層にキャリア移動度がシリコンよりも大きな半導体、例えば、ＳｉＧｅを使用することができ、半導体装置を高速化することができる。

本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。

図１は、本発明の１実施形態による不揮発性半導体記憶装置のメモリセル部分の平面レイアウト図である。 図２は、本発明の本実施形態による半導体装置の構造の一例を説明するために示す断面図であり、図２（ａ）は、図１に切断線２Ａ−２Ａで示した、制御ゲート電極上で切断したワード線方向のメモリセルの断面図であり、図２（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図であり、図２（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図２（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である。 図３は、本発明の本実施形態による半導体装置の製造工程の一例を説明するために示す断面図であり、図３（ａ）は、図１に切断線２Ａ−２Ａで示した、ワード線方向のメモリセルの断面図であり、図３（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図であり、図３（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図３（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である。 図４は、図３に続く本実施形態による半導体装置の製造工程の一例を説明するために示す断面図であり、図４（ａ）は、図１に切断線２Ａ−２Ａで示した、ワード線方向のメモリセルの断面図であり、図４（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図であり、図４（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図４（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である。 図５は、図４に続く本実施形態による半導体装置の製造工程の一例を説明するために示す断面図であり、図５（ａ）は、図１に切断線２Ａ−２Ａで示した、ワード線方向のメモリセルの断面図であり、図５（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図であり、図５（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図５（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である。 図６は、図５に続く本実施形態による半導体装置の製造工程の一例を説明するために示す断面図であり、図６（ａ）は、図１に切断線２Ａ−２Ａで示した、ワード線方向のメモリセルの断面図であり、図６（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図であり、図６（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図６（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である。 図７は、図６に続く本実施形態による半導体装置の製造工程の一例を説明するために示す断面図であり、図７（ａ）は、図１に切断線２Ａ−２Ａで示した、ワード線方向のメモリセルの断面図であり、図７（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図であり、図７（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図７（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である。 図８は、図７に続く本実施形態による半導体装置の製造工程の一例を説明するために示す断面図であり、図８（ａ）は、図１に切断線２Ａ−２Ａで示した、ワード線方向のメモリセルの断面図であり、図８（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図であり、図８（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図８（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である 図９は、図８に続く本実施形態による半導体装置の製造工程の一例を説明するために示す断面図であり、図９（ａ）は、図１に切断線２Ａ−２Ａで示した、ワード線方向のメモリセルの断面図であり、図９（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図であり、図９（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図９（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である 図１０は、図９に続く本実施形態による半導体装置の製造工程の一例を説明するために示す断面図であり、図１０（ａ）は、図１に切断線２Ａ−２Ａで示した、ワード線方向のメモリセルの断面図であり、図１０（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図であり、図１０（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図１０（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である 図１１は、図１０に続く本実施形態による半導体装置の製造工程の一例を説明するために示す断面図であり、図１１（ａ）は、図１に切断線２Ａ−２Ａで示した、ワード線方向のメモリセルの断面図であり、図１１（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図であり、図１１（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図１１（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である 図１２は、図１１に続く本実施形態による半導体装置の製造工程の一例を説明するために示す断面図であり、図１２（ａ）は、図１に切断線２Ａ−２Ａで示した、ワード線方向のメモリセルの断面図であり、図１２（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図であり、図１２（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図１２（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である。 図１３は、図１２に続く本実施形態による半導体装置の製造工程の一例を説明するために示す断面図であり、図１３（ａ）は、図１に切断線２Ａ−２Ａで示した、ワード線方向のメモリセルの断面図であり、図１３（ｂ）は、図１に切断線２Ｂ−２Ｂで示したビット線方向のメモリセルの断面図であり、図１３（ｃ）は、周辺回路のＭＯＳＦＥＴのチャネル幅方向の断面図であり、図１３（ｄ）は、周辺回路のＭＯＳＦＥＴのチャネル長方向の断面図である。 図１４は、従来技術による半導体装置の構造を説明するために示す断面図である。

符号の説明

１０…半導体基板，１１，１１，２１１…ウェル，１２…第１の絶縁膜，１４…第２の絶縁膜，１６…素子分離，１８…半導体層，２０…セルトランジスタ，１２０…周辺トランジスタ（ｎＭＯＳ），２２０…周辺トランジスタ（ｐＭＯＳ），２２…第３の絶縁膜（トンネル絶縁膜），１２２，２２２…第４の絶縁膜（ゲート絶縁膜），２４…浮遊ゲート電極，１２４，２２４…第１の導電体膜，２６…第５の絶縁膜，３０…制御ゲート電極，１３０，２３０…周辺トランジスタのゲート電極，３２…第２の半導体膜，３４…ゲート電極接続孔，３６…第３の半導体膜，３８…シリサイド層，４０…第６の絶縁膜，４２…第１の拡散層，４４…第７の絶縁膜（側壁絶縁膜），４６…第２の拡散層，４８…第８の絶縁膜，５０…第９の絶縁膜，５２…第１０の絶縁膜，５４…第１１の絶縁膜（層間絶縁膜），６０，１６０，２６０…第１のコンタクト・プラグ，６２，１６２，２６２…第２のコンタクト・プラグ，６４，１６４，２６４…第１の配線，６６，１６６，２６６…第２の配線。

Claims (5)

1. 半導体基板と、
   前記半導体基板から突き出し、前記半導体基板上の幅が前記半導体基板中の幅よりも狭い素子分離と、
   前記素子分離に挟まれた半導体基板部分上に形成された半導体層と、
   前記半導体層に形成されたＭＯＳＦＥＴと
   を具備することを特徴とする半導体装置。
2. 前記ＭＯＳＦＥＴは、不揮発性半導体記憶素子を含むことを特徴とする、請求項１に記載の半導体装置。
3. 前記半導体層は、前記半導体基板部分より幅が広いことを特徴とする、請求項１若しくは２に記載の半導体装置。
4. 前記半導体層は、シリコンよりキャリアの移動度が大きい半導体で形成されることを特徴とする、請求項１ないし３のいずれか１に記載の半導体装置。
5. 半導体基板上に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜及び前記半導体基板中に素子分離を形成する工程と、
   前記第１の絶縁膜を除去して、前記素子分離の一部を前記半導体基板から突き出させる工程と、
   前記半導体基板から突き出した前記素子分離の一部の幅を狭くする工程と、
   前記素子分離に挟まれた領域の前記半導体基板上に半導体層を形成する工程と、
   前記半導体層上に第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜上に導電体層を形成する工程と、
   前記導電体層を加工してゲート電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。

Images