[go: up one dir, main page]

CN206490066U - 边缘终止的半导体器件 - Google Patents

边缘终止的半导体器件 Download PDF

Info

Publication number
CN206490066U
CN206490066U CN201720199033.2U CN201720199033U CN206490066U CN 206490066 U CN206490066 U CN 206490066U CN 201720199033 U CN201720199033 U CN 201720199033U CN 206490066 U CN206490066 U CN 206490066U
Authority
CN
China
Prior art keywords
layer
type
epitaxial layer
trench
edge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201720199033.2U
Other languages
English (en)
Inventor
G·H·罗切尔特
G·M·格里弗纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Application granted granted Critical
Publication of CN206490066U publication Critical patent/CN206490066U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
    • H10D84/144—VDMOS having built-in components the built-in components being PN junction diodes in antiparallel diode configurations

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)

Abstract

本实用新型申请的一个方面提供了一种边缘终止的半导体器件，其特征在于包括：衬底，该衬底为高度掺杂的第一类型的半导体；位于衬底上的第一外延层，该第一外延层为轻度掺杂的第一类型的半导体；位于第一外延层上的第二外延层，该第二外延层为轻度掺杂的第二类型的半导体以用于与第一外延层一起形成竖直二极管；边缘终止结构，该边缘终止结构包括：位于第二外延层中的终止阱，该终止阱为中度掺杂的第一类型的半导体以用于与第二外延层一起形成水平二极管；以及电场屏障，该电场屏障包括：至少一个竖直沟槽，所述至少一个竖直沟槽延伸穿过终止阱进入到第一外延层中并且暴露侧壁区，该侧壁区经由沟槽侧壁被掺杂成中度掺杂的第二类型的半导体；以及位于所述至少一个竖直沟槽中的侧壁层，所述侧壁层包括将终止阱电耦接到衬底的中度掺杂的第一类型的半导体。屏蔽所述器件的有源区域以免受到边缘损伤的不可预知的影响的技术问题由此通过包括新型边缘终止结构而解决。

Description

边缘终止的半导体器件
技术领域
本专利申请涉及金属氧化物半导体场效应晶体管(MOSFET)器件的终止结构领域，并且具体地讲涉及适用于与超结MOSFET器件一起使用的终止结构。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)是通常用于打开和关闭电源的半导体器件。MOSFET包括源极区、漏极区以及在源极区与漏极区之间延伸的沟道区。沟道区由薄介电层与栅极电极隔离，使得施加到栅极电极的电压可控制是否在源极区与漏极区之间形成导电沟道。当存在导电沟道时，MOSFET使电流能够通过器件，所述电流取决于导通状态电阻。当不存在导电沟道时，器件阻止电流流动，直到达到击穿电压时为止。
理想的是，使导通状态电阻尽可能小，并同时使击穿电压尽可能高，但传统上，这些参数必须彼此有所取舍。通过使用所谓的“超结”器件，这种取舍约束已被弱化(但未消除)。此类器件采用相反地掺杂的半导体的相邻层来提供用于导通状态传导的电荷载子，以及提供用于关断状态电流阻断的耗尽区(相当于无载子的“本征”半导体材料)。
然而，现有超结构造技术存在许多缺点，其中包括器件间距有限(导致半导体体积浪费)并且终止难。前一个缺点需要器件大于必要的尺寸。后一个缺点不必要地限制了器件的可靠性和产率。
实用新型内容
因此，要解决的技术问题是，对半导体器件的有源区域进行屏蔽以免受到边缘损伤的不可预知的影响。边缘终止结构就被提供来实现该技术效果。
根据本专利申请的一个方面，提供了一种边缘终止的半导体器件，其特征在于：衬底，该衬底为高度掺杂的第一类型的半导体；位于衬底上的第一外延层，该第一外延层为轻度掺杂的第一类型的半导体；位于第一外延层上的第二外延层，该第二外延层为轻度掺杂的第二类型的半导体以用于与第一外延层一起形成竖直二极管；边缘终止结构，该边缘终止结构包括：位于第二外延层中的终止阱，该终止阱为中度掺杂的第一类型的半导体以用于与第二外延层一起形成水平二极管；以及电场屏障，该电场屏障包括：至少一个竖直沟槽，所述至少一个竖直沟槽延伸穿过终止阱进入到第一外延层中并且暴露侧壁区，该侧壁区经由沟槽侧壁被掺杂成中度掺杂的第二类型的半导体；以及位于所述至少一个竖直沟槽中的侧壁层，所述侧壁层包括将终止阱电耦接到衬底的中度掺杂的第一类型的半导体。
在一些实施方案中，边缘终止的半导体器件的特征在于电场屏障还包括导电性沟槽填充材料。
在一些实施方案中，边缘终止的半导体器件的特征还在于：位于第二外延层上方的夹层电介质；以及位于电场屏障上方的夹层电介质上方的漏极密封环，其中漏极密封环连接到导电性沟槽填充材料。
在一些实施方案中，边缘终止的半导体器件的特征在于电场屏障还包括绝缘性沟槽填充材料。
在一些实施方案中，边缘终止的半导体器件的特征还在于：凹陷到绝缘性沟槽填充材料中的栅极；位于第二外延层上方的夹层电介质；以及位于电场屏障上方的夹层电介质上方的漏极密封环，其中漏极密封环连接到栅极。
在一些实施方案中，边缘终止的半导体器件的特征在于边缘终止结构还包括围绕电场屏障的物理屏障，该物理屏障包括：第二竖直沟槽，该第二竖直沟槽延伸穿过终止阱进入到第一外延层中并且暴露侧壁区，该侧壁区经由沟槽侧壁被掺杂成中度掺杂的第二类型的半导体；位于第二竖直沟槽中的侧壁层，所述侧壁层包括将终止阱电耦接到衬底的中度掺杂的第一类型的半导体；以及位于侧壁层之间的沟槽填充层。
在一些实施方案中，边缘终止的半导体器件的特征在于沟槽填充层包括二氧化硅。
在一些实施方案中，边缘终止的半导体器件的特征在于边缘终止结构还包括由电场屏障包围的电流屏障，该电流屏障包括：第三竖直沟槽，该第三竖直沟槽从第二外延层的表面向下延伸到第一外延层中并且暴露侧壁区，该侧壁区经由沟槽侧壁被掺杂成中度掺杂的第二类型的半导体；位于第三竖直沟槽中的侧壁层，所述侧壁层包括电耦接到衬底的中度掺杂的第一类型的半导体；以及位于侧壁层之间的绝缘性沟槽填充层。
在一些实施方案中，边缘终止的半导体器件的特征在于所述第一类型为n型，并且所述第二类型为p型。
在一些实施方案中，边缘终止的半导体器件的特征在于所述第一类型为p型，并且所述第二类型为n型。
附图说明
在附图中：
图1A为示例性图案化半导体晶圆。
图1B为示例性已封装半导体晶圆。
图1C为示例性半导体管芯。
图2A至图2B为示例性中压功率MOSFET的剖视图。
图3A至图3G为示例性器件的在不同制造阶段中的剖视图。
图4是为栅极区的放大视图。
图5为示例性制造方法的流程图。
应当理解，附图和对应的详细描述并不限制本公开，而是相反，为理解落在所附权利要求范围内的所有修改形式、等同形式和替代形式提供基础。
具体实施方式
术语
在以下描述中，术语“本征”、“轻度掺杂”、“中度掺杂”和“重度掺杂”以及“退化”用于指示相对的掺杂程度。这些术语不旨在指示确定的数值范围，而是旨在(在计算尺上)指示大概的范围，所述范围的上限值和下限值可被允许在任一方向上以4的因数变化。在硅的上下文中，术语“本征”指示1014原子/cm3或更少的掺杂物浓度。“轻度掺杂”指示介于1014原子/cm3与1016原子/cm3之间的范围内的浓度。“中度掺杂”指示介于1016原子/cm3(含)与1018原子/cm3(含)之间的范围内的浓度。“重度掺杂”指示介于1018原子/cm3与1020原子/cm3之间的范围内的浓度。“退化”指示足以提供与金属触点的欧姆(非整流)连接的掺杂水平(通常大于1020原子/cm3)。需注意的是，对于除硅之外的半导体，这些范围可能不同。
半导体器件的制造始于从半导体晶体切割晶圆。晶圆用作被施加一系列操作的衬底100。所述系列中的操作通常被很好地理解并在公开的文献中进行了记录，并且可包括清洗、蚀刻、沉积、掩模、注入、扩散、氧化、金属化和钝化。这些操作的精确顺序(和参数)以及掩模的图案化决定所得到的半导体器件的结构。由于每个器件通常仅占据衬底100的一小部分(块或“管芯”)，因此可将操作设计成同时构建许多半导体器件102，如图1A所示。一旦该系列的加工操作完成，便可测试并切离(“切割”)独立的半导体器件102。
切割工艺施加高度局部化的应力，所述应力沿每个管芯的边缘造成残余损伤。此类损伤不可预知地影响其附近的电子特性，并通常加速化学和物理形式的退化。为防止此类损伤影响半导体器件的操作，器件设计者将器件的有源区域限制为管芯的被划道围绕的内部，所述划道允许锯痕和缓冲区带。在缓冲区带不足以保护器件性能免受边缘损伤影响的情况下，设计者必须提供具有某种形式的终止的有源区域，所述终止对有源区域进行屏蔽。
为了使独立的半导体器件102甚至更坚实，同时也使它们更易于结合到电子电路中，可封装每个器件。图1B示出了安装在导热和导电凸片104上的示例性功率MOSFET器件102，该导热和导电凸片为已封装器件106的外壳的一部分。已封装器件106还包括引线108，所述引线可焊接到电子电路中的端子。除了为从管芯吸取热量提供热通路之外，凸片104还可用作额外的引线以用于连接到电子电路。
根据本公开，独立的半导体器件102可为叠栅超结MOSFET，适用于紧凑形式的高电流和中高压应用。管芯的背面可用作漏极电极(例如，附接到导电凸片104)。图1C示出了管芯的示例性正面，其中出于例示目的省略了金属化层和钝化层。在所示的实施方案中，凸台或“柱”110由器件的有源区域111中的沟槽阵列109限定。作为另外一种选择，可使用区域填充蜂窝结构，诸如正方形或六边形，来为器件的有源区域提供所需的电子结构。
需注意的是，出于说明的目的，附图以夸大的特征结构尺寸示出。在至少一些设想的实施方案中，凸台和沟槽的组合宽度为大约3微米，而管芯可为大约10毫米宽。因此，在实践中，可预期具有大概3000个平行的沟槽带，而所示出的器件只有15个。
线2A指示图2A至图3G中所示的剖视图的区域。剖视图包括有源区111的一部分、电流屏障112、外缘114、以及包括场屏障118和物理屏障119的终止区116。在图2A中，终止区116示出在左侧，并且有源区111示出在右侧。所示的结构包括半导体衬底202、隐埋层204、第一外延层206和第二外延层208、覆盖层注入物210、终止阱212、沟槽214、电荷补偿层216、沟槽底部注入物218、超结层220、沟槽衬垫224、有源沟槽填充物226、终止沟槽填充物227、漏极区228、栅极230、主体阱232、源极注入物236、密封层238、夹层电介质240、触点区带242、主体触点注入物244、源极电极246、漏极密封环248、以及钝化层250。(还将包括栅极电极，但这里未示出。)功率N-MOSFET实施方案的各区域的比较掺杂由图2B中的交叉影线示出。
我们将从半导体衬底202开始，依次描述这些元件中的每一者。合适的衬底为具有晶体学取向<100>或<110>的n型硅，所述硅被重度掺杂以最大程度地将电阻率减小到1至3毫欧-厘米的范围内。以2.4×1019原子/cm3进行的砷掺杂得到的电阻率为2.8毫欧-厘米。
隐埋层204为任选的，但可确保终止区的击穿电压保持高于有源区的击穿电压。在一些实施方案中，在需要时，可生长一外延生长的缓冲层，作为2.4μm轻度掺杂n型硅，例如4×1015砷原子/cm3，在该外延生长的缓冲层上形成有氧化物层(即，二氧化硅)并且设置有用于执行掩模处理的光致抗蚀剂层。(隐埋层可同时用在有源区111和终止区116中，但可从外缘114中省略以增强其电压阻断能力)。可使用离子注入来将2×1014砷离子/cm2注入到缓冲层的需要隐埋区的区域中。合适的注入能量为在0°倾斜下60keV。退火步骤被包括来修复晶体结构并扩散掺杂物。
在生长外延层206,208之前，优选地以低掺杂物浓度剥落任何氧化物。在至少一些实施方案中，层206可为4至6μm的轻度掺杂n型硅，例如2×1015磷原子/cm3，而层208可为4.6至6.4μm的轻度掺杂p型硅，例如2×1015硼原子/cm3。(层208可包括一点额外的高度以兼顾晶体管主体。类似地，层206可包括一点额外的高度以允许掺杂物在热加工之后从衬底向上扩散。)这些层由此在器件的本体中构建竖直二极管，这有助于控制终止区中的电场，如下文所述。上述层厚度适用于击穿电压为大约200伏的晶体管。将使用薄得多或厚得多的外延层来实现具有不同击穿电压的器件，并且此类变型形式包括在所附权利要求书的范围内。在其他实施方案中，可使用为任一导电类型的单层本征(未掺杂)或轻度掺杂硅来取代层206和208。
虽然对未掺杂或轻度掺杂外延层的使用提供了对有源器件区域掺杂模式的更大控制，并且更具体地讲，在超结中实现了显著改进的电荷平衡，但仍可以将这些层替换为以电荷补偿层216(下文进一步描述)的角色工作的中度掺杂外延层。这个方法为制造器件的有源区域提供了某些优点，但也存在挑战，这些挑战可能要求更改器件的外缘以终止较重度掺杂的外延层。另外，虽然层206和208被显示为单掺杂物密度膜，但这些膜可作为另外一种选择具有分级的掺杂模式，以有助于有源器件结构111内的电荷平衡控制。
在形成覆盖层注入物210之前可生长屏蔽氧化物。可使用离子注入来注入1×1012硼离子/cm2。合适的注入能量为在0°倾斜下250keV。覆盖层注入物被提供来帮助对将与终止阱212形成在一起的侧向二极管进行电荷平衡。
使用掩模来对终止阱212进行图案化，从而将其限制于管芯边缘。可利用n-型掺杂物的离子注入，诸如3.4×1012磷离子/cm2，来形成终止阱212。合适的注入能量为在0°倾斜下250keV。终止阱212形成电荷平衡的侧向二极管，该二极管具有覆盖层注入物层210，用于降低该区域的表面处的电场。
在这些注入之后，可在形成“硬”氧化物掩模302(图3A)之前执行氧化和退火步骤。形成厚氧化物(例如，0.3-0.8μm)，并且将温度升高至足以使氧化物致密化的程度，然后对因注入工艺而损坏的硅材料退火，并且使掺杂物朝着其所需深度扩散。
为了形成沟槽214，沉积光致抗蚀剂层并对其进行图案化以形成掩模302。在一些设想的实施方案中，掩模提供1.8至2.4μm的沟槽宽度以及3.2至4.0μm的中心至中心间隔。(这些参数值可因器件的所需操作特性而变化。具体地讲，设想小到2.6μ的中心至中心间距。)应用干法氧化物蚀刻以透过掩模302中的孔暴露硅。然后执行深硅蚀刻以构建沟槽214。沟槽214应大部分延伸穿过外延层206,208，只在沟槽底部与衬底202之间留有小间隙。示例性间隙尺寸为1至2μm。然后可通过生长并去除牺牲氧化物层来使沟槽侧壁平滑。
在至少一些实施方案中，经由离子注入形成电荷补偿层216。可生长屏蔽氧化物，然后执行离子注入来种植用于电荷补偿层的掺杂物。在一些实施方案中，在10°倾斜角下以35keV注入1.55×1013硼离子/cm2(从四个方向执行，以最大程度减少遮蔽效应)，从而得到在大约6keV下为2.28×1012硼离子/cm2的侧壁浓度。(图3A示出处于该中间状态的器件，对应于图5中的框502至508的完成。)在随后的热扩散步骤中，这些掺杂物将扩散以构建电荷补偿层216，该电荷补偿层优选地延伸穿过相邻沟槽之间的柱的整个体积。
在继续注入的方法中，在屏蔽氧化物上方沉积氮化物或氧化物层，然后执行间隔蚀刻以暴露沟槽底部处的硅，同时让侧壁受到氮化物或氧化物层的保护。可执行硅凹陷蚀刻来从沟槽底部去除多余的硼掺杂物。硅凹陷蚀刻的示例性目标深度为0.25μm。
在某些设想的实施方案中，作为另外一种选择，电荷补偿层216由生长在沟槽侧壁上的p型硅外延层形成，可能具有薄的本征硅缓冲层。可应用干法硅蚀刻来从沟槽底部以及从硬掩模去除p型外延层。如先前所述，可利用稍后的热处理来使这些掺杂物扩散以构建电荷补偿层216，该电荷补偿层延伸穿过相邻沟槽之间的柱的整个体积。
沟槽底部注入物218是任选的，但可在于沟槽底部处暴露硅时执行。在使用离子注入来注入n型掺杂物之前，可形成薄的屏蔽氧化物。在一些实施方案中，可在0°倾斜角下以100keV注入1.2×1014砷离子/cm2，并且可在0°倾斜角下以25keV注入4.0×1013磷离子/cm2。这里采用两种掺杂物类别来提供对掺杂模式的更好控制，其中磷掺杂物提供较快的扩散，而砷掺杂物在超结层220的沉积期间抵抗向外扩散。沟槽底部注入物218将间隙桥接到衬底，使超结层能够实现低电阻率连接。(图3B示出处于该中间状态的器件，对应于图5中的框510的完成。)
超结层220可由耦接到沟槽侧壁的外延生长的n型硅层304(图3C)形成。在至少一些实施方案中，外延层304具有0.9μm的厚度，该外延层可包括40至120nm本征硅的缓冲层，200至600nm n型硅(例如，2×1016至4×1016磷或砷原子/cm3)的芯层、以及200至600nm本征或非刻意掺杂硅的衬垫层。层厚度和掺杂可被调节以实现最佳的生长均匀性和速率。缓冲层隔离n型层和p型层以减小相互的反向掺杂。芯层优选地尽可能厚以最大程度减少给定沟槽尺寸下的电子迁移率，但对掺杂浓度的控制随着沟槽开口变窄而变得越来越难。将本征或非刻意掺杂硅用作衬垫层就意味着对层的均匀性的控制变得较不重要。(图3C示出处于该中间状态的器件，对应于图5中的框512的完成。)
对器件应用硅凹陷蚀刻以从表面、从沟槽侧壁的上部部分以及可能地从沟槽底部去除n型硅层304。(仅留下下侧壁部分已形成超结层220。因此，超结层220也可被称为侧壁层。)这种蚀刻使超结层220的上肩台306(图3D)凹陷至比外延层208的表面低400至800nm，但同时也去除超结层的在外延生长工艺期间最可能发生缺陷的区域。(图3D示出处于该中间状态的器件，对应于图5中的框514的部分完成。)氧化物湿法剥离操作从器件的上表面去除硬掩模302。可生长并去除牺牲氧化物层以使硅表面平滑。因此，上述程序产生具有交替的电荷补偿层和侧壁层的电荷补偿结构。侧壁层欧姆耦接到衬底，而电荷补偿层将欧姆耦接到凸台顶部。
沟槽衬垫224由用于栅极氧化物的合适厚度的氧化物层(例如，88nm)形成，该氧化物层由氮化物层(例如，30nm)保护。氮化物层将稍后用于恢复栅极氧化物的适当厚度。作为另外一种选择，可省略氮化物层，并且可在工艺流的稍后环节中形成栅极。然后沉积填充材料以填充或囊封沟槽的其余体积。在有源区中，沟槽填充物226优选地为可能衍生自氧化物前体诸如正硅酸乙脂(TEOS)的氧化物或其他电介质，并且沟槽填充物可以多个阶段来构建，例如，在沟槽中留有气隙的400nm的初始适形TEOS沉积，随后溅射蚀刻(以使氧化物层的拐角和边缘平滑)和热处理以实现氧化物致密化，再继之以200nm的第二电介质沉积以完成沟槽填充物226。在终止区中，沟槽填充物227还可由以相同方式进行的电介质沉积来形成以简化加工。在至少一些设想的实施方案(这里未示出)中，终止沟槽填充物227优选地由导电材料诸如金属或重度掺杂多晶硅组成以提供对电场的更好控制。
利用凹陷的肩台306，填充的沟槽在表面留下凹部，所述凹部与填充的沟槽对齐。可用多晶硅或用于限定自对齐栅极的另一合适材料来填充这些凹部。在至少一些实施方案中，在表面上方沉积1.2μm的多晶硅层。在另选的“无盖”实施方案中，凹部由氧化物填充并且不使用多晶硅。
然后使器件经受平坦化工艺(例如，化学机械平坦化或“CMP”)以去除多晶硅层的凸起部分，仅留下表面凹部中的多晶硅。这些残余的多晶硅充当沟槽上方的盖308(图3E)。对于无盖实施方案，还可对氧化物进行平坦化。然后可应用多晶硅凹陷蚀刻来确保氧化物层的凸起部分适当地暴露以用于下一个步骤。(图3E示出处于该中间状态的器件，对应于框516至518的完成。)
可应用湿法氧化物蚀刻以向下去除氧化物层的凸起部分直至保护性氮化物层，更重要的是，以底切沟槽盖308从而为沟槽中的凹陷栅极构建腔室。无盖实施方案不需要底切，因为氧化物可替代地直接从表面凹陷。腔室应足够深以确保栅极与凹陷肩台306之间的一定重叠，这将形成漏极区228。(图3F示出处于该中间状态的器件，即在框520完成之后。)此类重叠降低了在升高的电流水平下的沟道夹断效应。
多晶硅盖308可任选地保持作为栅极的一部分，或者它们可在此时以多晶硅凹陷蚀刻来去除。优选地，使用湿法氮化物剥离来从器件的暴露表面去除保护性氮化物层，并以短暂的退火步骤来固化对栅极氧化物造成的任何损伤。
栅极230由一层多晶硅形成。在一些实施方案中，该层为800nm的原位掺磷多晶硅。应用CMP操作以去除该层的凸起部分，仅留下凹陷部分作为栅极230。
可通过离子注入将主体阱232形成在器件的有源区和电流屏障区中。在离子注入之前，可沉积光致抗蚀剂层并对其进行图案化以保护器件的其他区域(即，外缘区和终止区)。在有源区中，栅极230将屏蔽超结层以不受注入。示例性注入模式为在235keV下2.96×1012硼离子/cm2，在138keV下2.31×1012硼离子/cm2，在70keV下1.86×1012硼离子/cm2，以及在30keV下1.62×1012硼离子/cm2，均采用0°倾斜。可剥离光致抗蚀剂，并且使器件经受退火操作。
可通过离子注入在器件的有源区中形成源极注入物236。可沉积光致抗蚀剂层并对其进行图案化以暴露有源区。如先前所述，栅极230将屏蔽超结层以不受注入。在一些实施方案中，还可暴露终止区的外部部分。合适的注入模式为在0°倾斜的情况下在130keV下5×1015砷离子/cm2。可剥离光致抗蚀剂，并且使器件经受退火操作。
在构建了主体阱232和源极注入物236之后，可使用多晶硅凹陷蚀刻来去除栅极230的上部部分，使栅极凹陷成略低于硅表面(例如，低100至200nm)。然后可提供密封层238以保护器件的半导体部分。在一些实施方案中，密封层238包括30nm的氧化物，该氧化物具有100nm的氮化物覆层。(图3G示出处于该中间状态的器件，对应于框522至528的完成。)密封层为任选的，其功能可包括在夹层电介质240中。
在一些实施方案中，夹层电介质240为800nm的磷硅酸玻璃(PSG)层或等离子体增强正硅酸乙脂(PETEOS)层。可应用溅射蚀刻或其他平坦化技术来使电介质240的上表面上的拐角和边缘平坦化。在夹层电介质上方沉积光致抗蚀剂层并对其进行图案化以限定触点区带242。使用蚀刻工艺来去除夹层电介质和任何密封层，从而暴露其中需要构建电气触点的硅或多晶硅栅极材料。可使用干法硅蚀刻来使硅触点区凹陷，优选地凹陷得足够远以穿透触点区带242内的任何源极注入物236。
可在触点区带的暴露的硅中，通过离子注入形成主体触点注入物244。为了最大程度减少掺杂物扩散并保持浅的主体触点注入物，注入模式可包括在60keV下1×1014锗离子/cm2并继之以在9keV下8×1014BF2离子/cm2。可剥离光致抗蚀剂，并且应用退火操作。在形成金属触点之前，去除因退火操作形成的任何氧化物。在至少一些实施方案中，利用薄的钛和氮化钛层来形成金属触点，所述层经退火以在这些层接触硅的位置处形成硅化物。可施加较厚的钨层(例如，500nm)和铝层(例如，4μm)并对其进行图案化以形成源极电极246、栅极电极(未示出)和漏极密封环248。借助适当的设计，电极和密封环可驻留在单个金属化层内，该单个金属化层在经由光致抗蚀剂引导的蚀刻进行图案化之前跨表面形成。
在至少一些实施方案中，钝化层250为聚酰亚胺材料。类似于金属化层，它可跨器件的表面形成并且经由光致抗蚀剂引导的固化来图案化。电极的一些部分被暴露以用于连接到外部器件引线108。器件的相反的侧面然后可设置有漏极电极。
图4以器件源极区的放大视图示出了额外的细节。(填充有金属)的触点区带242延伸穿过夹层电介质240、密封层238(这里示出为位于氧化物层404上方的氮化物层402)以及源极注入物236以到达主体阱236内的主体触点注入物244。(虽然示出为具有明确的边界，但主体阱236可被实施为具有到柱中的扩散梯度。沟槽衬垫224(这里示出为位于氧化物层408上方的氮化物层406)的氮化物部分已从栅极230下面去除。沟道区410从源极注入物236延伸到超结层。沟道区410成角度以允许栅极的至少某个部分覆盖在超结层220上方。
图4示出了位于有源器件区111内的结构(图2A)。假设源极电极耦接到地，那么施加到栅极的正电压会构建支持漏极到源极电流流动的导电沟道。利用重度掺杂的衬底、中度掺杂的超结层以及重度掺杂的源极注入物，器件最大程度地降低了沿该竖直流路从漏极到源极的电阻率。当栅极电压低于阈值电压时，导电沟道消失。漏极到源极电压差形成。超结层220与电荷补偿层216之间的p-n界面变成相反地偏置，从而构建延伸外延层的几乎全部高度的耗尽区，使器件能够在不击穿的情况下耐受大的漏极到源极电压。
图1C和图2A中所示的器件实施方案的终止结构包括电流屏障112、外缘114、电场屏障118和物理屏障119。电流屏障112和物理屏障119是任选的，在一些实施方案中可省略。所示的终止结构通过最大程度地减小沿管芯边缘以及沿器件有源区外部的表面的电场来发挥作用。
在电流屏障区112(图2A)内，省略了源极注入物236。此外，栅极保持在与主体阱相同的电势下，从而防止形成导电沟道并且由此抑制竖直电流流动。水平电流流动通过非导电沟槽填充物226来抑制。
在外缘114中，器件的结构设计成提供水平和竖直的p-n界面。第一外延层206为轻度掺杂n型半导体，而第二外延层208为轻度掺杂p型半导体，从而形成在竖直方向上阻止电流从衬底朝表面流动的p-n界面(“竖直二极管”)。此外，这些层的轻度掺杂使得能够在不击穿的情况下维持大电压。类似地，终止阱为n阱，从而与第二外延层208一起构建p-n界面以抵抗电流在水平方向上从终止阱流动到外缘区(“水平二极管”)。覆盖层注入物210为终止阱提供用于电荷补偿的足够掺杂，并且提供足够的水平尺寸以使器件能够在不击穿的情况下在终止区与有源区之间维持大电压。
在终止区中，终止阱(n型半导体)紧靠超结层220(也为n型)邻接，该超结层经由沟槽底部注入物218(n型)延伸到衬底202。以此方式，就以从衬底延伸到表面的壁的形式围绕外缘114构建了漏极电势下的低电阻率环。在一些设想的实施方案中，环的漏极电势可通过使用导电性沟槽填充物227来进一步增强。该低电阻率环均衡沿电场屏障118以及在该电场屏障外部的电势。通过最大程度地减小该区域外部的电场，终止结构最大程度地降低了任何电子性能改变对器件性能的影响。
物理屏障119以与电场屏障类似的方式工作，但还额外用作针对断裂、迁移离子和实际上可能从管芯边缘穿透管芯的任何污染物的障碍。漏极密封环248还可用作硅表面上方的物理屏障，其中金属触点用于抵抗叠覆层破裂或抵抗叠覆层与硅分离。
图5概述了用于制造所公开的具有叠栅超结的功率MOSFET的示例性方法。该方法始于框502，在重度掺杂n型硅衬底上沉积任选的缓冲层、第一外延层和第二外延层。可使用任选的轻度掺杂缓冲层来构建位于有源区111和终止区116下方的隐埋的n型隐埋层。第一外延层为轻度掺杂n型硅，而第二外延层为轻度掺杂p型硅。
在框504中，跨硅的上表面注入或沉积中度掺杂p型硅覆盖层。在框506中，沉积光致抗蚀剂层并对其进行图案化以限定终止阱，该终止阱通过注入足以实现中度或重度掺杂的n型掺杂物来形成。剥离光致抗蚀剂。
在框508中，沉积另一光致抗蚀剂层并对其进行图案化以构建限定沟槽的开口。然后蚀刻沟槽并经由注入、扩散或沉积来为其提供中度掺杂p型侧壁。这些p型侧壁将形成超结的电荷补偿层。在适当的扩散之后，电荷补偿层优选地延伸穿过相邻沟槽之间的整个区域。
在框510中，蚀刻沟槽底部以去除多余的p掺杂物并对沟槽底部注入n型掺杂物，该n型掺杂物足以在沟槽底部与衬底之间提供重度掺杂桥。在框512中，在p型侧壁上方形成n型超结层。在框514中，执行凹陷蚀刻以凹陷超结层的肩台。可在该阶段形成栅极氧化物。
在框516中，形成氮化物衬垫并用氧化物填充沟槽。在框518中，沟槽填充物离开形成有沟槽盖的表面凹部。在框520中，使用湿法氧化物蚀刻来从沟槽盖周围去除沟槽填充物，从而形成用于栅极的腔室。优选地从栅极腔室去除沟槽盖和氮化物衬垫。在框522中，在栅极腔室内形成多晶硅栅极。在该位置上，栅极竖直地置于超结层的至少一部分上方。
在框524中，沉积光致抗蚀剂层并对其进行图案化以限定器件的有源区。栅极与图案化的光致抗蚀剂共同配合以限定主体阱。注入足够的p型掺杂物以提供中度掺杂p型主体阱。剥离光致抗蚀剂层，并且在框526中，沉积新的光致抗蚀剂层并对其进行图案化以暴露终止区和有源区。栅极与图案化的光致抗蚀剂配合以限定源极连接。执行n型掺杂物的注入以提供重度掺杂源极连接。剥离光致抗蚀剂层。
在框528中，执行凹陷蚀刻以将多晶硅栅极凹陷至低于硅的表面。在框529中，提供夹层电介质。在框530中，在夹层电介质上方形成光致抗蚀剂层并对其进行图案化以限定触点区带，所述触点区带被穿过夹层电介质蚀刻至到达硅和多晶硅元件中的所需点。以足够的剂量注入p型掺杂物以提供用于与源极和主体形成欧姆接触的退化半导体区。
在框532中，形成金属层以填充触点区带。衬底的背面也可覆盖有金属层以形成漏极电极。在正面上，沉积光致抗蚀剂层并对其进行图案化，然后可蚀刻金属层以形成用于漏极密封环、栅极电极和源极电极的电极和迹线。剥离光致抗蚀剂。
在框534中，可沉积钝化层，其中对额外的光致抗蚀剂层进行图案化以限定电极接触区。固化钝化层的暴露部分，并将未暴露部分与光致抗蚀剂层相剥离。可执行烧结操作以完成晶圆加工。在框536中，切割管芯并将其封装以产生最终的功率MOSFET。
上述方法可以自动化并实现在常规半导体加工系统或组装线中。
本专利申请因而还公开了一种从具有轻度掺杂的第一导电类型的导电衬底制造半导体器件的方法，方法包括通过以下来提供终止结构：在所述外延层中或上方形成终止阱，所述终止阱具有第二导电类型；形成延伸穿过所述终止阱进入到所述外延层中的一个或多个竖直沟槽；在所述一个或多个竖直沟槽内侧形成绝缘层。
在一些实施方案中，所述一个或多个竖直沟槽延伸穿过所述所述外延层而接触所述衬底。
在一些实施方案中，所述方法还包括在所述绝缘层上形成导电性沟槽填充层以用作电场屏障。
在一些实施方案中，所述方法还包括形成与所述终止阱的欧姆接触；以及形成将所述终止阱电连接到所述导电性沟槽层的漏极密封环。
在一些实施方案中，所述一个或多个竖直沟槽包括以所述终止阱的一部分限定中间台的两个竖直沟槽，并且其中所述漏极密封环将所述两个竖直沟槽的导电性沟槽填充层与所述终止阱的所述一部分连接。
在一些实施方案中，所述方法还包括在形成所述绝缘层之前在一个或多个竖直沟槽的侧壁上形成第二导电类型的侧壁层，其中所述侧壁层将所述终止阱与所述衬底欧姆耦接。
在一些实施方案中，所述一个或多个竖直沟槽包括以所述终止阱的一部分限定中间台的两个竖直沟槽，并且其中所述漏极密封环将与所述终止阱的所述一部分欧姆耦接。
在一些实施方案中，所述第一类型为n型，并且所述第二类型为p型。
在一些实施方案中，所述第一类型为p型，并且所述第二类型为n型。
虽然上述描述着重于N-MOSFET的制造，但可采用具有相反掺杂物类型的类似程序来获得P-MOSFET。上文所述的掺杂物是优选的，而不是必不可少的。可使用其他类别的p型和n型掺杂物。上述描述还假设使用硅作为半导体材料，但本领域技术人员将认识到，上述方法也可与其他半导体材料诸如碳、锗和砷化镓一起使用。
一旦完全理解了上述公开的内容，对于本领域技术人员来说这些和许多其他修改形式、等价形式和替代形式就将变得显而易见。旨在使以下权利要求书被解释为在适用情况下包含所有此类修改形式、等价形式和替代形式。

Claims (10)

1.一种边缘终止的半导体器件，其特征在于包括：
衬底，所述衬底为高度掺杂的第一类型的半导体；
所述衬底上的第一外延层，所述第一外延层为轻度掺杂的所述第一类型的半导体；
所述第一外延层上的第二外延层，所述第二外延层为轻度掺杂的第二类型的半导体以与所述第一外延层一起形成竖直二极管；
边缘终止结构，包括：
所述第二外延层中的终止阱，所述终止阱为中度掺杂的所述第一类型的半导体以与所述第二外延层一起形成水平二极管；以及
电场屏障，包括：
至少一个竖直沟槽，所述至少一个竖直沟槽延伸穿过所述终止阱进入到所述第一外延层中并且暴露侧壁区，所述侧壁区经由沟槽侧壁被掺杂成中度掺杂的所述第二类型的半导体；以及
所述至少一个竖直沟槽中的侧壁层，所述侧壁层包括将所述终止阱电耦接到所述衬底的中度掺杂的所述第一类型的半导体。
2.根据权利要求1所述的边缘终止的半导体器件，其特征在于，所述电场屏障还包括导电性沟槽填充材料。
3.根据权利要求2所述的边缘终止的半导体器件，其特征还在于包括：
所述第二外延层上方的夹层电介质；以及
所述电场屏障上方的所述夹层电介质上方的漏极密封环，其中所述漏极密封环连接到所述导电性沟槽填充材料。
4.根据权利要求1所述的边缘终止的半导体器件，其特征在于，所述电场屏障还包括绝缘性沟槽填充材料。
5.根据权利要求4所述的边缘终止的半导体器件，其特征还在于包括：
凹陷到所述绝缘性沟槽填充材料中的栅极；
所述第二外延层上方的夹层电介质；以及
所述电场屏障上方的所述夹层电介质上方的漏极密封环，其中所述漏极密封环连接到所述栅极。
6.根据权利要求1所述的边缘终止的半导体器件，其特征在于，所述边缘终止结构还包括所述电场屏障周围的物理屏障，所述物理屏障包括：
第二竖直沟槽，所述第二竖直沟槽延伸穿过所述终止阱进入到所述第一外延层中并且暴露侧壁区，所述侧壁区经由沟槽侧壁被掺杂成中度掺杂的所述第二类型的半导体；
所述第二竖直沟槽中的侧壁层，所述侧壁层包括将所述终止阱电耦接到所述衬底的中度掺杂的所述第一类型的半导体；以及
所述侧壁层之间的沟槽填充层。
7.根据权利要求6所述的边缘终止的半导体器件，其特征在于，所述沟槽填充层包括二氧化硅。
8.根据权利要求6所述的边缘终止的半导体器件，其特征在于，所述边缘终止结构还包括由所述电场屏障包围的电流屏障，所述电流屏障包括：
第三竖直沟槽，所述第三竖直沟槽从所述第二外延层的表面向下延伸到所述第一外延层中并且暴露侧壁区，所述侧壁区经由沟槽侧壁被掺杂成中度掺杂的所述第二类型的半导体；
所述第三竖直沟槽中的侧壁层，所述侧壁层包括电耦接到所述衬底的中度掺杂的所述第一类型的半导体；以及
所述侧壁层之间的绝缘性沟槽填充层。
9.根据权利要求8所述的边缘终止的半导体器件，其特征在于，所述第一类型为n型，并且所述第二类型为p型。
10.根据权利要求8所述的边缘终止的半导体器件，其特征在于，所述第一类型为p型，并且所述第二类型为n型。
CN201720199033.2U 2016-07-08 2017-03-03 边缘终止的半导体器件 Active CN206490066U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/205,247 2016-07-08
US15/205,247 US9620585B1 (en) 2016-07-08 2016-07-08 Termination for a stacked-gate super-junction MOSFET

Publications (1)

Publication Number Publication Date
CN206490066U true CN206490066U (zh) 2017-09-12

Family

ID=58461839

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201720199033.2U Active CN206490066U (zh) 2016-07-08 2017-03-03 边缘终止的半导体器件

Country Status (2)

Country Link
US (2) US9620585B1 (zh)
CN (1) CN206490066U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660795A (zh) * 2018-06-28 2020-01-07 英飞凌科技股份有限公司 功率半导体器件
CN112951771A (zh) * 2019-12-10 2021-06-11 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020362B2 (en) * 2015-09-04 2018-07-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
DE102016115758B3 (de) * 2016-08-25 2018-03-01 Infineon Technologies Austria Ag Halbleitervorrichtung, enthaltend eine Superjunction-Struktur
US10236342B2 (en) * 2017-04-07 2019-03-19 Semiconductor Components Industries, Llc Electronic device including a termination structure
US10164091B1 (en) 2017-08-02 2018-12-25 Semiconductor Components Industries, Llc Electronic device including a ring suppression structure
TWI737889B (zh) * 2018-02-05 2021-09-01 力智電子股份有限公司 功率半導體元件
TW201944596A (zh) * 2018-04-18 2019-11-16 力智電子股份有限公司 功率半導體元件
IT201800007780A1 (it) * 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
US10505025B1 (en) 2018-08-02 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Tunnel field-effect transistor and method for forming the same
CN110993557A (zh) * 2018-10-02 2020-04-10 英飞凌科技奥地利有限公司 用于在半导体主体中形成绝缘层的方法和晶体管器件
EP3916761A1 (en) * 2020-05-27 2021-12-01 Infineon Technologies Austria AG Method for producing a superjunction device
US20230187546A1 (en) * 2021-12-09 2023-06-15 Semiconductor Components Industries, Llc Electronic Device Including a Transistor Structure
CN114050182A (zh) * 2022-01-17 2022-02-15 深圳市创芯微微电子有限公司 一种超结功率器件及其终端结构和制造方法
US20240363683A1 (en) * 2023-04-28 2024-10-31 Ideal Semiconductor Devices, Inc. Non-conducting edge termination structures for a semiconductor device and methods of fabricating the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677626B1 (en) 1998-11-11 2004-01-13 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
US6215168B1 (en) 1999-07-21 2001-04-10 Intersil Corporation Doubly graded junction termination extension for edge passivation of semiconductor devices
WO2005036650A2 (en) * 2003-10-08 2005-04-21 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
US7482220B2 (en) 2005-02-15 2009-01-27 Semiconductor Components Industries, L.L.C. Semiconductor device having deep trench charge compensation regions and method
JP2007134441A (ja) * 2005-11-09 2007-05-31 Toshiba Corp 半導体装置及びその製造方法
US7679146B2 (en) 2006-05-30 2010-03-16 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions
US7633120B2 (en) * 2006-08-08 2009-12-15 Alph & Omega Semiconductor, Ltd. Inverted-trench grounded-source field effect transistor (FET) structure using highly conductive substrates
US7799642B2 (en) * 2007-10-02 2010-09-21 Inpower Semiconductor Co., Ltd. Trench MOSFET and method of manufacture utilizing two masks
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US8207037B2 (en) * 2007-10-31 2012-06-26 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component that includes a field plate
WO2010120704A2 (en) * 2009-04-13 2010-10-21 Maxpower Semiconductor Inc. Power semiconductor devices, methods, and structures with embedded dielectric layers containing permanent charges
US8525255B2 (en) * 2009-11-20 2013-09-03 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates having thick trench bottom oxide as termination
US8373224B2 (en) * 2009-12-28 2013-02-12 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with resurf stepped oxides and trenched contacts
US8299527B2 (en) * 2010-05-06 2012-10-30 International Rectifier Corporation Vertical LDMOS device and method for fabricating same
US20120018800A1 (en) * 2010-07-22 2012-01-26 Suku Kim Trench Superjunction MOSFET with Thin EPI Process
US20120037954A1 (en) * 2010-08-10 2012-02-16 Force Mos Technology Co Ltd Equal Potential Ring Structures of Power Semiconductor with Trenched Contact
US9490372B2 (en) 2011-01-21 2016-11-08 Semiconductor Components Industries, Llc Method of forming a semiconductor device termination and structure therefor
US8907415B2 (en) * 2011-05-16 2014-12-09 Force Mos Technology Co., Ltd. High switching trench MOSFET
US8889532B2 (en) * 2011-06-27 2014-11-18 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
US8471331B2 (en) * 2011-08-15 2013-06-25 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device with source-substrate connection and structure
US8697560B2 (en) * 2012-02-24 2014-04-15 Semiconductor Components Industries, Llc Process of forming an electronic device including a trench and a conductive structure therein
US8564058B1 (en) * 2012-08-07 2013-10-22 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with multiple trenched gates in unit cell
US9112026B2 (en) 2012-10-17 2015-08-18 Semiconductor Components Industries, Llc Semiconductor devices and method of making the same
US8753935B1 (en) * 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
JP6063280B2 (ja) * 2013-02-05 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置
KR101934893B1 (ko) * 2013-03-27 2019-01-03 삼성전자 주식회사 그루브 소스 컨택 영역을 가진 반도체 소자의 제조 방법
CN103268887B (zh) * 2013-05-29 2016-04-06 成都芯源系统有限公司 场效应晶体管、边缘结构及相关制造方法
US9680003B2 (en) * 2015-03-27 2017-06-13 Nxp Usa, Inc. Trench MOSFET shield poly contact

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660795A (zh) * 2018-06-28 2020-01-07 英飞凌科技股份有限公司 功率半导体器件
CN112951771A (zh) * 2019-12-10 2021-06-11 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN112951771B (zh) * 2019-12-10 2024-08-13 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US9620585B1 (en) 2017-04-11
US9859419B1 (en) 2018-01-02
US20180012994A1 (en) 2018-01-11

Similar Documents

Publication Publication Date Title
CN206490066U (zh) 边缘终止的半导体器件
US9997593B2 (en) Power trench MOSFET with improved unclamped inductive switching (UIS) performance and preparation method thereof
US9252265B2 (en) Shielded gate trench MOS with improved source pickup layout
CN102610568B (zh) 为沟槽mos和sgt制备沟槽多晶硅静电放电
JP3851776B2 (ja) パワーｍｏｓ素子及びｍｏｓ素子の製造方法
US6365942B1 (en) MOS-gated power device with doped polysilicon body and process for forming same
US8106436B2 (en) Semiconductor trench structure having a sealing plug
US9564516B2 (en) Method of making integrated MOSFET-schottky diode device with reduced source and body kelvin contact impedance and breakdown voltage
US20040195620A1 (en) Termination structure of DMOS device
JP5298565B2 (ja) 半導体装置およびその製造方法
US20160005853A1 (en) Integrating schottky diode into power mosfet
US12074215B2 (en) Semiconductor device and semiconductor device manufacturing method
US20190096744A1 (en) Sinker to buried layer connection region for narrow deep trenches
US20050181577A1 (en) Method of manufacturing a superjunction device
JP2004522319A (ja) ショットキー障壁を持つ半導体デバイスの製造
US20160020308A1 (en) Edge Termination Structure Having a Termination Charge Region Below a Recessed Field Oxide Region
CN208127215U (zh) 包括终止结构的电子设备
TW201310653A (zh) 包含金屬氧化物半導體場效應電晶體（ｍｏｓｆｅｔ）裝置的半導體裝置和製造方法
CN101997033B (zh) 屏蔽栅极沟道金属氧化物半导体场效应管器件
CN109755315B (zh) 超结器件及其制造方法
CN114242768B (zh) 栅底电荷平衡改善的碳化硅mosfet器件及制造方法
CN113725300B (zh) 多源mos管共用栅极的芯片结构及其制造方法
TW201304139A (zh) 溝槽式功率半導體元件及其製造方法
US10128330B1 (en) Semiconductor device with a buried junction layer having an interspersed pattern of doped and counter-doped materials
US8076724B2 (en) Transistor structure having an active region and a dielectric platform region

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant