TWI406077B - 薄膜電晶體陣列基板 - Google Patents

Description

薄膜電晶體陣列基板

本發明是有關於一種薄膜電晶體陣列基板(thin film transistor array substrate)，且特別是有關於一種具有不共平面之膜層所串接之資料線的薄膜電晶體陣列基板。

為因應現代產品高速度、高效能、且輕薄短小的要求，各電子零件皆積極地朝體積小型化發展。各種攜帶式電子裝置也已漸成主流，例如：筆記型電腦(notebook)、行動電話(cell phone)、電子辭典、個人數位助理器(Personal Digital Assistant；PDA)、上網機(web pad)及平板型電腦(Tablet PC)等。對於攜帶式電子裝置的影像顯示器而言，為了符合產品趨向小型化之需求，具有空間利用效率佳、高畫質、低消耗功率、無輻射等優越特性之平面顯示器，目前已被廣為使用，其中尤以液晶顯示器(liquid crystal display；LCD)被廣泛使用。

液晶顯示器通常包括掃描線、資料線以及多個陣列排列的畫素結構，而各畫素結構中具有薄膜電晶體與畫素電極。一般而言，畫素電極為液晶顯示器中的主要顯示區域，換言之，在畫素結構中，畫素電極的佈局面積為影響開口率的重要因素之一，為了增加液晶顯示器的可顯示區域，進而達到高開口率的需求，畫素電極通常會延伸至相鄰資料線的上方。然而，由於畫素電極與資料線重疊的部分容易因電壓耦合效應而產生寄生電容(Parasitic Capacitance)，此寄生電容正比於畫素電極與資料線之間的重疊面積，而反比於畫素電極與資料線之間的距離，因而使得液晶顯示器容易產生串音現象的問題。

詳言之，圖1A為習知一種薄膜電晶體陣列基板的上視示意圖，而圖1B為圖1A沿AA’剖面線的剖面示意圖。如圖1A與圖1B所示，薄膜電晶體陣列基板100包括掃描線110、資料線120以及多個陣列排列的畫素結構130，其中畫素結構130包括薄膜電晶體140以及與薄膜電晶體140電性連接的畫素電極150。如圖1A與圖1B所示，畫素電極150延伸至資料線120上方，資料線120與畫素電極150之間僅具有單一絕緣層160，換言之，資料線120與畫素電極150之間的距離僅約為單一絕緣層160的厚度，因此資料線120與畫素電極150之間所產生寄生電容大，液晶顯示器容易發生串音現象，影響顯示品質。

為降低上述薄膜電晶體陣列基板中畫素結構的串音效應，設計者可以選擇性地縮減畫素電極的面積，使得畫素電極不與資料線重疊。然而，降低畫素電極的面積將使得畫素結構的開口率大幅下降，影響液晶顯示器的可顯示區域。因此，如何妥善設計畫素結構中畫素電極與資料線之間的結構，使得畫素結構可以有效改善串音現象，並維持一定程度的開口率，實為目前薄膜電晶體陣列基板在線路佈局(Layout)上亟待克服的課題。

本發明提供一種薄膜電晶體陣列基板，其可以維持顯 示區域的開口率並有效降低串音現象。

本發明提出一種薄膜電晶體陣列基板，其包括基板以及配置於基板上的多條掃描線、多條資料線與多個畫素結構。掃描線由第一導電層所組成。各資料線包括多條第一導線與多條第二導線，其中第一導線與第二導線彼此平行排列且相互串接，且第一導線與第二導線是彼此交替地排列，第二導線跨越掃描線，第一導線位於兩相鄰掃描線之間，第一導線與第二導線分別由第一導電層與第二導電層所組成，且第一導電層與基板之間的距離小於第二導電層與基板之間的距離。各畫素結構包括薄膜電晶體以及畫素電極。薄膜電晶體與對應之掃描線以及對應之各第二導線電性連接。畫素電極與薄膜電晶體電性連接，畫素電極的至少部分延伸至相鄰之第一導線上方。

在本發明之一實施例中，薄膜電晶體陣列基板更包括第一絕緣層以及第二絕緣層，其中第一絕緣層覆蓋第一導電層，且第二絕緣層覆蓋第二導電層以及薄膜電晶體。此時，在畫素電極與對應之第一導線之間具有第一絕緣層以及第二絕緣層所構成的疊層。

在本發明之一實施例中，薄膜電晶體陣列基板更包括跳線層，且位於第一導線上方的第一絕緣層與第二絕緣層具有多個第一接觸窗，以分別暴露出各第一導線的兩端，而位於第二導線上方的第二絕緣層具有多個第二接觸窗，以分別暴露出各第二導線的兩端，跳線層藉由各第一接觸窗以及各第二接觸窗而電性連接於各第一導線與各第二導 線之間，其中第一導線與第二導線在投影面積上不重疊，而跳線層的組成與畫素電極的組成相同。

在本發明之一實施例中，上述之第一導線與第二導線在投影方向上至少部分重疊，且位於各第一導線與各第二導線重疊區域內的第一絕緣層具有一開口，各第二導線藉由開口與各第一導線連接。

在本發明之一實施例中，上述之各薄膜電晶體具有閘極、通道層、源極以及汲極，各閘極與對應之掃描線連接，各源極與對應之第二導線連接，各汲極與各畫素電極連接。此時，其中閘極是由第一導電層所組成，源極、汲極以及第二導線是由第二導電層所組成，通道層之材質為非晶矽。

在本發明之一實施例中，上述之各薄膜電晶體具有半導體層，且半導體層具有一與第二導線電性連接之源極區以及一與畫素電極電性連接之汲極區。

在本發明之一實施例中，上述之第一導線與第二導線不共平面，且第一導線的寬度實質上等於第二導線的寬度。

由於本發明之薄膜電晶體陣列基板中，將資料線劃分為相互串接且不共平面的第一導線以及第二導線，藉由增加第一導線與畫素電極之間的距離，有效被降低資料線與畫素電極之間的寄生電容，並維持一定程度的可顯示區域。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

第一實施例

圖2為本發明一實施例之薄膜電晶體陣列基板的示意圖，而圖3A與3B分別繪示為圖2中對應於A-A’以及B-B’剖面線之剖面示意圖。請參照圖2、圖3A與圖3B，薄膜電晶體陣列基板200是由多個畫素結構陣列排列於基板上所組成，為方便說明，在圖中僅繪示兩個畫素結構作代表。

請參照圖2、圖3A與圖3B，薄膜電晶體陣列基板200主要是由一基板210、多條掃描線220、多條資料線230與多個畫素結構240所構成，且多條掃描線220、多條資料線230與多個畫素結構240配置在基板210上。掃描線220由第一導電層M1所組成。各資料線230主要是由多條彼此串接且交錯排列的第一導線232以及第二導線234所組成，其中第一導線232與第二導線234分別由第一導電層M1與第二導電層M2所組成，且第一導電層M1與第二導電層M2分屬不同膜層，換言之，第一導電層M1與第二導電層M2不共平面。在本實施例中，第一導線232的寬度實質上等於第二導線234的寬度。此外，第一導電層M1與第二導電層M2可以選用相同或不同組成的導體材料，例如鋁、鉬、鈦、上述氮化物或上述任一組合，本發明並不以此為限。

如圖2所示，第二導線234跨越掃描線220，而第一導線232則位於兩相鄰掃描線220之間。各畫素結構240包括薄膜電晶體250以及畫素電極260，其中薄膜電晶體 250與對應之掃描線220以及對應之各第二導線234電性連接，畫素電極260與薄膜電晶體250電性連接，且畫素電極260部分延伸至相鄰之第一導線232上方。

繼續參照圖2、圖3A與圖3B，值得一提的是，不同於習知，在本發明之薄膜電晶體陣列基板200中，令跨越掃描線220的資料線230區域為第二導線234，且其組成為位於第一導電層M1上方的第二導電層M2，用以傳輸資料線230的訊號。並且，本發明令位於兩相鄰掃描線220之間且與畫素電極260主要重疊的資料線230區域為第一導線232，且第一導線232主要是由與畫素電極260相距較遠的第一導電層M1所構成，使得畫素電極260與資料線230之間具有由第一絕緣層270以及第二絕緣層280所構成的疊層，換言之，畫素電極260與資料線230之間的距離為第一絕緣層270以及第二絕緣層280之厚度的總和，因此相較於習知，本發明之薄膜電晶體陣列基板200藉由拉長畫素電極260與資料線230之間的距離，使得畫素電極260與資料線230之間的寄生電容降低，進而有效減少串音現象的發生。

值得一提的是，在本實施例中，薄膜電晶體250屬於一種底閘極型薄膜電晶體，如圖2所示。具體而言，薄膜電晶體250具有閘極252、通道層254、源極256以及汲極258，各閘極252與對應之掃描線220連接，各源極256與對應之第二導線234連接，各汲極258與各畫素電極260連接。此時，其中閘極252是由第一導電層M1所組成， 源極256、汲極258以及第二導線234是由第二導電層M2所組成，通道層254之材質為非晶矽。並且，如圖3B所示，第一絕緣層270覆蓋第一導電層M1，且第二絕緣層280覆蓋第二導電層M2以及薄膜電晶體250。

為清楚說明各構件在基板上的相對位置，以下將以圖2、圖3A以及圖3B之薄膜電晶體陣列基板200為例，簡單說明薄膜電晶體陣列基板200的製作流程。請同時參照圖2、圖3A以及圖3B。首先，於基板210上沈積一第一導電層M1，接著進行第一導電層M1的圖案化製程，以於基板210上形成多條掃描線220、多個閘極252以及位於兩相鄰掃描線220之間的第一導線232。接著，形成第一絕緣層270以覆蓋該些掃描線220、該些閘極252以及該些第一導線232。之後，於基板210上進行第二導電層M2的圖案化製程，以於第一絕緣層270上形成多條第二導線234、多個源極256以及多個汲極258。接著，形成第二絕緣層280以覆蓋多條第二導線234、多個源極256以及多個汲極258，並接著進行該些接觸窗的圖案化製程，以於第一絕緣層270中形成第一接觸窗H1以暴露各第一導線232的部分，並且第二絕緣層280中形成對應各第一接觸窗H1的開口以暴露各第一導線232的部分，且第二絕緣層280具有第二接觸窗H2以暴露各第二導線234的部分。之後，與第二絕緣層280上形成多個畫素電極260以及多個跳線層290，其中各跳線層290分別經由第一接觸窗H1以及第二接觸窗H2與第一導線232以及第二導線234電 性連接。

承上述，如圖3A所示，對於上層的畫素電極260而言，由於第一導線232相較於圖3B之第二導線234屬於較下層的第一導體層M1，依據寄生電容值與二電極之間的距離成反比之關係，本發明將資料線230區域中主要與畫素電極260重疊的區域，規劃為畫素結構組成膜層中屬於較下層的第一導線232，如此一來，可以使得畫素電極260與資料線230之間的重疊面積在不縮減下，降低畫素電極260與資料線230之間的寄生電容，進而有效減少串音現象的發生。

基於實際的製程良率考量，如圖3B所示，在本實施例中，第一導線232與第二導線234在投影方向上並不重疊，而是利用跳線層290電性連接於第一導線232與第二導線234之間。詳言之，請同時參照圖2與圖3B，位於第一導線232上方的第一絕緣層270與第二絕緣層280具有多個第一接觸窗H1，以分別暴露出各第一導線232的兩端，而位於第二導線234上方的第二絕緣層280具有多個第二接觸窗H2，以分別暴露出各第二導線234的兩端，跳線層290藉由各第一接觸窗H1以及各第二接觸窗H2而電性連接於各第一導線232與各第二導線234之間。實務上，跳線層290可選用與畫素電極260組成相同的材質，換言之，跳線層290與畫素電極260可利用同一道光罩製程製作完成。

圖3C為本發明第一實施例中沿圖2BB’剖面線另一種 實施型態的剖面示意圖。請參照圖2與圖3C，設計者亦可基於降低資料線230之阻容遲滯現象(RC delay)的考量，將第一導線232的部分區域與第二導線234重疊，並在重疊處直接相接。詳言之，第一導線232與第二導線234在投影方向上具有至少部分重疊區域，且位於此重疊區域內的第一絕緣層270具有一開口272，第二導線234藉由開口272與第一導線232直接連接。因此，本發明並不限定第一導線232與第二導線234電性連接的方式。

第二實施例

圖4為本發明一實施例之薄膜電晶體陣列基板的示意圖，而圖5A與5B分別繪示為圖4中對應於A-A’以及B-B’剖面線之剖面示意圖。為了簡化說明，在此不再對該些與圖2、圖3A與圖3B所示之構件類似的部份加以說明。與圖2、圖3A與圖3B相較，本實施例之薄膜電晶體陣列基板300中的薄膜電晶體350屬於頂閘型薄膜電晶體，頂閘型薄膜電晶體包含單閘極多晶矽薄膜電晶體、雙閘極多晶矽薄膜電晶體或其它電晶體。在本實施例中，薄膜電晶體350是以多晶矽薄膜電晶體為範例，但並不限於此。

圖6為圖4中之薄膜電晶體沿CC’剖面線的局部剖面圖。請參照圖6，薄膜電晶體350具有一半導體層360，且半導體層360具有一與第二導線234電性連接之源極區362以及一與畫素電極260電性連接之汲極區364，在本實施例中，半導體層360之組成為多晶矽，當然，薄膜電晶體350尚具有閘極252。為清楚說明各構件之間的關係， 以下將以圖4、圖5A以及圖5B之薄膜電晶體陣列基板300為例，簡單說明薄膜電晶體陣列基板300的製作流程。

請同時參照圖4、圖5A、圖5B以及圖6。首先，於基板210上進行半導體層360的圖案化製程，並且於半導體層360上覆蓋閘絕緣層370。之後，於閘絕緣層370上進行第一導電層M1的圖案化製程，以於基板210上形成多條掃描線220、多個閘極252以及位於兩相鄰掃描線220之間的第一導線232。並且，於半導體層360上進行離子摻雜製程，使得半導體層360中經摻雜後的部分區域形成非本徵半導體(Extrinsic Semiconductor)而分別構成源極區362以及汲極區364。接著，形成第一絕緣層270以覆蓋該些掃描線220、該些閘極252以及該些第一導線232，其中第一絕緣層270，如圖5B所示，具有第一接觸窗H1以暴露各第一導線232的部分，且第一絕緣層270具有分別暴露出源極區362以及汲極區364的源極接觸窗Hs以及汲極接觸窗Hd。

之後，於基板210上進行第二導電層M2的圖案化製程，以於第一絕緣層270上形成多條第二導線234、多個源極256以及多個汲極258，其中源極256透過源極接觸窗Hs而與源極區362連接，汲極258透過汲極接觸窗Hd而與汲極區364連接，且第二導線234與源極256連接。接著，形成第二絕緣層280以覆蓋多條第二導線234、多個源極256以及多個汲極258，其中第二絕緣層280具有對應各第一接觸窗H1的開口以暴露各第一導線232的部 分，第二絕緣層280具有第二接觸窗H2以暴露各第二導線234的部分，並且第二絕緣層280具有第三接觸窗H3以暴露出汲極258。之後，於第二絕緣層280上形成多個畫素電極260以及多個跳線層290，其中各跳線層290分別經由第一接觸窗H1以及第二接觸窗H2與第一導線232以及第二導線234電性連接，而畫素電極260經由第三接觸窗H3而與汲極258連接。

承上述，在本實施例中，對於上層的畫素電極260而言，其與資料線230重疊區域的第一導線232之間，同樣具有兩層絕緣層加總的間距，如第一絕緣層270以及第二絕緣層270，同樣也可以使得在不縮減畫素電極260面積的情況下，降低畫素電極260與資料線230之間的寄生電容，進而有效減少串音現象的發生。

綜上所述，本發明之薄膜電晶體陣列基板因應資料線所在位置，而將資料線適當劃分為彼此串接的第一導線以及第二導線，並拉長畫素電極與第一導線之間的距離，藉此，畫素電極與資料線間的寄生電容可以有效降低，因此熟悉此技術領域之技術者在畫素結構的設計上，可以較不受寄生電容的限制，將畫素電極延伸至資料線上方，以增加畫素之開口率，進而提升液晶顯示器的顯示亮度。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者 為準。

100、200、300‧‧‧薄膜電晶體陣列基板

110、220‧‧‧掃描線

120、230‧‧‧資料線

130、240‧‧‧畫素結構

140、350‧‧‧薄膜電晶體

150、260‧‧‧畫素電極

160‧‧‧絕緣層

210‧‧‧基板

232‧‧‧第一導線

234‧‧‧第二導線

250‧‧‧薄膜電晶體

252‧‧‧閘極

254‧‧‧通道層

256‧‧‧源極

258‧‧‧汲極

270‧‧‧第一絕緣層

272‧‧‧開口

280‧‧‧第二絕緣層

290‧‧‧跳線層

360‧‧‧半導體層

362‧‧‧源極區

364‧‧‧汲極區

370‧‧‧閘絕緣層

H1‧‧‧第一接觸窗

H2‧‧‧第二接觸窗

H3‧‧‧第三接觸窗

Hs‧‧‧源極接觸窗

Hd‧‧‧汲極接觸窗

M1‧‧‧第一導電層

M2‧‧‧第二導電層

圖1A為習知一種薄膜電晶體陣列基板的上視示意圖。

圖1B為圖1A沿AA’剖面線的剖面示意圖。

圖2為本發明一實施例之薄膜電晶體陣列基板的示意圖。

圖3A與3B分別繪示為圖2中對應於A-A’以及B-B’剖面線之剖面示意圖。

圖3C為圖2沿BB’剖面線的另一種剖面示意圖。

圖4為本發明一實施例之薄膜電晶體陣列基板的示意圖。

圖5A與5B分別繪示為圖4中對應於A-A’以及B-B’剖面線之剖面示意圖。

圖6為圖4中之薄膜電晶體沿CC’剖面線的局部剖面圖。

200‧‧‧薄膜電晶體陣列基板

210‧‧‧基板

220‧‧‧掃描線

230‧‧‧資料線

232‧‧‧第一導線

234‧‧‧第二導線

240‧‧‧畫素結構

250‧‧‧薄膜電晶體

252‧‧‧閘極

254‧‧‧通道層

256‧‧‧源極

258‧‧‧汲極

260‧‧‧畫素電極

290‧‧‧跳線層

H1‧‧‧第一接觸窗

H2‧‧‧第二接觸窗

M1‧‧‧第一導電層

M2‧‧‧第二導電層

Claims (9)

1. 一種薄膜電晶體陣列基板，包括：一基板；多條掃描線，配置於該基板上，由一第一導電層所組成；多條資料線，配置於該基板上，各該資料線包括多條第一導線與多條第二導線，其中該些第一導線與該些第二導線彼此平行排列且相互串接，各該第二導線跨越各該掃描線，而各該第一導線位於兩相鄰掃描線之間，該些第一導線與該些第二導線分別由該第一導電層以及一第二導電層所組成，且該第一導電層與該基板之間的距離小於該第二導電層與該基板之間的距離；多個畫素結構，配置於該基板上，各該畫素結構包括：一薄膜電晶體，與對應之該些掃描線以及對應之各該第二導線電性連接；以及一畫素電極，與該薄膜電晶體電性連接，該畫素電極的至少部分延伸至相鄰之該些第一導線上方；一第一絕緣層；一第二絕緣層，其中該第一絕緣層覆蓋該第一導電層，且該第二絕緣層覆蓋該第二導電層以及該些薄膜電晶體；以及一跳線層，位於該些第一導線上方的該第一絕緣層與該第二絕緣層具有多個第一接觸窗，以分別暴露出各該第一導線的兩端，而位於該些第二導線上方的該第二絕緣層 具有多個第二接觸窗，以分別暴露出各該第二導線的兩端，該跳線層藉由各該第一接觸窗以及各該第二接觸窗而電性連接於各該第一導線與各該第二導線之間。
2. 如申請專利範圍第1項所述之薄膜電晶體陣列基板，其中在該些畫素電極與對應之該些第一導線之間具有該第一絕緣層以及該第二絕緣層所構成的疊層。
3. 如申請專利範圍第1項所述之薄膜電晶體陣列基板，其中該些第一導線與該些第二導線在投影面積上不重疊。
4. 如申請專利範圍第1項所述之薄膜電晶體陣列基板，其中該跳線層的組成與該些畫素電極的組成相同。
5. 如申請專利範圍第1項所述之薄膜電晶體陣列基板，其中該些第一導線與該些第二導線在投影面積上至少部分重疊，且位於各該第一導線與各該第二導線重疊區域內的該第一絕緣層具有一開口，各該第二導線藉由該開口與各該第一導線連接。
6. 如申請專利範圍第1項所述之薄膜電晶體陣列基板，其中各該薄膜電晶體具有一閘極、一通道層、一源極以及一汲極，各該閘極與對應之掃描線連接，各該源極與對應之第二導線連接，各該汲極與各該畫素電極連接。
7. 如申請專利範圍第6項所述之薄膜電晶體陣列基板，其中該些閘極是由該第一導電層所組成，該些源極、該些汲極以及該些第二導線是由第二導電層所組成，該些通道層之材質為非晶矽。
8. 如申請專利範圍第1項所述之薄膜電晶體陣列基板，其中各該薄膜電晶體具有一半導體層，且該半導體層具有一與該第二導線電性連接之源極區以及一與該畫素電極電性連接之汲極區。
9. 如申請專利範圍第1項所述之薄膜電晶體陣列基板，其中該些第一導線與該些第二導線不共平面，且該些第一導線的寬度實質上等於該些第二導線的寬度。