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CN110289270B - 阵列基板及其制造方法、显示装置 - Google Patents

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CN110289270B CN201910582865.6A CN201910582865A CN110289270B CN 110289270 B CN110289270 B CN 110289270B CN 201910582865 A CN201910582865 A CN 201910582865A CN 110289270 B CN110289270 B CN 110289270B
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Abstract

提供一种阵列基板及其制造方法以及显示装置。所述阵列基板，包括：衬底基板；设置在所述衬底基板上的第一信号线；设置在所述衬底基板上且覆盖所述第一信号线的第一缓冲层；设置在所述第一缓冲层背离所述衬底基板一侧的第二信号线；设置在所述衬底基板上且覆盖所述第二信号线的第一绝缘层；和设置在所述第一绝缘层背离所述衬底基板一侧的薄膜晶体管，所述薄膜晶体管包括栅极、源极和漏极，其中，所述第一信号线的厚度大于所述薄膜晶体管的栅极的厚度，并且所述第二信号线的厚度大于所述薄膜晶体管的源极或漏极的厚度。

Description

阵列基板及其制造方法、显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种阵列基板及其制造方法、包括该阵列基板的显示装置。
背景技术
随着技术的不断发展，高分辨率的显示装置逐渐成为研究的热点。例如，8K分辨率的显示装置逐渐出现在市面上。8K分辨率的显示屏包括7680×4320个像素，以形成高PPI(Pixels Per Inch)的显示屏。高PPI的显示屏能够以较高的像素密度显示图像，从而实现高品质的显示画面。
在例如8K分辨率的高PPI的显示装置中，降低或者避免走线的电阻压降(即IRDrop)导致的各种不利影响，是本领域中研究的重要课题。
发明内容
为了解决上述问题的至少一个方面，本公开提供一种阵列基板及其制造方法、包括该阵列基板的显示装置。
在一个方面，提供一种阵列基板，包括：
衬底基板；
设置在所述衬底基板上的第一信号线；
设置在所述衬底基板上且覆盖所述第一信号线的第一缓冲层；
设置在所述第一缓冲层背离所述衬底基板一侧的第二信号线；
设置在所述衬底基板上且覆盖所述第二信号线的第一绝缘层；和
设置在所述第一绝缘层背离所述衬底基板一侧的薄膜晶体管，所述薄膜晶体管包括栅极、源极和漏极，
其中，所述第一信号线的厚度大于所述薄膜晶体管的栅极的厚度，并且所述第二信号线的厚度大于所述薄膜晶体管的源极或漏极的厚度。
例如，所述第一信号线的厚度至少为所述薄膜晶体管的栅极的厚度的1.5倍，且所述第二信号线的厚度至少为所述薄膜晶体管的源极或漏极的厚度的1.5倍。
例如，所述第一信号线和所述第二信号线均包括铜基金属。
例如，所述第一信号线包括栅线，并且所述第二信号线包括电源线或数据线。
例如，所述第一绝缘层包括第一层间介电层和第二缓冲层，所述第一层间介电层设置于所述第二信号线两侧，所述第二缓冲层设置在所述第一层间介电层背离所述衬底基板的一侧，并且覆盖所述第二信号线；
所述薄膜晶体管在所述衬底基板上的正投影与所述第一层间介电层在所述衬底基板上的正投影不重叠。
例如，所述阵列基板还包括设置在所述第一缓冲层和所述第二缓冲层之间的遮光层，其中，所述薄膜晶体管在所述衬底基板上的正投影与所述遮光层在所述衬底基板上的正投影至少部分重叠，并且所述遮光层在所述衬底基板上的正投影与所述第一层间介电层在所述衬底基板上的正投影不重叠。
例如，所述第一缓冲层包括凹陷区，所述凹陷区朝向所述衬底基板凹陷，所述薄膜晶体管和所述遮光层中的每一个在所述第一缓冲层上的正投影落入所述凹陷区内。
例如，所述阵列基板还包括：
第二层间介电层，所述第二层间介电层设置在所述第二缓冲层背离所述衬底基板的一侧；
第一导电插塞，所述第一导电插塞设置在所述第一缓冲层中，位于所述第一信号线远离所述衬底基板的一侧，且与所述第一信号线电连接；和
第二导电插塞，所述第二导电插塞设置在所述第二缓冲层和所述第二层间介电层两者中，并且所述第二导电插塞通过所述第一导电插塞与所述第一信号线电连接。
例如，所述薄膜晶体管包括开关晶体管，所述第一信号线通过所述第一导电插塞和所述第二导电插塞与所述开关晶体管的栅极电连接。
例如，所述阵列基板还包括：第三导电插塞，所述第三导电插塞设置在所述第二缓冲层和所述第二层间介电层两者中，所述源极和所述漏极中的一个通过所述第三导电插塞与所述第二信号线电连接。
例如，所述薄膜晶体管还包括驱动晶体管；与所述开关晶体管的源极和漏极中的一个电连接的所述第二信号线包括数据线，且与所述驱动晶体管的源极和漏极中的一个电连接的所述第二信号线包括电源线。
例如，所述开关晶体管的源极和漏极中的另一个与所述驱动晶体管的栅极电连接。
例如，所述阵列基板还包括：第四导电插塞，所述第四导电插塞设置在所述第二缓冲层和所述第二层间介电层两者中，所述遮光层通过所述第四导电插塞与所述第二信号线电连接。
例如，所述第一导电插塞与所述遮光层位于同一层；所述第二导电插塞、所述第三导电插塞和所述第四导电插塞中的每一个与所述源极或所述漏极位于同一层。
例如，所述阵列基板还包括：设置在所述第二层间介电层背离所述衬底基板一侧的第二绝缘层；
设置在所述第二绝缘层背离所述衬底基板一侧的彩膜层；
设置在所述第二绝缘层背离所述衬底基板一侧且覆盖所述彩膜层的第三绝缘层；和
设置在所述第三绝缘层背离所述衬底基板一侧的第一电极，所述第一电极通过形成在所述第二绝缘层和所述第三绝缘层两者中的导电插塞与所述源极和漏极中的另一个电连接。
例如，所述薄膜晶体管为顶栅型薄膜晶体管。
在另一方面，提供一种显示装置，包括上面描述的阵列基板。
在又一方面，提供一种阵列基板的制造方法，包括：
在衬底基板上形成第一信号线；
在所述衬底基板上形成覆盖所述第一信号线的第一缓冲层；
在所述第一缓冲层背离所述衬底基板的一侧形成第二信号线；
在所述衬底基板上形成覆盖所述第二信号线的第一绝缘层；和
在所述第一绝缘层背离所述衬底基板的一侧形成薄膜晶体管，所述薄膜晶体管包括栅极、源极和漏极，
其中，所述第一信号线的厚度大于所述薄膜晶体管的栅极的厚度，并且所述第二信号线的厚度大于所述薄膜晶体管的源极或漏极的厚度。
例如，所述制造方法还包括：在所述第一层间介电层中形成开孔；和通过一次构图工艺，在所述第一缓冲层背离所述衬底基板一侧且在所述开孔中形成遮光层，并且在所述第一信号线背离所述衬底基板一侧形成第一导电部。
例如，所述制造方法还包括：在所述第二缓冲层背离所述衬底基板的一侧形成覆盖所述薄膜晶体管的第二层间介电层；
通过一次构图工艺，在所述第二层间介电层中分别形成第一过孔和第二过孔，并且在所述第二缓冲层和所述第二层间介电层两者中分别形成第三过孔、第四过孔和第五过孔；
沉积导电金属材料，以在所述第三过孔中形成第二导电部，在所述第四过孔中形成第三导电部，并且在所述第五过孔中形成第四导电部，以使得所述第二导电部通过所述第一导电部与所述第一信号线电连接，所述源极和所述漏极中的一个通过所述第三导电部与所述第二信号线电连接，所述遮光层通过所述第四导电部与所述第二信号线电连接。
根据本公开的各个方面，提出一种阵列基板及其制造方法、包括该阵列基板的显示装置，有利于形成大厚度的信号线，从而能够至少降低或电阻压降(即IR Drop)导致的各种不利影响，改善显示装置的性能。
附图说明
通过下文中参照附图对本公开所作的描述，本公开的其它目的和优点将显而易见，并可帮助对本公开有全面的理解。
图1是根据本公开实施例的显示装置的结构示意图；
图2是根据本公开实施例的阵列基板的像素驱动电路的示意图；
图3是根据本公开的示例性实施例的阵列基板的一个子像素的平面示意图；
图4是根据本公开的示例性实施例的阵列基板的一个子像素沿图3的线I-I’截取的截面图；
图5是根据本公开的一些示例性实施例的阵列基板的一个子像素沿图3的线I-I’截取的截面图；
图6是根据本公开的一些示例性实施例的具有COA结构的阵列基板的一个子像素沿图3的线I-I’截取的截面图；
图7是根据本公开的示例性实施例的阵列基板的制造方法的流程图；
图8A-图8C是根据本公开实施例的阵列基板的制造方法的形成多条信号线的各个子步骤被执行后形成的截面图；
图9A是根据本公开实施例的阵列基板的制造方法的形成第一层间介电层的步骤被执行后形成的截面图；
图9B是根据本公开实施例的阵列基板的制造方法的形成开孔的步骤被执行后形成的截面图；
图9C是根据本公开实施例的阵列基板的制造方法的形成遮光层的步骤被执行后形成的截面图；
图9D是根据本公开实施例的阵列基板的制造方法的形成第二缓冲层的步骤被执行后形成的截面图；
图10A-图10F是根据本公开实施例的阵列基板的制造方法的形成薄膜晶体管的各个子步骤被执行后形成的截面图；
图11A-图11E是根据本公开实施例的阵列基板的制造方法的形成电极的各个子步骤被执行后形成的截面图；和
图12是根据本公开实施例的显示装置的示意图。
需要注意的是，为了清晰起见，在用于描述本公开的实施例的附图中，层、结构或区域的尺寸可能被放大或缩小，即这些附图并非按照实际的比例绘制。
具体实施方式
下面通过实施例，并结合附图，对本公开的技术方案作进一步具体的说明。在说明书中，相同或相似的附图标号指示相同或相似的部件。下述参照附图对本公开实施方式的说明旨在对本公开的总体发明构思进行解释，而不应当理解为对本公开的一种限制。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。
需要说明的是，本文中所述的“在……上”、“在……上形成”和“设置在……上”可以表示一层直接形成或设置在另一层上，也可以表示一层间接形成或设置在另一层上，即两层之间还存在其它的层。
需要说明的是，虽然术语“第一”、“第二”等可以在此用于描述各种部件、构件、元件、区域、层和/或部分，但是这些部件、构件、元件、区域、层和/或部分不应受到这些术语限制。而是，这些术语用于将一个部件、构件、元件、区域、层和/或部分与另一个相区分。因而，例如，下面讨论的第一部件、第一构件、第一元件、第一区域、第一层和/或第一部分可以被称为第二部件、第二构件、第二元件、第二区域、第二层和/或第二部分，而不背离本公开的教导。
在本文中，除非另有说明，所采用的术语“位于同一层”指的是两个层、部件、构件、元件或部分可以通过同一构图工艺形成，并且，这两个层、部件、构件、元件或部分一般由相同的材料形成；相应地，术语“位于不同的层”指的是两个层、部件、构件、元件或部分在不同的工艺步骤中形成在衬底基板上，例如，在不同的沉积步骤中形成在衬底基板上，通过不同的构图工艺形成，通常，这两个层、部件、构件、元件或部分与衬底基板之间设置的层的数量不同，即，它们与衬底基板之间相隔的层的层数不同。
在本文中，除非特别说明，所采用的术语“信号线”指代用于传输例如扫描信号、电压信号、电流信号等各种信号的导电走线，包括但不限于栅线、数据线、电源线等。
在本文中，除非特别说明，所采用的表述“厚度”一般指的是某一个层、部件、构件、元件或部分沿垂直于衬底基板的设置有薄膜晶体管的表面(截面图中所示的上表面)的方向的尺寸。
在本文中，除非另有说明，所采用的表述“导电插塞”指的是形成在例如缓冲层、层间介电层、绝缘层等材料层中的过孔中的导电材料部，通常，在例如缓冲层、层间介电层、绝缘层等材料层中形成过孔，然后在该过孔中沉积导电材料，该导电材料填充该过孔的至少一部分，从而在该材料层中形成所述导电插塞。
本领域技术人员应理解，在常温下，例如金属导线的走线虽然由导体构成，但是其电阻为非零值，电流流过走线后会产生一定的电阻压降，这一现象被称为IR Drop。
参照图1，显示装置1000可以包括显示面板110、栅极驱动器120、数据驱动器130、控制器140和电压发生器150。例如，该显示装置1000可以是OLED显示装置。显示面板110可以包括阵列基板100和多个像素PX，阵列基板100可以包括显示区AA和非显示区NA，多个像素PX以阵列形式排布在显示区AA中。例如ELVDD的第一电压和例如ELVSS的第二电压可以被施加至像素PX。例如ELVDD的第一电压可以高于例如ELVSS的第二电压。可选地，例如ELVDD的第一电压可以施加至有机发光装置(例如OLED)的阳极，并且例如ELVSS的第二电压可以施加至有机发光装置的阴极，使得有机发光装置可以发光。
例如，每一个像素PX可以包括多个子像素，例如，红色子像素、绿色子像素和蓝色子像素，或者可以包括白色子像素、红色子像素、绿色子像素和蓝色子像素。
如图2所示，每个子像素可以包括像素驱动电路，例如，像素驱动电路可以包括开关晶体管SW、驱动晶体管DR、电容器Cst和有机发光二极管OLED。开关晶体管SW的第一电极(例如源极)电连接至数据线DL，并且开关晶体管SW的第二电极(例如漏极)电连接至驱动晶体管DR的栅极。驱动晶体管DR的第一电极(例如源极)电连接至第一电源线ELVDD，并且驱动晶体管DR的第二电极(例如漏极)电连接至OLED的阳极。电容器Cst的第一电极电连接至驱动晶体管DR的栅极，并且电容器Cst的第二电极电连接至驱动晶体管DR的第一电极(例如源极)。OLED的阳极电连接至驱动晶体管DR的第二电极，并且OLED的阴极电连接至第二电源线ELVSS。
例如，所述像素驱动电路的操作包括以下过程。首先，当具有低电平的扫描信号发送到栅线GL时，导通开关晶体管SW。在该状态下，将施加到数据线DL的数据电压通过开关晶体管SW施加到驱动晶体管DR的栅极，同时，给电容器Cst充电，将数据电压存储于电容器Cst。然后，驱动晶体管DR以存储在电容器Cst中的预定电压作为静态电流源来运行，并且将电流提供到OLED，以驱动OLED发光。
作为示例，图2示出了具有2T(晶体管)1C(电容器)配置的子像素，本公开的实施例不局限于此，每一个子像素可以具有其它的配置，例如，可以将补偿电路添加到子像素的像素驱动电路中，使得子像素具有例如3T1C、3T2C、4T2C、5T1C、6T2C、7T1C等配置。
图3是根据本公开的示例性实施例的阵列基板的一个子像素的平面示意图，图4是根据本公开的示例性实施例的阵列基板的一个子像素沿图3的线I-I’截取的截面图，其中，为了清楚地描述根据本公开实施例的阵列基板的细节，在平面图中省略了例如OLED的各层的结构，在截面图中仅示出了设置在子像素中的一个晶体管，例如，驱动晶体管DR。应该理解，除非有特别说明，下文针对驱动晶体管DR的描述也适用于包括开关晶体管SW的其它薄膜晶体管。
结合参照图2-4，阵列基板100可以包括衬底基板10。例如栅线GL的第一信号线和例如数据线DL或电源线ELVDD的第二信号线交叉设置在衬底基板10上，以包围形成子像素。例如，驱动晶体管DR可以包括栅极10G、源极10S、漏极10D、有源层12和栅绝缘层14。在图示的实施例中，驱动晶体管DR可以具有顶栅结构，然而，本公开的实施例不局限于此，本公开实施例中提及的各个晶体管也可以具有底栅结构。下面，以顶栅型薄膜晶体管为例，对本公开实施例进行更详细地描述。
具体地，有源层12设置在衬底基板10上，有源层12可以包括沟道区122和位于沟道区122两侧的源极区121和漏极区123。有源层12可以采用半导体材料形成，该半导体材料例如可以包括非晶硅、多晶硅、氧化物半导体等，氧化物半导体材料例如可以包括IGZO(铟镓锌氧化物)、ZnO(氧化锌)等。源极区121和漏极区123可以例如通过等离子体处理和高温处理而被导体化，以分别与源极10S、漏极10D形成良好的电连接，从而能够更好地实现电信号的传输。
栅绝缘层14设置在有源层12背离衬底基板10的一侧。例如，栅绝缘层14的材料可以包括氮化硅(SiNX)、氧化硅(SiOX)、氧化铝(Al2O3)、氮化铝(AlN)或其他合适的材料。
栅极10G可以设置在栅绝缘层14背离衬底基板10的一侧。进一步地，阵列基板100还可以包括设置在栅极10G远离背离衬底基板10一侧的第一绝缘层16。第一绝缘层16覆盖栅极10G、栅绝缘层14和有源层12，并且其中形成有过孔，在过孔中沉积有导电材料，以形成第五导电插塞1611和第六导电插塞1621。源极10S和漏极10D分别通过第五导电插塞1611和第六导电插塞1621与源极区121和漏极区123电连接。
如图4所示，阵列基板100还可以包括设置在第一绝缘层16背离衬底基板10一侧的第二绝缘层18，以及设置在第二绝缘层18背离衬底基板10一侧的第一电极19，例如，第一电极19可以为OLED的阳极。在第二绝缘层18中形成有过孔，在该过孔中沉积导电材料，以形成第七导电插塞1811。可选地，在第二绝缘层18和第一电极19之间还可以设置第三绝缘层182，在第二绝缘层18和第三绝缘层182两者中形成有过孔，在该过孔中沉积导电材料，以形成第七导电插塞1811。第一电极19通过第七导电插塞1811与薄膜晶体管的源极10S或漏极10D电连接。
如图3和图4所示，阵列基板100还可以包括设置在衬底基板10上的信号线。例如，信号线可以包括栅线GL、数据线DL、电源线ELVDD中的至少一个。例如，信号线包括栅线GL(可以称为第一信号线)和电源线ELVDD(可以称为第二信号线)，栅线GL可以与栅极10G位于同一层。电源线ELVDD可以与源极10S和漏极10D位于同一层。也就是说，栅线GL与栅极10G由相同的材料形成，并且栅线GL与栅极10G的厚度相同；电源线ELVDD与源极10S和漏极10D由相同的材料形成，并且电源线ELVDD与源极10S或漏极10D的厚度相同。例如，栅线GL、栅极10G、电源线ELVDD、源极10S、漏极10D中每一个的材料可以为铜基金属，例如，铜(Cu)、铜钼合金(Cu/Mo)、铜钛合金(Cu/Ti)、铜钼钛合金(Cu/Mo/Ti)、铜钼钨合金(Cu/Mo/W)、铜钼铌合金(Cu/Mo/Nb)等。
可选地，如图4所示，阵列基板100还可以包括设置在衬底基板10上的遮光层22。遮光层22位于衬底基板10与有源层12之间，并且有源层12在衬底基板10上的正投影落入遮光层22在衬底基板10上的正投影内，这样，可以避免外界光线对有源层12的干扰。可选地，在遮光层22与有源层12之间设置有缓冲层24。
发明人经研究发现，在高PPI的显示装置中，各个信号线的IR Drop对其上传输的信号影响较大，所以，需要采用低电阻率的材料形成信号线并且增加信号线的厚度(即采用大厚度的信号线)，以减小信号线的电阻，从而降低IR Drop的影响。例如，可以采用厚铜工艺形成信号线，即，信号线由大厚度的铜材料形成。例如，采用厚铜工艺形成的信号线的厚度可以为常规工艺形成的信号线的厚度的至少1.5倍，具体地，采用厚铜工艺形成的信号线的厚度在
Figure BDA0002111747750000101
以上，也就是说，在本公开的实施例中，信号线20可以为厚度在
Figure BDA0002111747750000102
以上的铜线。
参照图4，栅线GL和电源线ELVDD的厚度均较大，第一绝缘层16覆盖栅线GL，第二绝缘层18覆盖电源线ELVDD，所以，第一绝缘层16和第二绝缘层18的厚度均较大。
进一步地，结合参照图2-4，图2中所示的电容器Cst通常形成在两个导电层之间，即，一个导电层作为电容器Cst的第一电极板，另一个导电层作为电容器Cst的第二电极板，两个电极板之间夹设绝缘层，以形成所述电容器Cst。例如，导电的遮光层22可以作为电容器Cst的第一电极板，第一电极19可以作为电容器Cst的第二电极板，遮光层22在衬底基板10上的正投影与第一电极19在衬底基板10上的正投影重叠，遮光层22与第一电极19之间夹设多个绝缘层，以形成所述电容器Cst。
图5是根据本公开的另一些示例性实施例的阵列基板的一个子像素沿图3的线I-I’截取的截面图，其中，为了清楚地描述根据本公开实施例的阵列基板的结构，仅示出了设置在子像素中的一个晶体管，例如，驱动晶体管DR。
结合参照图2、图3和图5，阵列基板500可以包括衬底基板50。栅线GL与数据线DL和电源线ELVDD交叉设置在衬底基板50上，以包围形成子像素。例如，驱动晶体管DR可以包括栅极50G、源极50S、漏极50D、有源层52和栅绝缘层54。在图示的实施例中，驱动晶体管DR可以具有顶栅结构，然而，本公开的实施例不局限于此，本公开实施例中提及的各个晶体管也可以具有底栅结构。下面，以顶栅型薄膜晶体管为例，对本公开实施例进行更详细地描述。
具体地，有源层52设置在衬底基板50上，有源层52可以包括沟道区522和位于沟道区522两侧的源极区521和漏极区523。有源层52可以采用半导体材料形成，该半导体材料例如可以包括非晶硅、多晶硅、氧化物半导体等，氧化物半导体材料例如可以包括IGZO(铟镓锌氧化物)、ZnO(氧化锌)等。源极区521和漏极区523可以例如通过等离子体处理和高温处理而被导体化，以分别与源极50S、漏极50D形成良好的电连接，从而能够更好地实现电信号的传输。
栅绝缘层54设置在有源层52背离衬底基板50的一侧。例如，栅绝缘层54的材料可以包括氮化硅(SiNX)、氧化硅(SiOX)、氧化铝(Al2O3)、氮化铝(AlN)或其他合适的材料。
如图5所示，阵列基板100还可以包括设置在衬底基板50上的信号线。例如，信号线可以包括栅线GL、数据线DL、电源线ELVDD中的至少一个。具体地，信号线包括栅线GL(可以称为第一信号线)和电源线ELVDD(可以称为第二信号线)，栅线GL和电源线ELVDD均设置在薄膜晶体管DR面向衬底基板50的一侧，即，栅线GL和电源线ELVDD中的任一个与薄膜晶体管DR位于不同的层。例如，阵列基板100包括：设置在衬底基板50上的栅线GL；设置在衬底基板50上且覆盖栅线GL的第一缓冲层61；设置在第一缓冲层61背离衬底基板50一侧的电源线ELVDD；设置在衬底基板50上且覆盖电源线ELVDD的第一绝缘层。所述第一绝缘层可以包括第一层间介电层66和第二缓冲层63。薄膜晶体管设置在所述第一绝缘层背离所述衬底基板一侧。
如图5所示，栅极50G可以设置在栅绝缘层54背离衬底基板50的一侧。进一步地，阵列基板100还可以包括设置在栅极50G背离衬底基板50一侧的第二层间介电层56。第二层间介电层56覆盖栅极50G、栅绝缘层54和有源层52，并且其中形成有过孔，在过孔中沉积有导电材料，以形成第五导电插塞5611和第六导电插塞5612。源极50S和漏极50D分别通过第五导电插塞5611和第六导电插塞5612与源极区521和漏极区523电连接。
如图5所示，阵列基板100还可以包括设置在第二层间介电层56背离衬底基板50一侧的第二绝缘层58，以及设置在第二绝缘层58背离衬底基板50一侧的第一电极59，例如，第一电极59可以为OLED的阳极。在第二绝缘层58中形成有过孔，在该过孔中沉积导电材料，以形成第七导电插塞5911。第一电极59通过第七导电插塞5911与薄膜晶体管的源极50S或漏极50D电连接。
例如，阵列基板100可以包括：设置在第二绝缘层58和第一电极59之间的第三绝缘层72。第一电极59可以设置在第三绝缘层72背离衬底基板50一侧，第一电极59通过形成在第二绝缘层58和第三绝缘层72两者中的第七导电插塞5911与漏极50D电连接。
可选地，如图5所示，阵列基板100还可以包括设置在衬底基板50上的遮光层62。遮光层62设置在第一缓冲层61背离衬底基板50一侧。有源层52在衬底基板50上的正投影落入遮光层62在衬底基板50上的正投影内，这样，可以避免外界光线对有源层52的干扰。
如图5所示，所述薄膜晶体管DR在衬底基板50上的正投影与第一层间介电层66在衬底基板50上的正投影不重叠，具体地，所述薄膜晶体管的有源层52在衬底基板50上的正投影未落入第一层间介电层66在衬底基板50上的正投影内，并且遮光层62在衬底基板50上的正投影未落入第一层间介电层66在衬底基板50上的正投影内，即，所述薄膜晶体管和遮光层等结构均位于形成在第一层间介电层66中的开孔662中，这样，可以避免阵列基板100的整体厚度增大。
例如，第二缓冲层63设置在遮光层62与有源层52之间。第二缓冲层63覆盖栅线GL、遮光层62和电源线ELVDD，即，栅线GL、遮光层62和电源线ELVDD中每一个在衬底基板50上的正投影落入第二缓冲层63在衬底基板50上的正投影内。
例如，第一缓冲层61的厚度可以大于栅线GL的厚度，在第一缓冲层61中形成有暴露栅线GL的过孔，在过孔中沉积导电材料，以形成第一导电插塞613。例如，第一导电插塞613的材料可以与遮光层62的材料相同，所以，第一导电插塞613可以与遮光层62位于同一层。在第二缓冲层63和第二层间介电层56中形成暴露第一导电连接部613的过孔，在过孔中沉积导电材料，以形成第二导电插塞615。例如，第二导电插塞615的材料可以与源极50S和漏极50D的材料相同，所以，第二导电插塞615可以与源极50S和漏极50D位于同一层。栅线GL可以通过第一导电插塞613和第二导电插塞615与薄膜晶体管(例如图2中所示的开关晶体管SW)的栅极电连接。
参照图5，第一缓冲层61可以包括凹陷区612，凹陷区612朝向衬底基板50凹陷，所述薄膜晶体管和遮光层62中的每一个在第一缓冲层61上的正投影落入凹陷区612内。
例如，在第二缓冲层63和第二层间介电层56中形成暴露电源线ELVDD的过孔，在过孔中沉积导电材料，以形成第三导电插塞617。例如，第三导电插塞617的材料可以与源极50S和漏极50D的材料相同，所以，第三导电插塞617可以与源极50S和漏极50D位于同一层。电源线ELVDD可以通过第三导电插塞617与薄膜晶体管(例如图2中所示的驱动晶体管DR)的源极电连接。
例如，在第二缓冲层63和第二层间介电层56中形成暴露遮光层62的过孔，在过孔中沉积导电材料，以形成第四导电插塞619。例如，第四导电插塞619的材料可以与源极50S和漏极50D的材料相同，所以，第四导电插塞619可以与源极50S和漏极50D位于同一层。遮光层62可以通过第四导电插塞619与电源线ELVDD或源极10S电连接。由于遮光层62通常由金属材料制成，所以金属遮光层62上容易聚集电荷。这样，聚集有电荷的金属遮光层62会影响像素驱动电路的性能(例如影响晶体管的开关性能或电容的容量等)，例如，聚集有电荷的金属遮光层62的电位悬空，会影响像素的驱动薄膜晶体管的输出特性，使其输出特性曲线产生翘曲，即形成Kink效应。在该实施例中，通过将遮光层62与电源线ELVDD或源极50S电连接，可以避免上述不利影响。
例如，每一条信号线(例如栅线GL和电源线ELVDD中每一个)的材料可以为铜基金属，例如，铜(Cu)、铜钼合金(Cu/Mo)、铜钛合金(Cu/Ti)、铜钼钛合金(Cu/Mo/Ti)、铜钼钨合金(Cu/Mo/W)、铜钼铌合金(Cu/Mo/Nb)等。再例如，可以采用厚铜工艺形成每一条信号线，即，信号线由大厚度的铜材料形成。例如，采用厚铜工艺形成的信号线的厚度可以为常规工艺形成的信号线的厚度的至少1.5倍，可选地，采用厚铜工艺形成的信号线的厚度在
Figure BDA0002111747750000141
以上，也就是说，在该实施例中，信号线60可以为厚度在
Figure BDA0002111747750000142
以上的铜线，以减小信号线的电阻，从而降低IR Drop的影响，改善显示装置的性能。因此，根据本公开实施例的阵列基板可以应用于高PPI的显示装置中。
参照图5，所述薄膜晶体管和遮光层等结构均位于形成在第一层间介电层66中的开孔662中，第一缓冲层61覆盖栅线GL，第二缓冲层63覆盖电源线ELVDD，所述有源层52设置在第二缓冲层63背离衬底基板50的一侧。也就是说，栅线GL可以与栅极10G位于不同的层，电源线ELVDD可以与源极10S、漏极10D位于不同的层。由于各条信号线均位于薄膜晶体管面向衬底基板的一侧，具体地，栅线GL与栅极10G位于不同的层，电源线ELVDD与源极10S、漏极10D位于不同的层，所以，可以在不增加薄膜晶体管的源极、栅极和漏极的厚度的情况下增大各条信号线的厚度，即，例如栅线GL的第一信号线的厚度可以大于薄膜晶体管的栅极的厚度，并且例如电源线ELVDD的第二信号线的厚度可以大于薄膜晶体管的源极或漏极的厚度。而且，增大各条信号线厚度，不会导致薄膜晶体管的整个结构的高度(图5中的尺寸H2)增大。这样，薄膜晶体管的源极和漏极的段差较小。在小段差的情况下，不需要将第二层间介电层56的厚度设置得较大，就能避免薄膜晶体管的栅极与源极或漏极之间出现短路。
例如，例如栅线GL的第一信号线的厚度至少为所述薄膜晶体管的栅极的厚度的1.5倍，且例如电源线ELVDD的第二信号线的厚度至少为所述薄膜晶体管的源极或漏极的厚度的1.5倍。再例如，所述第一信号线和所述第二信号线的厚度可以为
Figure BDA0002111747750000151
左右，所述薄膜晶体管的栅极所在的金属层的厚度可以为
Figure BDA0002111747750000152
左右，所述薄膜晶体管的源极和漏极所在的金属层的厚度可以为
Figure BDA0002111747750000153
左右。
并且，由于各条信号线位于薄膜晶体管面向衬底基板的一侧，具体地，栅线GL与栅极10G位于不同的层，电源线ELVDD与源极10S、漏极10D位于不同的层，所以，第二层间介电层56和第二绝缘层58的厚度不需要设置得较大，从而降低了在形成第二层间介电层56和第二绝缘层58的图案以及在第二层间介电层56和第二绝缘层58中形成过孔的过程中采用的干刻工艺的难度。
进一步地，结合参照图2、图3和图5，图2中所示的电容器Cst通常形成在两个导电层之间，即，一个导电层作为电容器Cst的第一电极板，另一个导电层作为电容器Cst的第二电极板，两个电极板之间夹设绝缘层，以形成所述电容器Cst。例如，导电的遮光层62可以作为电容器Cst的第一电极板，第一电极59可以作为电容器Cst的第二电极板，遮光层62在衬底基板50上的正投影与第一电极59在衬底基板50上的正投影重叠，遮光层62与第一电极59之间夹设多个绝缘层，以形成所述电容器Cst。由于遮光层62与第一电极59之间夹设的第二层间介电层56和第二绝缘层58的厚度均较小，所以，电容器Cst的两个电极板之间的距离较小，导致电容器Cst的电容值较大，从而有利于提高显示面板的性能。
结合参照图2、图3和图5，所述阵列基板上设置的薄膜晶体管可以包括开关晶体管SW和驱动晶体管DR。如图5所示，栅线GL通过第一导电插塞613和第二导电插塞615导出。再结合图2和图3，第二导电插塞615可以电连接至开关晶体管SW的栅极G。这样，栅线GL通过第一导电插塞613和第二导电插塞615与开关晶体管SW的栅极G电连接。并且，开关晶体管SW的源极和漏极中的一个(例如源极S)与数据线DL电连接，开关晶体管SW的源极和漏极中的另一个(例如漏极D)与驱动晶体管DR的栅极50G电连接。驱动晶体管DR的源极和漏极中的一个(例如源极S)与电源线ELVDD电连接。
例如，根据本公开实施例的阵列基板还可以具有COA(color filter on array)结构，参照图6，阵列基板可以包括：设置在第二绝缘层58背离衬底基板50一侧的彩膜层70；设置在第二绝缘层58背离衬底基板50一侧且覆盖所述彩膜层70的第三绝缘层72。所述第一电极59可以设置在第三绝缘层72背离衬底基板50一侧，第一电极59通过形成在第二绝缘层58和第三绝缘层72两者中的第七导电插塞5911与漏极电连接。
应该理解，图6中所示的阵列基板的其它结构(例如信号线、遮光层、薄膜晶体管等结构)可以参照图5所示的阵列基板的结构，在此不再重复描述。
图7是根据本公开的示例性实施例的阵列基板的制造方法的流程图。参照图7，所述阵列基板的制造方法可以按照以下步骤执行，需要说明的是，根据本公开的一些实施例，下面的一些步骤可以单独执行或组合执行，以及可以并行执行或顺序执行，并不局限于下文描述的具体操作顺序。
在步骤S10中，在衬底基板50上形成多条信号线，例如，可以在衬底基板50上形成栅线GL和电源线ELVDD。具体地，步骤S10可以按照以下步骤执行。
在步骤S101中，参照图8A，在衬底基板50上形成栅线GL。例如，可以采用诸如铜(Cu)、铜钼合金(Cu/Mo)、铜钛合金(Cu/Ti)、铜钼钛合金(Cu/Mo/Ti)、铜钼钨合金(Cu/Mo/W)、铜钼铌合金(Cu/Mo/Nb)等的铜基金属形成栅线GL。再例如，可以采用厚铜工艺形成栅线GL，使得形成的栅线GL的厚度在
Figure BDA0002111747750000171
以上，以减小信号线的电阻。
在步骤S102中，参照图8B，在衬底基板50上形成第一缓冲层61，使得第一缓冲层61覆盖栅线GL。例如，可以采用诸如氮化硅(SiNX)、氧化硅(SiOX)等绝缘材料形成第一缓冲层61。
在步骤S103中，参照图8C，在衬底基板50上形成电源线ELVDD。例如，可以采用诸如铜(Cu)、铜钼合金(Cu/Mo)、铜钛合金(Cu/Ti)、铜钼钛合金(Cu/Mo/Ti)、铜钼钨合金(Cu/Mo/W)、铜钼铌合金(Cu/Mo/Nb)等的铜基金属形成电源线ELVDD。再例如，可以采用厚铜工艺形成电源线ELVDD，使得形成的电源线ELVDD的厚度在
Figure BDA0002111747750000172
以上，以减小信号线的电阻。
在步骤S20中，参照图9A，在第一缓冲层61背离衬底基板50的一侧形成第一层间介电层66，使得第一层间介电层66覆盖电源线ELVDD。例如，可以采用诸如氮化硅(SiNX)、氧化硅(SiOX)等绝缘材料形成第一层间介电层66。
在步骤S22中，参照图9B，采用构图工艺在第一层间介电层66中形成开孔662。例如，可以采用掩模板和干法刻蚀工艺形成所述开孔662。所述开孔662用于容纳待形成的遮光层和薄膜晶体管。具体地，开孔662暴露栅线GL和第一缓冲层61。可选地，开孔662还形成在第一缓冲层61的一部分中。
可选地，进一步参照图9B，在第一层间介电层66上执行构图工艺后，还暴露电源线ELVDD的上表面。
在步骤S24中，参照图9C，在开孔662中形成遮光层62。例如，可以采用金属材料形成遮光层62，使得遮光层62位于开孔662中且位于第一缓冲层61背离衬底基板50的表面上。
可选地，在步骤S24中，在形成遮光层62的同时，可以在开孔662中且在栅线GL背离衬底基板50的表面上形成第一导电插塞613。
在步骤S26中，参照图9D，在第一缓冲层61背离衬底基板50的一侧形成第二缓冲层63。例如，可以采用诸如氮化硅(SiNX)、氧化硅(SiOX)等绝缘材料形成第二缓冲层63。第二缓冲层63的一部分形成在开孔662中。第二缓冲层63覆盖栅线GL、遮光层62和电源线ELVDD，即，栅线GL、遮光层62和电源线ELVDD中每一个在衬底基板50上的正投影落入第二缓冲层63在衬底基板50上的正投影内。
在步骤S30中，在第二缓冲层63背离衬底基板50的一侧形成薄膜晶体管。具体地，步骤S30可以按照以下步骤执行。
在步骤S301中，参照图10A，在第二缓冲层62背离衬底基板50的一侧形成薄膜晶体管的有源层52。例如，可以采用半导体材料形成有源层52，该半导体材料例如可以包括非晶硅、多晶硅、氧化物半导体等，氧化物半导体材料例如可以包括IGZO(铟镓锌氧化物)、ZnO(氧化锌)等。
在步骤S302中，参照图10B，在有源层52背离衬底基板50的一侧依次形成薄膜晶体管的栅绝缘层54和栅极50G。例如，可以采用诸如氮化硅(SiNX)、氧化硅(SiOX)、氧化铝(Al2O3)或氮化铝(AlN)等绝缘材料形成栅绝缘层54。可以采用诸如铜(Cu)、钼(Mo)或铜钼合金(Cu/Mo)等金属材料形成栅极50G。
具体地，可以在有源层52背离衬底基板50的一侧依次形成栅绝缘材料层和栅极材料层；接着，采用掩模板构图和湿法刻蚀工艺对栅极材料层执行构图工艺，以形成栅极50G；然后，采用干法刻蚀工艺刻蚀栅绝缘材料层，以形成栅绝缘层54。
在步骤S303中，参照图10C，对有源层52执行导体化处理工艺，以使得有源层52包括沟道区522和位于沟道区522两侧的源极区521和漏极区523。例如，所述导体化处理工艺可以包括等离子导体化处理工艺。
在步骤S304中，参照图10D，在栅极50G背离衬底基板50的一侧形成第二层间介电层56。例如，可以采用诸如氮化硅(SiNX)、氧化硅(SiOX)等绝缘材料形成第二层间介电层56。
在步骤S305中，参照图10E，在第二层间介电层56中分别形成暴露源极区521的第一过孔561以及暴露漏极区523的第二过孔562；并且在第二层间介电层56和第二缓冲层63两者中分别形成暴露第一导电插塞613的第三过孔563、暴露电源线ELVDD的第四过孔564以及暴露遮光层62的第五过孔565。例如，可以采用掩模板构图和干法刻蚀工艺形成上述过孔。
在步骤S306中，参照图10F，在第二层间介电层56背离衬底基板50的一侧形成薄膜晶体管的源极50S和漏极50D。
例如，可以将诸如铜(Cu)、钼(Mo)或铜钼合金(Cu/Mo)等导电金属材料沉积在第二层间介电层56背离衬底基板50的一侧，同时，该导电金属材料沉积在第一过孔561中以形成第五导电插塞5611，沉积在第二过孔562中以形成第六导电插塞5621，沉积在第三过孔563中以形成第二导电插塞615，沉积在第四过孔564中以形成第三导电插塞617，以及沉积在第五过孔565中以形成第四导电插塞619。然后，对沉积的所述导电金属材料层执行一次构图工艺，以形成源极50S、漏极50D和分别与栅线GL、电源线ELVDD和遮光层62电连接的导电结构。
在步骤S40中，在第二层间介电层56背离衬底基板50的一侧形成OLED的电极。具体地，步骤S40可以按照以下步骤执行。
在步骤S401中，参照图11A，在第二层间介电层56背离衬底基板50一侧形成第二绝缘层58。
在步骤S402中，参照图11B，在第二绝缘层58背离衬底基板50一侧形成第三绝缘层72。
在步骤S403中，参照图11C，在第二绝缘层58和第三绝缘层72两者中形成过孔581。例如，所述过孔581可以暴露漏极50D。
在步骤S404中，参照图11D，在第三绝缘层72背离衬底基板50的一侧形成第一电极59。
例如，可以将诸如ITO的导电材料沉积在第三绝缘层72背离衬底基板50的一侧，同时，该导电材料沉积在过孔581中以形成第七导电插塞5911。例如，第一电极59可以为OLED的阳极。第一电极59通过第七导电插塞5911与薄膜晶体管的漏极50D电连接。
可选地，步骤S40还可以包括步骤S4015。步骤S4015可以在步骤S401和步骤S402之间执行。在步骤S4015中，参照图11E，在第二绝缘层58背离衬底基板50一侧形成彩膜层70。
本领域技术人员应该理解，根据本公开的实施例的阵列基板的制造方法应该具有本公开的上述实施例提供的阵列基板的特征和优点，在此不再进行赘述。
此外，本公开的实施例还提供一种显示装置，包括上述实施例所提供的阵列基板。如图12所示，其示出了根据本公开实施例的显示装置的平面图，显示装置1000可以包括以上任一项所述的阵列基板，特别地，其可以是一种高PPI的显示装置。例如，所述显示装置可以是例如智能手机、可穿戴式智能手表、智能眼镜、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、车载显示器、电子书等任何具有显示功能的产品或部件。
虽然本公开总体构思的一些实施例已被图示和说明，本领域普通技术人员将理解，在不背离本总体发明构思的原则和精神的情况下，可对这些实施例做出改变，本公开的范围以权利要求和它们的等同物限定。

Claims (17)

1.一种阵列基板，包括：
衬底基板；
设置在所述衬底基板上的第一信号线；
设置在所述衬底基板上且覆盖所述第一信号线的第一缓冲层；
设置在所述第一缓冲层背离所述衬底基板一侧的第二信号线；
设置在所述衬底基板上且覆盖所述第二信号线的第一绝缘层；和
设置在所述第一绝缘层背离所述衬底基板一侧的薄膜晶体管，所述薄膜晶体管包括栅极、源极和漏极，
其中，所述第一信号线的厚度大于所述薄膜晶体管的栅极的厚度，并且所述第二信号线的厚度大于所述薄膜晶体管的源极或漏极的厚度；
其中，所述第一绝缘层包括第一层间介电层和第二缓冲层，所述第一层间介电层设置于所述第二信号线两侧，所述第二缓冲层设置在所述第一层间介电层背离所述衬底基板的一侧，并且覆盖所述第二信号线；
所述薄膜晶体管在所述衬底基板上的正投影与所述第一层间介电层在所述衬底基板上的正投影不重叠。
2.根据权利要求1所述的阵列基板，其中，所述第一信号线的厚度至少为所述薄膜晶体管的栅极的厚度的1.5倍，且所述第二信号线的厚度至少为所述薄膜晶体管的源极或漏极的厚度的1.5倍。
3.根据权利要求1或2所述的阵列基板，其中，所述第一信号线和所述第二信号线均包括铜基金属。
4.根据权利要求1或2所述的阵列基板，其中，所述第一信号线包括栅线，并且所述第二信号线包括电源线或数据线。
5.根据权利要求1所述的阵列基板，还包括设置在所述第一缓冲层和所述第二缓冲层之间的遮光层，
其中，所述薄膜晶体管在所述衬底基板上的正投影与所述遮光层在所述衬底基板上的正投影至少部分重叠，并且所述遮光层在所述衬底基板上的正投影与所述第一层间介电层在所述衬底基板上的正投影不重叠。
6.根据权利要求5所述的阵列基板，其中，所述第一缓冲层包括凹陷区，所述凹陷区朝向所述衬底基板凹陷，所述薄膜晶体管和所述遮光层中的每一个在所述第一缓冲层上的正投影落入所述凹陷区内。
7.根据权利要求5所述的阵列基板，其中，所述阵列基板还包括：
第二层间介电层，所述第二层间介电层设置在所述第二缓冲层背离所述衬底基板的一侧；
第一导电插塞，所述第一导电插塞设置在所述第一缓冲层中，位于所述第一信号线远离所述衬底基板的一侧，且与所述第一信号线电连接；和
第二导电插塞，所述第二导电插塞设置在所述第二缓冲层和所述第二层间介电层两者中，并且所述第二导电插塞通过所述第一导电插塞与所述第一信号线电连接。
8.根据权利要求7所述的阵列基板，其中，所述薄膜晶体管包括开关晶体管，所述第一信号线通过所述第一导电插塞和所述第二导电插塞与所述开关晶体管的栅极电连接。
9.根据权利要求8所述的阵列基板，其中，所述阵列基板还包括：
第三导电插塞，所述第三导电插塞设置在所述第二缓冲层和所述第二层间介电层两者中，所述源极和所述漏极中的一个通过所述第三导电插塞与所述第二信号线电连接。
10.根据权利要求9所述的阵列基板，其中，所述薄膜晶体管还包括驱动晶体管；
与所述开关晶体管的源极和漏极中的一个电连接的所述第二信号线包括数据线，且与所述驱动晶体管的源极和漏极中的一个电连接的所述第二信号线包括电源线。
11.根据权利要求10所述的阵列基板，其中，所述开关晶体管的源极和漏极中的另一个与所述驱动晶体管的栅极电连接。
12.根据权利要求7所述的阵列基板，其中，所述阵列基板还包括：
第四导电插塞，所述第四导电插塞设置在所述第二缓冲层和所述第二层间介电层两者中，所述遮光层通过所述第四导电插塞与所述第二信号线电连接。
13.根据权利要求12所述的阵列基板，其中，
所述第一导电插塞与所述遮光层位于同一层；
所述第二导电插塞、第三导电插塞和所述第四导电插塞中的每一个与所述源极或所述漏极位于同一层。
14.根据权利要求9所述的阵列基板，还包括：设置在所述第二层间介电层背离所述衬底基板一侧的第二绝缘层；
设置在所述第二绝缘层背离所述衬底基板一侧的彩膜层；
设置在所述第二绝缘层背离所述衬底基板一侧且覆盖所述彩膜层的第三绝缘层；和
设置在所述第三绝缘层背离所述衬底基板一侧的第一电极，所述第一电极通过形成在所述第二绝缘层和所述第三绝缘层两者中的导电插塞与所述源极和漏极中的另一个电连接。
15.根据权利要求1-2和5-14中任一项所述的阵列基板，其中，所述薄膜晶体管为顶栅型薄膜晶体管。
16.一种显示装置，包括权利要求1-15中任一项所述的阵列基板。
17.一种阵列基板的制造方法，包括：
在衬底基板上形成第一信号线；
在所述衬底基板上形成覆盖所述第一信号线的第一缓冲层；
在所述第一缓冲层背离所述衬底基板的一侧形成第二信号线；
在所述衬底基板上形成覆盖所述第二信号线的第一绝缘层；和
在所述第一绝缘层背离所述衬底基板的一侧形成薄膜晶体管，所述薄膜晶体管包括栅极、源极和漏极，
其中，所述第一信号线的厚度大于所述薄膜晶体管的栅极的厚度，并且所述第二信号线的厚度大于所述薄膜晶体管的源极或漏极的厚度；
其中，所述第一绝缘层包括第一层间介电层和第二缓冲层，所述第一层间介电层设置于所述第二信号线两侧，所述第二缓冲层设置在所述第一层间介电层背离所述衬底基板的一侧，并且覆盖所述第二信号线；
所述薄膜晶体管在所述衬底基板上的正投影与所述第一层间介电层在所述衬底基板上的正投影不重叠。
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