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CN115064561A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

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CN115064561A
CN115064561A CN202210826221.9A CN202210826221A CN115064561A CN 115064561 A CN115064561 A CN 115064561A CN 202210826221 A CN202210826221 A CN 202210826221A CN 115064561 A CN115064561 A CN 115064561A
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CN
China
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layer
metal oxide
conductive oxide
oxide semiconductor
semiconductor layer
Prior art date
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Pending
Application number
CN202210826221.9A
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English (en)
Inventor
吴尚霖
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AUO Corp
Original Assignee
AU Optronics Corp
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Publication date
Priority claimed from TW111119084A external-priority patent/TWI829169B/zh
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Abstract

本发明公开一种半导体装置及其制造方法。半导体装置包括基板、金属氧化物半导体层、第一栅介电层、栅极、层间介电层、第一导电氧化物层、第一电极以及第二电极。第一栅介电层位于金属氧化物半导体层之上。栅极位于第一栅介电层之上，且重叠于金属氧化物半导体层。层间介电层位于栅极之上。层间介电层具有第一接触孔。第一接触孔横向地分离于金属氧化物半导体层。第一导电氧化物层位于第一接触孔下方。第一电极填入第一接触孔，并通过第一导电氧化物层而电连接至金属氧化物半导体层。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。
背景技术
目前，常见的薄膜晶体管通常以非晶硅半导体作为沟道，其中非晶硅半导体由于制作工艺简单且成本低廉，因此已广泛的应用于各种薄膜晶体管中。
随着显示技术的进步，显示面板的分辨率逐年提升。为了使像素电路中的薄膜晶体管缩小，许多厂商致力于研发新的半导体材料，例如金属氧化物半导体材料。金属氧化物半导体材料具有载流子迁移率高的优点，因此有利于减小半导体装置的尺寸。
发明内容
本发明提供一种半导体装置及其制造方法，可以改善电极与金属氧化物半导体层之间出现接触不良的问题。
本发明的至少一实施例提供一种半导体装置。半导体装置包括基板、金属氧化物半导体层、第一栅介电层、栅极、层间介电层、第一导电氧化物层、第一电极以及第二电极。金属氧化物半导体层位于基板之上。第一栅介电层位于金属氧化物半导体层之上。栅极位于第一栅介电层之上，且在基板的上表面的法线方向上重叠于金属氧化物半导体层。层间介电层位于栅极之上。层间介电层具有第一接触孔以及第二接触孔。第一接触孔横向地分离于金属氧化物半导体层。第一导电氧化物层位于第一接触孔下方，且连接金属氧化物半导体层。第一电极填入第一接触孔，并通过第一导电氧化物层而电连接至金属氧化物半导体层。第二电极填入第二接触孔，并电连接至金属氧化物半导体层。
本发明的至少一实施例提供一种半导体装置的制造方法，包括：形成金属氧化物半导体层、第一导电氧化物层以及第一栅介电层于基板之上，其中第一导电氧化物层连接金属氧化物半导体层，且第一栅介电层位于金属氧化物半导体层之上；形成栅极于第一栅介电层之上，且栅极在基板的上表面的法线方向上重叠于金属氧化物半导体层；形成层间介电层于栅极之上；在层间介电层中形成第一接触孔以及第二接触孔，且第一导电氧化物层位于第一接触孔下方，其中第一接触孔横向地分离于金属氧化物半导体层；形成第一电极于第一接触孔中，且第一电极通过第一导电氧化物层而电连接至金属氧化物半导体层；形成第二电极于第二接触孔中，且第二电极电连接至金属氧化物半导体层。
附图说明
图1是本发明的一实施例的一种半导体装置的剖面示意图；
图2A至图2E是图1的半导体装置的制造方法的剖面示意图；
图3是本发明的一实施例的一种半导体装置的剖面示意图；
图4是本发明的一实施例的一种半导体装置的剖面示意图；
图5A至图5D是图4的半导体装置的制造方法的剖面示意图；
图6是本发明的一实施例的一种半导体装置的剖面示意图；
图7是本发明的一实施例的一种半导体装置的剖面示意图；
图8是本发明的一实施例的一种半导体装置的剖面示意图。
符号说明
10A,10B,10C,10E,10F:半导体装置
100:基板
110:缓冲层
112:氮化硅层
114:氧化硅层
120:第一栅介电层
130:第二栅介电层
140:层间介电层
D:第二电极
G:栅极
GP1,GP2:断差(段差)
H1a,H2a,H1b,H2b:水平距离
ND:法线方向
O1:第一开口
O2:第二开口
OS:金属氧化物半导体层
S:第一电极
T1:第一导电氧化物层
T1a:第一部分
T2:第二导电氧化物层
T2a:第二部分
V1:第一接触孔
V2:第二接触孔
具体实施方式
图1是依照本发明的一实施例的一种半导体装置的剖面示意图。
请参考图1，半导体装置10A包括基板100、金属氧化物半导体层OS、第一栅介电层120、栅极G、层间介电层140、第一导电氧化物层T1、第一电极S以及第二电极D。在本实施例中，半导体装置10A还包括缓冲层110、第二导电氧化物层T2以及第二栅介电层130。
基板100的材质可为玻璃、石英、有机聚合物或是不透光/反射材料(例如：导电材料、金属、晶片、陶瓷或其他可适用的材料)或是其他可适用的材料。若使用导电材料或金属时，则在基板100上覆盖一层绝缘层(未绘示)，以避免短路问题。在一些实施例中，基板100为软性基板，且基板100的材料例如为聚乙烯对苯二甲酸酯(polyethyleneterephthalate,PET)、聚二甲酸乙二醇酯(polyethylene naphthalate,PEN)、聚酯(polyester,PES)、聚甲基丙烯酸甲酯(polymethylmethacrylate,PMMA)、聚碳酸酯(polycarbonate,PC)、聚酰亚胺(polyimide,PI)或金属软板(Metal Foil)或其他可挠性材质。缓冲层110位于基板100上，缓冲层110为单层或多层结构，且缓冲层110的材料可以包括氧化硅、氮氧化硅或其他合适的材料或上述材料的堆叠层。在本实施例中，缓冲层110包括氮化硅层112与氧化硅层114的堆叠。
金属氧化物半导体层OS位于基板100之上。在本实施例中，金属氧化物半导体层OS直接形成于缓冲层110上。金属氧化物半导体层OS的材料包括铟镓锡锌氧化物(IGTZO)或氧化铟镓锌(IGZO)、氧化铟锡锌(ITZO)、氧化铝锌锡(AZTO)、氧化铟钨锌(IWZO)等四元金属化合物或包含镓(Ga)、锌(Zn)、铟(In)、锡(Sn)、铝(Al)、钨(W)中的任三者的三元金属构成的氧化物或镧系稀土掺杂金属氧化物(例如Ln-IZO)。
第一栅介电层120位于金属氧化物半导体层OS之上。在本实施例中，第一栅介电层120直接形成于金属氧化物半导体层OS上。第一栅介电层120具有重叠于金属氧化物半导体层OS的第一开口O1以及第二开口O2。在一些实施例中，第一栅介电层120的材料包括氧化硅、氮氧化硅、氧化铪或其他合适的材料或上述材料的堆叠层。
第一导电氧化物层T1以及第二导电氧化物层T2位于第一栅介电层120上，并连接金属氧化物半导体层OS。第一导电氧化物层T1以及第二导电氧化物层T2分别填入第一开口O1以及第二开口O2中，并接触金属氧化物半导体层OS的上表面。在一些实施例中，第一导电氧化物层T1以及第二导电氧化物层T2的材料包括透明导电氧化物，例如铟锡氧化物、铟锌氧化物、铝锌氧化物或是上述至少二者的堆叠层。
在一些实施例中，第一导电氧化物层T1以及第二导电氧化物层T2的功函数接近金属氧化物半导体层OS的功函数。举例来说，第一导电氧化物层T1与金属氧化物半导体层OS之间以及第二导电氧化物层T2与金属氧化物半导体层OS之间的能障(势垒)较金属电极(例如铜电极)与金属氧化物半导体层OS之间的能障低。在一些实施例中，第一导电氧化物层T1与金属氧化物半导体层OS之间以及第二导电氧化物层T2与金属氧化物半导体层OS之间具有欧姆接触。
第二栅介电层130位于第一栅介电层120之上，且覆盖第一导电氧化物层T1以及第二导电氧化物层T2。第一导电氧化物层T1以及第二导电氧化物层T2位于第二栅介电层130与第一栅介电层110之间。在一些实施例中，第二栅介电层130的材料包括氧化硅、氮氧化硅、氧化铪或其他合适的材料或上述材料的堆叠层。
栅极G位于第一栅介电层120之上。在本实施例中，栅极G位于第二栅介电层130上。栅极G在基板100的上表面的法线方向ND上重叠于金属氧化物半导体层OS。在一些实施例中，栅极G的材料可包括金属，例如铬(Cr)、金(Au)、银(Ag)、铜(Cu)、锡(Sn)、铅(Pb)、铪(Hf)、钨(W)、钼(Mo)、钕(Nd)、钛(Ti)、钽(Ta)、铝(Al)、锌(Zn)或上述金属的任意组合的合金或上述金属及/或合金的叠层，但本发明不以此为限。栅极G也可以使用其他导电材料，例如：金属的氮化物、金属的氧化物、金属的氮氧化物、金属与其它导电材料的堆叠层或是其他具有导电性质的材料。
层间介电层140位于栅极G以及第二栅介电层130之上。在一些实施例中，层间介电层140的材料包括氮化硅、氧化硅、氮氧化硅、氧化铪或其他合适的材料或上述材料的堆叠层。
层间介电层140具有第一接触孔V1以及第二接触孔V2。在本实施例中，第一接触孔V1以及第二接触孔V2贯穿层间介电层140以及第二栅介电层130。第一接触孔V1以及第二接触孔V2横向地分离于金属氧化物半导体层OS。换句话说，第一接触孔V1以及第二接触孔V2在法线方向ND上不重叠于金属氧化物半导体层OS。第一导电氧化物层T1以及第二导电氧化物层T2分别位于第一接触孔V1以及第二接触孔V2下方。第一导电氧化物层T1自第一接触孔V1延伸至第一开口O1，且第二导电氧化物层T2自第二接触孔V2延伸至第二开口O2。
第一电极S以及第二电极D分别填入第一接触孔V1以及第二接触孔V2。第一电极S通过第一导电氧化物层T1而电连接至金属氧化物半导体层OS。第二电极D通过第二导电氧化物层T2而电连接至金属氧化物半导体层OS。第一电极S以及第二电极D中的一者为漏极，另一者为源极。
在一些实施例中，第一导电氧化物层T1的第一部分T1a自第一开口O1往栅极G延伸，且第二导电氧化物层T2的第二部分T2a自第二开口O2往栅极G延伸。第一部分T1a以及第二部分T2a在法线方向ND上重叠于金属氧化物半导体层OS，由此遮蔽栅极G与第一电极S或栅极G与第二电极D之间的横向电场，进而减小半导体装置10A的热载流子效应。在一些实施例中，第一导电氧化物层T1与栅极G之间的水平距离H1a小于第一开口O1与栅极G之间的水平距离H1b。在一些实施例中，第二导电氧化物层T1与栅极G之间的水平距离H2b小于第二开口O2与栅极G之间的水平距离H2b。
在一些实施例中，第一电极S以及第二电极D的材料可包括金属，例如铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌或上述金属的任意组合的合金或上述金属及/或合金的叠层。在本实施例中，相较于金属氧化物半导体层OS，第一导电氧化物层T1以及第二导电氧化物层T2比较不容易与第一电极S以及第二电极D反应，由此避免了第一电极S与金属氧化物半导体层OS之间以及第二电极D与金属氧化物半导体层OS之间出现电连接不良的问题。举例来说，若第一电极S以及第二电极D直接接触金属氧化物半导体层OS，则金属氧化物半导体层OS中的氧元素可能会扩散至第一电极S以及第二电极D中，导致第一电极S以及第二电极D氧化；或第一电极S以及第二电极D中的金属元素可能会扩散至金属氧化物半导体层OS中，使第一电极S与金属氧化物半导体层OS的界面以及第二电极D与金属氧化物半导体层OS的界面出现空隙。
基于上述，第一导电氧化物层T1以及第二导电氧化物层T2可以避免第一电极S与金属氧化物半导体层OS之间以及第二电极D与金属氧化物半导体层OS之间出现电连接不良的问题。
图2A至图2E是图1的半导体装置的制造方法的剖面示意图。
请参考图2A至图2C，形成金属氧化物半导体层OS、第一导电氧化物层T1以及第二导电氧化物层T2于基板100之上。
请先参考图2A，形成金属氧化物半导体层OS于基板100之上。在本实施例中，形成金属氧化物半导体层OS于缓冲层110上。
请参考图2B，形成第一栅介电层120于金属氧化物半导体层OS之上。第一栅介电层120具有重叠并暴露出金属氧化物半导体层OS的第一开口O1以及第二开口O2。在一些实施例中，形成第一栅介电层120的方法包括光刻蚀刻制作工艺。
请参考图2C，形成第一导电氧化物层T1以及第二导电氧化物层T2于第一栅介电层120上，且第一导电氧化物层T1以及第二导电氧化物层T2分别位于第一开口O1以及第二开口O2中，以连接金属氧化物半导体层OS的上表面。部分第一导电氧化物层T1以及部分第二导电氧化物层T2重叠金属氧化物半导体层OS，且另一部分第一导电氧化物层T1以及另一部分第二导电氧化物层T2不重叠于金属氧化物半导体层OS。
在一些实例中，形成第一导电氧化物层T1以及第二导电氧化物层T2的方法包括：形成毯覆于第一栅介电层120上的导电氧化物层(未绘出)；在导电氧化物层上形成图案化的光致抗蚀剂(未绘出)；以图案化的光致抗蚀剂为掩模蚀刻导电氧化物层，以形成互相分离的第一导电氧化物层T1以及第二导电氧化物层T2；最后，移除图案化的光致抗蚀剂。换句话说，在一些实施例中，第一导电氧化物层T1以及第二导电氧化物层T2为相同图案化膜层，且第一导电氧化物层T1以及第二导电氧化物层T2同时形成。
请参考图2D，形成第二栅介电层130于第一导电氧化物层T1以及第二导电氧化物层T2上。形成栅极G于第一栅介电层120之上。在本实施例中，栅极G直接形成于第二栅介电层130上，且栅极G在基板100的上表面的法线方向ND上重叠于金属氧化物半导体层OS。
在一些实施例中，以栅极G为掩模，对金属氧化物半导体层OS进行掺杂制作工艺，以于金属氧化物半导体层OS中形成源极区、漏极区以及位于源极区与漏极区之间的沟道区，其中沟道区重叠于栅极G，而源极区与漏极区经掺杂而具有低于沟道区的电阻率。在一些实施例中，掺杂制作工艺例如包括氢等离子体制作工艺。
请参考图2E，形成层间介电层140于栅极G以及第二栅介电层130之上。在层间介电层140中形成第一接触孔V1以及第二接触孔V2。在本实施例中，第一接触孔V1以及第二接触孔V2延伸穿过层间介电层140以及第二栅介电层130，并分别暴露出第一导电氧化物层T1的上表面以及第二导电氧化物层T2的上表面。换句话说，第一导电氧化物层T1以及第二导电氧化物层T2分别位于第一接触孔V1以及第二接触孔V2下方。在一些实施例中，形成第一接触孔V1以及第二接触孔V2的方法包括：在层间介电层140上形成图案化的光致抗蚀剂(未绘出)；以图案化的光致抗蚀剂为掩模蚀刻层间介电层140以及第二栅介电层130；最后，移除图案化的光致抗蚀剂。由于第一接触孔V1以及第二接触孔V2横向地分离于金属氧化物半导体层OS，蚀刻层间介电层140以及第二栅介电层130时的蚀刻制作工艺不会损伤金属氧化物半导体层OS，由此提升半导体装置的制作工艺良率。
最后请回到图1，形成第一电极S于第一接触孔V1中，且第一电极S通过第一导电氧化物层T1而电连接至金属氧化物半导体层OS。形成第二电极D于第二接触孔V2中，且第二电极D通过第二导电氧化物层T2而电连接至金属氧化物半导体层OS。至此，半导体装置10A大致完成。
在一些实例中，形成第一电极S以及第二电极D的方法包括：形成毯覆于层间介电层140上的导电层(未绘出)；在导电层上形成图案化的光致抗蚀剂(未绘出)；以图案化的光致抗蚀剂为掩模蚀刻导电层，以形成互相分离的第一电极S以及第二电极D；最后，移除图案化的光致抗蚀剂。换句话说，在一些实施例中，第一电极S以及第二电极D为相同图案化膜层，且第一电极S以及第二电极D同时形成。
图3是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图3的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图3的半导体装置10B与图1的半导体装置10A的主要差异在于：半导体装置10B还包括辅助导电氧化物层T3。
请参考图3，辅助导电氧化物层T3位于金属氧化物半导体层OS与基板100之间。辅助导电氧化物层T3的电阻率低于金属氧化物半导体层OS的电阻率，通过辅助导电氧化物层T3的设置，可以提升半导体装置10B的电流大小。
在一些实施例中，辅助导电氧化物层T3的材料包括透明导电氧化物，例如铟锡氧化物、铟锌氧化物、铝锌氧化物或是上述至少二者的堆叠层。
图4是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图4的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图4的半导体装置10C与图1的半导体装置10A的主要差异在于：半导体装置10C的金属氧化物半导体层OS接触第一导电氧化物层T1的上表面以及第二导电氧化物层T2的上表面。
请参考图4，第一导电氧化物层T1以及第二导电氧化物层T2位于缓冲层110上。金属氧化物半导体层OS位于第一导电氧化物层T1以及第二导电氧化物层T2上。在一些实施例中，第一导电氧化物层T1以及第二导电氧化物层T2延伸至栅极G下方。换句话说，在法线方向ND上，部分第一导电氧化物层T1以及部分第二导电氧化物层T2位于基板100与栅极G之间。
金属氧化物半导体层OS沿着第一导电氧化物层T1的侧面延伸至第一导电氧化物层T1的上表面，且金属氧化物半导体层OS在第一导电氧化物层T1的侧面处具有断差GP1。栅极G在基板100的上表面的法线方向ND上重叠于金属氧化物半导体层OS的断差GP1，由此，减少栅极G与第一电极S之间的横向电场对金属氧化物半导体层OS产生的影响。
金属氧化物半导体层OS沿着第二导电氧化物层T2的侧面延伸至第二导电氧化物层T2的上表面，且金属氧化物半导体层OS在第二导电氧化物层T2的侧面处具有断差GP2。栅极G在基板100的上表面的法线方向ND上重叠于金属氧化物半导体层OS的断差GP2，由此，减少栅极G与第二电极D之间的横向电场对金属氧化物半导体层OS产生的影响。
在本实施例中，栅极G形成于第一栅介电层120上，且第一接触孔V1以及第二接触孔V2贯穿层间介电层140以及第一栅介电层120。第一接触孔V1以及第二接触孔V2横向地分离于金属氧化物半导体层OS。换句话说，第一接触孔V1以及第二接触孔V2在法线方向ND上不重叠于金属氧化物半导体层OS。
图5A至图5D是图4的半导体装置的制造方法的剖面示意图。
请参考图5A与图5B，形成金属氧化物半导体层OS、第一导电氧化物层T1以及第二导电氧化物层T2于基板100之上。
请先参考图5A，形成第一导电氧化物层T1以及第二导电氧化物层T2于基板100之上。在本实施例中，形成第一导电氧化物层T1以及第二导电氧化物层T2于缓冲层110上。
在一些实例中，形成第一导电氧化物层T1以及第二导电氧化物层T2的方法包括：形成毯覆于缓冲层110上的导电氧化物层(未绘出)；于导电氧化物层上形成图案化的光致抗蚀剂(未绘出)；以图案化的光致抗蚀剂为掩模蚀刻导电氧化物层，以形成互相分离的第一导电氧化物层T1以及第二导电氧化物层T2；最后，移除图案化的光致抗蚀剂。换句话说，在一些实施例中，第一导电氧化物层T1以及第二导电氧化物层T2为相同图案化膜层，且第一导电氧化物层T1以及第二导电氧化物层T2同时形成。
请参考图5B，形成金属氧化物半导体层OS于缓冲层110、第一导电氧化物层T1以及第二导电氧化物层T2之上。在本实施例中，金属氧化物半导体层OS填入第一导电氧化物层T1以及第二导电氧化物层T2之间的空隙。金属氧化物半导体层OS接触第一导电氧化物层T1的上表面以及第二导电氧化物层T2的上表面。部分第一导电氧化物层T1以及部分第二导电氧化物层T2重叠金属氧化物半导体层OS，且另一部分第一导电氧化物层T1以及另一部分第二导电氧化物层T2不重叠于金属氧化物半导体层OS。
请参考图5C，形成第一栅介电层120于金属氧化物半导体层OS之上。形成栅极G于第一栅介电层120之上，且栅极G在基板100的上表面的法线方向ND上重叠于金属氧化物半导体层OS。
在一些实施例中，以栅极G为掩模，对金属氧化物半导体层OS进行掺杂制作工艺，以于金属氧化物半导体层OS中形成源极区、漏极区以及位于源极区与漏极区之间的沟道区，其中沟道区重叠于栅极G，而源极区与漏极区经掺杂而具有低于沟道区的电阻率。在一些实施例中，掺杂制作工艺例如包括氢等离子体制作工艺。
请参考图5D，形成层间介电层140于栅极G之上。在层间介电层140中形成第一接触孔V1以及第二接触孔V2。在本实施例中，第一接触孔V1以及第二接触孔V2延伸穿过层间介电层140以及第一栅介电层120，并分别暴露出第一导电氧化物层T1的上表面以及第二导电氧化物层T2的上表面。换句话说，第一导电氧化物层T1以及第二导电氧化物层T2分别位于第一接触孔V1以及第二接触孔V2下方。在一些实施例中，形成第一接触孔V1以及第二接触孔V2的方法包括：在层间介电层140上形成图案化的光致抗蚀剂(未绘出)；以图案化的光致抗蚀剂为掩模蚀刻层间介电层140以及第一栅介电层120；最后，移除图案化的光致抗蚀剂。由于第一接触孔V1以及第二接触孔V2横向地分离于金属氧化物半导体层OS，蚀刻层间介电层140以及第一栅介电层120时的蚀刻制作工艺不会损伤金属氧化物半导体层OS，由此提升半导体装置的制作工艺良率。
最后请回到图4，形成第一电极S于第一接触孔V1中，且第一电极S通过第一导电氧化物层T1而电连接至金属氧化物半导体层OS。形成第二电极D于第二接触孔V2中，且第二电极D通过第二导电氧化物层T2而电连接至金属氧化物半导体层OS。至此，半导体装置10C大致完成。
在一些实例中，形成第一电极S以及第二电极D的方法包括：形成毯覆于层间介电层140上的导电层(未绘出)；在导电层上形成图案化的光致抗蚀剂(未绘出)；以图案化的光致抗蚀剂为掩模蚀刻导电层，以形成互相分离的第一电极S以及第二电极D；最后，移除图案化的光致抗蚀剂。换句话说，在一些实施例中，第一电极S以及第二电极D为相同图案化膜层，且第一电极S以及第二电极D同时形成。
图6是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图6的实施例沿用图4的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图6的半导体装置10D与图4的半导体装置10C的主要差异在于：半导体装置10D还包括辅助导电氧化物层T3。
请参考图6，辅助导电氧化物层T3位于栅极G与金属氧化物半导体层OS之间。辅助导电氧化物层T3的电阻率低于金属氧化物半导体层OS的电阻率，通过辅助导电氧化物层T3的设置，可以提升半导体装置10D的电流大小。
在一些实施例中，辅助导电氧化物层T3的材料包括透明导电氧化物，例如铟锡氧化物、铟锌氧化物、铝锌氧化物或是上述至少二者的堆叠层。
图7是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图7的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图7的半导体装置10E与图1的半导体装置10A的主要差异在于：半导体装置10E的金属氧化物半导体层OS接触第二导电氧化物层T2的上表面。
请参考图7，第一导电氧化物层T1与第二导电氧化物层T2属于不同膜层，其中第一导电氧化物层T1位于第一栅介电层120与第二栅介电层130之间，而第二导电氧化物层T2位于缓冲层110与第一栅介电层120之间。第一接触孔V1贯穿层间介电层140以及第二栅介电层130，而第二接触孔V2贯穿层间介电层140、第二栅介电层130以及第一栅介电层120。
金属氧化物半导体层OS沿着第二导电氧化物层T2的侧面延伸至第二导电氧化物层T2的上表面，且金属氧化物半导体层OS在第二导电氧化物层T2的侧面处具有断差GP2。栅极G在基板100的上表面的法线方向ND上重叠于金属氧化物半导体层OS的断差GP2，由此，减少栅极G与第二电极D之间的横向电场对金属氧化物半导体层OS产生的影响。
图8是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图8的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图8的半导体装置10F与图1的半导体装置10A的主要差异在于：半导体装置10F的第二电极D直接接触金属氧化物半导体层OS的上表面。
请参考图8，在本实施例中，第一电极S通过第一导电氧化物层T1而连接至金属氧化物半导体层OS，而第二电极D则是直接连接至金属氧化物半导体层OS。

Claims (14)

1.一种半导体装置，包括：
基板；
金属氧化物半导体层，位于该基板之上；
第一栅介电层，位于该金属氧化物半导体层之上；
栅极，位于该第一栅介电层之上，且在该基板的上表面的法线方向上重叠于该金属氧化物半导体层；
层间介电层，位于该栅极之上，其中该层间介电层具有第一接触孔以及第二接触孔，其中该第一接触孔横向地分离于该金属氧化物半导体层；
第一导电氧化物层，位于该第一接触孔下方，且连接该金属氧化物半导体层；
第一电极，填入该第一接触孔，并通过该第一导电氧化物层而电连接至该金属氧化物半导体层；以及
第二电极，填入该第二接触孔，并电连接至该金属氧化物半导体层。
2.如权利要求1所述的半导体装置，还包括：
第二导电氧化物层，位于该第二接触孔下方，且连接该金属氧化物半导体层，其中该第二电极通过该第二导电氧化物层而电连接至该金属氧化物半导体层。
3.如权利要求2所述的半导体装置，其中该金属氧化物半导体层接触该第一导电氧化物层的上表面以及该第二导电氧化物层的上表面。
4.如权利要求2所述的半导体装置，还包括：
第二栅介电层，位于该第一栅介电层之上，其中该第一栅介电层具有重叠于该金属氧化物半导体层的第一开口，该第一导电氧化物层填入该第一开口以接触该金属氧化物半导体层的上表面。
5.如权利要求4所述的半导体装置，其中该第一栅介电层具有重叠于该金属氧化物半导体层的第二开口，该第二导电氧化物层填入该第二开口以接触该金属氧化物半导体层的上表面。
6.如权利要求4所述的半导体装置，其中该第一导电氧化物层与该栅极之间的水平距离小于该第一开口与该栅极之间的水平距离。
7.如权利要求4所述的半导体装置，其中该金属氧化物半导体层接触该第二导电氧化物层的上表面。
8.如权利要求7所述的半导体装置，其中该金属氧化物半导体层沿着该第二导电氧化物层的侧面延伸至该第二导电氧化物层的上表面，且该金属氧化物半导体层在该第二导电氧化物层的该侧面处具有断差，且其中该栅极在该基板的该上表面的该法线方向上重叠于该金属氧化物半导体层的该断差。
9.如权利要求1所述的半导体装置，其中该金属氧化物半导体层沿着该第一导电氧化物层的侧面延伸至该第一导电氧化物层的上表面，且该金属氧化物半导体层在该第一导电氧化物层的该侧面处具有断差，且其中该栅极在该基板的该上表面的该法线方向上重叠于该金属氧化物半导体层的该断差。
10.如权利要求1所述的半导体装置，其中该第一导电氧化物层延伸至该栅极下方。
11.如权利要求1所述的半导体装置，还包括：
辅助导电氧化物层，位于该栅极与该金属氧化物半导体层之间或该金属氧化物半导体层与该基板之间。
12.一种半导体装置的制造方法，包括：
形成金属氧化物半导体层、第一导电氧化物层以及第一栅介电层于基板之上，其中该第一导电氧化物层连接该金属氧化物半导体层，且该第一栅介电层位于该金属氧化物半导体层之上；
形成栅极于该第一栅介电层之上，且该栅极在该基板的上表面的法线方向上重叠于该金属氧化物半导体层；
形成层间介电层于该栅极之上；
在该层间介电层中形成第一接触孔以及第二接触孔，且该第一导电氧化物层位于该第一接触孔下方，其中该第一接触孔横向地分离于该金属氧化物半导体层；
形成第一电极于该第一接触孔中，且该第一电极通过该第一导电氧化物层而电连接至该金属氧化物半导体层；以及
形成第二电极于该第二接触孔中，且该第二电极电连接至该金属氧化物半导体层。
13.如权利要求12所述的半导体装置的制造方法，还包括：
形成该第一导电氧化物层以及第二导电氧化物层于该基板之上；以及
形成该金属氧化物半导体层于该第一导电氧化物层以及该第二导电氧化物层上。
14.如权利要求12所述的半导体装置的制造方法，还包括：
形成该金属氧化物半导体层于该基板之上；
形成该第一导电氧化物层以及第二导电氧化物层于该第一栅介电层的第一开口以及第二开口中，其中该第一开口以及该第二开口重叠于该金属氧化物半导体层；以及
形成第二栅介电层于该第一导电氧化物层以及该第二导电氧化物层上。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030086046A1 (en) * 2001-11-02 2003-05-08 Samsung Electronics Co., Ltd. Reflection-transmission type liquid crystal display device and method for manufacturing the same
CN203644792U (zh) * 2013-12-13 2014-06-11 华映视讯（吴江）有限公司 金属氧化物半导体薄膜晶体管
CN103872142A (zh) * 2014-01-29 2014-06-18 友达光电股份有限公司 像素结构及其制作方法
CN106158978A (zh) * 2016-07-08 2016-11-23 武汉华星光电技术有限公司 薄膜晶体管、阵列基板及其制备方法
CN110289270A (zh) * 2019-06-28 2019-09-27 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN113016090A (zh) * 2018-11-02 2021-06-22 株式会社半导体能源研究所 半导体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030086046A1 (en) * 2001-11-02 2003-05-08 Samsung Electronics Co., Ltd. Reflection-transmission type liquid crystal display device and method for manufacturing the same
CN203644792U (zh) * 2013-12-13 2014-06-11 华映视讯（吴江）有限公司 金属氧化物半导体薄膜晶体管
CN103872142A (zh) * 2014-01-29 2014-06-18 友达光电股份有限公司 像素结构及其制作方法
CN106158978A (zh) * 2016-07-08 2016-11-23 武汉华星光电技术有限公司 薄膜晶体管、阵列基板及其制备方法
CN113016090A (zh) * 2018-11-02 2021-06-22 株式会社半导体能源研究所 半导体装置
CN110289270A (zh) * 2019-06-28 2019-09-27 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置

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