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TWI364107B - Semiconductor chip manufacturing method, semiconductor chip, semiconductor device manufacturing method, and semiconductor device - Google Patents

Semiconductor chip manufacturing method, semiconductor chip, semiconductor device manufacturing method, and semiconductor device Download PDF

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Publication number
TWI364107B
TWI364107B TW094127610A TW94127610A TWI364107B TW I364107 B TWI364107 B TW I364107B TW 094127610 A TW094127610 A TW 094127610A TW 94127610 A TW94127610 A TW 94127610A TW I364107 B TWI364107 B TW I364107B
Authority
TW
Taiwan
Prior art keywords
semiconductor substrate
semiconductor
wafer
hole
light
Prior art date
Application number
TW094127610A
Other languages
English (en)
Other versions
TW200620623A (en
Inventor
Kazumasa Tanida
Yoshihiko Nemoto
Kenji Takahashi
Original Assignee
Rohm Co Ltd
Renesas Tech Corp
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd, Renesas Tech Corp, Toshiba Kk filed Critical Rohm Co Ltd
Publication of TW200620623A publication Critical patent/TW200620623A/zh
Application granted granted Critical
Publication of TWI364107B publication Critical patent/TWI364107B/zh

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Description

1364107 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種具有貫通厚度方 々向之貫通孔的半導體 晶片及其製造方法，以及具備具有貫 貝通厚度方向之貫通孔 之半導體晶片的半導體裝置及其製造方法。 【先前技術】
至於含有複數個半導體晶片之半導體裝置，存有多晶片 模組（MCM)。多晶片模組中，f試有如下處理：於半導體 裝置内，將複數個半導體晶片積層於配線基板上，從而減 少半導體裝置之安裝面積。於如此之半導體裝置中，有時 於將半導體晶片貫通厚度方向之貫通孔内設置貫通電極， 藉由該貫通電極實現縱向之電性連接。 圖13A至圖13H係用以說明具有先前之貫通電極之半導 體晶片之製造方法的圖解性剖面圖。如此之製造方法揭示 於曰本專利特表2000-5 10288號公報。 於一側表面（以下，稱為"表面"）形成有功能元件（裝 置）101之半導體晶圓（以下，簡稱"晶圓"）臂之表面上，形成 有具有露出功能元件1 0 1之側面區域之開口 i03a的金屬遮 光膜103。 其次’藉由遮罩金屬遮光膜1〇3之反應性離子钱刻 (RIE )，於功能元件1 〇 1之側面區域形成深度淺於晶圓w之厚 度的表面側凹槽102’進而於金屬遮光膜1〇3形成露出功能 元件1 0 1之特定部分的接觸孔1 〇3 b。 接著，於開口 1 0 3 a及表面側凹槽1 〇 2内之露出表面，形成 103224.doc 136410? 含有氧化矽之絕緣膜104。於圖13 A表示有該狀態。 其次，於經由上述步驟之晶圓W之整個表面側，形成導 電性之擴散防止膜105(參照圖13B)，進而於擴散防止膜1〇5 上开》成無圖示之軒晶層。並且’藉由接種該籽晶層之電解 電鑛’以含有銅之金屬膜1〇6填埋開口 1〇3a、接觸孔1〇31)及 表面侧凹槽102之内部。金屬膜106，其經由接觸孔1031)電 性連接於功能元件101。於圖13C表示有該狀態。 其次，於表面側凹槽1〇2、開口 1〇3a以及接觸孔103b以外 之金屬膜106及擴散防止膜1〇5中，去除除具有連接開口 103a内與接觸孔i〇3b内之圖案之特定區域以外之部分。於 圖1 3D表示有該狀態。 其次，於表面側凹槽1 〇2、開口 1 〇3a以及接觸孔103b以外 之金屬膜106上’形成UBM層107及凸塊1〇8。UBM層107， 其形成於金屬膜106與凸塊1〇8之間。於圖〗3E表示有該狀 態。 接著，將晶圓W之表面貼附於無圖示之支持體，機械性 研削晶圓W之背面Wr經由，從而實現晶圓冒之薄型化。藉 此，表面側凹槽102成為貫通孔112，金屬膜1〇6露出至晶圓 W之背面Wr，從而表面側凹槽1〇2及開口 1〇3a内之金屬膜 106成為貫通電極1〇9 〇與貫通電極1〇9成為一體之金屬膜 106之殘部，其作為電性連接貫通電極1〇9與功能元件ι〇ι之 配線部件11()發揮作用。於圖咖表示有該狀態。 於晶圓W之背面Wr，存有具有研削痕跡或研削時遭受之 損害的研削損害層。為去除該研削損害層，將晶圓w之背 J03224.doc 1364107 • δψΓ乾式蝕刻5㈣左右。此時’貫通電極109、擴散防止膜 , 105及絕緣膜104並未完全被㈣，❼自曰曰曰圓w之背面^突 出。於圖13G表示有該狀態。 其次’於晶B1W之背面Wl形成含有氧切之背面側絕緣 膜m，進而於背面側絕緣膜lu中覆蓋貫通電極1〇9、擴散 防止膜105及絕緣臈1〇4之部&經由研削去除從而露出(參 照圖_。其後，切割晶圓w，從而形成具有貫通電極⑽ ^ 之半導體晶片之個片。 沿著縱方向積層藉由如上所述之製造方法獲得之半導體 晶片，接合相鄰之半導體晶片之凸塊1〇8與露出至晶圓〜之 背面Wr之貫通電極109,藉此電性連接半導體晶片之間。藉 此，可縮短配線長度。如此之半導體裝置對於配線基板等 之安裝面積較小。 然而，於具有貫通電極109之半導體晶月之先前之製造方 法中，當研削背面Wr時（參照圖13F)，與晶圓w一同研削金 • 屬膜1〇6(貫通電極109)。藉此’構成金屬膜106之銅自晶圓 W之背面Wr擴散至晶圓w之;罙處，即使去除研削損害層（參 照圖13G)亦仍然殘留於晶圓W内。如此，晶圓W受到污染導 致半導體晶片之特性下降。 【發明内容】 本發明之目的在於提供一種可抑制形成貫通電極時半導 體基板所遭文之金屬污染的半導體晶片之製造方法。 本發明之其他目的在於提供—種具備半導體晶片之半導 體裝置’ s亥半導體晶片具有貫通電極且具有良好特性。 103224.doc 1364107 • 本發月之進而其他目的在於提供一種可抑制形成貫通電 • ⑮時半導體晶片it受之金屬肖染的I導體裝置之製造方 法。 本發明之進而其他目的在於提供一種可經由形成於半導 體基板之貫通孔良好地傳送光信號的半導體晶片及其製造 方法。 、本發明之第-局面之半導體晶片之製造方法，其包含： • 於具有表面以及背面且上述表面上形成有功能元件的半導 體基板之上述表面，形成薄於上述半導體基板之厚度之特 定深度之表面側凹槽的步驟；將非金屬材料供給至該表面 側凹槽内’將含有該非金屬材料之空插塞填入上述表面侧 凹槽的空插塞形成步驟；於該空插塞形成步驟後，去除上 述半導體基板之上述背面側部分，將上述半導體基板之厚 度薄型化至小於上述表面側凹槽之深度，從而將上述表面 側凹槽作為貫通上述半導體基板之貫通孔的薄型化步驟； .纟除上述貫通孔内之上述空插塞的空插塞去除步驟；以 及，於上述空插塞去除步驟後，將金屬#料供給至上述貫 通孔：從而電性連接上述半導體基板之表面側與背面測， 並且形成連接於上述功能元件之貫通電極的步驟。 根據本發明，當實施薄型化步驟時，於表面侧凹槽（貫通 孔）内設置有含有非金屬材料之空插塞，並未存在金屬材 ,文而例如即使薄型化步驟物理性研削（研磨）半導體基 板之背面’當研削時’金屬原子不會自半導體基板之背面 擴散至半導體基板中。即，可抑制形成貫通電極時半導體 J03224.doc 1364107 基板所遭受之金屬污染。故而’藉由本發明之製造方法， 可製造具有貫通電極且金屬污染少、表示良好特性的半導 體晶片。 藉由將金屬材料供給至去除空插塞後之貫通孔内，可獲 得具有使半導體基板貫通厚度方向之貫通電極的半導^ 片。藉由該貫通電極，可以短距離電性連接半導體基板之 表面側與背面側。 構成空插塞之非金屬材料，其例如亦可係聚合物。 於薄型化步驟物理性研削（研磨）半導體基板t背面之情 形時，該半導體晶片之製造方法亦可進而包含下述步驟： 於=型化步驟後，去除具有薄型化步驟所導致之研削劃痕 或損害之研削損害層的步驟。 又，該半導體晶片之製造方法，其較好的是包含下述步 2 .於上述空插塞去除步驟後，形成上述貫通電極之步驟 前，於上述貫通孔之内壁上形成絕緣膜的步驟。該情形時， 於所獲得之半導體晶片中，於貫通電極與半導體基板之間 介在有絕緣膜’可藉由該絕緣膜電性絕緣貫通電極與半導 體基板之間。 又，該半導體晶片之製造方法，其較好的是包含下述步 :·’於上述空插塞去除步驟後，形成上述貫通電極之步驟 於上述貫通孔之内壁上，形成可抑制金屬原子自上述 二通孔内擴散至上述半導體基板之擴散防止膜的步驟。該 =時，於所獲得之半導體晶片’於貫通電極與半導體基 之間介在有擴散防止膜，可藉由該擴散防止膜抑制金屬 I03224.doc 1364107 • 原子自貫通電極擴散至半導體基板導致半導體晶片之特性 下降之情形。 形成貫通電極之步驟，其亦可包含例如藉由電解電鑛將 金屬材料供給至貫通孔内之步驟。該情形時，亦可於供給 金屬材料前，實施貫通孔之内壁上形成籽晶層之步帮。 本發明之半導體晶片之製造方法，其亦可進而包含下述 步驟：於上述空插塞形成步驟後，上述空插塞去除步驟前， Φ 形成接觸於上述半導體基板之表面側中之上述空插塞之露 出面且電性連接於上述功能元件之配線部件的步驟。 根據該構成，由於配線部件以接觸於半導體基板之表面 側中之空插塞之露出面之方式形成，因此將金屬材料供給 至去除空插塞後之貫通孔内時，可形成電性連接於配線部 件之貫通電極。由於配線部件電性連接於功能元件，因此 可藉由如此之方法，易於製造電性連接於功能元件之貫通 電極。 • 上述空插塞形成步驟，其亦可包含下述步驟：於上述表 面側凹槽内填充作為上述非金屬材料的具有絕緣性之感光 性樹脂，從而形成含有該感光性樹脂之上述空插塞的感光 性樹月旨填充步驟；藉由曝光，將上述空插塞製成下述狀態 的曝光步驟·使沿著上述表面侧凹槽之整個内側壁設置之 特疋外周部分對於特定蝕刻媒介具有不溶性，使上述外周 部分之内側之中央部分對於該特定蝕刻媒介具有可溶性。 °亥清形8夺’上述空插塞去除步驟亦可包含下述步驟：藉由 使用上述特定钱刻媒介之钱刻，去除上述空插塞之上述中 103224.doc 1364107 央部分的顯影步驟。 根據該構成，藉由顯影步 有空插塞中沿著表面側凹槽之 =除所有空插塞，殘留 .刀。由於空插塞含有絕緣材科， p 塞之外周部分，其於所獲得之半皮=除=留之工插 電極與半導體基板 M ，"在於貫通 導體基板之絕緣膜發揮作用作為電性連接貫通電極與半 絕緣獏，其於曝光步騾中， 域形成為特定厚度。故而\工插塞之曝光區 較厚之絕緣膜。 易於㈣具有充分絕緣性之 感光性樹脂’其亦可係對於特定㈣媒介具有不溶性且 曝光部分的所謂陽性樹脂’亦可係對於特定敍刻媒 有可溶性且不溶化曝光部分的所謂陰性樹月旨。 一為限制曝光區域’亦可使用特定圓案之光阻膜。又，曝 光區域亦可以光阻膜以外者加以限制。例如，於藉由利用 具有開口之金屬遮光膜之反應性離子 丁^*幻形成表面側凹槽 之情形時，該表面侧凹槽之寬度略大於開σ寬度。因此， 金屬遮光膜成為自表面側凹槽之緣部略向内側突出之狀 態。亦可利用該金屬遮光膜之突出部，限制對於表面側凹 槽内之感光性樹脂（空插塞）的曝光區域。 本發明之第二局面之半導體裝置之製造方法，其包含下 述步驟：製造複數個半導體晶片之步驟，以及積層上述複 數個半導體晶片之步驟。製造上述複數個半導體晶片之步 驟，其包含下述步驟：於具有表面以及背面且上:表面上 103224.doc 12 1364107 形成有功能元件的半導體基板之上述表面，形錢於上述 半導體基板之厚度之特定深度之表面側凹槽的步驟；將非 金屬材料供給至該表面側凹槽内，將含有該非金屬材料之 空插塞填入上述表面側凹槽的空插塞形成步驟，，該空插塞 形成步驟後，去除上述半導體基板之上述背面側部分，將 上述半導體基板之厚度薄型化至小於上述表面助槽之深 度，將上述表面側凹槽設為貫通上述半導體基板之貫通孔 的薄型化步驟；去除上述貫通孔内之上述空插塞的空插塞 去除步驟；以及’於上述空插塞去除步驟後，將金屬材料 供給至上述貫通孔而電性連接上述半導體基板之表面側盘 背面側’並且形成電性連接於上述功能㈣之貫通電極的 步驟。 藉由製造上述複數個半導體晶片之步驟，可抑制形成貫 通電極時半導體晶片遭受之金屬污染。故而，可藉由該半 導體装置之製造方法，可獲得且備 ^ 仅付八侑具有貝通電極且金屬污 染較少之半導體晶片的半導體裝置。 _藉由貫通電本 1，於鄰接積層之兩個半導體晶片中，可以 短距離電性連接一個半導體 瓶日日乃又功此兀件與另一 體晶片之功能元件。 本發明之第三局面之半導體裝置之製造方法，苴包含下 具有表面以及背面且上述表面上形成有功能元 體某板之/體基板之上述表面，形錢於上述第一半導 材二==深度之表面侧凹槽的步驟;將非金屬. 以表面側凹槽内’將含有該非金屬材料之空插 I03224.doc •13- 1364107 塞填入上述表面側凹槽的Λ柄 的二插寨形成步驟；使形成有上
空插塞之上述第—半導體基板之上述表面對向於第二半導 體基板之-側表面，而將上述第—半導體基板積層於上述 第二+導體基板上的積層步驟；去除積層於上述第 體基板的上述第一半導體基板之上述背面側部分，將上述 第—半導體基板之厚度薄型化至小於上述表面側凹槽之深 度，將上述表面侧凹槽設為貫通上述第—半導體基板之貫 通孔的薄型化步驟；於該薄型化步驟後，去除上述貫通孔 内之上述空插塞的空插塞切步驟；以及，於上述空插塞 去除步驟後’將金屬材料供給至上述貫通孔從而電性連接 上述第-半導體基板之表面側與背面側，並且形成電性連 接於上述功能元件之貫通電極的金屬材料供給步驟。 根據本發明，當實施薄型化步驟時，於表面側凹槽（貫通 孔）内設置有含有非金屬材料之空插塞，並未存在有金屬材 料。故而，例如即使薄型化步驟物理性研削（研磨）第一半導 體基板之背面，當研削時，金屬原子亦不會自第一半導體 基板之背面擴散至第-半導體基板中。即，亦可抑制形成 貫通電極時第一半導體基板所遭受之金屬污染。 故而，藉由該半導體裝置之製造方法，可製造具備具有 貫通電極且金屬污染較少之半導體晶片（第一半導體头板 或切割第一半導體基板而成之半導體基板）的半導體裝置。 於該半導體裝置之製造方法中，第—半導體基㈣以積 層於第二半導體基板之狀態實施薄型化’從而形成貫通電 極。故而，無需將經由薄型化後之第一半導體基板積層於 103224.doc 14 I364107 第二半導體基板。 該半導體裝置之製造方法，其亦可進而包含下述步驟： 於上述積層步驟前，形成自上述第一半導體基板之表面突 出並接觸於上述空插塞之空插塞的步驟。該情形時，上述 第二半導體基板亦可包含設置於上述一側表面之配線部 件，該情形時，上述積層步驟亦可包含下述步驟：使上述 空插塞接觸於上述第二半導體基板之上述配線部件的空插 _ 塞接觸步驟；以覆蓋接觸於上述第二半導體基板之上述配 線部件之上述空插塞周圍之方式，配置印模材的步驟。該 情形時，上述空插塞去除步驟亦可包含去除上述空插塞之 步驟，該情形時，上述金屬材料供給步驟亦可包含下述步 輝：將金屬材料供給至連通於上述貫通孔且藉由上述印模 • #區劃之空間’形成與上述貫通電極成為一體且自上述第 一半導體基板之上述表面突出之空插塞的步驟。 根據該構成，由於藉由空插塞接觸步驟，使空插塞與第 • ^半導體基板之配線部件接觸，因此於藉由空插塞去除後 之印模材區劃之空間露出第二半導體基板之配線部件。故 而，當藉由金屬材料供給步驟，將金屬材料供給至藉由空 插塞去除後之印模材區劃之空間從而形成凸塊時，該凸塊 電性連接於第二半導體基板之配線部件。g卜藉由該製造 方法，形成貫通電極時可同時形成凸塊，並且形成該凸塊 時，可電性連接於第二半導體基板之配線部件。 印模材，其亦可係例如用以黏接第一半導體基板之表面 與第二半導體基板之上述一側表面的黏接劑。 103224.doc
^〇4T〇T 牛睪體基板之配線部件 道触好 ” 仗上迷第二斗 導體基板貫通厚度方向之貫通 孩情形時，上述空插 塞接觸步驟亦可包含下述步帮：使上述空插塞接觸於貫通 上述第二半導體基板之貫通電極的步驟。 藉此，可獲得第-半導體基板之凸塊電性連接於第二半 導體基板之貫通電極的半導體裝置。 本發明之第四局面之半導體裝置，其具備第一半導體晶
片以及第二半導體晶片。上述第一半導體晶片，其包含· 半導體基板，其具有表面以及背面，·功能元件’其形成於 導體基板之上述表面’·貫通電極，其電性連接於該功 匕兀件配置於該功能元件之側面上使上述半導體基板 貫通厚度方向之貫通孔内’從而電性連接上述半導體基板 之上述表面側與上述背面側；以及凸塊，其與該貫通=極 成為一體而自上述半導體基板之上述表面突出。上述第二 半導體晶片包含下述配線部件：形成於與上述半導體基板 之上述表面對向之一側表面，結合於上述第一半導體晶片 之上述凸塊。 本發明之第五局面之半導體晶片之製造方法，其包含下 述步驟：於具有纟面以面且上述表面上形&有發光元 牛或又光元件的半導體基板之上述表面，形成淺於上述半 導體基板之厚度之特定深度之表面側凹槽的步驟；將透光 性材料供給至該表面側凹槽内，將含有上述透光性材料之 插塞填入上述表面側凹槽的插塞形成步驟；於該插塞形成 步驟後’去除上述半導體基板之上述背面側部分，將上述 103224.doc •16· 1364107 半導體基板之厚度薄型化至小於上述表面側凹槽之深度， 從而將上述表面側凹槽設為貫通上述半導體基板之貫通孔 的薄型化步驟。 根據本發明，可藉由薄型化步驟獲得使半導體基板貫通 厚度方向之貫通孔。於貫通孔内填充有含有透光性材料之 插塞。此處，所謂透光性材料係指可透過發光元件所發射 之光線（除可視光以外，可包含紫外光等不可視光）的材料’ • 或可透過受光元件可接收之波長域之光線（除可視光以 外’可包含紫外光等不可視光）的材料。 因此，可經.由填充有透光性材料之貫通孔（導波路），將形 成於半導體基板之表面之發光元件所發射之光線導入半導 體基板之背面侧，或可使形成於半導體基板之表面的受光 7C件接收自半導體基板之背面側引導之光線。如此，可經 由該貫通孔傳送光信號。 先前，存有於一側表面具有具備LSI模組之内插器，且與 • 安裝基板之間發送接收光信號的半導體裝置◊該半導體裝 置中，於内插器之他側表面側（與LSI模組相反側）設置有形 成有發光元件或受光元件之晶片，該晶片與LSI模組，其經 由設置於内插器之貫通電極以及安裝於内插器之上述一側 表面側之光電氣信號轉換用驅動器IC晶片，得以電性連接。 如此之半導體裝置，因内插器之兩側安裝有晶片，故而 難以實現小型化。 藉由本發明之製造方法製造之半導體晶片，其可於半導 體基板之表面側與背面側之間經由貫通孔發送接收光信 I03224.doc 136—4107 號，故而即使以使半導體基板之背面側對向於安裝基板之 狀態，將該半導體晶片安裝於安裝基板，亦可於發光元件 或受光元件與安裝基板之間發送接收光信號。 因此，可將該半導體晶片作為内插器使用，於半導體基 板之表面側安裝LSI模組，藉此可實現下述半導體裝置：於 一側表面具有發光元件或受光元件以及LSI模組，於與他側 表面側之安裝基板之間發送接收光信號。並且，發光元件 或受光元件以及光電氣信號轉換用驅動器1(：等，該等並非 作為與半導體基板不同之晶片安裝於半導體基板本身（表 面）。藉此’可實現半導體裝置之小型化。 又，於具有上述内插器之先前之半導體裝置中，形成有 對於安裝基板之發光元件或受光元件的晶片之位置精度， 其藉由形成有對於内插器之發光元件或受光元件的晶片之 位置精度以外，藉由對於安裝基板之内插器之安裝精度決 定。因此，無法提高形成有對於安裝基板之發光元件或受 光元件的晶片之位置精度。 相同地，處理光信號之半導體裝置中，形成有發光元件 或受光元件之晶片安裝於形成有貫通孔的基板之一側表 面，經由該貫通孔於發光元件或受&元件與基板之他側表 面側之間發送接收光信號。該情形時，#形成有對於形成 有貫通孔之基板之發光元件或受光元件的晶片之安裝精度 不良時’光線無法順利通過貫通孔’從而無法處理光信號。 根據本發明，可直接將發光元件或受光元件安裝於半導 體基板，故而可提高對於半導體基板之發光元件或受光元 103224.doc •18· 1364107 件之位置精度。故而’將該半導體晶片安裝於安裝基板之 情形時，可提高對於安裝基板之發光元件或受光元件之位 置精度》 相同地，根據本發明，可製造一個晶片上形成有貫通孔 與發光元件或受光元件的半導體晶片，故而如於設置有貫 通孔之基板安裝形成有發光元件或受光元件之晶片之情形 般，晶片之安裝精度不會成為問題。即，藉由該製造方法， 可製造經由形成於半導體基板之貫通孔良好地傳送光信號 的半導體晶片。 進而，於積層三個以上形成有發光元件或受光元件且不 具有貫通孔的半導體晶片之情形時，於未鄰接之兩個半導 體晶片之間無法直接發送接收光信號。 藉由本發明製造之半導體晶片，其可經由貫通孔傳送光 信號’故而積層三個以上該半導體晶片，於未鄰接之兩個 半導體晶片之間直接發送接收光信號。 該半導體晶片之製造方法，其亦可進而包含下述步驟： 形成於上述發光元件或受光元件之側面經由上述貫通孔， 確立上述發光元件或受光元件與上述半導體基板之上述背 面側間之光路之部件的步驟。 藉此，即使於發光元件所發射之光線無法直接通過貫通 孔導入半導體基板之背面側之情.形時，可藉由確立光路之 部件，確立經由貫通孔之發光元件與半導體基板之背面側 間之光路。相同地，即使於自半導體基板之背面側通過貫 通孔導入之光線無法直接被受光元件接收之情形時，亦可 I03224.doc •19- 1364107 猎由立光路夕立这力^ . • 之°卩件，確立經由貫通孔之半導體基板之背 • 面側與受光元件間之光路。 s I月之第八局面之半導體晶片之製造方法，其包含下 ， &步驟：於具有表面以及背面且上述表面上形成有發光元 件或受光元件的半導體基板之上述表面，形成淺於上述半 導體基板之厚度之特定深度之表面側凹槽的步驟’·將填充 材供給至該表面側凹槽内，將含有該填充材之空插塞填入 • /上述表面側凹槽之空插塞形成步驟；於該空插塞形成步驟 後，去除上述半導體基板之上述背面側部分，將上述半導 體基板之厚度薄型化至小於上述表面側凹槽之深度，從而 將上述表面側凹槽言受為貫通上述半導體基板之貫通孔的薄 型化步驟；以及，該薄型化步驟後，去除上述貫通孔内之 上述空插塞的空插塞去除步驟。 根據本發明，當實施薄型化步驟時，於表面側凹槽（貫通 孔）内填充有空插塞，故而例如即使薄型化步驟物理性研削 •(研磨）半導體基板之背面，亦可防止研削碎進入貫通孔内。 另一方面，因藉由薄型化步驟形成貫通孔後，去除貫通 孔内之空插塞，故而即使填充材未具有透光性之情形時， 光線亦可透過該貫通孔。故而，經由該貫通孔，可於形成 於半導體基板之表面之發光元件或受光元件與半導體基板 之背面側發送接收光信號。 藉由該製造方法製造之半導體晶片，其可實現將該半導 體晶片作為内插器使用之半導體裝置之小型化。又，藉由 經由貫通孔之光信號之發送接收，可於積層三個以上該半 103224.doc •20· 1364107 導體晶片而未鄰接之兩個半導體晶片之間，直接發送接收 光信號。 進而’因於一個晶片形成有貫通孔與發光元件或受光元 件’故而如於設置有貫通孔之基板安裝形成有發光元件或 受光元件之晶月之情形般，晶片之安裝精度不會成為問 題。即，藉由該半導體晶片之製造方法，可製造經由形成 於半導體基板之貫通孔良好地傳送光信號的半導體晶片。
本發明之第七局面之半導體晶片，其具備：半導體基板， 其具有表面以及背面；發光元件或受光元件，其形成於該 半導體基板之上述表面；部件，其經由於該發光元件或受 光7G件之側面使上述半導體基板貫通厚度方向之貫通孔， 確立上述發光元件或受光元件與上述半導體基板之上述背 面側間之光路。 該半導體晶片，其可藉由進而實施下述步驟製造：於上 述半導體晶片之製造方法，經由上述貫通孔確立上述發光
元件或受光元件與上述半導體基板之上述背面側之光路之 部件的步驟。 確立上述光路之部#，其τ設為例如經由貫通孔將發光 兀件發射之光線反射至半導體基板之背面側的部件，或將 經由貫通孔自半導體基板之背面側導人半導體基板之表面 側之光線反射至受光元件的部件，例如稜鏡或鏡片。 本發月中之上述或進而其他目的特徵以及效果，其可 參照所附圖式，藉由以下實施形態之說明瞭解。 【實施方式】 103224.doc •21 · 1364107 • 圖1係藉由本發明之第一實施形態之製造方法製造之半 . 導體晶片之構造的圖解性剖面圖。 : I導體晶片！’其例如包含含有石夕之半導體基板2。於 導體基板2之-側表面（以下，成為,，表面,,)形成有具有複 ’ 纟個電極之功能元件(如電晶體等之能動元件、以及如電阻 及電容器之受動元件）3。於功能元件3之側面，形成有使半 導體基板2貫通厚度方向之貫通孔4。 φ 於半導體基板2之表面，例如形成有含有氧化矽之金屬遮 光膜6。於金屬遮光膜6，形成有開口 &以及接觸孔⑼。於 半導體基板2之表面自垂直方向觀察時，開口 6a形成於與貫 通孔4大致重疊之位置，於接觸孔6b内顯現有功能元件3之 特定區域（電極之一）。開口 6a之寬度略狹於貫通孔4之寬 度，於半導體基板2之表面側，金屬遮光膜6自貫通孔4之緣 部略突出至内侧。 於半導體基板2之表面自垂直方向觀察時，於含有開❿ • 以及貫通孔讣之連續區域形成有配線部件11。配線部件 11，其以自金屬遮光膜6塞住開口6&之方式延設。又，配線 部件11填埋接觸孔6b而電性連接於功能元件3。 於配線部件11或金屬$光膜6之表面，形成有含有氧化矽 或氮化石夕（Si3N4)之表面保護膜13。於表面保護膜13，於配 線部件11上之特定區域形成有開口 13ae開口 l3a，其於半 導體基板2之表面自垂直方向觀察時，形成於與金屬遮光膜 6之開口 6a大致重疊之區域。自表面保護臈13之表面突出之 凸塊（突起電極）12，其經由開口 133結合於配線部件n。 103224.doc •22* 1364107 於半導體基板2之表面之相反側面（以下，稱為"背面”）， . 形成有具有開口 16a且含有氧化石夕或氮化石夕之表面保護膜 16。於半導體基板2之表面自垂直方向觀察時，開口 1以形 成於與貝通孔4大致重疊之區域’貫通孔4之内壁面與開口 ’ 16a之内壁面構成連續之面。 於貫通孔4以及開口 6a、16a之内壁面’形成有含有氧化 石夕（Si〇2)之絕緣膜5。於絕緣膜5上以及開口 6a内顯現之配線 φ 部件11之表面，形成有含有導電材料例如鈦鎢（TiW)、氮化 纽（TaN)、氮化鈦（TiN)等之連續之擴散防止膜7。 於貫通孔4以及開口 6a、16a内’擴散防止膜7之内側區域 被例如含有銅之貫通電極10充滿。故而，於貫通電極1〇與 半導體基板2之間介在有絕緣膜5以及擴散防止膜7。貫通電 極10，其藉由絕緣膜5與半導體基板2電性絕緣。擴散防止 膜7，其含有可防止構成貫通電極1〇之金屬原子（銅）擴散至 半導體基板2之材料。 鲁 於半導體基板2之背面側，貫通電極10、擴散防止膜7以 及絕緣膜5具有與背面保護膜16之表面大致相同面之露出 端面。貫通電極1〇之該露出端面成為與其他半導體晶片或 配線基板電性連接之背面側連接面丨〇a。 功旎元件3，其經由配線部件丨丨電性連接於配置於半導體 基板2之表面側之凸塊12，並且經由配線部件n、擴散防止 膜7以及貫通電極1G電性連接於配置於半導體基板2之背面 側之背面側連接面10a。又，凸塊12與背面側連接面心， 其里由配線部件丨丨、擴散防止膜7以及貫通電極得以電性 103224.doc -23- ^04107 連接。 藉此，對於功能兀件3，可經由凸塊i2自半導體晶片^之 :.表面側（半導體基板2之表面側）電性連接，並且亦可經由背 η '自側連接面1〇&自半導體晶片1之背面側(半導體基板2之背 面侧)電性連接。藉由貫通半導體基板2之貫通電極10，其 可縮短半導體晶片i之表面側與背面側間之配線長度。 又，於貝通電極10與半導體基板2之間介在有擴散防止膜 • 7’藉此可抑制下述情形：構成貫通電極⑺之銅原子擴散至 半導體基板2中，導致半導體晶片1之特性下降。 圖2A至圖21係用以說明圖i所示之半導體晶片R製造方 法的圖解性别面圖。複數個半導體晶片！，其可自一牧半導 體曰日圓（以下簡稱”晶圓"）w製作，但圖2A至圖中僅顯示相 田於日日圓W之一牧半導體晶片j之部分之一部分。圖至圖 21所示之晶圓W，其係對應於圖〗所示之最終形態之半導體 曰曰片1之區域，複數個密集形成於晶圓w之面内方向者。 _ 於侧表面（以T，稱為”表面"）上具有功能元件（裝置）3 之半導體晶圓（以下，簡稱"晶圓，，）w之表面，形成有例如含 有氧化矽且於特定部分具有開口 6a之金屬遮光膜6。開口以 形成為如下··於晶圓W中，露出功能元件3之側面區域。 其次，藉由經由金屬遮光膜6之開口 6a之反應性離子蝕刻 (RIE)，於功能元件3之側面區域形成表面侧凹槽9 ^表面侧 凹槽9之特定深度（例如，7〇 μ〇ι)淺於晶圓…之厚度（即，不 貫通晶圓W)。當藉由反應性離子蝕刻形成表面側凹槽9時， 該表面側凹槽9之寬度略大於開口 6a之寬度。因此，金屬遮 I03224.doc •24. 1364107 光膜6成為自表面側凹槽9之緣部略向内側突出之狀態。 其次，於金屬遮光膜6形成有露出功能元件3之一個電極 之接觸孔6b。接觸孔6b，兑可拉士丨-丄 /、J措由經由例如於相當於接觸 孔6b之區域具有開口之光阻膜人篇 膜（無圖不）的金屬遮光膜6之蝕 刻形成。 接著，藉由 CVD(ChemicalVap〇rDep〇siti〇n，化學氣相沉 積)法’於開口 6a以及表面側凹槽9内之露出表面形成含有 • 氧化石夕之絕緣膜5。絕緣膜5，其形成例如形成有露出開口 心以及表面側凹槽9之開口的光阻膜(無圖示），權態於 晶圓W之整個表面側形成絕緣膜後，去除該光阻膜，藉此 形成於開口 6a以及表面側凹槽9内之露出表面。於圖2A表示 有該狀態如。 其次，於表面側凹槽9以及開口 63之内部填充聚合物等非 金屬材料’從而形成空插塞8(參照圖2B)。自空插塞8之開 口 6a之露出面與金屬遮光膜6之表面構成大致相同面。 接著，於自接觸孔6b内跨越至空插塞8上之區域，形成有 ，線部件H。形成配線部件_，首先向經由上述步驟之 晶圓W之整個表面側供給金屬材料。金屬材料，其填充接 觸孔6b内，而與接觸孔6b内露出之功能元件3之一個電極接 觸。其後，於該金屬材料中，於半導體基板2之表面自垂直 方向觀察時’含有開口“以及接觸孔的之連續之區域(配線 部件啡照㈣以外之區域被使用特定圖案之光阻膜之 飯刻去除’從而獲得電性連接於功能元件3之配線部件⑴ 進而，於經由上述步驟之晶圓w之整個表面側，即金屬 W3224.doc •25· 1364107 . 遮光臈6上以及配線部件11上形成表面保護膜13。並且，於 表面保護膜13之開口 6a上之區域形成開口 13a。並且，經由 開口 13a’形成接合於配線部件η之凸塊12。於圖2C表示有 該狀態。 接著，晶圓W之表面（形成有功能元件3之面）貼附於無圖 示之支持體，機械性研削晶圓W之背面（與表面相反之 面）Wr ’從而實現晶圓w之薄型化。藉此，空插塞8露出於 • 晶圓W之背面wr，表面側凹槽9成為使晶圓W貫通厚度方向 之貫通孔4。於圖2D表示有該狀態。 於晶圓W之背面Wr ’存有具有研削痕跡或研削時遭受之 損害之研削損害層。為去除該研削損害層，將晶圓w之背 面wr乾式姓刻或濕式飯刻$ μπι左右。此時’空插塞8依及絕 緣膜5並未完全被蝕刻，而自晶圓w之背面Wr突出。於圖2Ε 表示有該狀態。 其次’於經由上述步驟之晶圓琛之整個背面Wr側，形成 • 含有氧化矽或氮化矽之背面保護膜16。該狀態下，自晶圓 w之背面Wr之空插塞8以及絕緣膜5之突出部被背面保護膜 1 6覆蓋》 接著，機械性研削（研磨）晶圓w之背面Wr，從而自表面 保護骐16露出空插塞8以及絕緣膜5之突出部之前端面。藉 =’於背面保護膜16形成具有與貫通孔4之内壁面連接之内 二面的開σ 16a。藉由研削（研磨），於晶圓W之背面Wr側， =面保護膜16之表面與空插塞8以及絕緣膜5之露出端面成 為大致相同之面。於圖2F表示有該狀態。 103224.doc -26 1364107 接著貫通孔4以及開口 6a、Ma内之空插塞8，其可藉由 例如使用適§ ,容劑之餘刻去除。藉此，於開口 &之底部 • 塊】2側）路出配線部件1】（參照圖2 g)。 其-人，於經由上述步驟之晶圓w之背面Wr侧之整個露出 表面即是面保護膜16之表面、貫通孔4以及開口 &、 之内壁面（絕緣膜5上）、以及自配線部㈣之開口仏之露出 面，形成擴散防止膜7 ^於圖2H表示有該狀態。 • 並且，於擴散防止膜7上進而形成含有銅之籽晶層（無圖 不）後，藉由接種該籽晶層之電解電鍍形成銅膜14。銅膜 14 ’其以於開口 6a、16a以及貫通孔4之内部充滿籽晶層之 内侧區域之方式形成。又’銅膜14亦形成於開口 “、…以 及貫通孔4以外之籽晶層上（擴散防止膜7)。於圖。表示有該 狀態。 其後，於銅膜14、籽晶層以及擴散防止膜7中，存在於開 口 6a、16 a以及貫通孔4之外部之部分，其例如藉由 • CMP(ChemiCal Mechanical Polishing，化學機械研磨法）去 除。藉此，銅膜14之露出表面（CMP面）成為與背面保護膜μ 之表面大致相同面之背面側連接面10ae銅膜14之殘部成為 貫通電極10。其後，將晶圓W以特定位置切割，從而形成 圖1所示之半導體晶片1之個片。 於上述半導體晶片1之製造方法中，於研削晶圓W之背面 Wr之步驟（參照圖2D)或去除研削損害層之步驟（參照圖2£) .中，於表面侧凹槽9(貫通孔4)内配置有含有。聚合物等非金屬 材料之空插塞8 ’並未配置有銅等金屬材料。因此，於該等 103224.doc • 27- 1364107 . 步驟中金屬原子不會自晶圓w之背面wr擴散至晶圓〜中， 故而可獲得具備金屬污染較少之半導體基板2的帛導體晶 :1。即’藉由該製造方法，可製造具有貫通電極1〇且金屬 污染較少、表示良好特性之半導體晶片1。 又’由於功能元件3中並無金屬污染所造成之危險，因此 可使晶圓w製成極薄（例如，厚度為5〇0111以下）。 進而，由於配線材料丨丨係以覆蓋晶圓冒之表面側中之空 塞8之露出面之方式形成’因此當將金屬材料供給至去除 ㈣化時’可形成電性連接於配線材料此 貫通電極1〇。由於配線材料u電性連接於功能元件3,因此 可藉由如此之方法易於製造電性連接於功能元件3之貫通 電極1 0。 圓3係表示藉由本發明之第二實施形態之製造方法製造 之半導體晶片之構造的圖解性剖面圖。於圖3中，對於對應 於圖1所不之各部之部分，賦予與圖ι相同之參照符號從而 • 省略說明。 +该半導體晶片3卜其於半導體基板2之#面側具有設置於 +、 之周圍區域的連接用圖案32。連接用圖案32,其與 貝通電極10形成為一體’且含有與貫通電極10相同種類之 ；P鋼。於連接用圖案32與背面保護膜16之間，介在 有擴散防止膜7。 連接用圖牵令主r 立 ^ 之表面’其構成可用以與半導體晶片31之 外:電性連接之背面側連接面32a。於背面側連接面323之 置可接合其他半導體晶片之凸塊或形成於配線基 103224.doc -28· 1364107 板之電極墊。又，於具有該半導體晶片31與配線基板之半 導體裝置’例如可使用焊接線連接背面側連接面32a與配線 基板之電極墊。 連接用圖案32，其藉由下述方式獲得：於半導體晶片1 之製造方法，形成銅膜14(參照圖21)後，於銅膜14、籽晶層 以及擴散防止膜7中’並未完全去除存在於開口 “&及 貝通孔4之外部之部分，例如藉由經由光阻膜之钱刻，殘留 φ 貫通孔4周圍之特定部分後去除。 圖4係表不藉由本發明之第三實施形態之製造方法製造 半導體s曰片之構造的圖解性剖面圖。於圖4中，對於對應 於圖1所不之各部之部分’賦予與圖丨相同之參照符號而省 略說明。 ;半導體曰曰片4丨之貫通孔4以及開口 6a之内部，設置有 ^有感光性樹脂之絕緣膜42、擴散防止⑽以及含有銅之 貝通電極45。絕緣膜42，其沿著貫通孔4以及開口以之整個 _ 2側壁所°又置’貫通電極45 ’其於絕緣膜42之内側區域沿 著貫通孔4之中心軸所配置。擴散防止膜43，其介在於絕緣 膜42以及配線部件u與貫通電極45之間。 絕緣膜42，其以厚度大於圖1所示之半導體晶片1之絕緣 膜斤形成貫通電極45與半導體基板2係藉由絕緣膜42得 以良好地絕緣。又，於貫通電極45與半導體基板2之間介在 有擴散防止膜43，藉此可抑制下述情形：構成貫通電極45 之銅原子擴散至半導體基板2巾，導致半導體晶片4丨之特性 下降。 103224.doc •29· 1364107 • 於半導體基板2之背面側’貫通電極45、擴散防止膜43 以及絕緣膜42具有與背面保護膜16之表面大致相同面之露 出端面。貫通電極45之該露出难面，其成為用以與其他半 導體晶片或配線基板電性連接之背面側連接面45a。 圖5 A至圖5j係用以說明圖4所示之半導體晶片41之製造 方法的圖解性剖面圖。於圖5A至圖5J，對於對應於圖2八至 圖21所不之各部之部分，賦予與圖2A至圖21相同之參照符 ^ 號而省略說明。 直至藉由反應性離子钮刻形成表面侧凹槽9之步驟為 止以與半導體晶片1之製造方法相同之方式實施後，無需 形成絕緣膜5(參照圖2A)，於表面側凹槽9以及開口 6a内填 充感光性樹脂，形成含有該感光性樹脂之空插塞48(參照圖 5A)。 構成空插塞48之感光性樹脂，其具有所謂陽性之感光特 性，即對於特定溶劑具有不溶性，並且藉由照射光線可溶 • 化於該特定溶劑。自空插塞Μ之開口 6a之露出面與金屬遮 光膜6之表面成為大致相同之面。 其次，於晶圓w之表面側形成特定位置具有開口46a之光 阻膜46(於圖5B以兩點虛線表示）。藉此，於空插塞48之露 出面，外周部區域被光阻膜46覆蓋，内側區域露出於開口 46a 内。 並且，介以光阻膜46之開口 46a，沿著空插塞48之貫通孔 4之中心軸的内側中央部分48a被曝光而具有對於特定溶劑 之可溶性，未曝光之外周部分48b維持對於該溶劑之不溶性 103224.doc -30· 1364107 (參照圖5B) » 接著，形成配線部件Π、表面保護膜13以及凸塊12之牛 驟’其以與半導體晶“之製造方法相同之方式實施。於： 插塞48之被曝光之中央部分48a，顯現於金屬遮光膜6之開 口 6a之部分成為連接於配線部件u之狀態。於圖5c表示有 該狀態。 接著，晶圓W之表面貼附於無圖示之支持體，機械性研 φ 削晶圓W之背面Wr ’從而實現晶圓w之薄型化。藉此，空 插塞48露出至晶圓W之背面Wr，表面侧凹槽9成為使晶圓w 貫通厚度方向之貫通孔4。於圖5D表示有該狀態。 其次，為去除晶圓W之背面Wr之研削損害層，將晶圓w 之背面Wr乾式蝕刻或濕式蝕刻5 μπι左右。此時，空插塞牦 並未完全被蝕刻，而自晶圓w之背面Wr突出。於圖5Ε表示 有該狀態。 其次，形成背面保護膜16之步驟，其以與半導體晶片1 Φ 之製造方法相同之方式實施。於背面保護膜16,形成有具 有與貫通孔4之内側面連續之内壁面的開口 16a。於圖汀表 示有該狀態。 接著’於貫通孔4以及開口 6a、16a内之空插塞48中被曝 光之中央部分48a ’其可藉由使用上述特定溶劑之蝕刻去 除》藉此，於開口 6a之底部（凸塊12側）露出配線部件u。空 插塞48之殘部（外周部分48b)成為絕緣膜42。於圖表示有 該狀態。 其次，於經由上述步驟之晶圓W之背面Wr之整個露出表 103224.doc 31 1364107 面，即背面保護膜16以及絕緣膜42之露出表面上，以及自 配線部件11之開口 6a之露出面，形成有擴散防止膜43。於 圖5H表示有該狀態。 並且，於擴散防止膜43上進而形成含有鋼之軒晶層（無圖 示）後，藉由接種該籽晶層之電解電鍍形成銅臈47。銅膜 U ’其以於開口 6a、16a以及貫通孔4之内部填滿籽晶層之 内側區域之方式形成。又，銅膜47亦形成於除開口以、 以及貫通孔4以外之籽晶層（擴散防止膜43)上。於圖5i表示 有該狀態》 不 其後，於銅膜47、籽晶層以及擴散防止膜43中，將存在 於開口 6a、16a以及貫通孔4之外部之部分例如藉由蝕刻等 去除。藉此，銅膜47之露出表面（回蝕面）成為與背面保護膜 16之表面大致相同面之背面側連接面45a。銅膜〇之殘部成 為貫通電極45。其後，將晶圓㈣特定位置切割，從而形 成圖4所示之半導體晶片〇之個片。 於忒半導體晶片4 1之製造方法，於研削晶圓w之背面 之步驟（參照圖5D)或去除研削損害層之步驟（參照圖5E) 中’於表面側凹槽9(貫通孔4)内配置有含有感光性樹脂之空 插塞48並未配置有銅荨金屬材料。因此，於該等步驟中， 金屬原子不會擴散至晶圓霄中，故而可獲得具備金屬污染 較少之半導體基板2的半導體晶片41。 於曝光空插塞48之步驟（參照圖5B)中，藉由加厚未被曝 光之外周部分48b’可形成較厚之絕緣膜42。未被曝光之外 周部为48b之厚度，其可藉由光阻膜牝之開口 4以（參照圖 I03224.doc •32· 1364107 5B)易於嫌如半導體晶片】之製造方法所示當藉由⑽ 法形成絕緣膜5時，無法形成可完全覆蓋貫通孔^及開口 h之内t面的絕緣膜5’有時會產生絕緣不良》對此，於該 +導體日日片41之製造方法中，可易於形成後於藉由CVD法 之絕緣膜5的絕緣膜42,故而可形成可確實f性絕緣貫通電 極45與半導體基板2的絕緣膜^ 曝光空插塞48之步驟，其代替如圓5B所示各別設置光阻 膜46貫施，亦可如圖5J所示，將形成藉由反應性離子㈣ 之表面側凹槽9時形成之開口 6a附近之金屬遮光膜6之突出 乍為光罩實施。即使於該情形時，具有相當於自金屬遮 先膜6之表面側凹槽9之緣部向内部的突起長度之寬度之外 周部分48b’其並未被曝光而維持對於特定溶劑之不溶性， =且内側之中央部分48a被曝光而對於特定溶劑具有可溶 性〇 圖6係表示藉由本發明之第四實施形態之製造方法製造 Μ㈣W之構造的圖解性剖面圖。於圖6中，對於對應 於圖4所示之各部之部分，職予與圖4相同之參照符 省略說明。 + 、 於+導體基板2之背面側具有設置於 孔4之周圍區域之連接用圖案52。連接用圖案M，其與 通電極45形成為一體’且含有與貫通電極仏相同種類之 P銅於連接用圖案52與背面保護膜i 6之間，介在 有擴散防止膜43。 '用圖案52之表面’其構成可用以與半導體晶片51之 •03224.doc •33· 1364107 外4電！生連接的背面側連接面52a，於背面側連接面52a之 任意位置’可接合其他半導體晶片之凸塊、形成於配線基 板之電極塾以及焊接線等。 背面侧連接面52a ’其藉由下述方式獲得：於半導體晶片 51之裝&方法中，形成銅臈47(參照圖η)後，於銅膜π、籽 晶層以及擴散防止膜43中，並未將存在於開 口 6a、16a以及 貫通孔4之外部之部分完全去除，而是例如藉由經由光阻膜 之钱刻’殘留貫通孔4周邊之特定部分後去除。 圖7係表不具備複數個圖4所示之半導體晶片^丨之半導體 & m &的®解性剖面圖。於圖7中’對於對應於圖4所 示之各部之部分’賦予與圖4相同之參照符號從而省略說 明。
該半導體裝置20,其具有BGA(Ball㈤入叫，球狀網 才車列）式之封裝形態以及多晶片堆疊構造，並具備平板狀 之配線基板（内插器）2卜於配線基板21上，積層有半導體晶 片或配線基板等平板狀之固體裝置19。於固體裝置19上， β有複數個(4實施形態中為三個)圖4所示之半導體晶片 41 ’並且於半導體晶片41上進而積層有半導體晶片15。半 導體晶片15’其除不具備貫通孔4(貫通電極45)以外，其餘 具有與半導體晶片41相同之構造以及大小。 .配線基板21含有絕緣體，於其表面或内部設置有配線（無 圖不）。半導體a 日日 、15，該等均藉由表面（形成有功能元 仵3之面）朝向固體裝 Ή之所謂正面朝下方式得以接 103224.doc •34· 1364107 • 於鄰接之兩個半導體晶月41之間或半導體晶片41與半導 體晶片15之間，接合有一個半導體晶片41、15之凸塊^與 另一個半導體晶片4丨之背面側連接面45a(參照圓4)。於各半 導體晶月41、15之間以及半導體晶片41與固體裝置19之間 形成有間隙，藉由含有樹脂之層間密封材24密封該間隙。 於配線基板21之他側表面（與固體裝置19側相反側之 面）’接合有金屬球（例如，焊接球）22。 • 於配線基板21以及固體裝置19自垂直方向觀察時，固體 裝置19小於配線基板21且接合於配線基板21之大致中央 部。於垂直俯視固體裝置19以及半導體晶片41、15之平面 視，半導體晶片41、15小於固體裝置19且接合於固體裝置 1 9之大致中央部。半導體晶片41、丨5，其於該等晶片自垂 直方向觀察時，具有大致相同之大小以及形狀，且以大致 重疊之方式配置。 於配線基板21之上述一側表面外周部且未對向有固體裝 籲 置19之區域，設置有無圖示之電極墊，該電極墊於配線基 板2 1之内部或表面重新配線，從而電性連接於設置於配線 基板21之他側表面之金屬球22。 於固體裝置19之一側表面（與配線基板2 1相反側之面）外 周部且未對向有半導體晶片41之區域，形成有外部連接用 塾19P。設置於配線基板21之電極塾與固體裝置ip之外部連 接用墊19P’其藉由焊接線23得以電性連接》 半導體晶片41、1 5、固體裝置19、焊接線23以及配線基 板21之固體裝置19側之面，其使用密封樹脂（鑄模樹脂）密 103224.doc -35- 1364107 封。 各半導體晶片41、15之功能元件3，其藉由貫通電極45 以短距離連接於固定裝置19。該半導體裝置20,其可經由 金屬球22安裝於其他配線基板。 圖8係表示本發明之一實施形態之半導體裝置之構造的 圖解性剖面圖。於圖8中，對於對應於圖丨所示之各部之部 分，賦予與圖1相同之參照符號從而省略說.明。
該半導體裝置60,其包含積層之複數個半導體晶片61, 例如具有與圖7所示之半導體裝置2〇相同之B(5a式封裝形 態。於圖8，僅表示鄰接之兩個半導體晶片61。 半導體晶片61，其代替圖1之半導體晶片1之凸塊12，具 備有貫通表面保護膜13從而與貫通電極10形成為一體的凸 塊62。即，凸塊62含有與貫通電極1〇相同之材料（銅）。
凸塊62之寬度小於金屬遮光膜6之開口 6a之寬度，貫通電 極10之表面側端部具有與金屬遮光膜6之表面大致相同之 面之平坦面。於貫通電極10之該平坦面’接合有配線部件 11A。配線部件11A，其經由金屬遮光膜6之接觸孔讣電性 連接於功能元件3 » 於貫通電極10之端部並未設置有如此之平坦面，且凸塊 62具有與開口 6a大致相同之寬度之情形時，配線部件UA可 連接於凸塊62之側面，配線部件11A與凸塊62之接觸面積減 少，導致連接可靠性下％。另-方面，如圖8所示之半導體 裝置60般 於貫通電極10之端部之平坦面接合配線部件 1A，藉此貫通電極10與配線部件UA之接觸面積增大，提 103224.doc • 36 - 1364107 高電性連接可靠性。 擴散防止膜7,其形成·於貫通電極ι〇(除背面側連接面1〇a) 以及凸塊62之表面（周圍）β並未介在於貫通電極1〇與凸塊62 之間。
凸塊62，其自表面保護膜13之表面突出。接合有一個半 導體晶片61之背面側連接面1〇a與另一個半導體晶片6丨之 凸塊6】。於一個半導體晶片61之表面與另一個半導體晶片 61之寺面之間，形成有大致相當於凸塊“之自表面保護膜 1 3之表面之穴出㊉度之大小的間隙，該間隙被含有樹脂之 黏接層63填滿。藉由黏接層63,黏接有兩個半導體晶片μ。 黏接層63，其例如含有環氧、丙烯酸等。 圖9A至圖9H係用以說明圖8所示之半導體裝置6〇之製造 方法的圖解性剖面圖。於圖9A至圖把中，對於對應於圖仏 至圖21所示之各部之部分，賦予與圖2A至圖21相同之參照 符號從而省略說明。 於該半導體裝置6〇之製造方法中，❹複數個分別具有 對應於半導體晶片61之複數個領域的晶圓们、^。 首先，直至對於晶圓们形成空插塞8之步驟為止，以愈 圖1所示之半導體晶片丨之製造 々次相冋方式實施（參照圖 2Β)。接著，於半導體晶片1 t卜A + 1 从^ 片之裝造方法中’與形成配線部 件11之情形相同之方式，形成電性 逯接於功靶元件3之配線
邛件11A。然而，配線部件〗丨A 復盍自金屬遮光膜6之 開口 6a之空插塞8之露出面之一 I刀（例如，3分之1左古之 部分）之方式形成。 芜 103224.doc -37- 丄：>〇斗丄υ/ -其次，於經由上述步驟夕Β 之日日圓W1之整個表面側形成表面 膜13，於表面保護膜13之特定區域形成開口 13ae於開 二化’於空插塞8露出未與配線部件u接觸之區域。於圖 9A表示有該狀態。 接著，貫通開口 Ua形成與空插塞8接觸之空插塞^(袁昭 圖叫。空插塞65，其具有與半導體晶㈣之凸塊62_ 尸大致相同之大小以及形狀’自表面保護膜"之表面突 籲 ’空插塞65含有可藉由使用適當溶劑之钱刻易於去 除之材料，例如含有與空插塞8相同之材料。構成空插塞^ 之材料，其亦可與構成空插塞8之材料不同。 其次，準備密集形成有相當於完成後之半導體晶片61(參 照圓8)之區域的晶圓W2。並且，使晶請之背面W2r盘晶 請之表面對向’從而使晶圓^之空插塞65接觸於晶圓 W2之背面側連接面1〇a。對於晶圓W2之晶圓们之位置對 準-可藉由下述方式實施：例如，自晶圓们之背面们[ 籲側以紅外光透過晶圓Wl，監控被晶圓W2反射之紅外光，藉 此確認晶圓W2上之位置對準標記。 省步驟，其亦可於將晶圓W2之表面側貼附於支持體之狀 態下實施。於晶圓W1與晶圓W2之間，形成有大致相當於空 插塞65之自表面保護膜13之表面之突出高度之大小的間 隙。 接著，於晶圓玫〗與晶圓W2之間隙填充黏接劑，從而形成 黏接層63。於黏接層63含有環氧或丙烯酸之情形時，例如 使未硬化之液狀環氧或丙稀醆流入晶圓w】與晶圓W2之間 I03224.doc -38- /1364107 隙後，硬化該環氧或丙烯酸從而獲得黏接層63。黏接層63， 其以包圍空插塞65之周圍印模空插塞65之方式配置。於圖 9C表示有該狀態。 其次’機械性研削（研磨）晶圓W1之背面Wlr，使空插塞8 露出於晶圓W1之背面w 1 r，從而表面側凹槽9成為貫通孔 4。於圖9D表示有該狀態。 其次’形成背面保護膜16之步驟，其以與半導體晶片1、 41之製造方法相同之方式實施。於背面保護膜16，形成具 有與貫通孔4之内壁面連續之内壁面的開口16&。於圖9]£表 示有該狀態。 接著’藉由使用適當溶劑之蝕刻，去除空插塞8以及空插 塞65。藉此’形成下述空槽66 :連通開口 16a、貫通孔4以 及開口 6a之内部空間，以及被黏接層63區劃之空間而成。 配線部件11A以連接於空插塞8之方式形成，以及空插塞65 連接於晶圓W2之背面側連接面i〇a，藉此於去除空插塞$以 及空插塞65後之空槽66内’露出配線部件丨1 a以及晶圓W2 之背面側連接面1 〇a。於圖9F表示有該狀態。 其次’於經由上述步驟之晶圓W1之背面w 1 r側之露出表 面，即背面保護膜16之表面、空槽66之内壁面（包含晶圓W2 之背面側連接面10a及配線部件UA之露出面），形成擴散防 止膜7。於圖9G表示有該狀態。 並且’於擴散防止膜7上進而形成含有銅之籽晶層（無圖 不）後’藉由接種該籽晶層之電解電鍍形成銅膜14。鋼膜 14，其以於空槽66之内部充滿籽晶層之内側區域之方式形 103224.doc -39· 1364107 成。又，銅膜14亦形成於空槽66以外之籽晶層（擴散防止膜 7)上。於圖9H表示有該狀態。
其後，於銅膜14、籽晶層以及擴散防止膜7中，例如藉由 回蝕去除存在於空槽66之外部之部分。藉此，銅膜Μ之露 出表面（回蝕面）成為與背面保護膜16之表面大致相同之面 之背面側連接面l〇a。於銅膜14之殘部，開口 16a、貫通孔* 以及開口 6a内者成為貫通電極1〇，開口 na以及被黏接層63 區sj之二間内者成為與貫通電極1〇形成一體之凸塊 其後，獲得將晶圓Wl、W2於特定位置切割從而積層圖8 所示之半導體晶片61之個片的半導體裝置 於上述半導體裝置6G之製造方法中，藉由將金屬材料供 給至貫通積層於晶圓W2之晶圓们的空槽…從而同時實現 凸塊62及貫通電極1G之形成、凸塊62與晶圓ψ2之背面側連 接面10a之接合以及貫通電極1〇與配線部件HA之接合。 又’晶圓们係以積層於晶圓w 2之狀態實施薄型化，故而 無需將經由薄型化之晶圓W1(半導體基板2)積層於晶圓 W2(其他半導體基板2)。 形成晶B]W1之貫通電極10後，切割晶圓们、W2之前， 亦可於晶ilWimw卜上進而積層與請所示之狀雖之 晶圓W!相同之其他晶圓’與晶圓％之情形相同之方式，於 該其他晶圓上形成貫通電極1〇或凸塊62。其後，藉由切割 晶圓们、W2及該其他晶圓，從而獲得積層三個半導體晶片 61且大小連接之半導體裝置。 圖 10係表示本發明之一實施形態之半導體晶片之構造的 J03224.doc -40· 圖解性剖面圖。於圖1G中’對於對應於圖W示之各部之部 分’賦予與® 1相同之參照符號從而省略說明。 該半導體晶片7卜其於—側表面（以下，稱為"表面"）且有 形成有功能元件73之半導體基板72,功能元件73具備發光 °P73L。於半導體基板72之表面，以覆蓋功能元件73之方式 形成有含有氡化矽之金屬遮光膜6。 " 於功能tl件73之冑®，形成有使半導體基板72貫通厚度 方向之貫通孔4。於金屬遮光膜6,於半導體基板72之表面 自垂直方向觀察時，⑨與貫通孔4大致重疊之區域形 口 6a。於貫通孔4以及帛口以之㈣，形成有含有氧化石夕之 絕緣膜5。貫通孔4以及開口 6a之内部填充有透光性材料（例 如，透光性樹脂），從而形成貫通導波路74。透光性材料， 其可透過發光部73L發射之光線（可視光以外，還包含紅外 光燈不可視光）。 於金屬遮光膜6上，自發光部73L之上方跨越貫通導波路 74上，設置有含有透光性材料（例如，透光性樹脂）之表面導 波路75。表面導波路75，其具有於圖1〇所示之剖面為台形 之形狀，於發光部73L上方及貫通孔4上具有與半導體基板 72呈45。角度之斜面。於該等斜面上，蒸著鋁（A】）形成有鏡 片 Ml、M2。 鏡片Ml ’其以可反射發光部73L發射之光線並導入鏡片 M2之姿勢所設置。鏡片河2,其以可使自鏡片M1A射之光 線透過貫通孔4並導入半導體.基板72之背面（與形成有功能 元件73之相反側之面）側之姿勢所設置。 103224.doc •41 - 1364107 功能元件73之發光部73L發射之光線（光信號），其透過金 屬遮光膜6進入表面導波路75,被鏡片Ml反射，進而被鏡 片M2反射後，自表面導波路75進入貫通孔4内之貫通導波 路74到達半導體基板72之背面側（圖中，以箭頭[表示光 路）。 該半導體晶片71，因於一個晶片形成有貫通孔4與發光部 73L，故而如於設置有貫通孔之基板上安裝形成有發光元件 之晶片之情形般’安裝精度不會成為問題。即，於該半導 體晶片71中，可經由貫通孔4良好地傳送光信號。 又，於積層三個以上形成有發光部73L或受光部且不具有 貫通孔4之半導體晶片之情形時，無法於未鄰接之兩個半導 體晶片之間直接發送接收光信號。對此，因該半導體晶片 71可經由貫通孔4傳送光信號，故而可於積層三個以上半導 體晶片71而未鄰接之兩個半導體晶片71之間，直接發送接 收光信號。 圖11係表示將具有發光部73L以及受光部之半導體晶片 作為内插器使用之半導體裝置，以及安裝有該半導體裝置 之安裝基板之構造的圖解性剖面圖。於圖丨丨中，對於對應 於圖10所示之各部之部分，賦予與圖10相同之參照符號從 而省略說明。 該半導體裝置80之半導體晶片71A，其具備有半導體基板 72，於半導體基板72之一側表面形成有功能元件η。於功 能70件73之周緣部，形成有發光部73L與受光部73D。於功 能兀件73之内側且未形成有發光部73L以及受光部乃^之 103224.doc •42- 1364107 區域上，接合有積層複數個LSI晶片81而成之LSI模組82。 於半導體基板72中與功能元件73之相反側之面（背面），設 置有作為外部連接材之金屬球83。 該半導體裝置80，其經由金屬球83安裝於—側表面上形 成有光導波路85的安裝基板86之該一側表面。半導體裝置 80,其以使半導體晶片71A之貫通導波路74(貫通孔）位於光 導波路85之特定部分上之方式，對於安裝基板86對準位 φ 置。藉此，可使包含於半導體裝置80的半導體晶片71A之發 光部73L以及受光部73D與安裝基板86，發送接收光信號。 半導體晶片71A具有貫通導波路74(貫通孔），藉此可實現 下述半導體裝置80 :於半導體晶片71A之一側表面具有發光 部73L、受光部73D及LSI模組82，並且可於與他側表面側 之安裝基板86發送接收光信號。 圖14係表示發送接受光信號之先前之半導體裝置、以及 安裝有該半導體裝置之安裝基板之構造的圖解性剖面圖。 φ 於圖14中’對於對應於圖11所示之各部之部分，賦予與圖 11相同之參照符號從而省略說明。 該半導體裝置121，其具備有於一側表面（表面）形成有配 線123之半導體晶片122作為内插器。於半導體晶片122之表 面’以平行於半導體晶片122之橫方向並列接合有LSI模組 82以及複數個光電氣轉換用驅動器IC晶片丨24。[si模組82 與複數個光電氣轉換用驅動器IC晶片124，其經由配線123 得以電性連接。 於半導體晶片122之與配線123相反側之面（背面），接合有 103224.doc -43- 1364107 形成有發光元件125L之發光晶片126以及形成有受光元件 125D之受光晶片127。發光晶片126以及受光晶片127，其經 由使半導體晶片122貫通厚度方向之貫通電極128以及配線 123，與LSI模組82或複數個光電氣轉換用驅動器jc晶片124 電性連接。 又’於半導體晶片122之背面設置有作為外部連接材之金 屬球129。金屬球129之自半導體晶片122之背面之突出高 • 度，大於自發光晶片126以及受光晶片127之自半導體晶片 122之背.面之突出高度。 如此，於未具有貫通導波路74(參照圖11)之半導體裝置 121中，必須於半導體晶片122之背面側（與LSI模組82相反 側之面）配置發光晶片126以及受光晶片127，故而難以實現 小型化。 又’於將半導體裝置121安裝於安裝基板86之情形時，對 於安裝基板86之發光晶片126以及受光晶片127之位置精 _ 度’以及對於半導體晶片122(内插器）之發光晶片126以及受 光晶片127之安裝精度’可藉由對於安裝基板86之半導體晶 片122之安裝精度決定。因此，無法提高對於安裝基板％之 發光晶片126以及受光晶片127之位置精度。 對此，如圖11所示，於半導體裝置80中，並未將發光部 73L以及受光部73D以及複數個光電氣轉換用驅動器1(：作 為與半導體基板72不同之晶片，而是安裝於半導體基板72 本身。經由貫通導波路74(貫通孔）可實現半導體晶片71A之 表面側與背面侧間之光信號之發送接受，藉此可於半導體 103224.doc -44- 1364107 晶片71A(半導體基板72)之表面側形成發光部73L及受光部 73D。藉此’可與於半導體晶片122(内插器）之兩側安裝晶 片從而與安裝基板86發送接收光信號的半導體裝置121(參 照圖14) ’相比可實現小型化。 又’於包含於圖11所示之半導體裝置8〇之半導體晶片71A 中’可將發光部73L及受光部73D直接安裝於半導體基板 72’藉此可提高對於半導體基板72的發光部73L及受光部 φ 73D之位置精度。即，於將該半導體裝置80安裝於安裝基板 86之情形時’由於對於安裝基板86之發光部73L及受光部 73D之位置精度，實際上僅藉由對於安裝基板86之半導體裝 置8 0(半導體晶片71A)之安裝精度決定，因此其安裝精度較 高。藉此，可於發光部73L及受光部73D與安裝基板％之間 良好地發送接受光信號。 圖12A至圖UC係用以說明圖1〇所示之半導體晶片”之
之參照符號從而省略說明。
之最終形態之半導體之區域者。 於一側表面（以下，稱為，，表面 圓W之表面， 、从卜’稱為’，表面”）上形成有功能元件73的晶 形成有含有氧化石夕且於特定部分具有開口63 I03224.doc •45 1364107 的金屬遮光膜6。開口 6a，其以於晶圓貿中露出功能元件3 之側面區域之方式形成。 其次，與半導體晶片）之製造方法相同之方式，藉由經由 金屬遮光膜6之開口 6a的反應性離子蝕刻，於功能元件乃之 側面區域形成表面側凹槽9。表面側凹槽9，其具有淺於曰 圓W之厚度的特定深度。接著，肖由㈣法，於開口二曰 及表面側凹槽9之露出表面形成含有氧化矽之絕緣膜$。於 圖12A表示有該狀態。 其次，於表面側凹槽9及開口以之内部填充透光性材料 (例如，透光性之聚醯亞胺等透光性樹脂、玻璃等），從而形 成插塞78(參照圖12B)。自插塞78之開口 6&之露出面與金屬 遮光膜6之表面成為大致相同之面。 接著，於金屬遮光膜6及插塞78上，貼附有各別形成之表 面導波路75。此時，鏡片Ml位於發光部73L上，鏡片撾2位 於表面側凹槽9上（參照圖12〇。 、，接者，晶圓W之表面貼附於無圖示之支持體，機械性研 削晶圓W之背面（與功能元件73之相反側之面）Wr，從而實 現晶圓w之薄型化。藉此，使插塞78露出至晶圓w之背面
Wr ’表面側凹槽9成為晶圓W貫通厚度方向之貫通孔4 ^ 其後，將晶圓W以特定位置切割，從而形成圖1〇所示之 半導體晶片71之個片。 於上述製造方法中，亦可代替透光性材料將不具有透光 之非金屬之填充材’填充於表面側凹槽9以及開口 之内 從而形成空插塞。於該情形時，可藉由研削使空插塞 103224.doc -46· 1364107 ..露出至晶圓W之背面Wr後可’去除該空插塞。於該情形時， 可獲得貫通孔4内未被填充材填埋之半導體晶片。即使於該 情形時’亦可經由貫通孔4發送接收光信號。 又，當研削晶圓W之背面Wr時，由於表面側凹槽9(貫通 孔4)内未提出有填充材，因此研削碎屑不會進入貫通孔4 内0 本發明之實施形態之說明，其如上所述，然而亦可以其 • 他形態實施本發明。例如，供給至開口 6a以及貫通孔4之内 部的金屬材料，其除含有銅以外，亦可含有例如鋁（ai)、鎢 (w)、鉻、鈦、金（Au)、銦（In)以及錫（Sn)系焊錫等。即， 貫通電極1〇、連接用圖案32,其亦可含有鋁、鎢鉻、鈦、 金、銦以及錫系焊錫等。 將金屬材料填入開口 6a以及貫通孔4之内部的步驟（參照 圖21) ’其亦可藉由CVD法、濺射法、熔融材料之浸塗等方 法實施。於該情形時，可省略形成籽晶層的步驟。 鲁 積層有複數個半導體晶片1、31、41、51、61之半導體裝 置，其並非限定於BGA式封裝形態，亦可具有例如 SOP(Small Outline package，小尺寸封裝）、QFp(Quad 胸 Package ’ 方塊平面封裝）、QFN(Quad FUt N〇n leaded Package，四側無引腳扁平封裝）等類型之封裝形態。 就本發明之實施形態加以詳細說明，但該等僅是為明確 本發明之技術内容所使用的具體例，本發明並未限定於該 等具體例做出狹義解釋，本發明之精神及範圍僅根據所附 之申請專利範圍限定。 103224.doc •47- 本申明案’其對應於2GG4年8月2()日向日本專利廳提出之 專利號2004-241207， 編0 此處本申請案之全部解釋藉由引用改 【圖式簡單說明】 圖1係表示藉由本發明之第一實施形態之製造方法製造 之半導體晶片之構造的圖解性剖面圖。 圖2A至圖21係用以說明圖丨所示之半導體裝置之製造方 法的圖解性剖面圖。 圖3係表示藉由本發明之第二實施形態之製造方法製造 之半導體晶片之構造的圖解性剖面圖。 圖4係表示藉由本發明之第三實施形態之製造方法製造 之半導體晶片之構造的圖解性剖面圖。 圖5A至圖5J係用以說明圖4所示之半導體裝置之製造方 法的圖解性剖面圖。 圖6係表示藉由本發明之第四實施形態之製造方法製造 之半導體晶片之構造的圖解性剖面圖。 圖7係表示含有複數個圖4所示之半導體晶片之半導體裝 置之構造地圖解性剖面圖。 圖8係表示本發明之一實施形態之半導體裝置之構造的 圖解性剖面圖。 圖9A至圖9H係用以說明圖8所示之半導體裝置之製造方 法的圖解性剖面圖β 圖10係表示本發.明之一實施形態之半導體晶片之構造的 圖解性剖面圖。 103224.doc • 48. 1364107 圖11係表禾使用具有發光部及受光部之半導體晶片作為 内插器之半導體裝置，以及安裝有該半導體裝置之安裝基 板之構造的圖解性剖面圖。 圖12Α至圖12C係用以說明圖1〇所示之半導體晶片之製 造方法的圖解性剖面圖。 圖13 Α至圖13Η係用以說明具有貫通電極之半導體晶片 之先前之製造方法的圖解性剖面圖。
圖14係表示發送接收光信號之半導體裝置、以及安裝有 該半導體裝置之安裝基板之構造的圖解性剖面圖。 【主要元件符號說明】
1，15，31，4 卜 51，61，71，71A，122 半導體晶片 2，72 半導體基板 3 ， 73 ， 101 功能元件 4，112 貫通孔 5，104 絕緣膜 6，103 金屬遮光膜 6a ， 103a 金屬遮光膜之開口 6b ， 103b 金屬遮光膜之接觸孔 7 ， 43 ， 105 擴散防止膜 8，48 空插塞 9，102 表面側凹槽 10 ， 45 ， 109 ， 128 貫通電極 10a， 32a， 45a， 52a 背面側連接面 11，11A，110 配線部件 103224.doc -49· 1364107
12， 62， 108 凸塊（突起電極） 13 表面保護膜 13a 表面保護膜之開口 14， 47 銅膜 16 背面保護膜 16a 背面保護膜之開口 19 固體裝置 19P 外部連接用墊 20， 60， 80 ， 121 半導體裝置 21 配線基板（内插器） 22， 83， 129 金屬球 23 焊接線 24 層間密封材 25 密封樹脂（鑄模樹脂） 32 連接用圖案. 42 絕緣膜 46 光阻膜 46a 光阻膜之開口 48 空插塞 48a 空插塞之中央部分 48b 空插塞之外周部分 52 連接用圖案 63 黏接層 65 空插塞 103224.doc •50- 661364107
73D 73L 74 75 76，86 78 81 82 85 106 107 111 123 124 125D 125L 126 127 Ml，M2 W > W1 » W2 W，Wlr，W2r 空槽 受光部 發光部 貫通導波路 表面導波路 安裝基板 插塞 L SI晶片 LSI模組 光導波路 金屬膜 UBM層 背面側絕緣膜 配線 光電氣轉換用驅動器1C晶片 感光元件 發光元件 發光晶片 受光晶片 鏡片 半導體晶圓 半導體晶圓之背面 103224.doc -51 -

Claims (1)

  1. 十、申請專利範園： 1· 一種半導體晶片之製造方法，其包含： 第094127610號專利申請案 中文申請專利範圍替換本(101年1月） 年丨月1日修(更)王本 於具有表面以及背面之半導體基板上，且係於上述表 面上形成有功能元件的上述半導體基板之上述表面上， 形成是於上述半導體基板之厚度之特定深度之表面側凹 槽的步帮； 將非金屬材料供給至該表面之側之凹槽内，將含有該 非金屬材料之空插塞填入上述表面之側之凹槽的空插塞 形成步驟； 於該空插塞形成步驟後，去除上述半導體基板之上述 背面之側的部分，將上述半導體基板之厚度薄型化至小 於上述表面側凹槽之深度，將上述表面側凹槽設為貫通 上述半導體基板之貫通孔的薄型化步驟； 去除上述貫通孔内之上述空插塞的空插塞去除步驟； 以及 於該空插塞去除步驟後’將金屬材料供給至上述貫通 孔’電性連接上述半導體基板之上述表面之側與上述背 面之側’並且形成電性連接於上述功能元件之貫通電極 的步驟。 如清求項1之半導體晶片之製造方法，其中進而包含下述 步驟：於上述空插塞形成步驟後，上述空插塞去除步驟 前’形成連接於上述半導體基板之上述表面之側中之上 述空插塞之露出面’電性連接於上述功能元件之配線部 件的步驟。 103224-1010118.doc 1364107 3.如請求項1或2之半導體晶片盥 塞形成步驟包含 其中上述空插 於上述表面側凹槽内填充具有作為上述非金屬材料之 絕緣性之感光性樹脂，形成含有該感光性樹脂之空插塞 的感光性樹脂填充步驟； 藉由曝光’於上述空插塞中’使得沿著上述表面側凹 槽之整個内側壁設置之特定外周部分成為對於特定蚀刻 媒介具有不溶性之狀態，且使得上述外周部分之内侧之 中央部分成為對於該特定蝕刻媒介具有可溶性之狀 曝光步驟； 〜 上述空插塞去除步驟，包含藉由使用上述特定蝕刻媒 介之㈣去除上述空插塞之上述中央部分的顯影步驟。 4· 一種半導體裝置之製造方法，其包含 製造複數半導體晶片之步驟；及 積層上述複數半導體晶片之步驟； 製造上述複數半導體晶片之步驟係包含 於具有表面以及背面之半導體基板上，且係於上述表 面上形成有功能元件的上述半導體基板之上述表面上， 形成淺於上述半導體基板之厚度之特定深度之表面側凹 槽的步驟； 將非金屬材料供給至該表面側凹槽内將含有該非金 屬材料之⑽塞填人上述表面側凹槽的^插塞形成步 驟； 於該空.插塞形成步驟後 去除上述半導體基板之上述 103224-10l0ll8.doc 1364107 者面之側的部分’將上述半導體基板之厚度薄型化至小 於上述表面側凹槽之深度，將上述表面側凹槽設為貫通 上述半導體基板之貫通孔的薄型化步驟； 去除上述貫通孔内之上述空插塞的空插塞去除步驟； 於該空插塞去除步驟後，將金屬材料供給至上述貫通 孔，從而電性連接上述半導體基扳之上述表面之側與上 述背面之側，並且形成電性連接於上述功能元件之貫通 電極的步驟。 5· 一種半導體裝置之製造方法，其包含 於具有表面以及背面之第一半導體基板上，且係於上 述表面上形成有功能元件的上述第一半導體基板之上述 表面上，形成淺於上述第一半導體基板之厚度之特定深 度之表面側凹槽的步驟； 將非金屬材料供給至該表面側凹槽内，將含有該非金 屬材料之空插塞填入上述表面側凹槽的空插塞形成步 • ,叮肢Φ双<上返表 面對向於第二半導體基板之-側之表面，將上述第一半 導體基板積層於上述第二半導體基板的積層步驟； 去除積層於上述第二半導 卞守體巷板上之上述第一半導體 基板之上述背面之伯，丨沾、 厂Α 側的。，將上述第一半導體基板之 厚度薄型化至小於上奸.主m 牧之 '述表面側凹槽之深度，將上述表面 側凹槽設為貫通上述第一 衣面 步驟； 丰導體基板之貫通孔的薄型化 I03224-I0I0ns.doc 1364107 於該薄型化步驟後’去除上述貫通孔内之上述空插塞 的空插塞去除步驟；以及 於該空插塞去除步驟後，將金屬材料供給至上述貫通 孔，電性連接上述第一半導體基板之上述表面之側與上 述背面之側，並且形成電性連接於上述功能元件之貫通 電極的金屬材料供給步驟。 6_如請求項5之半導體裝置之製造方法，其進而包含 於上述積層步驟前，形成自上述第一半導體基板之上 述表面突出且與上述空插塞接觸之凸塊的步驟； 上述第二半導體基板係含有設置於上述一侧之表面之 配線部件； 上述積層步驟，其包含：使上述凸塊與上述第二半導 體基板之上述配線部件接觸的凸塊接觸步驟；及以覆蓋 與上述第二半導體基板之上述配線部件接觸之上述凸塊 周圍之方式，配置印模材的步驟，- ’‘工基去除步驟係包含去除上述空插塞之步驟； 上述金屬材料供給步驟係包含將金屬材料供給至與上 述貫通孔連通且藉由上述印模材區劃之空間，形成盘上 述貫通電極成為—體且自上述第—半導體基板之上述表 面突出之凸塊的步騾。 如請求項6之半導體裝置之製造方法，其中 上述配線部件係包含於厘择士人士、 、厚度方向貝通上述第二半 基板之貫通電極； 體 凸塊與貫通上述第二 上述Λ塊接觸步騾係包含使上述 l03224-1010II8.doc U64l〇7 半導體基板之上述貫通電極接觸的步驟。 —種半導體晶片之製造方法，其包含 於具有表面以及背面的半導體基板上，且係於上述表 面上形成有發光元件或受光元件的上述半導體基板之上 述表面上，形錢於上料導體基板之厚度之特定深度 之表面側凹槽的步驟； 將填充材供給至該表面侧凹槽内，將含有該填充材之 空插塞填入上述表面側凹槽的空插塞形成步驟； 於該空插塞形成步驟後，去除上述半導體基板之上述 背面之側的部分’將上述半導體基板之厚度薄型化至小 於上述表面側凹槽之深度，將上述表面側凹槽設為貫通 上述半導體基板之貫通孔的薄型化步驟；以及 於該薄型化步驟後，去除上述貫通孔内之上述空插塞 的空插塞去除步驟。 103224-1010118.doc
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Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
TWI313914B (en) * 2005-01-31 2009-08-21 Sanyo Electric Co Semiconductor device and a method for manufacturing thereof
US8278738B2 (en) * 2005-02-17 2012-10-02 Sharp Kabushiki Kaisha Method of producing semiconductor device and semiconductor device
JP5048230B2 (ja) * 2005-03-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置およびその製造方法
US7795137B2 (en) * 2005-08-26 2010-09-14 Hitachi, Ltd. Manufacturing method of semiconductor device
JP2007234881A (ja) * 2006-03-01 2007-09-13 Oki Electric Ind Co Ltd 半導体チップを積層した半導体装置及びその製造方法
BRPI0708574A2 (pt) 2006-03-06 2011-05-31 Honda Motor Co Ltd motor
KR100743648B1 (ko) * 2006-03-17 2007-07-27 주식회사 하이닉스반도체 웨이퍼 레벨 시스템 인 패키지의 제조방법
KR100884238B1 (ko) * 2006-05-22 2009-02-17 삼성전자주식회사 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법
US7473577B2 (en) * 2006-08-11 2009-01-06 International Business Machines Corporation Integrated chip carrier with compliant interconnect
US8021981B2 (en) 2006-08-30 2011-09-20 Micron Technology, Inc. Redistribution layers for microfeature workpieces, and associated systems and methods
TWI473245B (zh) 2006-10-31 2015-02-11 Sumitomo Bakelite Co 半導體電子零件及使用該半導體電子零件之半導體裝置
JP4897451B2 (ja) * 2006-12-04 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
KR100875955B1 (ko) * 2007-01-25 2008-12-26 삼성전자주식회사 스택 패키지 및 그의 제조 방법
JP5355863B2 (ja) * 2007-04-17 2013-11-27 アプライド マテリアルズ インコーポレイテッド 三次元半導体デバイスの製造方法、基板生産物の製造方法、基板生産物、及び三次元半導体デバイス
JP4937842B2 (ja) * 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102007039754A1 (de) * 2007-06-22 2008-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von Substraten
JP2009010178A (ja) * 2007-06-28 2009-01-15 Disco Abrasive Syst Ltd ウェーハの加工方法
JP5302522B2 (ja) * 2007-07-02 2013-10-02 スパンション エルエルシー 半導体装置及びその製造方法
KR100906065B1 (ko) 2007-07-12 2009-07-03 주식회사 동부하이텍 반도체칩, 이의 제조 방법 및 이를 가지는 적층 패키지
TWI353667B (en) * 2007-07-13 2011-12-01 Xintec Inc Image sensor package and fabrication method thereo
WO2009023462A1 (en) * 2007-08-10 2009-02-19 Spansion Llc Semiconductor device and method for manufacturing thereof
US8205182B1 (en) * 2007-08-22 2012-06-19 Cadence Design Systems, Inc. Automatic synthesis of clock distribution networks
JP2009224492A (ja) * 2008-03-14 2009-10-01 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
JP2009295676A (ja) * 2008-06-03 2009-12-17 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
US8005326B2 (en) 2008-07-10 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Optical clock signal distribution using through-silicon vias
US8138036B2 (en) * 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
US8299566B2 (en) 2008-08-08 2012-10-30 International Business Machines Corporation Through wafer vias and method of making same
US7678696B2 (en) * 2008-08-08 2010-03-16 International Business Machines Corporation Method of making through wafer vias
US8384224B2 (en) 2008-08-08 2013-02-26 International Business Machines Corporation Through wafer vias and method of making same
US8035198B2 (en) * 2008-08-08 2011-10-11 International Business Machines Corporation Through wafer via and method of making same
US8350379B2 (en) * 2008-09-09 2013-01-08 Lsi Corporation Package with power and ground through via
KR101615990B1 (ko) * 2008-09-18 2016-04-28 고쿠리츠다이가쿠호우진 도쿄다이가쿠 반도체장치의 제조방법
JP2010080897A (ja) * 2008-09-29 2010-04-08 Panasonic Corp 半導体装置及びその製造方法
US7935571B2 (en) * 2008-11-25 2011-05-03 Freescale Semiconductor, Inc. Through substrate vias for back-side interconnections on very thin semiconductor wafers
US7816945B2 (en) * 2009-01-22 2010-10-19 International Business Machines Corporation 3D chip-stack with fuse-type through silicon via
JP5330863B2 (ja) * 2009-03-04 2013-10-30 パナソニック株式会社 半導体装置の製造方法
JP5412506B2 (ja) * 2009-03-27 2014-02-12 パナソニック株式会社 半導体装置
JP2010251558A (ja) * 2009-04-16 2010-11-04 Toshiba Corp 固体撮像装置
EP2460180B1 (en) * 2009-07-30 2020-02-19 QUALCOMM Incorporated System-in packages
US20110046559A1 (en) * 2009-08-21 2011-02-24 Becton Dickinson France S.A.S. Syringe Assembly Having a Flexible or Slidable Flange
JP2011187771A (ja) * 2010-03-10 2011-09-22 Omron Corp 電極部の構造
FR2957717B1 (fr) * 2010-03-22 2012-05-04 St Microelectronics Sa Procede de formation d'une structure de type metal-isolant-metal tridimensionnelle
FR2958076B1 (fr) * 2010-03-24 2012-08-17 St Microelectronics Sa Procede de formation de vias electriques
KR101097628B1 (ko) * 2010-06-21 2011-12-22 삼성전기주식회사 인쇄회로기판 및 이의 제조방법
TWI422009B (zh) * 2010-07-08 2014-01-01 Nat Univ Tsing Hua 多晶片堆疊結構
TWI422001B (zh) * 2010-11-05 2014-01-01 Unimicron Technology Corp 半導體裝置及其製法
KR101697573B1 (ko) * 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
KR101732975B1 (ko) * 2010-12-03 2017-05-08 삼성전자주식회사 반도체 장치의 제조 방법
WO2012120659A1 (ja) * 2011-03-09 2012-09-13 国立大学法人東京大学 半導体装置の製造方法
CN102856246B (zh) * 2011-06-27 2014-10-29 中芯国际集成电路制造(北京)有限公司 制造半导体器件的方法和半导体器件
JP5660216B2 (ja) * 2011-07-15 2015-01-28 株式会社村田製作所 薄膜デバイスおよび薄膜デバイスの製造方法
KR101828490B1 (ko) 2011-08-30 2018-02-12 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US20150001570A1 (en) * 2011-09-02 2015-01-01 King Dragon International Inc. LED Package and Method of the Same
US9117941B2 (en) * 2011-09-02 2015-08-25 King Dragon International Inc. LED package and method of the same
US9318785B2 (en) 2011-09-29 2016-04-19 Broadcom Corporation Apparatus for reconfiguring an integrated waveguide
US8508029B2 (en) * 2011-09-29 2013-08-13 Broadcom Corporation Semiconductor package including an integrated waveguide
US9075105B2 (en) 2011-09-29 2015-07-07 Broadcom Corporation Passive probing of various locations in a wireless enabled integrated circuit (IC)
US9570420B2 (en) 2011-09-29 2017-02-14 Broadcom Corporation Wireless communicating among vertically arranged integrated circuits (ICs) in a semiconductor package
US8670638B2 (en) 2011-09-29 2014-03-11 Broadcom Corporation Signal distribution and radiation in a wireless enabled integrated circuit (IC) using a leaky waveguide
US20130119543A1 (en) * 2011-11-16 2013-05-16 Globalfoundries Singapore Pte. Ltd. Through silicon via for stacked wafer connections
US8522186B2 (en) 2011-12-16 2013-08-27 Industrial Technology Research Institute Method and apparatus of an integrated circuit
KR101918608B1 (ko) * 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
CN103377995A (zh) * 2012-04-27 2013-10-30 南亚科技股份有限公司 半导体芯片、半导体封装结构以及其形成方法
TWI505421B (zh) * 2012-06-29 2015-10-21 Univ Nat Sun Yat Sen Quadrilateral planar pinless package structure and its circuit device
KR102021884B1 (ko) 2012-09-25 2019-09-18 삼성전자주식회사 후면 본딩 구조체를 갖는 반도체 소자
US8859425B2 (en) * 2012-10-15 2014-10-14 Micron Technology, Inc. Devices, systems, and methods related to forming through-substrate vias with sacrificial plugs
US9764153B2 (en) * 2013-03-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
KR101936405B1 (ko) * 2013-06-11 2019-04-03 에스케이하이닉스 주식회사 적층 반도체 패키지 및 이의 제조방법
JP5876893B2 (ja) * 2014-04-02 2016-03-02 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP6499400B2 (ja) * 2014-04-04 2019-04-10 キヤノン株式会社 半導体装置の製造方法
KR102479946B1 (ko) * 2016-04-06 2022-12-22 해성디에스 주식회사 반도체 패키지 기판 및 그 제조방법
JP6779701B2 (ja) * 2016-08-05 2020-11-04 東京エレクトロン株式会社 基板処理装置、基板処理方法及び基板処理方法を実行させるプログラムが記録された記憶媒体
EP3761357A1 (en) * 2019-07-04 2021-01-06 Infineon Technologies Austria AG Semiconductor device
KR20230052409A (ko) 2021-10-13 2023-04-20 삼성전자주식회사 관통 전극을 갖는 반도체 소자 및 그 형성 방법
US11830865B2 (en) * 2021-10-26 2023-11-28 Nanya Technology Corporation Semiconductor device with redistribution structure and method for fabricating the same
US20230343839A1 (en) * 2022-04-26 2023-10-26 Samsung Electronics Co., Ltd. Via structure connecting front side structure of semiconductor device to bspdn, and method of manufacturing the same using sacrificial via structure

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200631A (en) * 1991-08-06 1993-04-06 International Business Machines Corporation High speed optical interconnect
WO1998019337A1 (en) 1996-10-29 1998-05-07 Trusi Technologies, Llc Integrated circuits and methods for their fabrication
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
JP4364358B2 (ja) * 1999-10-12 2009-11-18 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2002009223A (ja) 2000-06-21 2002-01-11 Sony Corp 半導体チップ実装用配線基板、その製造方法及び半導体装置
US6696765B2 (en) 2001-11-19 2004-02-24 Hitachi, Ltd. Multi-chip module
JP2002118224A (ja) 2000-10-05 2002-04-19 Hitachi Ltd マルチチップモジュール
JP3649111B2 (ja) * 2000-10-24 2005-05-18 株式会社村田製作所 高周波回路基板およびそれを用いた高周波モジュールおよびそれを用いた電子装置
JP2002270721A (ja) 2001-03-12 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
US6642081B1 (en) * 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US7199050B2 (en) * 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device

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Publication number Publication date
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FR2874456A1 (fr) 2006-02-24
JP4365750B2 (ja) 2009-11-18
US20060038300A1 (en) 2006-02-23
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KR20060053177A (ko) 2006-05-19

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