[go: up one dir, main page]

CN110707012A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN110707012A
CN110707012A CN201910609911.7A CN201910609911A CN110707012A CN 110707012 A CN110707012 A CN 110707012A CN 201910609911 A CN201910609911 A CN 201910609911A CN 110707012 A CN110707012 A CN 110707012A
Authority
CN
China
Prior art keywords
wiring
semiconductor chip
wiring layer
chip
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910609911.7A
Other languages
English (en)
Inventor
胁坂伸治
河野一郎
冈田修
福岛正人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aoi Electronics Co Ltd
Original Assignee
Aoi Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Aoi Electronics Co Ltd filed Critical Aoi Electronics Co Ltd
Publication of CN110707012A publication Critical patent/CN110707012A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

在一个再配线层层叠两个半导体芯片的情况下，用于将远离再配线层的一侧的半导体芯片和再配线层相连的接线柱变长，生产性变差。本发明提供半导体装置及半导体装置的制造方法，该半导体装置具备：配线层；连接于配线层的第一半导体芯片；俯视时配置于第一半导体芯片的外侧的第二导电接线柱；连接于第二导电接线柱的第二半导体芯片；以及与配线层相接且覆盖第一半导体芯片及第二半导体芯片的密封树脂，第二导电接线柱包括：配置于配线层侧，由低电阻金属构成且沿第一方向延伸的配线侧接线柱；配置于第二半导体芯片侧，由低电阻金属构成，且沿第一方向延伸的芯片侧接线柱；以及配置于配线侧接线柱与芯片侧接线柱之间且由低熔点金属构成的中间部。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
为了提高向电子设备的半导体元件的安装效率，提高电子设备的性能，使用将多个半导体芯片层叠而容纳于一个封装体的半导体元件(半导体装置)。还提出了如下构造：在层叠多个半导体芯片时，在封装体上形成再配线层，将多个半导体芯片分别连接于再配线层，从而通过再配线层确保多个半导体芯片间的电连接。(参照专利文献1)
现有技术文献
专利文献
专利文献1：美国专利第9478485号说明书
发明内容
发明所要解决的课题
专利文献1公开了相对于一个再配线层层叠配置两个半导体芯片的结构。层叠的两个半导体芯片中的配置于距离再配线层远的一侧的印迹(面积)大的半导体芯片在中间夹着配置于距离再配线层近的一侧的芯片，需要确保与再配线层的电连接。专利文献1中，预先在半导体芯片的活性面(形成有半导体元件的一面)形成用于电连接的柱体，使该柱体连接于再配线层，从而确保配置于距离再配线层远的一侧的半导体芯片与再配线层的电连接。
但是，将配置于距离再配线层远的一侧的半导体芯片和再配线层相连的柱体需要为配置于距离再配线层近的一侧的半导体芯片的厚度以上的长度。这样的长的柱体存在生产性差，另外也不容易应用于微细化的课题。
用于解决课题的方案
本发明的半导体装置具备：配线层；连接于上述配线层，且沿垂直于上述配线层的第一方向延伸的第一导电接线柱；连接于上述第一导电接线柱的第一半导体芯片；俯视时配置于上述第一半导体芯片的外侧，并且连接于上述配线层，且沿上述第一方向延伸的第二导电接线柱；以俯视时其一部分与上述第一半导体芯片重合的方式配置在上述第一半导体芯片的与上述配线层相反的一侧，且连接于上述第二导电接线柱的第二半导体芯片；以及与上述配线层相接，而且覆盖上述第一半导体芯片及上述第二半导体芯片的密封树脂，上述第二导电接线柱包括：配置于上述配线层侧，由低电阻金属构成，且沿上述第一方向延伸的配线侧接线柱；配置于上述第二半导体芯片侧，由低电阻金属构成，且沿上述第一方向延伸的芯片侧接线柱；以及配置于上述配线侧接线柱与上述芯片侧接线柱之间，且由低熔点金属构成的中间部。
本发明的半导体装置的制造方法包括：形成配线层；在上述配线层之上形成配线侧接线柱，该配线侧接线柱连接于上述配线层的一部分，由低电阻金属构成，且沿垂直于上述配线层的第一方向延伸；准备在主面上形成有第一导电接线柱的第一半导体芯片，将上述第一半导体芯片的主面上的上述第一导电接线柱接合于上述配线层；准备在主面上形成有沿与上述主面垂直的方向延伸的芯片侧接线柱的第二半导体芯片，以俯视时其一部分与上述第一半导体芯片重合的方式将上述第二半导体芯片配置在上述第一半导体芯片的与上述配线层相反的一侧，将上述第二半导体芯片的主面上的上述芯片侧接线柱经由由低熔点金属构成的中间部接合于上述配线侧接线柱；以及对上述配线层的上述第一半导体芯片侧、上述第一半导体芯片、以及上述第二半导体芯片进行树脂密封。
发明的效果
根据本发明，连接配置于远离配线层的一侧的第二半导体芯片和配线层的接线柱(第二导电接线柱)分开为配线侧接线柱、芯片侧接线柱以及中间部而形成。因此，能够缩短配线侧接线柱及芯片侧接线柱的长度，即能够提高配线侧接线柱及芯片侧接线柱的生产性，能够高效地生产高性能的半导体装置。
附图说明
图1是说明本发明的一实施方式的半导体装置的制造方法的图，是表示前一半工序的图。
图2是说明本发明的一实施方式的半导体装置的制造方法的图，是表示继续图1的工序的图。
图3是说明本发明的一实施方式的半导体装置的制造方法的图，是表示继续图2的工序的图。
图4是说明本发明的一实施方式的半导体装置的制造方法的图，是表示继续图3的工序的图。
图5是表示在半导体芯片上形成芯片侧接线柱的工序的图。
图6是表示变形例的半导体装置的图。
图中：80、81—半导体装置，10—支撑基板，11—剥离层，12—薄铜层，14—下层衬垫(配线层)，15—下层配线(配线层)，17—层间配线(配线层)，20a、20b—上层衬垫(配线层)，16—层间绝缘膜，22—配线层，27—第一半导体芯片，31—第一导电接线柱，32—第二半导体芯片，34—第二导电接线柱，24—配线侧接线柱，33—芯片侧接线柱，35—密封树脂，37—焊球。
具体实施方式
(一实施方式)
图1至图5是用于说明本发明的一实施方式的半导体装置80的制造方法的图。此外，图1至图5示出了表示后述的半导体装置80的一套制造工序的图，支撑基板10是比半导体装置80大的基板，在支撑基板10上可以排列形成有多个半导体装置80(更严格地，后述的中间生成体70)。
(支撑基板)
图1(a)是表示用于制造半导体装置80的支撑基板10的剖视图的图，在支撑基板10的上表面，从支撑基板10侧起，依次形成有剥离层11及薄铜层12。支撑基板10例如由玻璃构成，支撑基板10的厚度优选为100～2000μm左右。
在图1(a)及之后的各图中，为了容易理解，相对于支撑基板10的面内方向(图中的左右方向)，放大垂直于支撑基板10的表面的方向(图中的上下方向)的长度来描绘。
此外，在图1(b)之后的各图中，将支撑基板10的厚度省略一部分而表示。
从易剥离性、成膜性的点等出发，优选剥离层11为主要含有碳的层，优选剥离层11的厚度为1～20nm左右。剥离层11除了以碳为主成分的层以外，还可以包括含有金属的层。
薄铜层12是厚度为50～2000nm左右的以铜为主成分的层。
如果售卖有适于上述的条件且形成有剥离层11等的支撑基板10，则能够购买使用。
(配线层的形成)
图1(b)表示在支撑基板10上的最上层即薄铜层12之上形成有下层衬垫14及下层配线15的状态。在形成下层衬垫14及下层配线15时，首先，在薄铜层12上的整个面形成光致抗蚀剂13，在该光致抗蚀剂层形成与下层衬垫14及下层配线15的形状对应的期望的开口部。然后，通过将支撑基板10浸于镀液进行电镀铜，从而在露出薄铜层12的部分(即光致抗蚀剂13的开口部)镀铜，形成下层衬垫14及下层配线15。下层配线15是将多个下层衬垫14相互连接的配线。之后，去除光致抗蚀剂13。
图1(c)表示在支撑基板10上以覆盖下层衬垫14及下层配线15的方式形成层间绝缘膜16，且在层间绝缘膜16的预定位置形成有通孔16a的状态。
作为层间绝缘膜16的材料，使用感光性的聚酰亚胺等，通过向层间绝缘膜16的预定的部位照射激光等进行了整形的光而使感光，将其显影而去除聚酰亚胺，从而形成通孔16a。
图1(d)表示在层间绝缘膜16的表面形成有电镀种子层18，且在电镀种子层18之上形成有进行了构图的光致抗蚀剂19的状态。
对图1(c)所示的支撑基板10通过化学镀、或溅射等干式成膜形成铜等金属的膜，从而形成电镀种子层18。电镀种子层18的厚度设为50～200nm左右。
在形成电镀种子层18后，在电镀种子层18的整个面形成光致抗蚀剂19，对光致抗蚀剂19进行曝光及显影，从而对光致抗蚀剂19构图。
将该状态的支撑基板10浸于镀液进行电镀铜，从而在露出电镀种子层18的部分19a(即去除了光致抗蚀剂19的部分)镀铜。在图1(c)所示的通孔16a的内部也形成有电镀种子层18，并且通过电镀铜填充有铜，形成层间配线17。
然后，去除光致抗蚀剂19。
图1(e)表示去除光致抗蚀剂19后的支撑基板10的状态。在电镀种子层18上的在图1(d)去除了光致抗蚀剂19的部分19a电镀有铜等金属，在该部分形成有上层衬垫20a、20b、以及上层配线21。
在此，上层衬垫20a是与后述的第一半导体芯片27或第二半导体芯片32连接的衬垫，还可以经由层间配线17连接于下层衬垫14。上层衬垫20b经由层间配线17连接于下层衬垫14。上层配线21是将多个上层衬垫20a、20b相互连接的配线。
此外，在本说明书中，将下层衬垫14、下层配线15、上层衬垫20a、20b、上层配线21、以及层间配线17总称或分别称为配线层22。
(配线侧接线柱的形成)
对于图1(e)所示的状态的支撑基板10，在上层衬垫20a、20b、上层配线21以及电镀种子层18之上形成干膜23，在干膜23的预定部位形成开口23a。
图2(a)表示形成有干膜23及开口23a的状态。
干膜23通过在形成有上层衬垫20a等的支撑基板10接合干膜片而形成。通过向干膜23上的预定的场所照射激光等进行了整形的光而使干膜23感光，且使其显影，局部去除干膜23，从而形成开口23a。开口23a的侧面相对于干膜23的表面大致垂直地形成。
图2(b)表示如下状态：在干膜23的开口23a的内部形成有与上层衬垫20a相接且由铜等低电阻金属构成的配线侧接线柱24，在配线侧接线柱24的与配线层22相反的侧的端部形成有由焊料等低熔点金属构成的中间部26a。
将图2(a)所示的状态的支撑基板10浸于镀液，将电镀种子层18作为电极进行电镀，从而在连接于电镀种子层18的上层衬垫20a之上电镀铜等低电阻金属，由此进行配线侧接线柱24的形成。
在通过上述形成的配线侧接线柱24之上再通过电镀来电镀焊料，由此进行中间部26a的形成。
构成配线侧接线柱24的金属不限于铜，只要是低电阻的金属或合金即可，只要其电阻率为100[nΩ·m]以下即可。
构成中间部26a的金属只要其熔点为300℃以下即可，为以例如锡、铜、银的至少一个为主成分的焊料。
就配线侧接线柱24的长度(图中的上下方向的长度)而言，作为一例，为200μm至500μm左右。另外，作为一例，中间部26a的长度为10μm至50μm左右。
此外，根据构成配线侧接线柱24和中间部26a的金属的材料，在配线侧接线柱24和中间部26a之间存在由于两金属反应而机械的或电的接合劣化的问题。因此，如图2(c)所示，优选在配线侧接线柱24与中间部26a之间形成势垒金属层25。作为一例，在由铜形成配线侧接线柱24的情况下，优选构成有镍构成的厚度2μm至5μm左右的势垒金属层25。
此外，在形成势垒金属层25的情况下，也能够通过电镀形成势垒金属层25。即，势垒金属层25通过在根据上述形成的配线侧接线柱24之上进行电镀而形成，而且能够在通过电镀形成得势垒金属层25之上再通过电镀形成中间部26a。
在形成中间部26a后，去除干膜23，然后通过蚀刻去除电镀种子层18。电镀种子层18的蚀刻以上层衬垫20a、20b及上层配线21作为蚀刻掩膜来进行。此时，上层衬垫20a、20b及上层配线21因蚀刻而稍微进行溶解。但是，通过使上层衬垫20a、20b及上层配线21的厚度比电镀种子层18厚，能够完全去除电镀种子层18而使上层衬垫20a、20b及上层配线21残存。
图3(a)表示去除了电镀种子层18的状态的支撑基板10。
配线侧接线柱24形成为，连接于沿支撑基板10的上表面形成的配线层22(上层衬垫20a、20b等)，而且在垂直于配线层22的方向上(图中的上方)延伸。
此外，如上述地，支撑基板10是比后述的半导体装置80大的基板，在支撑基板10上排列形成多个半导体装置80的情况下，在支撑基板10上将图3(a)所示的配线侧接线柱24、配线层(上层衬垫20a、20b等)的构造物排列形成与形成的半导体装置80的个数对应的数量。
(第一半导体芯片的接合)
图3(b)表示接合有第一半导体芯片27的状态的支撑基板10。
第一半导体芯片27是CPU等逻辑电路IC、DRAM等存储器IC等从硅晶圆切出的一个半导体集成电路芯片。
如图3(c)放大局部所示地，在第一半导体芯片27的形成有半导体集成电路的主面(图3(b)及图3(c)中的下侧的面)的一部，在接合至支撑基板10前预先形成有连接接线柱28及焊料30。
另外，根据需要，可以在连接接线柱28与焊料30之间形成有势垒金属层29。
本说明书中，将连接接线柱28、焊料30、以及根据需要追加的势垒金属层29一并称为第一导电接线柱31。
第一导电接线柱31的长度优选为50μm至200μm左右。
另外，在接合至支撑基板10前，预先对背面(与主面相反的一侧的面)进行研磨，将第一半导体芯片27做成100μm至200μm左右的厚度。
此外，相对于第一半导体芯片27的连接接线柱28、焊料30、势垒金属层29的形成方法及背面的研磨方法与后述的相对于第二半导体芯片32的芯片侧接线柱33、中间部26b的形成方法、以及背面的研磨方法相同，因此，在此省略说明。
将第一半导体芯片27以连接接线柱28及焊料30与预定的上层衬垫20a对置的方式对位，并进行加热处理而接合。第一半导体芯片27的接合能够使用各种倒装片机(フリップチップホンダー)进行。
此外，如上所述，在形成为在支撑基板10上将配线侧接线柱24、配线层22的构造物排列与形成的半导体装置80的个数对应的数量的情况下，将多个第一半导体芯片27与分别对应的上层衬垫20a对位，并临时压接，之后进行加热处理，汇总地接合多个第一半导体芯片27。
(在第二半导体芯片形成晶圆侧接线柱)
以下，参照图5，对在第二半导体芯片32的主面形成连接接线柱33、中间部26b的方法以及背面的研磨方法进行说明。
第二半导体芯片32是CPU等逻辑电路IC、DRAM等存储器IC等从硅晶圆切出的一个半导体集成电路芯片。在第二半导体芯片32的形成有半导体集成电路的主面(图4(a)中的下侧的面)的一部分，在接合至支撑基板10前，预先形成芯片侧接线柱33及中间部26b。另外，在接合至支撑基板10前，预先研磨背面(与主面相反的一侧的面)，将第二半导体芯片32做成100μm至200μm左右的厚度。
以下，参照图5，对在第二半导体芯片32的主面形成芯片侧接线柱33、中间部26b的方法、以及背面的研磨方法进行说明。
图5(a)表示在主面(图5(a)中的上表面)形成有多个半导体芯片的半导体晶圆320的剖视图。
在半导体晶圆320的主面以在由金属构成的焊盘51开口的方式形成有氧化硅等构成的钝化膜50，焊盘51与未图示的半导体集成电路电接合。半导体晶圆320的厚度为600μm至800μm左右。
在钝化膜50及焊盘51之上通过化学镀或溅射等干式成膜形成电镀种子层52。然后，如图5(b)所示地，在电镀种子层52之上形成干膜53。然后，向干膜53的与焊盘51对应的位置照射激光等进行了整形的光，使干膜53感光，并将其显影而局部去除干膜53，形成开口53a。开口53a的侧面形成为相对于干膜53的表面大致垂直。
图5(c)表示如下状态：在干膜53的开口53a的内部与电镀种子层52相接地形成由铜等低电阻金属构成的芯片侧接线柱33，在芯片侧接线柱33的与电镀种子层52相反的一侧的端部形成有由焊料等低熔点金属构成的中间部26b。
将图5(b)所示的状态的半导体晶圆320浸于镀液，以电镀种子层52为电极进行电镀，从而在露出电镀种子层52的开口53a的内部电镀铜等低电阻金属，由此进行芯片侧接线柱33的形成。
在根据上述所形成的芯片侧接线柱33之上再通过电镀电镀低熔点金属，由此进行中间部26b的形成。
构成芯片侧接线柱33的金属与上述的构成配线侧接线柱24的金属相同。构成中间部26b的金属也与上述的构成中间部26a的金属相同。
另外，根据构成芯片侧接线柱33和中间部26b的金属的材料，在芯片侧接线柱33和中间部26b之间存在由于两金属反应而电接合劣化的问题。因此，与上述的配线侧接线柱24和中间部26a的情况同样地，优选在芯片侧接线柱33与中间部26b之间形成势垒金属层。
在形成中间部26b后，去除干膜53，再通过蚀刻去除电镀种子层52。之后，用未图示的保护膜覆盖半导体晶圆320的主面侧，对半导体晶圆320的背面进行研磨，直至半导体晶圆320的厚度成为100μm至200μm左右。在研磨结束后，沿预定的刻线SL切割半导体晶圆320，分离成各个第二半导体芯片32。
分离后去除未图示的保护膜，从而完成图5(d)所示的在形成有芯片侧接线柱33和中间部26b的第二半导体芯片32。
芯片侧接线柱33形成为，相对于形成于第二半导体芯片的主面的焊盘经由电镀种子层52连接，而且相对于第二半导体芯片的主面在垂直的方向上(图中的上方)延伸。
此外，上述的在第一半导体芯片27形成连接接线柱28及焊料30的方法与上述的在第二半导体芯片32的主面侧形成芯片侧接线柱33及中间部26b的方法基本相同。
另外，若售卖上述的形成有芯片侧接线柱33的半导体晶圆或半导体芯片，则能够购买该半导体晶圆或半导体芯片，用作第二半导体芯片32。
(第二半导体芯片的接合)
对接合有第一半导体芯片27的支撑基板10接合形成有芯片侧接线柱33及中间部26b的第二半导体芯片32。
本说明书中，俯视是指将第一半导体芯片27及第二半导体芯片32从与各自的主面垂直且与配线层22(14、20a等)相反的一侧的远方观察的状态。
图4(a)表示接合有第二半导体芯片32的状态的支撑基板10。
在接合时，第二半导体芯片32以与第一半导体芯片27不接触，而且俯视时其一部分与第一半导体芯片27重合的方式配置。
然后，以使形成于第二半导体芯片32的芯片侧接线柱33及中间部26b与形成于支撑基板10上的预定的配线侧接线柱24和中间部26a重合的方式对位，并进行加热处理而接合。
形成于配线侧接线柱24的端部的中间部26a和形成于芯片侧接线柱33的端部的中间部26b通过加热处理熔融而一体化，形成一个中间部26。
以下，将用过中间部26的接合进行了一体化的配线侧接线柱24、中间部26、芯片侧接线柱33一并称为第二导电接线柱34。
此外，配线侧接线柱24的端部的中间部26a和芯片侧接线柱33的端部的中间部26b的任意一方也可以不形成。
第二半导体芯片32的接合能够通过使用各种倒装方法进行。
此外，如上所述，在支撑基板10上将配线侧接线柱24、配线层22的构造物排列形成与形成的半导体装置80的个数对应的数量的情况下，也可以将多个第二半导体芯片32对位于分别对应的配线侧接线柱24并临时压接，之后，进行加热处理，将多个第二半导体芯片32汇总地接合。
第二半导体芯片32经由俯视时配置于第一半导体芯片27的外侧的第二导电接线柱34接合于支撑基板10上的配线层22(14、20a等)。因此，优选第二半导体芯片32的主面的面积比第一半导体芯片27的主面的面积大。
但是，也能够通过将第一半导体芯片27的连接接线柱28、以及第二半导体芯片32的芯片侧接线柱33仅配置于各个半导体芯片的单侧，来使用比第一半导体芯片27大的面积的第二半导体芯片32。例如，俯视时将连接接线柱28仅形成于第一半导体芯片27的左端及上端，将芯片侧接线柱33仅形成于第二半导体芯片32的右端及下端，只要将第二半导体芯片32相对于第一半导体芯片27在俯视时向右下方偏离配置即可。
此外，构成第二导电接线柱34的配线侧接线柱24的中间部26侧的端面、或者芯片侧接线柱33的中间部26侧的端面的截面形状可以是圆形，也可以是包括正方形的长方形。
此外，配线侧接线柱24及芯片侧接线柱33沿着形成于干膜(23、53)的开口(23a、53a)的内部形状形成。于是，即使在将配线侧接线柱24或芯片侧接线柱33的截面形状设为长方形的情况下，其四个拐角部通常以形成开口(23a、53a)的光刻(曝光及蚀刻)的分辨极限度的曲率半径形成圆形。因此，配线侧接线柱24及芯片侧接线柱33的截面形状为长方形是指其截面形状为大致长方形，包括四个拐角部具有光刻(曝光及蚀刻)的分辨极限度的曲率半径的形状。
若截面形状为长方形，则即使在配线侧接线柱24与芯片侧接线柱33的对位存在误差，相互产生错位的情况下，与截面形状为圆形的情况相比，也能够增大接合部的面积，提高接合的可靠性。另外，通过柱的截面积增大，能够降低电阻值。
同样地，中间部26的截面形状也可以为包括正方形的长方形。另外，第一导电接线柱31的上层衬垫21a侧的端部的截面形状同样可以是包括正方形的长方形。
(树脂密封)
对接合有第二半导体芯片32的支撑基板10进行树脂密封。
图4(b)表示形成于支撑基板10的第一半导体芯片27及第二半导体芯片32等被密封树脂35密封的状态。作为密封树脂35，例如使用向环氧基的树脂填充二氧化硅等填料而成的树脂。密封时，通过压缩模制法将液状的树脂利用金属模具加压成形。此外，也能够通过传递模制法进行加工。另外，也能够使用颗粒状、粉体状的树脂。
以下，将被密封树脂35一体密封(保持)的第一半导体芯片27、第二半导体芯片32、第一导电接线柱31、第二导电接线柱34、配线层22(14、20a等)、层间绝缘膜16、以及密封树脂35本身一并称为中间生成体70。
(支撑基板的剥离)
从被密封树脂35密封的中间生成体70剥离支撑基板10。就支撑基板10的剥离而言，首先，切割支撑基板10的周边部，或者在支撑基板10的周边部的密封树脂35侧进行挖入，在断部或挖入部的截面露出剥离层11。然后，向上述露出于截面的剥离层11按压具有刀刃的金属制的刀片，使剥离层11产生皲裂，并且使刀片向支撑基板10的面内方向移动，从而从中间生成体70剥离支撑基板10。
将支撑基板10剥离后，通过蚀刻去除残存于层间绝缘膜16的下表面的剥离层11及薄铜层12。
此外，在如上述地在支撑基板10上排列形成多个半导体装置80的情况下，从能够将切割的部分的面积最小化的观点出发，优选上述的切断部及挖入部的俯视时的形状设为大致沿着形成于支撑基板10上的多个半导体装置80(第一半导体芯片27等)的外形的形状。
即，在支撑基板10的外形形状为四边形，在该四边形内以大致四边形为外形排列多个第一半导体芯片27等的情况下，优选将上述的切断部或挖入部的俯视时的形状设为四边形。
另一方面，在支撑基板10的外形形状为圆形，在该圆形内以大致圆形为外形排列多个第一半导体芯片27等的情况下，优选将上述的切断部或挖入部的俯视时的形状设为圆形。
(焊球的形成)
如图4(c)所示，在层间绝缘膜16及下层衬垫14的下表面形成阻焊剂36。然后，向阻焊剂36的与下层衬垫14对应的位置照射激光等进行了整形的光，使阻焊剂36感光，将其显影而将阻焊剂36局部去除，形成开口部，在开口部露出下层衬垫14。
然后，将焊球37搭载于从阻焊剂36露出的下层衬垫14，进行加热回流，从而使焊球37的至少一部分熔融，将焊球37固定于下层衬垫14。
由此，完成半导体装置80。
此外，在如上所述地在支撑基板10上排列形成多个半导体装置80的情况下，在形成焊球后，使用切割锯切割(分离)成各个半导体装置80。
此外，根据制造的半导体装置80的用途，也可以省略上述的焊球的形成工序。该情况下，中间生成体70成为半导体装置。
(一实施方式的效果)
(1)以上的一实施方式的半导体装置80具备：配线层22；第一半导体芯片27；俯视时配置于第一半导体芯片27的外侧，并且连接于配线层22且沿第一方向延伸的第二导电接线柱34；以俯视时一部分与第一半导体芯片27重合的方式配置在第一半导体芯片27的与配线层22相反的一侧，且连接于第二导电接线柱34的第二半导体芯片32；以及连接于配线层22，且覆盖第一半导体芯片27及第二半导体芯片32的密封树脂35。而且，第二导电接线柱34具有：配置于配线层22侧，由低电阻金属构成，且沿第一方向延伸的配线侧接线柱24；配置于第二半导体芯片32侧，由低电阻金属构成，且沿第一方向延伸的芯片侧接线柱33；以及配置于配线侧接线柱24与芯片侧接线柱33之间，且由低熔点金属构成的中间部26。
通过该结构，即，连接配置于远离配线层22的一侧的第二半导体芯片32和配线层22的第二导电接线柱34分成配线侧接线柱24、芯片侧接线柱33、以及中间部26而构成，因此能够缩短配线侧接线柱24及芯片侧接线柱33的长度，即，能够提高配线侧接线柱24及芯片侧接线柱33的生产性，能够以高效率生产高性能的半导体装置。
此外，通常，配线用的接线柱的直径细，因此，图2(a)所示的干膜23中的开口23a的直径也细，而且纵横比(长度与直径的比)大。因此，以往，难以在高纵横比的开口23a内均匀地进行镀铜。
但是，在本一实施方式中，将第二导电接线柱34分割成配线侧接线柱24、中间部26以及芯片侧接线柱33，因此，使通过一次电镀应该形成的配线用的接线柱的长度以及纵横比相比以往成为一半。
因此，相比以往，能够提高第二导电接线柱34的成品率，能够提高品质。
另外，由于能够降低配线侧接线柱24及芯片侧接线柱33的纵横比，因此能够形成比以往细的配线侧接线柱24及芯片侧接线柱33，由此，能够进行半导体装置80的节省面积化。
(2)在(1)中，还在中间部26与配线侧接线柱24之间，以及中间部26与芯片侧接线柱33之间的至少一方具备势垒金属层25，从而能够防止因两者金属反应而引起的机械的或电的接合的劣化，能够实现高可靠性的半导体装置。
(3)在(1)或(2)中，进一步地，配线层22做成由两层以上的多层配线层构成的结构，从而能够增加第一半导体芯片27和第二半导体芯片32的各焊盘间的电连接的自由度，能够实现更高性能的半导体装置。
(4)在(1)～(3)的任一个中，进一步地，将第一导电接线柱31及第二导电接线柱34的至少一部分的截面形状做成长方形，从而，即使对位存在些许误差，也能够充分确保电连接的面积，能够实现高可靠性的半导体装置。
(5)以上的一实施方式的半导体装置80的制造方法包括：形成配线层22；在配线层22之上形成配线侧接线柱24，配线侧接线柱24连接于配线层22的一部分，由低电阻金属构成，且沿垂直于配线层22的第一方向延伸；准备在主面上形成有第一导电接线柱31的第一半导体芯片27，将第一半导体芯片27的主面上的第一导电接线柱31接合于配线层22；准备在主面上形成有沿与主面垂直的方向延伸的芯片侧接线柱33的第二半导体芯片32，以俯视时一部与第一半导体芯片27重合的方式将第二半导体芯片32配置在第一半导体芯片27的与配线层22相反的一侧，将第二半导体芯片32的主面上的芯片侧接线柱33经由由低熔点金属构成的中间部接合于配线侧接线柱24；以及对配线层22的第一半导体芯片27侧、第一半导体芯片27、以及第二半导体芯片32进行树脂密封。
根据该结构，即，将连接配置于远离配线层22的一侧的第二半导体芯片32和配线层22的第二导电接线柱34分成配线侧接线柱24、芯片侧接线柱33以及中间部26来制造，能够缩短配线侧接线柱24及芯片侧接线柱33的长度。由此，能够提高配线侧接线柱24及芯片侧接线柱33的生产性，能够高效率地生产高性能的半导体装置。
(6)在(5)中，还构成为，在配线侧接线柱24的与配线层22相反的一侧的端部形成势垒金属层25，在势垒金属层25之上形成由低熔点金属构成的中间部26a，从而能够防止因两者金属反应而引起的机械的或电的接合的劣化，能够制造高可靠性的半导体装置。
(7)在(5)或(6)中，进一步地，配线侧接线柱24及中间部26a的形成如下进行：在配线层22之上形成干膜23，在干膜23的预定位置形成到达配线层22的开口23a，通过电镀向开口23a内填充低电阻金属来形成配线侧接线柱24，通过电镀向开口23a内填充低熔点金属而形成中间部26a，由此，能够省略对位工序，低成本形成中间部26a(焊料等)。
(8)在(5)～(7)的任一个中，进一步地，作为配线层22，形成两层以上的多层配线层，从而能够增加第一半导体芯片27和第二半导体芯片32的各焊盘间的电连接的自由度，制造更高性能的半导体装置。
(9)在(5)～(8)的任一个中，进一步地，构成为，将配线层22形成于支撑基板10上，并且在树脂密封后，剥离支撑基板10，从而能够在形状稳定的支撑基板10之上形成高精度的配线层22。
(变形例)
图6是表示变形例的半导体装置81的图。对于与上述的一实施方式相同的部件，标注相同的符号，省略说明。
在变形例的半导体装置81中，设定为，配线侧接线柱24的长度D1比第一导电接线柱31的长度与第一半导体芯片27的厚度的和D2短。
这样的结构能够如下形成：在图2(a)及图2(b)所示的工序中，将形成的干膜23的厚度减薄，缩短通过电镀形成的配线侧接线柱24的长度D1。
(变形例的效果)
变形例的半导体装置81中，使配线侧接线柱24的上端面的高度比第一半导体芯片27的背面的高度低，因此，能够将第二半导体芯片32配置得靠配线层22更近。由此，能够使半导体装置81的厚度(图6中的上下方向的长度)更薄，能够进一步提高向电子设备安装半导体元件的效率。
此外，在上述的一实施方式及变形例中，配线层22为由下层配线15及下层衬垫14、上层配线21及上层衬垫20a、20b、以及层间配线17构成的两层配线，但配线层22不限于此，也可以为单层配线。或者，也可以是在上层配线21及上层衬垫20a、20b之上再形成层间配线以及最上层衬垫、最上层配线等而成的有三层以上的配线构成的配线层。
此外，构成配线层22的下层衬垫14、下层配线15、上层衬垫20a、20b、上层配线21、以及层间配线17的厚度(垂直于支撑基板10的上表面的方向的长度)分别为1μm至20μm左右。因此，配线层22整体为5μm至100μm左右的厚度。
另一方面，半导体装置80的横宽(图4(c)中的左右方向的长度)为5mm至20mm左右。因此，配线层22整体能够视为比半导体装置80薄的平板上的结构体，第一导电接线柱31及第二导电接线柱34(配线侧接线柱24、芯片侧接线柱33等)可以考虑相对于配线层22沿垂直的方向延伸。
本发明不限于以上的内容。在本发明的技术思想的范围内想到的其它方案也包含于本发明的范围。

Claims (13)

1.一种半导体装置，其特征在于，具备：
配线层；
连接于上述配线层，且沿垂直于上述配线层的第一方向延伸的第一导电接线柱；
连接于上述第一导电接线柱的第一半导体芯片；
俯视时配置于上述第一半导体芯片的外侧，并且连接于上述配线层，且沿上述第一方向延伸的第二导电接线柱；
以俯视时其一部分与上述第一半导体芯片重合的方式配置在上述第一半导体芯片的与上述配线层相反的一侧，且连接于上述第二导电接线柱的第二半导体芯片；以及
与上述配线层相接，而且覆盖上述第一半导体芯片及上述第二半导体芯片的密封树脂，
上述第二导电接线柱包括：
配置于上述配线层侧，由低电阻金属构成，且沿上述第一方向延伸的配线侧接线柱；
配置于上述第二半导体芯片侧，由低电阻金属构成，且沿上述第一方向延伸的芯片侧接线柱；以及
配置于上述配线侧接线柱与上述芯片侧接线柱之间，且由低熔点金属构成的中间部。
2.根据权利要求1所述的半导体装置，其特征在于，
在上述中间部与上述配线侧接线柱之间以及上述中间部与上述芯片侧接线柱之间的至少一方具有势垒金属层。
3.根据权利要求1或2所述的半导体装置，其特征在于，
上述配线侧接线柱的长度比上述第一导电接线柱的长度与上述第一半导体芯片的厚度的和短。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，
上述配线层由两层以上的多层配线层构成。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，
上述第一导电接线柱及上述第二导电接线柱的至少一部分的截面形状为长方形。
6.一种半导体装置的制造方法，其特征在于，包括以下步骤：
形成配线层；
在上述配线层之上形成配线侧接线柱，该配线侧接线柱连接于上述配线层的一部分，由低电阻金属构成，且沿垂直于上述配线层的第一方向延伸；
准备在主面上形成有第一导电接线柱的第一半导体芯片，将上述第一半导体芯片的主面上的上述第一导电接线柱接合于上述配线层；
准备在主面上形成有沿与上述主面垂直的方向延伸的芯片侧接线柱的第二半导体芯片，以俯视时其一部分与上述第一半导体芯片重合的方式将上述第二半导体芯片配置在上述第一半导体芯片的与上述配线层相反的一侧，将上述第二半导体芯片的主面上的上述芯片侧接线柱经由由低熔点金属构成的中间部接合于上述配线侧接线柱；以及
对上述配线层的上述第一半导体芯片侧、上述第一半导体芯片、以及上述第二半导体芯片进行树脂密封。
7.根据权利要求6所示的半导体装置的制造方法，其特征在于，
在上述配线侧接线柱的与上述配线层相反的一侧的端部形成势垒金属层，
在上述势垒金属层之上形成由上述低熔点金属构成的上述中间部。
8.根据权利要求6或7所述的半导体装置的制造方法，其特征在于，
上述配线侧接线柱及上述中间部的形成如下进行：
在上述配线层之上形成干膜，
在上述干膜的预定位置形成达到上述配线层的开口，
通过电镀向上述开口内填充上述低电阻金属而形成上述配线侧接线柱，
通过电镀向上述开口内填充上述低熔点金属而形成上述中间部。
9.根据权利要求6～8中任一项所述的半导体装置的制造方法，其特征在于，
使上述配线侧接线柱的长度比上述第一导电接线柱的长度与第一半导体芯片的厚度的和短。
10.根据权利要求6～9中任一项所述的半导体装置的制造方法，其特征在于，
作为上述配线层，形成两层以上的多层配线层。
11.根据权利要求6～10中任一项所述的半导体装置的制造方法，其特征在于，
在支撑基板上形成上述配线层，并且，
在进行上述树脂密封后，剥离上述支撑基板。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，
在将上述支撑基板进行上述剥离后，在上述配线层的与上述第一半导体芯片相反的一侧的一部分形成焊球。
13.根据权利要求6～12中任一项所述的半导体装置的制造方法，其特征在于，
将上述第一导电接线柱、上述配线侧接线柱、以及上述芯片侧接线柱的至少一部分的截面形状做成长方形。
CN201910609911.7A 2018-07-09 2019-07-08 半导体装置及半导体装置的制造方法 Pending CN110707012A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-130107 2018-07-09
JP2018130107A JP2020009921A (ja) 2018-07-09 2018-07-09 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN110707012A true CN110707012A (zh) 2020-01-17

Family

ID=69152167

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910609911.7A Pending CN110707012A (zh) 2018-07-09 2019-07-08 半导体装置及半导体装置的制造方法

Country Status (3)

Country Link
JP (1) JP2020009921A (zh)
CN (1) CN110707012A (zh)
TW (1) TW202013649A (zh)

Also Published As

Publication number Publication date
JP2020009921A (ja) 2020-01-16
TW202013649A (zh) 2020-04-01

Similar Documents

Publication Publication Date Title
US12230605B2 (en) Semiconductor package and manufacturing method thereof
US11735561B2 (en) Semiconductor device and method for manufacturing semiconductor device
US10128211B2 (en) Thin fan-out multi-chip stacked package structure and manufacturing method thereof
US10971483B2 (en) Semiconductor structure and manufacturing method thereof
KR101803612B1 (ko) 3ｄ 패키지 구조 및 그 형성 방법
CN103515314B (zh) 集成电路封装及其形成方法
CN109524378B (zh) 封装结构及其制造方法
TWI527175B (zh) 半導體封裝件、基板及其製造方法
US11810849B2 (en) Connection structure and method of forming the same
US12009281B2 (en) Package structure and method of manufacturing the same
KR101960613B1 (ko) 기판 분리 및 비도핑 채널을 갖는 집적 회로 구조물
JP3651346B2 (ja) 半導体装置およびその製造方法
CN112447527A (zh) 封装结构及其形成方法
CN111834314A (zh) 封装结构及其制造方法
TW201917859A (zh) 半導體封裝及其製作方法
US20240203893A1 (en) Chip package with fan-out feature and method for forming the same
TW202220151A (zh) 電子封裝件及其製法
TWI662677B (zh) 堆疊式封裝結構及其製造方法
TWI825118B (zh) 半導體裝置及半導體裝置的製造方法
JP2016136613A (ja) 半導体装置の製造方法および半導体装置
US10057995B2 (en) Electronic device
CN110707012A (zh) 半导体装置及半导体装置的制造方法
JP4631223B2 (ja) 半導体実装体およびそれを用いた半導体装置
CN222530420U (zh) 半导体封装件
TWI835227B (zh) 半導體裝置及半導體裝置之製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200117