JP5876893B2

JP5876893B2 - 半導体装置及びその製造方法

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Publication number: JP5876893B2
Application number: JP2014076386A
Authority: JP
Inventors: 山田　茂; 茂山田
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2014-04-02
Filing date: 2014-04-02
Publication date: 2016-03-02
Anticipated expiration: 2028-03-14
Also published as: JP2014132691A

Description

本発明は、ＣＭＯＳセンサ、ＣＣＤセンサなどの画像センサ用半導体装置パッケージや照度センサ、ＵＶセンサなどの各種センサ用半導体装置パッケージ、半導体チップ積層（メモリ、メモリ＋ロジック）パッケージなどの半導体装置及びその製造方法に関する。

近年、ＣＳＰ（チップサイズパッケージ）と呼ばれ、半導体基板の裏面側から貫通ビア（貫通口）を形成して、半導体基板表面に形成されたパッド電極を露出させ、当該ビアホールにより露出されたパッド電極から配線を形成して導通を取り、半導体基板裏面側に外部端子を設けた半導体装置が提案されている（例えば特許文献１）。

このような半導体装置では、一般的に半導体基板表面には、パッシベーション膜（絶縁層）で覆われている。パッシベーション膜は、パッド電極も覆って形成さているが、電気特性検査や他の電気的接続形成のために電極層の一部を露出するように除去され、開口部が形成されている。

特開２００６−１２８１７１

しかしながら、上記従来の半導体装置では、パッド電極の厚みが非常に薄いため（例えば１〜３μｍ）、応力に対して弱く、半導体装置に対し物理的な衝撃などの力が加わったとき、貫通ビアの周囲でパッド電極にクラックが発生し、電気特性が得られなくなるといった問題があった。

そこで、本発明の課題は、半導体基板に設けられる貫通口により露出された半導体基板の第１主面に設けられた導電層のクラック発生を抑制した半導体装置及びその製造方法を提供することである。

上記課題は、以下の手段により解決される。即ち、
第１の本発明の半導体装置の製造方法は、
半導体基板の第１主面と前記第１主面上に形成された導電層とを被覆し前記導電層の一部を露出させる第１開口部を有する絶縁層を備え、前記第１開口部により露出された前記導電層に接して前記半導体基板の第１主面に形成された半導体回路の特性検査がなされた前記半導体基板を準備する工程と、
前記半導体基板の第２主面と、前記半導体基板の第２主面より前記半導体基板を厚さ方向に貫き前記第１開口部に対応する領域を接することなく内包する領域を露出する第２開口部を有する貫通口の内壁とに形成され、前記第２開口部を介して前記導電層に電気的に接続する配線層を形成する配線層形成工程と、
を含むことを特徴とする。

第２の本発明の半導体装置の製造方法は、
半導体基板の第１主面と前記第１主面上に形成された一つのパッド導電層とを被覆し前記一つのパッド導電層の一部を露出させる第１開口部を有する絶縁層を備え、前記第１開口部により露出された前記一つのパッド導電層に接して前記半導体基板の第１主面に形成された半導体回路の特性検査がなされた前記半導体基板を準備する工程と、
前記半導体基板の第２主面と、前記半導体基板を厚さ方向に貫き前記半導体基板の第２主面の前記第１開口部に対応する第１領域とは離間した第２領域に第２開口部を備える貫通口の内壁とに形成され、前記第２開口部を介して前記一つのパッド導電層に電気的に接続する配線層を形成する配線層形成工程と、
を含むことを特徴とする。

第１の本発明の半導体装置は、
半導体基板の第１主面に形成された半導体回路と、
半導体基板の第１主面と前記半導体基板の第１主面上に形成された一つのパッド導電層とを被覆し、前記一つのパッド導電層の一部を露出させる前記半導体回路の特性評価用の第１開口部を有する絶縁層と、
前記半導体基板を厚さ方向に貫き前記半導体基板の第２主面の前記第１開口部に対応する第１領域とは離間した第２領域に第２開口部を備える貫通口と、
前記貫通口の内壁と前記半導体基板の第２主面に形成され、前記第２開口部を介して前記一つのパッド導電層に電気的に接続される配線層と、
を備えることを特徴とする。

本発明によれば、半導体基板に設けられる貫通口により露出された半導体基板の第１主面に設けられた導電層のクラック発生を抑制した半導体装置及びその製造方法を提供することができる。

第１実施形態に係る半導体装置の概略平面図である、図１のＡ−Ａ概略断面図である。第１実施形態に係る半導体装置の製造工程を示す工程図である。第１実施形態に係る半導体装置の製造工程において、シリコンウエハー（シリコン基板）にパッド電極を配設した様子を示す概略斜視図である。第１実施形態に係る半導体装置の製造工程において、シリコンウエハー（シリコン基板）に開口部を有するパッシベーション膜を配設した様子を示す概略斜視図である。第１実施形態に係る半導体装置の製造工程において、シリコンウエハー（シリコン基板）に貫通ビアを配設した様子を示す概略斜視図である。第１実施形態に係る半導体装置の概略平面図である、図７のＡ−Ａ概略断面図である。第１実施形態に係る半導体装置の製造工程を示す工程図である。第１実施形態に係る半導体装置の製造工程において、シリコンウエハー（シリコン基板）に開口部を有するパッシベーション膜を配設した様子を示す概略斜視図である。第１実施形態に係る半導体装置の製造工程において、シリコンウエハー（シリコン基板）に貫通ビアを配設した様子を示す概略斜視図である。

以下、本発明の実施の形態を図面を参照して説明する。なお、実質的に同様の機能を有するものには、全図面通して同じ符号を付して説明し、場合によってはその説明を省略することがある。

（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略平面図である、図２は、図１のＡ−Ａ概略断面図である。図３は、第１実施形態に係る半導体装置の製造工程を示す工程図である。

第１実施形態に係る半導体装置１００は、例えば、ＣＳＰ（チップサイズパッケージ）の半導体装置である。

第１実施形態に係る半導体装置１００は、図１及び図２示すように、シリコン基板１０（半導体基板）を備えている。そして、シリコン基板１０の第１主面中央部には、半導体回路１２（半導体素子）が配設されている。この半導体回路１２は、例えば、センサ素子回路（画像センサ（例えばＣＭＯＳセンサ、ＣＣＤセンサなど）、その他センサ（照度センサ、ＵＶセンサなど））、メモリ回路、ロジック回路などの半導体回路である。

シリコン基板１０の第１主面端部には、パッド電極１４（電極層）が配設さされている。パッド電極１４は、例えば、アルミ電極などが適用され、例えば、半導体回路１２と電気的に接続されている（図示せず）。本実施形態では、パッド電極１４は、例えば、シリコン基板１０の第１主面の対向する２辺の各々に沿って、５個づつ配設されている。なお、本実施形態では、図面上、シリコン基板１０の第１主面上に直接、パッド電極１４を配設しているが、通常、パッド電極１４は、シリコン酸化膜などの絶縁膜を介してシリコン基板１０の第１主面上に配設されている。

シリコン基板１０の第１主面全面には、半導体回路１２及びパッド電極１４を覆ってパッシベーション膜１６（絶縁層）が配設されている。このパッシベーション膜１６には、例えば、窒化ケイ素膜などが適用される。そして、パッシベーション膜１６には、パッド電極１４の一部（本実施形態では中央部）を露出する開口部１６Ａが設けられている。当該開口部１６Ａは、電気特性検査や他の電気的接続形成のためにパッド電極１４の一部を露出するためのものであるが、本実施形態では、電気特性検査のために設けたものである。

シリコン基板１０の第１主面上には、半導体装置１００を保護するためのガラス基板１８（保護基板）が配設されている。ガラス基板１８は、接着膜２０を介してパッシベーション膜１６上に貼り合せて配設されている。

一方、シリコン基板の第２主面には、その厚み方向に貫く貫通ビア２２（貫通口）が配設されている。この貫通ビア２２は、パッド電極１４の一部（本実施形態では中央部）をシリコン基板の第２主面側に露出するように形成されてる。本実施形態では、貫通ビア２２は、パッド電極１４の配設位置に応じて、例えば、シリコン基板１０の第２主面の対向する２辺の各々に沿って、５個づつ配設されている。

そして、貫通ビア２２は、その開口径（パッド電極１４と接する個所の開口径）がパッシベーション膜１６の開口部１６Ａの開口径（パッド電極１４と接する個所の開口径）よりも大きく、且つその開口縁（パッド電極１４と接する個所の開口縁）がパッシベーション膜１６の開口部１６Ａの開口縁（パッド電極１４と接する個所の開口縁）よりも外側に位置して配設されている。言い換えれば、パッシベーション膜１６の開口部１６Ａは、その開口径（パッド電極１４と接する個所の開口径）が貫通ビア２２の開口径（パッド電極１４と接する個所の開口径）よりも小さく、且つその開口縁（パッド電極１４と接する個所の開口縁）が貫通ビア２２の開口縁（パッド電極１４と接する個所の開口縁）よりも内側に位置して配設されている。

ここで、開口径とは、最大径のことを意味する。そして、貫通ビアの開口径（パッド電極１４と接する個所の開口径）と、パッシベーション膜１６の開口部１６Ａの開口径（パッド電極１４と接する個所の開口径）との差は、例えば１０μｍ以上であることがよい。

また、シリコン基板１０の第２主面には、前記貫通ビア２２に埋め込んで露出されたパッド電極１４と導通を図ると共に、当該第２主面上に引き回わされた配線２４（例えば銅線など）が配設されている。配線２４の一部上には、外部端子２６（例えば半田ボールなど）が配設されている。図示しないが、貫通ビア２２側壁及びシリコン基板１０第２主面上では絶縁膜（例えばシリコン酸化膜など）及びバリアメタル膜（例えばＴｉ膜など）などを介して貫通ビア２２側壁、シリコン基板１０第２主面上に配設されている。

なお、本実施形態では、配線２４は、貫通ビア２２に埋め込んでパッド電極１４と導通を図っているが、配線２４は貫通ビア２２に埋め込む必要なく、貫通ビア２２により露出されたパッド電極１４表面から、貫通ビア２２側壁を通じ、シリコン基板１０の第２主面上に延在していればよい。

また、シリコン基板の第２主面全面には、外部端子２６との接続部を除いて配線２４表面を覆って、保護膜２８（例えばソルダーレジスト膜など）が配設されている。

以下、上記構成の本実施形態に係る半導体装置１００の製造方法について説明する。

まず、図３（Ａ）に示すように、シリコンウエハー１０Ａ（シリコン基板１０）の第１主面に、複数個の素子領域に区分し、当該領域ごとに、半導体プロセスにより半導体回路１２を形成する。そして、レジストの塗布・露光・エッチングによりマスクを形成した後、スパッタ、メッキ等によりアルミからなるパッド電極１４を形成する（図４参照）。

次に、図３（Ｂ）に示すように、シリコンウエハー１０Ａ（シリコン基板１０）の第１主面上に、半導体回路１２及びパッド電極１４を覆うように、窒化シリコン膜からなるパッシベーション膜１６を形成すると共に、当該パッシベーション膜１６にパッド電極１４の一部を露出する開口部１６Ａを形成する（図５参照）。パッシベーション膜１６は、例えば、窒化シリコン膜をプラズマを用いた化学的気相堆積法（Ｐｌａｓｍａａｓｓｉｓｔｅｄｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）でＳｉＨ₄、ＮＨ₃及びＮ₂を原料ガスとして用いて形成する。そして、パッシベーション膜１６の開口部１６Ａは、例えば、パッシベーション膜１６上にレジストの塗布・露光・エッチングによりマスクを形成した後、パッシベーション膜１６をエッチングして形成する。

ここで、パッシベーション膜１６を形成したシリコンウエハー１０Ａは、例えば、センサウエハー、メモリウエハーなどと呼ばれ、この状態でパッケージング工程を行うために出荷や別ラインに運ばれることが多い。このため、出荷や、別ラインに運ばれる前や、別ラインで後工程（パッケージング工程）を行う前に、パッシベーション膜１６に設けた開口部１６Ａにより露出されたパッド電極１４を通じて、電気特性検査が行われる。したがって、このパッド電極１４を露出するための開口部１６Ａは、製造過程上重要なものである。

次に、図３（Ｃ）に示すように、シリコンウエハー１０Ａに配設したパッシベーション膜１６上に接着膜２０を、スピンコート法などを利用して塗布した後、ガラス基板１８を貼り付ける。このガラス基板１８を貼り付ける工程は、パッシベーション膜１６形成後、後述する個片化の前であれば、いつ行ってもよい。

次に、図３（Ｄ）に示すように、シリコンウエハー１０Ａ（シリコン基板１０）の第２主面を切削（バイト、砥石、バフ等）して、例えば、１００μｍ程度になるまでシリコンウエハー１０Ａ（シリコン基板１０）の薄化を行う。

次に、図３（Ｅ）に示すように、シリコンウエハー１０Ａ（シリコン基板１０）の第２主面に対して、ドライエッチング加工や、ウエットエッチング加工、レーザ加工を利用して、パッド電極１４が露出するまで切削を行い、シリコンウエハー１０Ａ（シリコン基板１０）の厚み方向に貫通した貫通ビア２２を形成する（図６参照）。この貫通ビア２２により、パッド電極１４が露出される。

次に、図３（Ｆ）に示すように、レジストの塗布・露光・エッチングによりマスクを形成した後、スパッタ、メッキ等により銅配線からなる配線２４を、貫通ビア２２に埋め込むと共に、シリコンウエハー１０Ａ（シリコン基板１０）の第２主面に引き回して形成する。その後、スピンコート法などを利用して、ソルダーレジスト膜などの保護膜２８を形成した後、配線２４の一部を露出するための開口部を形成し、当該開口部において露出する配線２４上に半田ボールなどの外部端子２６を形成する。

そして、図３（Ｇ）に示すように、ダイシングなどにより、個片化を行い、ＣＳＰ（チップサイズパッケージ）の半導体装置１００が得られる。

以上説明した、本実施形態に係る半導体装置１００では、貫通ビア２２の開口径（パッド電極１４と接する個所の開口径）がパッシベーション膜１６の開口部１６Ａの開口径（パッド電極１４と接する個所の開口径）よりも大きく、且つ貫通ビア２２の開口縁（パッド電極１４と接する個所の開口縁）がパッシベーション膜１６の開口部１６Ａの開口縁（パッド電極１４と接する個所の開口縁）よりも外側に位置して配設されている。

このため、パッド電極１４は、貫通ビア２２の開口縁内側周辺がパッシベーション膜１６により保持或いは支持されつつ、貫通ビア２２により露出されていることから、パッド電極１４は、例えば、その製造過程において生じる衝撃などに起因する応力によりクラック発生が抑制される。

（第２実施形態）
図７は、第２実施形態に係る半導体装置の概略平面図である、図８は、図７のＡ−Ａ概略断面図である。図９は、第２実施形態に係る半導体装置の製造工程を示す工程図である。

第２実施形態に係る半導体装置１０１では、貫通ビア２２は、その開口縁（パッド電極１４と接する個所の開口縁）がパッシベーション膜１６の開口部１６Ａの開口縁（パッド電極１４と接する個所の開口縁）とは重ならない位置に配設されている。言い換えれば、パッシベーション膜１６の開口部１６Ａは、その開口縁（パッド電極１４と接する個所の開口縁）が貫通ビア２２の開口縁（パッド電極１４と接する個所の開口縁）とは重ならない位置に配設されている。

具体的には、例えば、貫通ビア２２は、パッド電極１４の一端部側が露出するように偏在させて配設させている。一方、パッシベーション膜１６の開口部１６Ａは、パッド電極１４の他端部側が露出するように偏在させて配設させている。ここで、貫通ビア２２の開口縁とパッシベーション膜１６の開口部１６Ａの開口縁とは、パッド電極１４厚み方向に同一平面上に投影したときに重ならないことを意味する。また、貫通ビア２２の開口縁とパッシベーション膜１６の開口部１６Ａの開口縁との距離（両者をパッド電極１４厚み方向に同一平面上に投影したときの最短距離）は、例えば１０μｍ以上であることがよい。

これら以外は、第１実施形態と同様な構成であるので、説明を省略する。

以下、本実施形態に係る半導体装置１０１の製造方法について説明する。
まず、図９（Ｂ）において、パッシベーション膜１６の開口部１６Ａを、パッド電極１４の他端部側が露出するように偏在させて配設する（図１０参照）。そして、図９（Ｅ）において、貫通ビア２２を、その開口縁がパッシベーション膜１６の開口部１６Ａの開口縁（パッド電極１４と接する個所の開口縁）とは重ならない位置となるように、パッド電極１４の一端部側が露出するように偏在させて配設する（図１１参照）。

これら以外は、第１実施形態と同様な工程であるので、説明を省略する。

以上説明した、本実施形態に係る半導体装置１０１では、貫通ビア２２の開口縁（パッド電極１４と接する個所の開口縁）がパッシベーション膜１６の開口部１６Ａの開口縁（パッド電極１４と接する個所の開口縁）とは重ならない位置に配設されている。

このため、パッド電極１４は、貫通ビア２２の開口縁内側全てがパッシベーション膜１６に保持或いは支持されつつ、貫通ビア２２により露出されていることから、パッド電極１４は、例えば、その製造過程において生じる衝撃などに起因する応力によりクラック発生が抑制される。

上記いずれの実施形態に係る半導体装置においては、貫通ビア２２とパッシベーション膜１６の開口部１６Ａの形状や位置関係を工夫することで、クラック発生が抑制される。したがって、追加操作（工程）や特別な工程を行う必要がなく、製造工程数を増加させることなく簡易に半導体装置が作製され、しいては低コスト化が実現される。これに対し、従来（例えば、特開２００６−１２８１７１公報）では、貫通ビアに露出されるパッド電極は、その貫通ビア２２に露出される領域において、これに接続される配線層により保持或いは支持されているが、当該配線層を別途形成しなければならず、製造工程数の低減化、低コスト化は難しい。この点において、上記いずれの実施形態に係る半導体装置は、上述のように、製造工程数を増加させることなく、低コストで、パッド電極のクラック発生が抑制される。

上記いずれの実施形態に係る半導体装置は、ＣＭＯＳセンサ、ＣＣＤセンサなどの画像センサ用半導体装置パッケージや照度センサ、ＵＶセンサなどの各種センサ用半導体装置パッケージ、半導体チップ積層（メモリ、メモリ＋ロジック）パッケージなどに適用される。

なお、上記いずれの実施形態においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。

１０シリコン基板
１０Ａシリコンウエハー
１２半導体回路
１４パッド電極
１６パッシベーション膜
１６Ａ開口部
１８ガラス基板
２０接着膜
２２貫通ビア
２４配線
２６外部端子
２８保護膜
１００、１０１半導体装置

Claims

半導体基板の第１主面と前記第１主面上に形成された導電層とを被覆し前記導電層の一部を露出させる第１開口部を有する絶縁層を備え、前記第１開口部により露出された前記導電層に接して前記半導体基板の第１主面に形成された半導体回路の特性検査がなされた前記半導体基板を準備する工程と、
前記半導体基板の第２主面と、前記半導体基板の第２主面より前記半導体基板を厚さ方向に貫き前記第１開口部に対応する領域を接することなく内包する領域を露出する第２開口部を有する貫通口の内壁とに形成され、前記第２開口部を介して前記導電層に電気的に接続する配線層を形成する配線層形成工程と、
を含むことを特徴とする半導体装置の製造方法。
半導体基板の第１主面と前記第１主面上に形成された一つのパッド導電層とを被覆し前記一つのパッド導電層の一部を露出させる第１開口部を有する絶縁層を備え、前記第１開口部により露出された前記一つのパッド導電層に接して前記半導体基板の第１主面に形成された半導体回路の特性検査がなされた前記半導体基板を準備する工程と、
前記半導体基板の第２主面と、前記半導体基板を厚さ方向に貫き前記半導体基板の第２主面の前記第１開口部に対応する第１領域とは離間した第２領域に第２開口部を備える貫通口の内壁とに形成され、前記第２開口部を介して前記一つのパッド導電層に電気的に接続する配線層を形成する配線層形成工程と、
を含むことを特徴とする半導体装置の製造方法。
前記絶縁層は、パッシベーション膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記第１領域と前記第２領域とは１０μｍ以上離間していることを特徴とする請求項２に記載の半導体装置の製造方法。
半導体基板の第１主面に形成された半導体回路と、
半導体基板の第１主面と前記半導体基板の第１主面上に形成された一つのパッド導電層とを被覆し、前記一つのパッド導電層の一部を露出させる前記半導体回路の特性評価用の第１開口部を有する絶縁層と、
前記半導体基板を厚さ方向に貫き前記半導体基板の第２主面の前記第１開口部に対応する第１領域とは離間した第２領域に第２開口部を備える貫通口と、
前記貫通口の内壁と前記半導体基板の第２主面に形成され、前記第２開口部を介して前記一つのパッド導電層に電気的に接続される配線層と、
を備えることを特徴とする半導体装置。
前記絶縁層は、パッシベーション膜であることを特徴とする請求項５に記載の半導体装置。
前記第１領域と前記第２領域とは１０μｍ以上離間していることを特徴とする請求項５に記載の半導体装置。