TWI282969B - Thin film transistor array and fabricating method thereof - Google Patents
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Description
1282969 五、發明說明α) 發明所屬之技術領域 本發明是有關於一種薄膜電晶體陣列基板（Th i n F U m Transistor array，TFT array)及其製造方法’且特別是 有關於一種能夠增加各晝素中儲存電容（s t o r a g e capacitor，Cst)之薄膜電晶體陣列基板及其製造方法。 先前技術 針對多媒體社會之急速進步，多半受惠於半導體元件 或顯示裝置的飛躍性進步。就顯示器而言，陰極射線管 (Cathode Ray Tube，CRT)因具有優異的顯示品質與其經 濟性，一直獨佔近年來的顯示器市場。然而，對於個人在 桌上操作多數終端機/顯示器裝置的環境，或是以環保的 觀點切入’若以節省能源的潮流加以預測，陰極射線管因 ，間利用以及能源消耗上仍存在很多問題，而對於輕、 薄、短、小以及低消耗功率的需求無法有效提供解決之 f 因f ’具有高畫質、空間利用效率佳、低消耗功率、 射等優越特性之薄膜電晶體液晶顯示器（Th 1 n F丨1 m ransistor Liquid Crystal Display ，TFT LCD)已逐漸 成為市場之主流。 陣列^ f電ΐ體液晶顯示器（TFT —LCD)主要由薄膜電晶體 雷曰二f、，彩色遽光陣列基板和液晶層所構成，其中薄膜 一個壤腊帝暴板疋由多個陣列排列之薄膜電晶體以及與每 所組=ί ΐ體對應配置之晝素電極（pixel electrode) 件。此外，ί膜電晶體係用來作為液晶顯示單元的開關元 …、了控制個別的晝素單元，通常會經由掃描配
1282969 五、發明說明（2) 線（scan line)與資料配線（date line)以選取特定之晝 素’並藉由提供適當的操作電壓，以顯示對應此晝素之顯 示資料。另外，上述之畫素電極的部分區域通常會覆蓋於 掃描配線或是共用配線（common line)上，以形成儲存電 容。習知技術中，常見的儲存電容可區分為金屬層—絕緣 層-金屬層（Metal-Insulator-Metal ，MIM)以及金屬層—絕 緣層-銦錫氧化物層（Metal-Insulator-ITO，MII)兩種架 構’以下將針對上述兩種架構之儲存電容結構進行細 說明。 、
1繪示為習知金屬層-絕緣層-金屬層（M丨M )架構之儲 存電各的剖面示意圖。請參照圖1，在習知的晝素結構 =二f屬層-絕緣層―金屬層（MIM)架構之儲存電容二t通常 係精由掃描配線或共用配線1 〇 0與其上方之上電極丨2 〇麵合
If健Ϊ得注意的是，在金屬層-絕緣層_金屬層（MIM)架〇 ^ 简存電容中，掃描配線或共用配線1 0 0與上電極丨2 〇係 ，土，極絕緣層i i 0彼此電性絕緣，因此儲存電容值Cst鱼 緣層110的厚度有關。換言之，閘極絕緣層11〇的^ :保^旺儲存電容值Cst就越大。此外，晝素電極140係萨 示5隻層1 3 0中的接觸窗丨3 2與上電極1 2 0電性連接。 曰
媒夕繪示為習知金屬層"絕緣層_銦錫氧化物層（Mil)牟 ί摄ί存電容的剖面示意圖。請參照圖2，在習知的晝素’、 金屬層—絕緣層-銦錫氧化物層（ΜΙΙ)架構之儲^ ;谷通常係藉由掃描配線或共用配線20。與其：=J ^極23〇耦合而成。與金屬層_絕緣層_金屬層（mu)架構、不
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1282969 五、發明說明（3) 同之處在於，金屬層-絕緣層-銦錫氧化物層（MII)架構之 儲存電容中的掃描配線或共用配線2 0 0與晝素電極2 3 0係藉 由閘極絕緣層2 1 0與保護層2 2 0彼此電性絕緣，因此儲存電 容值C s t與閘極絕緣層2 1 0及保護層2 2 0的總厚度有關。換 言之，閘極絕緣層2 1 0及保護層2 2 0的總厚度越小，儲存電 容值Cst就越大。 在習知的薄膜電晶體陣列基板中，若要在不影響開口 率的前提下增加儲存電容值C s t，則必須縮減閘極絕緣層 210及/或保護層2 2 0的厚度，但若縮減閘極絕緣層210及/ 或保護層2 2 0的厚度則有可能使得薄膜電晶體的元件信賴 性（reliability)下降。 發明内容 本發明的目的就是在提供一種薄膜電晶體陣列基板， 其能夠有效增進各晝素中之儲存電容。 本發明的另一目的就是在提供一種薄膜電晶體陣列基 板的製造方法，其能夠在與現有製程相容，且可有效增進 各晝素中之儲存電容。 為達上述或其他目的本發明提出一種薄膜電晶體陣列 基板，此薄膜電晶體陣列基板係由一基板、多數個掃描配 線、多數個資料配線、多數個薄膜電晶體、一蝕刻阻障層 以及多數個晝素電極所構成。其中，掃描配線與資料配線 係配置於基板上，以將基板區分為多數個晝素區域。每一 個薄膜電晶體係配置於對應的晝素區域内，並藉由對應之 掃描配線以及資料配線驅動。蝕刻阻障層係配置掃描配線
13511twf.ptd 第9頁 1282969 五、發明說明（4) 上方，且蝕刻阻障層具有多數個開口 。每一個晝素電極係 配置於對應的晝素區域内，以與對應之薄膜電晶體電性連 接，其中每一個晝素電極之部分區域係透過其中一個開口 而分別與對應之掃描配線耦合為一儲存電容。 為達上述或其他目的本發明提出一種薄膜電晶體陣列 基板，此薄膜電晶體陣列基板係由一基板、多數個掃描配 線、多數個資料配線、多數個薄膜電晶體、多數個共用配 線、一蝕刻阻障層，以及多數個晝素電極所構成。其中， 掃描配線與資料配線係配置於基板上，以將基板區分為多 數個晝素區域。每一個薄膜電晶體係配置於對應的畫素區 域内，並藉由對應之掃描配線以及資料配線驅動。共用配 線係配置於基板上，且位於二相鄰之掃描配線之間。蝕刻 阻障層係配置共用配線上方，且蝕刻阻障層具有多數個開 口。每一個晝素電極係配置於對應的畫素區域内，以與對 應之薄膜電晶體電性連接，其中每一個晝素電極之部分區 域係透過其中一個開口而分別與對應之共用配線耦合為一 儲存電容。 本發明之薄膜電晶體陣列基板例如更包括一配置於蝕 刻阻障層與掃描配線（或共用配線）之間的閘極絕緣層， 且此閘極絕緣層具有多數個對應於蝕刻阻障層之開口的凹 陷。 本發明之薄膜電晶體陣列基板例如更包括一配置於蝕 刻阻障層與閘極絕緣層之間的半導體層。此外，本實施例 之薄膜電晶體陣列基板例如更包括一配置於蝕刻阻障層與
13511twf.ptd 第10頁 1282969 五、發明說明（5) 閘極絕緣層上之保護層，且此保護層係將蝕刻阻障層之開 口暴露。 本發明之一較佳實施例中，蝕刻阻障層例如包括多數 個條狀圖案，而每一個條狀圖案係位於對應之掃描配線 (或共用配線）上方。此外，蝕刻阻障層亦可包括多數個 框狀圖案，而每一框狀圖案係位於對應之晝素電極下方。 本發明之一較佳實施例中，晝素電極之材質例如為銦 錫氧化物（ITO)、銦鋅氧化物（IZO)，或是其他導體材料。 為達上述或其他目的本發明提出一種薄膜電晶體陣列 基板的製造方法。首先，於一基板上形成一第一圖案化導 體層。接著於基板以及第一圖案化導體層上依序形成一閘 極絕緣層以及一半導體材料層。之後，於半導體材料層的 部分區域上形成一位於第一圖案化導體層上方之蝕刻阻障 層。接著，於半導體材料層與蝕刻阻障層上選擇性地形成 一歐姆接觸層，之後再形成一導體層，並圖案化上述之導 體層、歐姆接觸層與半導體材料層，以同時形成一第二圖 案化導體層以及多數個位於蝕刻阻障層與第二圖案化導體 層下方之半導體層。繼之，於基材上形成一保護層，並移 除第二圖案化導體層的部分區域上方之保護層以形成多數 個接觸窗，同時移除第一圖案化導體層的部分區域上方之 保護層、蝕刻阻障層以及半導體層以形成多數個開口。最 後，於基材上形成多數個晝素電極，其中每一個晝素電極 係透過對應之接觸窗與第二圖案化導體層電性連接，且每 一個晝素電極之部分區域係透過對應之開口與第一圖案化
13511twf.ptd 第11頁 1282969 五、發明說明（6) 導體層耦合為一儲存電容。 本發明之一較佳實施例中，在半導體材料層與蝕刻阻 障層上形成一導體層之前，更包括選擇性地形成一歐姆接 觸層於半導體材料層與蝕刻阻障層上。 本發明之一較佳實施例中，第一圖案化導體層的形成 方法例如係先形成一第一導體層於基材上，之後再圖案化 此第一導體層，以形成多數個掃描配線以及多數個與掃描 配線連接之閘極。在此實施例中，蝕刻阻障層係形成於閘 極與掃描配線上方。 本發明之一較佳實施例中，第一圖案化導體層的形成 方法例如係先形成一第一導體層於基材上，之後再圖案化 此第一導體層，以形成多數個掃描配線、多數個與掃描配 線連接之閘極，以及多數個位於二相鄰之掃描配線之間的 共用配線。在此實施例中，蝕刻阻障層係形成於閘極與共 用配線上方。 本發明之薄膜電晶體陣列基板的製造方法中，在圖案 化導體層與半導體材料層的同時，更包括以第二圖案化導 體層為罩幕，移除部分厚度之蝕刻阻障層。 本發明之薄膜電晶體陣列基板的製造方法中，在形成 接觸窗的同時，更包括移除部分厚度之閘極絕緣層，以於 閘極絕緣層中形成多數個對應於開口之凹陷。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細 說明如下。
13511twf.ptd 第12頁 1282969 五、發明說明（7) 實施方式 圖3繪示為依照本發明一較佳實施例薄膜電晶體陣列 基板之上視示意圖。請參照圖3，本實施例之薄膜電晶體 陣列基板3 0 0係由一基板3 1 0、多數個掃描配線3 2 〇、多數 個資料配線3 3 0、多數個薄膜電晶體34〇、一蝕刻阻障層 350以及多數個畫素電極360所構成。 本實施例中’基板3 1 0例如為玻璃基板、塑膠基板或 是其他材質之基板。如圖3所示，掃描配線3 2 〇與資料配線 3 3 0係配置於基板3 1 0上，以將基板3丨0區分為多數個畫素 區域312。更詳細的說，掃描配線32 〇例如係彼此平行—地配 置於基板3 1 0上，資料配線3 3 0亦例如係彼此平行地配置於 基板3 1 0上，且抑描配線3 2 0與資料配線3 3 0的延伸方向例 如係彼此垂直’以將基板3 1 〇區分為多數個矩形之晝素區 域 312。 — 如圖3所示，各個薄膜電晶體34 〇係配置於對應的畫素 區域3 1 2内，並藉由對應之掃描配線3 2 〇以及資料配線3 3 〇 驅動。更詳細的說，薄膜電晶體3 40係鄰近於其所對應之 掃描配線3 2 0及資料配線3 3 0的交錯處（intersect i〇n)配 置’思即’溥膜電晶體3 4 0係配置於晝素區域3 1 2中的一個 角落上。本實施例中，薄膜電晶體340例如=2一中問的極 342、一位於閘極34 2上方之半導體層344以及一源極/汲極 (s〇UrCe/drain) 3 4 6所構成。其中，閘極342例如係與掃描 配線3 2 0同時形成’而源極/汲極3 4 6例如係與資料配線3 3 0 同時形成。 ，、、 、
13511twf.ptd 第13頁 1282969 五、發明說明（8) 上方同^照圖3 ’钱刻阻障層35 0係配置掃描配線3 20 上方，且餘刻阻障層35〇具有 卜一 個晝素電極3 6 〇係配置於對 二 。卜，母 之薄膜電晶體3 4 0電ί =應Π 域内，以與對應 分區域# it 4 ^連接其中母一個晝素電極3 6 0之部 掃描過^ 種金屬声~^為^儲存電谷，而此儲存電容係屬於一 而有2此;/存層電：：”物層⑷。架構之儲存電容， 圖6H )。承上、f電t ί评剖面結構將詳述於後（圖6 A至 物、銦鋅氧化ί m極3 6 0之材質例如為銦錫氧化 化物，或是其他導體材料。 視示ί圖，曰：本2明一較佳實施例蝕刻阻障層之上 施::ϊ 圖。首先請參照圖4Α，在本發明之一實 且每一個條狀 t層35(M列如包括多數個條狀圖案3 5 0 a， 接著請參照圖二案=位於對應二掃描配線3 2 0上方。 3 5 0例如包括夕奴在本务明之另一實施例中，蝕刻阻障層 係位於對岸之~數1個框狀圖案35〇b，且每一框狀圖案3 5 0 b 圖上干/素電極3 6 0下方。 列基板之日上視為干依立^主明另-較佳實施例薄膜電晶體陣 體陣列基板3 〇 〇，Γ ΐ。响參照圖5，本實施例之薄膜電晶 數個資料配線3 q η糸由夕'基板3 1 〇、多數個掃描配線3 2 0、多 線3 7 0、一蝕如:夕數個薄膜電晶體3 4 0、多數個共用配 成。由於本眚阻障層3 5 〇以及多數個畫素電極3 6 0所構 、實施例之薄膜電晶體陣列基板3〇〇,在結構上與
13511twf.ptd 第14頁 1282969 五、發明說明（9) 圖3中的薄膜電晶體陣列基板3 0 0相似，故此處僅針對二者 之差異處進行詳細之說明。 請參照圖5，共用配線3 7 0係配置於基板3 0 0上，且位 於二相鄰之掃描配線3 2 0之間。值得注意的是，共用配線 3 7 0係與掃描配線3 2 0同時形成。由於薄膜電晶體陣列基板 3 0 0 ’上之儲存電容係架構於共用配線3 7 0上，因此蝕刻阻 障層3 5 0需配置於共用配線3 7 0上方，此處之蝕刻阻障層 3 5 0 同樣具有多數個開口 3 5 2，以使得畫素電極3 6 0之部分 區域能夠透過蝕刻阻障層3 5 0之開口 3 5 2而與對應之共用配 線3 7 0耦合為一儲存電容，而有關於此儲存電容的詳細剖 面結構將詳述於後（圖6 A至圖6 Η )。 圖6 Α至圖6 Η繪示為依照本發明一較佳實施例薄膜電晶 體陣列基板之製造流程剖面示意圖。請參照圖6 A，首先， 於一基板3 10上形成一第一圖案化導體層Ml ，此第一圖案 化導體層Μ 1之材質例如為鋁或是其他金屬。 在製作具有閘極上儲存電容（Cst on gate)結構之薄 膜電晶體陣列基板3 0 0 (繪示於圖3 )時，第一圖案化導體 層Μ 1的形成方法例如係先形成一第一導體層（未繪示）於 基材3 1 0上，之後再將此第一導體層圖案化，以形成多數 個掃描配線3 2 0以及多數個與掃描配線3 2 0連接之閘極 3 4 2 〇 在製作具有共用配線上儲存電容（Cst on common)結 構之薄膜電晶體陣列基板3 0 0 ’ （繪示於圖5 )時，第一圖 案化導體層Μ 1的形成方法例如係先形成一第一導體層（未
13511twf.ptd 第15頁 1282969
繪示）於基材310上，之後再 形成多數個掃描配線3 2 0、多 極3 4 2以及多數個位於二相鄰 線3 7 0 〇 將此第一導體層圖案化，以 數個與掃描配線3 2 0連接之問 之掃描配線3 2 0之間的共用配 接著清參照圖6 B，接著於基板3丨〇以及第一圖案化 f層=，1上全面性形成一閘極絕緣層38〇以及一半導體材 層344 。其中，閘極絕緣層3 8 0之材質例如為氧化矽、氮 或是其他介電材質，而半導體材料層344，之材質例如 為非晶石夕（amorphous silicon)。 接著請參照圖6C，接著於半導體材料344，的部分區域 上形成一位於第一圖案化導體層M丨上方之蝕刻阻障層 350。值得注意的是，在製作具有閘極上儲存電容（Cst g a t e )結構之薄膜電晶體陣列基板3 〇 〇 (繪示於圖3 )時， 餘刻阻障層3 5 0係形成於閘極342與掃描配線3 2 0上方:而 ，乂作具有共用配線上儲存電容（Cst on common)結構之 薄膜電晶體陣列基板3 0 0 ’ （繪示於圖5 )時，蝕刻阻障層 3 5 0係形成於閘極342與共用配線3 70上方。 曰 接著請參照圖6 D，接著於半導體材料層3 4 4，與蝕刻阻 障層3 5 0上形成一導體層3 8 2，此導體層3 8 2例如係鋁/鉬/ 銘（Al/Mo/Al)之金屬疊層或是其他合適之單一或複合導體 層。值得注意的是，為了增進元件的效能，在形成導體層 3 8 2之前可選擇性地形成一歐姆接觸層（〇hmic contact曰 layer) 384，以改善導體層3 8 2與半導體材料層344，之間的 接觸特性。承上述，歐姆接觸層3 8 4之材質例如為^型摻雜
1282969 五、發明說明（11) 之非晶石夕層（η - type doped amorphous layer) 〇 接著請參照圖6 E，圖案化上述之導體層3 8 2、歐姆接 觸層384與半導體材料層344’ ，以同時形成一第二圖案化 導體層Μ 2以及多數個位於蝕刻阻障層3 5 0與第二圖案化導 體層M2下方之半導體層344。同樣地，歐姆接觸層384亦會 被圖案化，使得歐姆接觸層3 8 4僅分佈於第二圖案化導體 層M2下方。換言之，歐姆接觸層3 84與第二圖案化導體層 M2會具有相同的圖案。 同樣請參照圖6Ε，在圖案化上述之導體層384與半導 體材料層344’的同時，未被第二圖案化導體層…所覆蓋之 蝕刻阻障層3 5 0會被移除掉部分厚度，如圖6 Ε中之a、Β所 示。 接著請參照圖6F與圖6G，於基材310上形成一保護層 390，並移除第二圖案化導體層M1的部分區域上方之保^ 層390以形成多數個接觸窗392，同時移除第一圖案化導體 層Μ 1的部分區域上方之保護層3 9 〇、蝕刻阻障層3 5 〇以及半 導體層3 44以形成多數個開口 3 9 4。本實施例中，例如係以 微影/钱刻的方式形成接觸窗3 9 2與開口394，而在微影/蝕 刻ί程之後’接觸窗3 9 2會將部分的第二圖案化導體層Μ 1 暴^出，而開口 3 9 4會將閘極絕緣層3 8 0暴露出，甚至會將 部为厚度之閘極絕緣層3 8 〇移除，以於閘極絕緣層3 8 〇中形 成多數個對應於開口 3 94之凹陷r。值得注意的是，由於蝕 刻阻障層3 5 0的存在，閘極絕緣層3 8 0僅會被蝕刻出凹陷 R ’閘極絕緣層3 8 0並不會被|虫穿或破洞。
13511twf.ptd 第17頁 1282969 五、發明說明（12) 最後請參照圖6 Η，最後於基材3 1 0上形成多數個晝素 電極3 6 0，其中每一個畫素電極3 6 0係透過對應之接觸窗 392與第二圖案化導體層M2電性連接，且每一個畫素電極 3 6 0之部分區域係透過對應之開口 3 9 4與第一圖案化導體層 Μ 1耦合為一儲存電容。值得注意的是，閘極絕緣層3 8 0表 面上所形成之凹陷R將使得閘極絕緣層3 8 0的厚度縮減，進 而增加單位面積的儲存電容值。 綜上所述，本發明之薄膜電晶體陣列基板及其製造方 法至少具有下列優點： 1. 本發明之薄膜電晶體陣列基板中，儲存電容以及開 口率（aperture ratio)皆可獲得進一步的提升。 2. 本發明之薄膜電晶體陣列基板的製造方法與現有製 程相容，在不大幅修改製程的前提下，可有效增加單位面 積的儲存電容值。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
13511twf.ptd 第18頁 1282969 圖式簡單說明 圖1繪示為習知金屬層-絕緣層-金屬層（MIM)架構之儲 存電容的剖面示意圖。 圖2繪示為習知金屬層-絕緣層-銦錫氧化物層（MII)架 構之儲存電容的剖面示意圖。 圖3繪示為依照本發明一較佳實施例薄膜電晶體陣列 基板之上視示意圖。 圖4 A繪示為依照本發明一較佳實施例蝕刻阻障層之上 視不意圖。 圖4 B繪示為依照本發明另一較佳實施例蝕刻阻障層之 上視不意圖。 圖5繪示為依照本發明另一較佳實施例薄膜電晶體陣 列基板之上視示意圖。 圖6 A至圖6 Η繪示為依照本發明一較佳實施例薄膜電晶 體陣列基板之製造流程剖面示意圖。 【圖式標示說明】 1 0 0、2 0 0 :掃描配線或共用配線 1 1 0、2 1 0 :閘極絕緣層 1 2 0 :上電極 1 3 0、2 2 0 :保護層 1 3 2 :接觸窗 1 4 0、2 3 0 :畫素電極 3 0 0、3 0 0 ’ ：薄膜電晶體陣列基板 3 1 0 :基板 3 1 2 :晝素區域
13511twf.ptd 第19頁 1282969 圖式簡單說明 3 2 0 :掃描配線 3 3 0 :資料配線 3 4 0 :薄膜電晶體 342 :閘極 3 4 4 :半導體層 3 4 4 ’ ：半導體材料層 3 4 6 :源極/汲極 3 5 0 : #刻阻障層 3 5 0 a :條狀圖案 3 5 0 b :框狀圖案 352 :開口 3 6 0 :畫素電極 3 7 0 :共用配線 3 8 0 :閘極絕緣層 3 8 2 :導體層 3 8 4 :歐姆接觸層 3 9 0 :保護層 3 9 2 :接觸窗 3 9 4 ··開口
Ml :第一圖案化導體層 M2 :第二圖案化導體層 R :凹陷
13511twf.ptd 第20頁
Claims (1)
1282969 六、申請專利範圍 1 . 一種薄膜電晶體陣列基板，包括： 一基板； 多數個掃描配線，配置於該基板上； 多數個資料配線，配置於該基板上，其中該些掃描配 線與該些資料配線係將該基板區分為多數個晝素區域； 多數個薄膜電晶體，每一該些薄膜電晶體係配置於該 些晝素區域其中之一内，其中該些薄膜電晶體係藉由該些 掃描配線以及該些資料配線驅動； 一蝕刻阻障層，該蝕刻阻障層係配置該些掃描配線上 方，其中該蝕刻阻障層具有多數個該開口；以及 多數個晝素電極，每一該些晝素電極係配置於該些畫 素區域其中之一内，以與對應之該些薄膜電晶體其中之一 電性連接，其中每一該些晝素電極之部分區域係透過該些 開口其中之一而分別與該些掃描配線其中之一耦合為一儲 存電容。 2.如申請專利範圍第1項所述之薄膜電晶體陣列基 板，更包括一閘極絕緣層，配置於該蝕刻阻障層與該些掃 描配線之間。 3 .如申請專利範圍第2項所述之薄膜電晶體陣列基 板，其中該閘極絕緣層具有多數個凹陷，且每一該些凹陷 係對應於該蝕刻阻障層之該些開口其中之一。 4.如申請專利範圍第2項所述之薄膜電晶體陣列基 板，更包括一半導體層，配置於該些蝕刻阻障層與該閘極 絕緣層之間。
13511twf.ptd 第21頁 1282969 六、申請專利範圍 5. 如申請專 板，更包括一保 層上，並將該# 6. 如申請專 其中該蝕刻阻障 圖案係位於對應 7. 如申請專 其中該蝕刻阻障 圖案係位於對應 8 ·如申請專 板，其中該些晝 物其中之一。 9. 一 一基 多數 多數 線與該些 多數 些晝素區 掃描配線 多數 配線係位 方，其中 種薄膜 板， 個掃描 個資料 資料配 個薄膜 域其中 以及該 個共用 於二相 刻阻障 該蝕刻 利範圍第2項所述之薄膜電晶體陣列基 護層，配置於該蝕刻阻障層與該閘極絕緣 刻阻障層之該些開口暴露。 利範圍第1所述之薄膜電晶體陣列基板， 層包括多數個條狀圖案，且每一該些條狀 之該些掃描配線其中之一上方。 利範圍第1所述之薄膜電晶體陣列基板， 層包括多數個框狀圖案，且每一該些框狀 之該些晝素電極其中之一下方。 利範圍第1項所述之薄膜電晶體陣列基 素電極之材質包括銦錫氧化物及銦鋅氧化 電晶體陣列基板’包括· 配線，配置於該基板上； 配線，配置於該基板上，其中該些掃描配 線係將該基板區分為多數個晝素區域； 電晶體，每一該些薄膜電晶體係配置於該 之一内，其中該些薄膜電晶體係藉由該些 些資料配線驅動； 配線，配置於該基板上，且每一該些共用 鄰之該些掃描配線之間； 層，該蝕刻阻障層係配置該些共用配線上 阻障層具有多數個該開口；以及
13511twf.ptd 第22頁 1282969 六、申請專利範圍 多數個晝素電極，每一該些畫素電極係配置於該些畫 素區域其中之一内，以與對應之該些薄膜電晶體其中之一 電性連接，其中每一該些晝素電極之部分區域係透過該些 開口其中之一而分別與該些共用配線其中之一耦合為一儲 存電容。 1 0.如申請專利範圍第9項所述之薄膜電晶體陣列基 板，更包括一閘極絕緣層，配置於該蝕刻阻障層與該些共 用配線之間。 1 1.如申請專利範圍第1 0項所述之薄膜電晶體陣列基 板，其中該閘極絕緣層具有多數個凹陷，且每一該些凹陷 係對應於該蝕刻阻障層之該些開口其中之一。 1 2.如申請專利範圍第1 0項所述之薄膜電晶體陣列基 板，更包括一半導體層，配置於該些蝕刻阻障層與該閘極 絕緣層之間。 1 3.如申請專利範圍第1 0項所述之薄膜電晶體陣列基 板，更包括一保護層，配置於該蝕刻阻障層與該閘極絕緣 層上，並將該姓刻阻障層之該些開口暴露。 1 4.如申請專利範圍第9所述之薄膜電晶體陣列基板， 其中該蝕刻阻障層包括多數個條狀圖案，且每一該些條狀 圖案係位於對應之該些共用配線其中之一上方。 1 5.如申請專利範圍第9所述之薄膜電晶體陣列基板， 其中該蝕刻阻障層包括多數個框狀圖案，且每一該些框狀 圖案係位於對應之該些晝素電極其中之一下方。 1 6.如申請專利範圍第9項所述之薄膜電晶體陣列基
13511twf.ptd 第23頁 1282969 六、申請專利範圍 板，其中該些晝素電極之材質包括銦錫氧化物及銦鋅氧化 物其中之一。 1 7. —種薄膜電晶體陣列基板的製造方法，包括： 於一基板上形成一第一圖案化導體層； 於該基板以及該第一圖案化導體層上依序形成一閘極 絕緣層以及一半導體材料層； 於該半導體材料層的部分區域上形成一位於該第一圖 案化導體層上方之蝕刻阻障層； 於該半導體材料層與該蝕刻阻障層上形成一導體層； 圖案化該導體層與該半導體材料層，以同時形成一第 二圖案化導體層以及多數個位於該蝕刻阻障層與該第二圖 案化導體層下方之半導體層； 於該基材上形成一保護層； 移除該第二圖案化導體層的部分區域上方之該保護層 以形成多數個接觸窗，同時移除該第一圖案化導體層的部 分區域上方之該保護層、該蝕刻阻障層以及該些半導體層 以形成多數個開口 ：以及 於該基材上形成多數個晝素電極，每一該些晝素電極 係透過對應之該些接觸窗其中之一與該第二圖案化導體層 電性連接，且每一該些晝素電極之部分區域係透過該些開 口其中之一與該第一圖案化導體層耦合為一儲存電容。 1 8.如申請專利範圍第1 7項所述之薄膜電晶體陣列基 板的製造方法，其中形成該第一圖案化導體層包括：、 形成一第一導體層於該基材上；以及
13511twf.ptd 第24頁 1282969 六、申請專利範圍 圖案化該第一導體層，以形成多數個掃描配線以及多 數個與該些掃描配線連接之閘極。 1 9.如申請專利範圍第1 8項所述之薄膜電晶體陣列基 板的製造方法，其中該蝕刻阻障層係形成於該些閘極與該 些掃描配線上方。 2 0 .如申請專利範圍第1 7項所述之薄膜電晶體陣列基 板的製造方法，其中形成該第一圖案化導體層包括： 形成一第一導體層於該基材上；以及 圖案化該第一導體層，以形成多數個掃描配線、多數 個與該些掃描配線連接之閘極，以及多數個位於二相鄰之 該些掃描配線之間的共用配線。 2 1 .如申請專利範圍第2 0項所述之薄膜電晶體陣列基 板的製造方法，其中該蝕刻阻障層係形成於該些閘極與該 些共用配線上方。 22. 如申請專利範圍第1 7項所述之薄膜電晶體陣列基 板的製造方法，其中在圖案化該導體層與該半導體材料層 的同時，更包括以該第二圖案化導體層為罩幕，移除部分 厚度之該蝕刻阻障層。 2 3 .如申請專利範圍第1 7項所述之薄膜電晶體陣列基 板的製造方法，其中在形成該些接觸窗的同時，更包括移 除部分厚度之該閘極絕緣層，以於該閘極絕緣層中形成多 數個對應於該些開口之凹陷。 2 4.如申請專利範圍第1 7項所述之薄膜電晶體陣列基 板的製造方法，其中在該半導體材料層與該蝕刻阻障層上
13511twf.ptd 第25頁 1282969 六、申請專利範圍 形成一導體層之前，更包括形成一歐姆接觸層於該半導體 材料層與該蝕刻阻障層上。 Η! 13511twf.ptd 第26頁
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