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KR101240652B1 - 표시 장치용 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

표시 장치용 박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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KR101240652B1
KR101240652B1 KR1020060036719A KR20060036719A KR101240652B1 KR 101240652 B1 KR101240652 B1 KR 101240652B1 KR 1020060036719 A KR1020060036719 A KR 1020060036719A KR 20060036719 A KR20060036719 A KR 20060036719A KR 101240652 B1 KR101240652 B1 KR 101240652B1
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electrode
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semiconductor
drain electrode
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유춘기
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삼성디스플레이 주식회사
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Abstract

절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막, 반도체층 및 식각 차단층을 순차적으로 형성하는 단계, 상기 식각 차단층 및 상기 반도체층을 함께 사진 식각하여 패터닝하는 단계, 상기 식각 차단층 및 상기 반도체층을 함께 패터닝하는 단계에서 사용된 감광막 패턴을 애싱하여 일부 제거하는 단계, 상기 감광막 패턴이 일부 제거됨으로써 노출되는 상기 식각 차단층을 식각하여 식각 차단 부재를 형성하는 단계, 상기 식각 차단 부재 위에 저항성 접촉층 및 데이터 금속층을 증착하는 단계, 상기 저항성 접촉층 및 데이터 금속층을 함께 사진 식각하여 소스 전극을 포함하는 데이터선 및 드레인 전극과 함께 그 아래의 저항성 접촉 부재를 형성하는 단계, 상기 데이터선 및 드레인 전극 위에 보호막을 형성하는 단계, 상기 보호막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
박막 트랜지스터 표시판, 식각차단부재, 감광막애싱

Description

표시 장치용 박막 트랜지스터 표시판 및 그 제조 방법{Thin film transistor array panel for display and manufacturing method of the same}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선에 따라 자른 단면도이고,
도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 일 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판을 순차적으로 나열한 배치도이고,
도 3b는 도 3a의 IIIb-IIIb'선을 따라 자른 단면도이고,
도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고,
도 5b는 도 5a의 Vb-Vb'선을 따라 자른 단면도이고,
도 6b는 도 5b에 연속되는 공정에 따른 단면도이고,
도 7b는 도 7a의 VIIb-VIIb'선에 따라 자른 단면도이고,
도 8은 본 발명의 한 실시예에 따른 유기 발광 표시 소자의 구조를 도시한 배치도이고,
도 9a 및 도 9b는 도 8의 박막 트랜지스터 표시판을 IXa-IXa' 및 IXb-IXb' 선에 따라 자른 단면도이고,
도 10 내지 도 17b는 본 발명의 한 실시예에 따른 유기 발광 표시 소자를 제조하는 방법을 순차적으로 보여주는 배치도 또는 단면도이다.
<주요 도면 부호의 설명>
식각 차단층: 115
게이트선: 121
게이트 전극: 124, 124a, 124b
유지 전극: 133
게이트 절연막: 140
선형 반도체: 151, 154, 154a, 154b
유지 전극부: 157
저항성 접촉 부재: 161,163, 165, 163a, 163b, 165, 165a, 165b
데이터선: 171
전원선: 172
소스 전극: 173, 173a, 173b
드레인 전극: 175, 175a, 175b
유지 축전기용 도전체: 177
보호막: 180
화소 전극: 190
연결부재: 192
공통 전극: 270
보조 전극: 272
발광층: 70
격벽: 803
접촉 보조 부재: 81, 82
본 발명은 표시 장치용 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 구조이다. 이 중에서도, 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 형태가 주류이다. 이러한 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼 단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터선(data line)을 표시판에 형성한다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자로서의 역할을 한다. 이러한 박막 트랜지스터는, 자발광 소자인 능동형 유기 발광 표시 소자(AM-OLED)에서도 각 발광 소자를 개별적으로 제어하는 스위칭 소자로서 역할을 한다.
이러한 박막 트랜지스터는 그 구조에 따라 바텀(bottom) 게이트형과 탑(top) 게이트형으로 분류되고, 바텀 게이트형은 다시 에치백(etch back)형과 에치 스타퍼(etch stopper)형으로 분류된다. 이중 바텀 게이트형은 주로 비정질 규소를 반도체로 사용하는 박막 트랜지스터에 적용된다. 에치백형 박막 트랜지스터의 경우 제조 공정이 에치 스타퍼형에 비하여 상대적으로 단순하나 신뢰성과 전하 이동도(mobility)가 낮다. 반대로 에치 스타퍼형은 신뢰성과 전하 이동도는 에치백형에 비하여 우수하나 에치 스타퍼를 형성하기 위하여 제조 공정이 추가되는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위한 것으로써 에치 스타퍼형 박막 트랜지스터 표시판의 제조 공정을 단순화하는 것이다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체, 상기 반도체 위에 부분적으로 형성되어 있는 식각 차단 부재, 상기 식각 차단 부재 위에 형성되어 있으며 적어도 일부가 상기 반도체와 접촉하는 저항성 접촉층, 상기 저항성 접촉층 위에 형성되어 있으며 상기 저항성 접촉층의 패턴과 실질적으로 동일한 형상의 평면 패턴을 가지는 데이터 배선층, 상기 데이터 배선층 위에 형성되어 있으며 접촉구를 가지는 보호막, 상기 보호막 위에 형성되어 있으며 상기 데이터 배선층의 일부와 상기 접촉구를 통하여 연결되어 있는 화소 전극을 포함한다.
상기 데이터 배선층은 소스 전극을 포함하고, 박막 트랜지스터 표시판은 상기 게이트선과 교차하는 데이터선, 상기 게이트 전극 위에서 상기 소스 전극과 마주보고 있는 드레인 전극, 상기 게이트선과 중첩하는 유지 축전기용 도전체를 포함할 수 있다.
상기 반도체는 상기 데이터선 아래에 형성되어 있는 선형부와 상기 선형부로부터 상기 소스 전극과 상기 드레인 전극 사이까지 연장되어 있는 돌출부를 포함하고, 상기 식각 차단 부재는 상기 반도체의 돌출부 위에 형성되어 있는 돌출부를 포함하며, 상기 식각 차단 부재의 돌출부는 적어도 상기 소스 전극과 상기 드레인 전극 사이에 위치한 상기 반도체를 덮고 있을 수 있다.
상기 식각 차단 부재는 상기 반도체의 선형부 위에 형성되어 있는 선형부를 더 포함하고, 상기 식각 차단 부재는 상기 반도체의 변이 이루는 폐곡선 내부에 위치할 수 있다.
상기 반도체는 비정질 규소로 이루어져 있고, 상기 식각 차단층은 질화규소로 이루어질 수 있다.
이러한 박막 트랜지스터 표시판은 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막, 반도체층 및 식각 차단층을 순차적으로 형성하는 단계, 상기 식각 차단층 및 상기 반도체층을 함께 사진 식각하여 패터닝하는 단계, 상기 식각 차단층 및 상기 반도체층을 함께 사진 식각하여 패터닝하는 단계에서 사용된 감광막 패턴을 애싱하여 일부 제거하는 단계, 상기 감광막 패턴이 일부 제거됨으로써 노출되는 상기 식각 차단층을 식각하여 식각 차단 부재를 형성하는 단계, 상기 식각 차단 부재 위에 저항성 접촉층 및 데이터 금속층을 증착하는 단계, 상기 저항성 접촉층 및 데이터 금속층을 함께 사진 식각하여 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 소정 간격을 두고 마주하고 있는 드레인 전극과 함께 그 아래의 저항성 접촉 부재를 형성하는 단계, 상기 데이터선 및 드레인 전극 위에 보호막을 형성하는 단계, 상기 보호막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 제조 방법을 통해 제조한다.
상기 저항성 접촉 부재는 그 위의 상기 데이터선 및 드레인 전극과 실질적으로 동일한 평면 패턴으로 형성될 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 형성되어 있으며 제1 게이트 전극을 포함하는 게이트선, 상기 절연 기판 위에 형성되어 있는 제2 게이트 전극 및 유지 전극, 상기 게이트선, 제2 게이트 전극 및 유지 전극 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 제1 및 제2 반도체, 상기 제1 및 제2 반도체 위에 각각 부분적으로 형성되어 있는 제1 및 제2 식각 차단 부재, 상기 제1 및 제2 식각 차단 부재 위에 형성되어 있으며 적어도 일부가 상기 반도체와 접촉하는 저항성 접촉층, 상기 저항성 접촉층 위에 형성되어 있으며 상기 저항성 접촉층과 함께 패터닝됨으로써 실질적으로 동일한 평면 패턴을 가지는 데이터 배선층, 상기 데이터 배선층 위에 형성되어 있으며 복수의 접촉구를 가지는 보호막, 상기 보호막 위에 형성되어 있으며 상기 데이터 배선층의 일부와 상기 접촉구를 통하여 연결되어 있는 화소 전극을 포함한다.
상기 데이터 배선층은 제1 소스 전극을 포함하며 상기 게이트선과 교차하는 데이터선, 상기 제1 게이트 전극 위에서 상기 제1 소스 전극과 마주보고 있는 제1 드레인 전극, 제2 소스 전극을 포함하며 상기 게이트선과 교차하는 전원선, 상기 제2 게이트 전극 위에서 상기 제2 소스 전극과 마주보고 있는 제2 드레인 전극을 포함할 수 있고, 박막 트랜지스터 표시판은 상기 제1 드레인 전극과 상기 제2 게이트 전극을 연결하는 연결 부재를 더 포함할 수 있다.
상기 제1 반도체는 상기 데이터선 아래에 형성되어 있는 선형부와 상기 선형부로부터 상기 제1 소스 전극과 상기 제1 드레인 전극 사이까지 연장되어 있는 제1 채널부를 포함하고, 상기 제2 반도체는 상기 유지 전극과 중첩하는 유지 전극부와 상기 제2 소스 전극 및 상기 제2 드레인 전극 사이까지 연장되어 있는 제2 채 널부를 포함하며, 상기 제1 식각 차단 부재는 적어도 상기 제1 소스 전극과 상기 제1 드레인 전극 사이의 상기 제1 반도체를 덮고 있고, 상기 제2 식각 차단 부재는 적어도 상기 제2 소스 전극과 상기 제2 드레인 전극 사이의 상기 제2 반도체를 덮고 있을 수 있다.
상기 제1 및 제2 반도체는 비정질 규소로 이루어져 있고, 상기 제1 및 제2 식각 차단 부재는 질화규소로 이루어질 수 있다.
박막 트랜지스터 표시판은 상기 화소 전극 위에 형성되어 있는 격벽, 상기 격벽이 형성하는 틀 내부에 충진되어 있는 발광층, 상기 발광층 위에 형성되어 있는 공통 전극을 더 포함할 수 있다.
이러한 박막 트랜지스터 표시판은 절연 기판 위에 제1 게이트 전극을 포함하는 게이트선, 제2 게이트 전극 및 유지 전극을 형성하는 단계, 상기 게이트선, 제2 게이트 전극 및 유지 전극 위에 게이트 절연막, 반도체층 및 식각 차단층을 순차적으로 형성하는 단계, 상기 식각 차단층 및 상기 반도체층을 함께 사진 식각하여 패터닝하는 단계, 상기 식각 차단층 및 상기 반도체층을 함께 사진 식각하여 패터닝하는 단계에서 사용된 감광막 패턴을 애싱하여 일부 제거하는 단계, 상기 감광막 패턴이 일부 제거됨으로써 노출되는 상기 식각 차단층을 식각하여 제1 및 제2 식각 차단 부재를 형성하는 단계, 상기 제1 및 제2 식각 차단 부재 위에 저항성 접촉층 및 데이터 금속층을 증착하는 단계, 상기 저항성 접촉층 및 데이터 금속층을 함께 사진 식각하여 제1 소스 전극을 포함하는 데이터선, 상기 제1 소스 전극과 소정 간격을 두고 마주하고 있는 제1 드레인 전극, 제2 소스 전극을 포함하는 전원 선, 상기 제2 소스 전극과 소정 간격을 두고 마주하고 있는 제2 드레인 전극 함께 그 아래의 저항성 접촉 부재를 형성하는 단계, 상기 데이터선, 제1 드레인 전극, 전원선 및 제2 드레인 전극 위에 보호막을 형성하는 단계, 상기 보호막 위에 상기 드레인 전극과 연결되는 화소 전극 및 상기 제1 드레인 전극과 상기 제2 게이트선을 연결하는 연결 부재를 형성하는 단계를 포함하는 제조 방법을 통하여 제조한다.
상기 저항성 접촉 부재는 그 위의 상기 데이터선, 제1 드레인 전극, 전원선 및 제2 드레인 전극과 실질적으로 동일한 평면 패턴으로 형성될 수 있다.
박막 트랜지스터 표시판의 제조 방법은 상기 화소 전극 위에 격벽을 형성하는 단계, 상기 격벽이 형성하는 틀 내부를 채우는 유기 발광층을 형성하는 단계, 상기 유기 발광층 위에 공통 전극을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구조에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선에 따라 자른 단면도이다.
도 1 및 도 2에서 보는 바와 같이, 투명한 유리 등으로 이루어진 절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 각 게이트선(121)의 다른 일부는 아래 방향으로 돌출하여 복수의 확장부(expansion)(127)를 이루며, 또 다른 일부는 외부 회로와 연결하기 위한 게이트선의 끝부분(129)을 이룬다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(Thin Film Transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성되어 있다. 유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다.
게이트선(121)의 측면은 기판(110) 면에 대하여 약 30 내지 80도로 경사져 있다.
게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 이루어진 복수의 선형 반도체(151)이 형성되어 있다. 선형 반도체(151)은 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한, 선형 반도체(151)은 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다.
선형 반도체(151)의 위에는 질화규소(SiNx) 따위로 이루어진 식각 차단 부재(112, 113)이 형성되어 있다. 식각 차단 부재(112, 113)은 선형 반도체(151)를 따라 형성되어 있는 선형부(113)와 선형 반도체(151)의 돌출부(154) 위에 형성되어 있는 돌출부(112)를 포함한다. 식각 차단 부재(112, 113)은 선형 반도체(151)보다 좁은 폭을 가지며, 선형 반도체(151)의 변으로부터 식각 차단 부재(112, 113)의 변까지의 거리(식각 차단 부재(112, 113)으로 덮여 있지 않은 선형 반도체(151)의 폭)는 어느 위치에서나 거의 동일하다. 따라서, 식각 차단 부재(112, 113)은 선형 반도체(151)의 변이 이루는 폐곡선 내부에 위치한다.
식각 차단 부재(112, 113) 위에는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 이루어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 상기 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다. 선형 접촉 부재(161)의 돌출부(163)와 섬형 접촉 부재(165)는 식각 차단 부재의 돌출부(112)에 의하여 덮이지 않은 선형 반도체(151)의 돌출부(154)와 접촉하고 있다. 선형 접촉 부재(161)는 선형 반도체(151)보다 폭이 넓어서 선형 반도체(151)의 돌출부(154)를 제외한 부분에서 선형 반도체(151)를 완전히 덮고 있다. 그러나 선형 접촉 부재(161)의 폭은 선형 반도체(151)와 같은 폭이 되도록 할 수도 있다.
저항성 접촉 부재(163, 165)의 위에는 복수의 데이터선(data line)(171), 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.
데이터선(171)은 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전 압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치되어 있다.
소스 전극(173)을 포함하는 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 평면 모양은 그 아래의 선형 접촉 부재(161) 및 섬형 접촉 부재(165)와 실질적으로 일치한다. 이는 제조 공정상 접촉 부재(161, 165)와 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)가 한 번의 사진 식각 공정을 통하여 동시에 패터닝되기 때문이다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 측면은 약 30 내지 80도의 경사각을 가지도록 형성되어 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체층(154)과 그 상부의 소스 전극(173) 및 드레인 전극(175) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
식각 차단 부재의 돌출부(112)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있다.
데이터선(171), 드레인 전극(175), 유지 축전기용 도전체(177) 및 노출된 반도체층(151) 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소(SiNx) 따위로 이루어진 보호막(passivation layer)(180)이 단일층 또는 복수층으로 형성되어 있다.
보호막(180)에는 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)의 끝부분(179)을 각각 노출시키는 복수의 접촉구(contact hole)(185, 187, 182)가 형성되어 있다. 또 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝부분(129)을 노출하는 접촉구(181)도 형성되어 있다.
보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.
화소 전극(190)은 접촉구(185, 187)를 통하여 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)과 각각 물리적ㅇ전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 유지 축전기용 도전체(177)에 데이터 전압을 전달한다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 액정층의 액정 분자들을 재배열시킨다.
또한 전술한 바와 같이, 화소 전극(190)과 공통 전극(도시하지 않음)은 액정 축전기(liquid crystal capacitor)를 이루어 박막 트랜지스터가 턴오프(turn off)된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며, 이를 "유지 축전기(storage electrode)"라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 "전단 게이트선(previous gate line)"이라 함]의 중첩 등으로 형성되며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.
한편, 유지 축전기를 형성하기 위하여 전단 게이트선과 화소 전극을 중첩시키는 대신 별도의 유지 전극선을 화소 전극과 중첩하도록 형성할 수도 있다.
저유전율 유기물질로 보호막(180)을 형성하는 경우에는 화소 전극(190)을 이웃하는 게이트선(121) 및 데이터선(171)과 중첩하여 개구율(aperture ratio)을 높일 수 있다.
접촉 보조 부재(81, 82)는 접촉구(181, 182)를 통하여 게이트선(121)의 끝부분(129) 및 데이터선(171)의 끝부분(179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 끝부분과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호한다.
그러면, 도 1 및 2에 도시한 상기 박막 트랜지스터 표시판을 본 발명의 일 실시예에 따라 제조하는 방법에 대하여 도 3a 내지 도 7b와 도 1 및 도 2를 참조하여 상세히 설명한다.
도 3a, 도 4a, 도 5a 및 도 7a는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 일 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판을 순차적으로 나열한 배치도이고, 도 3b는 도 3a의 IIIb-IIIb'선을 따라 자른 단면도이고, 도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고, 도 5b는 도 5a의 Vb-Vb'선을 따라 자른 단면도이고, 도 6은 도 5b에 연속되는 공정에 따른 단면도이고, 도 7b는 도 7a의 VIIb-VIIb'선에 따라 자른 단면도이다.
먼저, 도 3a 및 도 3b에 도시한 바와 같이, 투명 유리 등의 절연 기판(110) 위에 알루미늄(Al)이나 알루미늄 합금 등의 게이트 금속을 증착하고, 게이트 금속층을 사진 식각하여 복수의 게이트 전극(124), 복수의 확장부(127) 및 외부 회로와 연결하기 위한 게이트선의 끝부분(129)을 포함하는 게이트선(121)이 형성된다. 이 때 게이트선(121)은 크롬과 알루미늄 이중층으로 형성할 수 있으며 이 경우에는 크롬층은 500Å, 알루미늄층은 2,500 Å 두께로 형성할 수 있다.
그 다음, 도 4a 및 도 4b에 도시한 바와 같이, 게이트 전극(124)을 포함하 는 게이트선(121)을 덮도록 질화규소(SiNx) 또는 산화규소(SiO2)를 증착하여 게이트 절연막(140)을 형성한다. 그리고 게이트 절연막(140) 위에 진성 비정질 규소층(intrinsic amorphous silicon) 및 질화 규소 등으로 이루어진 식각 차단층을 연속으로 증착하고 식각 차단층과 진성 비정질 규소층을 사진 식각하여 복수의 돌출부(154)를 포함하는 선형 반도체(151)와 식각 차단 부재 전패턴(116)을 형성한다. 게이트 절연막(140), 비정질 규소층, 식각 차단층의 두께는 각각 4,500 Å, 500 Å, 1,500 Å 일 수 있다. 또, 게이트 절연막(140)은 산화 규소(SiO2)와 질화 규소의 이중층일 수 있고, 이 경우에는 산화 규소막 1,500 Å, 질화 규소막 2,000 Å의 두께로 형성할 수 있다. 도 4b에서 PR은 사진 식각에 사용된 감광막을 나타낸다.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 감광막(PR)을 애싱(ashing)하여 일부를 제거하면 감광막(PR)의 두께가 줄어듦과 함께 감광막(PR)의 폭도 감소하여 식각 차단 부재 전패턴(116)이 일부 노출된다. 노출된 식각 차단 부재 전패턴(116)을 식각하여 식각 차단 부재(112, 113)을 완성한다. 여기서 감광막(PR)의 애싱 정도는 형성될 식각 차단 부재(112, 113)의 폭을 고려하여 조절한다. 감광막(PR)을 충분히 애싱하면 식각 차단 부재(112, 113)의 선형부(113)가 형성되지 않을 수도 있다.
다음 남아있는 감광막(PR)을 제거한다.
다음, 식각 차단 부재(112, 113) 위에 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질을 증착하여 접촉 부재층을 형성하고, 그 위 에 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 이루어지는 데이터 금속층을 증착한다. 여기서 접촉 부재층과 데이터 금속층의 두께는 각각 500 Å 과 1,500 Å 일 수 있다. 다음, 데이터 금속층과 접촉 부재층을 함께 사진 식각하여, 도 6a 및 도 6b에 도시한 바와 같이, 접촉 부재(161, 165)와 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)를 형성한다.
이로써, 도 6에서 보는 바와 같이, 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성한다.
다음으로, 도 7a 및 도 7b에 도시한 바와 같이, 평탄화 특성이 우수하며 감광성을 가지는 유기물질, 플라즈마 화학 기상 증착(PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연물질, 또는 무기물질인 질화규소(SiNx) 따위를 단일층 또는 복수층으로 형성하여 보호막(passivation layer)(180)을 형성한다. 질화규소로 보호막(180)을 형성하는 경우에는 그 두께를 2,000 Å으로 할 수 있다.
그 다음, 보호막(180)과 게이트 절연막(140)을 사진 식각하여 복수의 접촉구(181, 185, 187, 182)를 형성한다.
그 다음, 도 1 및 도 2에 도시한 바와 같이, 기판 위에 ITO 또는 IZO를 스퍼터링으로 적층하고 사진 식각 공정으로 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 형성한다.
이하에서는, 유기 발광 표시 소자용 박막 트랜지스터 표시판에 대하여 도 8 내지 도 17b를 참조하여 상세히 설명한다.
도 8은 본 발명의 한 실시예에 따른 유기 발광 표시 소자의 구조를 도시한 배치도이고, 도 9a 및 도 9b는 도 8의 박막 트랜지스터 표시판을 IXa-IXa' 및 IXb-IXb'선에 따라 자른 단면도이다.
유리 기판으로 이루어진 절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(121)이 형성되어 있다. 게이트선(121)은 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 돌출되어 복수의 제1 게이트 전극(124a)을 이룬다. 또한 게이트선(121)과 동일한 층으로 제2 게이트 전극(124b)이 형성되어 있으며, 제2 게이트 전극(124b)에는 세로 방향으로 뻗은 유지 전극(133)이 연결되어 있다.
게이트선(121)과 유지 전극(133)의 측면은 경사져 있으며 경사각은 기판(110)에 대하여 30 내지 80도를 이룬다.
게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 산화규소와 질화규소의 이중층으로 형성할 수도 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소 등으로 이루어진 복수의 선형 반도체(151)와 섬형 반도체(154b)가 형성되어 있다. 선형 반도체(151)는 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension) (154a)가 제1 게이트 전극(124a)을 향하여 뻗어 나와 제1 게이트 전극(124a)과 중첩하는 제1 채널부를 이루고 있다. 또한 선형 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 확장되어 있다. 섬형 반도체(154b)는 제2 게이트 전극(124b)과 교차하는 제2 채널 부를 포함하고, 유지 전극(133)과 중첩하는 유지 전극부(157)를 가진다.
선형 반도체(151) 및 섬형 반도체(154b)의 위에는 질화규소(SiNx) 따위로 이루어진 식각 차단 부재(114, 115)이 형성되어 있다. 식각 차단 부재(114, 115)은 선형 반도체(151)의 돌출부(154a) 위에 형성되어 있는 제1 식각 차단 부재(114)과 섬형 반도체(154b)의 위에 형성되어 있는 제2 식각 차단 부재(115)을 포함한다. 식각 차단 부재(114, 115)은 선형 반도체(151)의 돌출부(154a) 및 섬형 반도체(154b)보다 좁은 폭을 가지며, 선형 반도체(151)의 돌출부(154a) 및 섬형 반도체(154b)의 변으로부터 식각 차단 부재(114, 115)의 변까지의 거리[식각 차단 부재(114, 115)으로 덮여 있지 않은 선형 반도체(151)의 돌출부(154a) 및 섬형 반도체(154b)의 폭]는 어느 위치에서나 거의 동일하다.
식각 차단 부재(114, 115)의 위에는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 이루어진 복수의 선형 및 섬형 저항성 접촉 부재(161, 165a, 163b, 165b)가 형성되어 있다. 선형 접촉층(161)은 복수의 돌출부(163a)를 가지고 있으며, 이 돌출부(163a)와 섬형 접촉층(165a)은 쌍을 이루어 선형 반도체(151)의 돌출부(154a) 위에 위치한다. 또한, 복수의 돌출부(163b) 및 섬형 접촉층(165b)은 제2 게이트 전극(124b)을 중심으로 마주하여 쌍을 이루며 섬형 반도체(154b) 상부에 위치한다. 돌출부(163a)와 섬형 접촉층(165a)은 제1 식각 차단 부재(114)으로 덮이지 않은 선형 반도체(151)의 돌출부(154a)와 접촉하고, 복수의 돌출부(163b) 및 섬형 접촉층(165b)은 제2 식각 차단층(115)으로 덮이지 않은 섬형 반도체(154b)와 접촉한다.
선형 및 섬형 저항성 접촉 부재(161, 165a, 163b, 165b)의 위에는 각각 복수의 데이터선(171), 복수의 제1 드레인 전극(175a), 복수의 전원선(172) 및 제2 드레인 전극(175b)이 형성되어 있다.
데이터선(171) 및 전원선(172)은 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압과 전원 전압을 각각 전달한다. 각 데이터선(171)에서 제1 드레인 전극(175a)을 향하여 뻗은 복수의 가지가 제1 소스 전극(173a)을 이루며 각 전원선(172)에서 제2 드레인 전극(175b)을 향하여 뻗은 복수의 가지가 제2 소스 전극(173b)을 이룬다. 한 쌍의 제1 및 제2 소스 전극(173a, 173b)과 제1 및 제2 드레인 전극(175a, 175b)은 서로 분리되어 있으며 각각 제1 및 제2 게이트 전극(124a, 124b)에 대하여 서로 반대쪽에 위치되어 있다.
데이터선(171), 제1 드레인 전극(175a), 전원선(172) 및 제2 드레인 전극(175b)의 평면 모양은 그 아래의 선형 및 섬형 저항성 접촉 부재(161, 165a, 163b, 165b)와 실질적으로 일치한다. 이는 제조 공정상 접촉 부재(161, 165a, 163b, 165b)와 데이터선(171), 제1 드레인 전극(175a), 전원선(172) 및 제2 드레인 전극(175b)이 한 번의 사진 식각 공정을 통하여 동시에 패터닝되기 때문이다.
제1 게이트 전극(124a), 제1 소스 전극(173a) 및 제1 드레인 전극(175a)은 선형 반도체(151)의 돌출부(154a)와 함께 스위칭(switching)용 박막 트랜지스터를 이루며, 제2 게이트 전극(124b), 제2 소스 전극(173b) 및 제2 드레인 전극(175b)은 섬형 반도체(154b)와 함께 구동(driving)용 박막 트랜지스터를 이룬다. 이 때, 전원선(172)은 섬형 반도체(154b)의 유지 전극부(157)와 중첩되어 있다.
데이터선(171), 제1 및 제2 드레인 전극(175a, 175b) 및 전원선(172)도 게이트선(121)과 마찬가지로 그 측면이 약 30 내지 80도의 각도로 각각 경사져 있다.
저항성 접촉 부재(161, 163b, 165a, 165b)는 그 하부의 선형 반도체(151) 및 섬형 반도체(154b)와 그 상부의 데이터선(171), 제1 드레인 전극(175a, 175b), 전원선(172) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
제1 식각 차단 부재(114)은 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이에서 데이터선(171) 및 제1 드레인 전극(175a)에 가리지 않고 노출된 부분을 가지고 있으며, 제2 식각 차단 부재(115)은 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이에서 전원선(172) 및 제2 드레인 전극(175b)에 가리지 않고 노출된 부분을 가지고 있다.
데이터선(171), 제1 및 제2 드레인 전극(175a, 175b), 전원선(172)과 노출된 반도체(151, 154b) 부분의 위에는 질화규소 등의 무기 절연막이나 평탄화 특성이 우수하며 감광성을 가지는 유기물질 또는 플라즈마 화학 기상 증착(PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)에는 제1 드레인 전극(175a), 제2 드레인 전극(175b) 및 데이터선의 끝부분(179)을 각각 노출하는 복수의 접촉구(181, 185, 182)가 형성되어 있다. 또 보호막(180)과 게이트 절연막(140)에는 제2 게이트 전극(124b)과 게이트선의 끝부분(129)을 각각 노출하는 복수의 접촉구(183, 189)가 형성되어 있다.
보호막(180) 위에는 ITO 또는 IZO로 이루어지는 복수의 화소 전극(190), 복수의 연결부재(192) 및 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.
화소 전극(190)은 접촉구(185)를 통하여 제2 드레인 전극(175b)과 각각 물리적ㅇ전기적으로 연결되어 있으며, 연결부재(192)는 접촉구(181, 183)를 통하여 제1 드레인 전극(175a)과 제2 게이트 전극(124b)을 연결한다. 접촉 보조 부재(81, 82)는 접촉구(189, 182)를 통하여 게이트선의 끝부분(129) 및 데이터선의 끝부분(179)에 각각 연결되어 있다.
보호막(180) 상부에는, 유기 절연 물질 또는 무기 절연 물질로 이루어져 있으며 유기 발광 셀을 분리시키기 위한 격벽(803)이 형성되어 있다. 격벽(803)은 화소 전극(190)의 가장자리 주변을 둘러싸서 유기 발광층(70)이 충진될 영역을 한정한다.
격벽(803)에 둘러싸인 화소 전극(190) 위의 영역에는 발광층(70)이 형성되어 있다. 발광층(70)은 적색(R), 녹색(G) 및 청색(B) 중 어느 하나의 빛을 내는 유기 물질로 이루어지며, 적색(R), 녹색(G) 및 청색(B)의 발광 재료가 순서대로 반복적으로 배치되어 있다.
또는, 격벽(803)에 둘러싸인 화소 전극(190) 위의 영역에 정공 주입층(도시하지 않음)이 형성된 후, 정공 주입층 위에 발광층(70)이 형성될 수도 있다. 이 경우, 정공 주입층은 폴리(3,4-에틸렌디옥시티오펜)-폴리(스티렌술폰산)(PEDOT/PSS)으로 형성될 수 있다.
격벽(803) 위에는 격벽(803)과 동일한 모양의 패턴으로 이루어져 있으며 낮은 비저항을 가지는 도전 물질로 이루어진 보조 전극(272)이 형성되어 있다. 보 조 전극(272)은 이후에 형성되는 공통 전극(270)과 접촉하여 공통 전극(270)의 저항을 감소시키는 역할을 한다.
격벽(803), 발광층(70) 및 보조 전극(272) 위에는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 알루미늄(Al) 등의 낮은 저항성을 가지는 금속으로 이루어져 있다. 본 실시예에서는 배면 발광형 유기 발광 표시 소자를 예시하고 있지만, 전면 발광형 유기 발광 표시 소자 또는 양면 발광형 유기 발광 표시 소자의 경우에는 공통 전극(270)이 ITO 또는 IZO 등의 투명한 도전 물질로 형성될 수도 있다.
이하, 도 8 내지 도 9b에 도시한 유기 발광 표시 소자를 제조하는 방법에 대하여 도 10 내지 도 24b를 참조하여 상세히 설명한다.
먼저, 도 10 내지 도 11b에서 보는 바와 같이, 투명 유리 또는 플라스틱 소재로 등으로 이루어진 절연 기판(110) 위에 알루미늄(Al)이나 알루미늄 합금 등의 게이트 금속을 증착하고, 게이트 금속층을 사진 식각하여 제1 게이트 전극(124a)을 포함하는 게이트선(121)과 제2 게이트 전극(124b) 및 유지 전극(133)을 형성한다. 이 때, 게이트선(121)과 제2 게이트 전극(124b) 및 유지 전극(133)은 크롬과 알루미늄 이중층으로 형성할 수 있으며 이 경우에는 크롬층은 500Å, 알루미늄층은 2,500 Å 두께로 형성할 수 있다.
다음, 도 12 내지 도 13b에 도시한 바와 같이, 질화규소(SiNx) 또는 산화규소(SiO2)를 증착하여 게이트 절연막(140)을 형성하고, 진성 비정질 규소층 및 질화규소 등으로 이루어진 식각 차단층을 연속하여 적층한다. 다음, 식각 차단층과 진성 비정질 규소층을 사진 식각하여 복수의 식각 차단 부재 전패턴(117)과 복수의 돌출부(154a)를 각각 포함하는 선형 반도체(151) 및 섬형 반도체(154b)를 형성한다. 게이트 절연막(140)의 재료로는 질화규소(SiNx)가 바람직하며, 적층 온도는 약 250 내지 500℃, 두께는 약 2,000 내지 5,000Å 정도가 바람직하다. 도 13a 및 13b에서 PR은 사진 식각에 사용된 감광막을 나타낸다.
다음, 도 14 내지 도 15b에 도시한 바와 같이, 감광막(PR)을 애싱(ashing)하여 일부를 제거하면 감광막(PR)의 두께가 줄어듦과 함께 감광막(PR)의 폭도 감소하여 식각 차단 부재 전패턴(117)이 일부 노출된다. 노출된 식각 차단 부재 전패턴(117)을 식각하여 식각 차단 부재(114, 115)을 완성하고, 감광막(PR)을 제거한다.
다음, 식각 차단 부재(112, 113) 위에 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질을 증착하여 접촉 부재층을 형성하고, 그 위에 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 이루어지는 데이터 금속층을 증착한다. 여기서 접촉 부재층과 데이터 금속층의 두께는 각각 500 Å 과 1,500 Å 일 수 있다. 다음, 데이터 금속층과 접촉 부재층을 함께 사진 식각하여, 도 16 내지 도 17b에 도시한 바와 같이, 저항성 접촉 부재(161, 165a, 163b, 165b)와 데이터선(171), 복수의 제1 드레인 전극(175a), 복수의 전원선(172) 및 제2 드레인 전극(175b)을 형성한다.
다음으로, 도 8 내지 도 9b에 나타낸 바와 같이, 유기 절연 물질 또는 무기 절연 물질을 도포하여 보호막(180)을 형성하고, 보호막(180) 및 게이트 절연 막(140)을 사진 식각하여 복수의 접촉구(181, 185, 183, 189, 182)를 형성한다. 접촉구(181, 185, 183, 189, 182)는 제1 및 제2 드레인 전극(175a, 175b), 제2 게이트 전극(124b)의 일부, 게이트선의 끝부분(129) 및 데이터선의 끝부분(179)을 노출시킨다.
다음, 화소 전극(190), 연결 부재(192) 및 접촉 보조 부재(81, 82)를 ITO 또는 IZO로 형성한다.
이어서, 하나의 마스크를 이용한 사진 식각 공정으로 격벽(803)과 보조 전극(272)을 형성한다.
그 다음, 격벽(803)에 둘러싸인 화소 전극(190) 위에 정공 주입층(도시하지 않음)으로서 폴리(3,4-에틸렌디옥시티오펜)-폴리(스티렌술폰산)(PEDOT/PSS)을 스핀 코팅(spin coating) 또는 프린팅(printing) 방법으로 형성한다.
이어서, 정공 주입층(도시하지 않음) 위에 발광층(70)을 형성한다.
마지막으로, 발광층(70) 위에 공통 전극(270)을 형성한다.
이상의 방법을 통하여 형성한 에치 스타퍼형 박막 트랜지스터는 그 특성 안정성이 종래의 에치백형 박막 트랜지스터에 비하여 우수하다. 이는 에치백형 박막 트랜지스터의 경우, 저항성 접촉층 식각 과정에서 채널부 비정질 규소층까지 일부 식각되고 식각용 플라스마에 의하여 채널부 비정질 규소층이 손상을 입는 반면, 본 발명의 실시예에 따른 박막 트랜지스터의 경우 데이터 금속층과 저항성 접촉층 식각시 식각 차단 부재가 채널부 비정질 규소층을 덮어 보호하기 때문이다. 그 결 과 전하 이동도도 본 발명의 실시예에 따른 박막 트랜지스터의 경우 0.8 V/cm2sec로 에치백형 박막 트랜지스터의 0.3 V/cm2sec에 비하여 높다.
또한 본 발명의 실시예에 따르면 종래의 에치 스타퍼형 박막 트랜지스터 표시판 제조 방법에 비하여 1회 적은 사진 식각 공정으로 박막 트랜지스터 표시판을 제조할 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상과 같이, 본 발명의 실시예에 따르면 식각 차단 부재를 비정질 규소층 패터닝에 사용한 감광막을 이용하여 형성하고 저항성 접촉층과 데이터선층을 함께 패터닝함으로써 에치 스타퍼형 박막 트랜지스터의 형성 공정을 간소화할 수 있다.

Claims (15)

  1. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체,
    상기 반도체 위에 부분적으로 형성되어 있는 식각 차단 부재,
    상기 식각 차단 부재 위에 형성되어 있으며 적어도 일부가 상기 반도체와 접촉하는 저항성 접촉층,
    상기 저항성 접촉층 위에 형성되어 있으며 상기 저항성 접촉층의 패턴과 실질적으로 동일한 형상의 평면 패턴을 가지는 데이터 배선층,
    상기 데이터 배선층 위에 형성되어 있으며 접촉구를 가지는 보호막,
    상기 보호막 위에 형성되어 있으며 상기 데이터 배선층의 일부와 상기 접촉구를 통하여 연결되어 있는 화소 전극
    을 포함하고,
    상기 데이터 배선층은
    소스 전극을 포함하며 상기 게이트선과 교차하는 데이터선,
    상기 게이트 전극 위에서 상기 소스 전극과 마주보고 있는 드레인 전극,
    상기 게이트선과 중첩하는 유지 축전기용 도전체
    를 포함하는 박막 트랜지스터 표시판.
  2. 삭제
  3. 제1항에서,
    상기 반도체는 상기 데이터선 아래에 형성되어 있는 선형부와 상기 선형부로부터 상기 소스 전극과 상기 드레인 전극 사이까지 연장되어 있는 돌출부를 포함하고,
    상기 식각 차단 부재는 상기 반도체의 돌출부 위에 형성되어 있는 돌출부를 포함하며,
    상기 식각 차단 부재의 돌출부는 적어도 상기 소스 전극과 상기 드레인 전극 사이에 위치한 상기 반도체를 덮고 있는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 식각 차단 부재는 상기 반도체의 선형부 위에 형성되어 있는 선형부를 더 포함하고, 상기 식각 차단 부재는 상기 반도체의 변이 이루는 폐곡선 내부에 위치하는 박막 트랜지스터 표시판.
  5. 제1항에서,
    상기 반도체는 비정질 규소로 이루어져 있고, 상기 식각 차단층은 질화규소로 이루어진 박막 트랜지스터 표시판.
  6. 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막, 반도체층 및 식각 차단층을 순차적으로 형성하는 단계,
    상기 식각 차단층 및 상기 반도체층을 함께 사진 식각하여 패터닝하는 단계,
    상기 식각 차단층 및 상기 반도체층을 함께 사진 식각하여 패터닝하는 단계에서 사용된 감광막 패턴을 애싱하여 일부 제거하는 단계,
    상기 감광막 패턴이 일부 제거됨으로써 노출되는 상기 식각 차단층을 식각하여 식각 차단 부재를 형성하는 단계,
    상기 식각 차단 부재 위에 저항성 접촉층 및 데이터 금속층을 증착하는 단계,
    상기 저항성 접촉층 및 데이터 금속층을 함께 사진 식각하여 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 소정 간격을 두고 마주하고 있는 드레인 전극과 함께 그 아래의 저항성 접촉 부재를 형성하는 단계,
    상기 데이터선 및 드레인 전극 위에 보호막을 형성하는 단계,
    상기 보호막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제6항에서,
    상기 저항성 접촉 부재는 그 위의 상기 데이터선 및 드레인 전극과 실질적으로 동일한 평면 패턴으로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  8. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며 제1 게이트 전극을 포함하는 게이트선,
    상기 절연 기판 위에 형성되어 있는 제2 게이트 전극 및 유지 전극,
    상기 게이트선, 제2 게이트 전극 및 유지 전극 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 제1 및 제2 반도체,
    상기 제1 및 제2 반도체 위에 각각 부분적으로 형성되어 있는 제1 및 제2 식각 차단 부재,
    상기 제1 및 제2 식각 차단 부재 위에 형성되어 있으며 적어도 일부가 상기 반도체와 접촉하는 저항성 접촉층,
    상기 저항성 접촉층 위에 형성되어 있으며 상기 저항성 접촉층과 함께 패터닝됨으로써 실질적으로 동일한 평면 패턴을 가지는 데이터 배선층,
    상기 데이터 배선층 위에 형성되어 있으며 복수의 접촉구를 가지는 보호막,
    상기 보호막 위에 형성되어 있으며 상기 데이터 배선층의 일부와 상기 접촉구를 통하여 연결되어 있는 화소 전극
    을 포함하는 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 데이터 배선층은
    제1 소스 전극을 포함하며 상기 게이트선과 교차하는 데이터선,
    상기 제1 게이트 전극 위에서 상기 제1 소스 전극과 마주보고 있는 제1 드레인 전극,
    제2 소스 전극을 포함하며 상기 게이트선과 교차하는 전원선,
    상기 제2 게이트 전극 위에서 상기 제2 소스 전극과 마주보고 있는 제2 드레인 전극을 포함하고,
    상기 제1 드레인 전극과 상기 제2 게이트 전극을 연결하는 연결 부재를 더 포함하는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 제1 반도체는 상기 데이터선 아래에 형성되어 있는 선형부와 상기 선형부로부터 상기 제1 소스 전극과 상기 제1 드레인 전극 사이까지 연장되어 있는 제1 채널부를 포함하고,
    상기 제2 반도체는 상기 유지 전극과 중첩하는 유지 전극부와 상기 제2 소스 전극 및 상기 제2 드레인 전극 사이까지 연장되어 있는 제2 채널부를 포함하며,
    상기 제1 식각 차단 부재는 적어도 상기 제1 소스 전극과 상기 제1 드레인 전극 사이의 상기 제1 반도체를 덮고 있고,
    상기 제2 식각 차단 부재는 적어도 상기 제2 소스 전극과 상기 제2 드레인 전극 사이의 상기 제2 반도체를 덮고 있는 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 제1 및 제2 반도체는 비정질 규소로 이루어져 있고, 상기 제1 및 제2 식각 차단 부재는 질화규소로 이루어진 박막 트랜지스터 표시판.
  12. 제10항에서,
    상기 화소 전극 위에 형성되어 있는 격벽,
    상기 격벽이 형성하는 틀 내부에 충진되어 있는 발광층,
    상기 발광층 위에 형성되어 있는 공통 전극
    을 더 포함하는 박막 트랜지스터 표시판.
  13. 절연 기판 위에 제1 게이트 전극을 포함하는 게이트선, 제2 게이트 전극 및 유지 전극을 형성하는 단계,
    상기 게이트선, 제2 게이트 전극 및 유지 전극 위에 게이트 절연막, 반도체층 및 식각 차단층을 순차적으로 형성하는 단계,
    상기 식각 차단층 및 상기 반도체층을 함께 사진 식각하여 패터닝하는 단계,
    상기 식각 차단층 및 상기 반도체층을 함께 사진 식각하여 패터닝하는 단계에서 사용된 감광막 패턴을 애싱하여 일부 제거하는 단계,
    상기 감광막 패턴이 일부 제거됨으로써 노출되는 상기 식각 차단층을 식각하여 제1 및 제2 식각 차단 부재를 형성하는 단계,
    상기 제1 및 제2 식각 차단 부재 위에 저항성 접촉층 및 데이터 금속층을 증착하는 단계,
    상기 저항성 접촉층 및 데이터 금속층을 함께 사진 식각하여 제1 소스 전극을 포함하는 데이터선, 상기 제1 소스 전극과 소정 간격을 두고 마주하고 있는 제1 드레인 전극, 제2 소스 전극을 포함하는 전원선, 상기 제2 소스 전극과 소정 간격을 두고 마주하고 있는 제2 드레인 전극 함께 그 아래의 저항성 접촉 부재를 형성하는 단계,
    상기 데이터선, 제1 드레인 전극, 전원선 및 제2 드레인 전극 위에 보호막을 형성하는 단계,
    상기 보호막 위에 상기 드레인 전극과 연결되는 화소 전극 및 상기 제1 드레인 전극과 상기 제2 게이트선을 연결하는 연결 부재를 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 저항성 접촉 부재는 그 위의 상기 데이터선, 제1 드레인 전극, 전원선 및 제2 드레인 전극과 실질적으로 동일한 평면 패턴으로 형성되는 박막 트랜지 스터 표시판의 제조 방법.
  15. 제13항에서,
    상기 화소 전극 위에 격벽을 형성하는 단계,
    상기 격벽이 형성하는 틀 내부를 채우는 유기 발광층을 형성하는 단계,
    상기 유기 발광층 위에 공통 전극을 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1031873A3 (en) * 1999-02-23 2005-02-23 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
TWI373141B (en) * 2007-12-28 2012-09-21 Au Optronics Corp Liquid crystal display unit structure and the manufacturing method thereof
TWI409556B (zh) * 2008-01-09 2013-09-21 Chunghwa Picture Tubes Ltd 畫素結構與主動元件陣列基板
JP5616038B2 (ja) 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101499233B1 (ko) * 2008-09-03 2015-03-06 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101510903B1 (ko) * 2008-12-19 2015-04-10 엘지디스플레이 주식회사 박막 트랜지스터 기판과 이를 이용한 유기전계발광표시장치
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
KR101628254B1 (ko) * 2009-09-21 2016-06-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
KR101272892B1 (ko) * 2009-11-11 2013-06-11 엘지디스플레이 주식회사 어레이 기판
KR101094285B1 (ko) * 2009-12-04 2011-12-19 삼성모바일디스플레이주식회사 박막트랜지스터 및 이를 포함하는 표시장치
WO2011087514A1 (en) * 2010-01-18 2011-07-21 Applied Materials, Inc. Etch stop microcrystalline thin film transistor
KR101783352B1 (ko) * 2010-06-17 2017-10-10 삼성디스플레이 주식회사 평판 표시 장치 및 그 제조 방법
KR101764902B1 (ko) 2010-12-06 2017-08-14 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
KR101843181B1 (ko) 2011-05-02 2018-03-28 엘지디스플레이 주식회사 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법
KR101841770B1 (ko) * 2011-09-02 2018-03-26 엘지디스플레이 주식회사 산화물 박막 트랜지스터를 구비한 평판 표시장치 및 그의 제조방법
TWI489560B (zh) * 2011-11-24 2015-06-21 Au Optronics Corp 畫素結構及其製作方法
JP2013115098A (ja) * 2011-11-25 2013-06-10 Sony Corp トランジスタ、トランジスタの製造方法、表示装置および電子機器
US9853164B2 (en) * 2012-10-03 2017-12-26 Sharp Kabushiki Kaisha Semiconductor device and display device
KR20140088810A (ko) * 2013-01-03 2014-07-11 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101566593B1 (ko) * 2013-12-11 2015-11-05 주식회사 동부하이텍 반도체 패키지
KR102167136B1 (ko) * 2013-12-31 2020-10-16 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판을 구비한 표시장치 및 그 제조방법
CN103760728B (zh) * 2014-01-29 2016-08-17 北京京东方显示技术有限公司 一种阵列基板及其显示装置
CN104091785A (zh) * 2014-07-22 2014-10-08 深圳市华星光电技术有限公司 Tft背板的制作方法及tft背板结构
US10032843B2 (en) * 2014-09-11 2018-07-24 Lg Display Co., Ltd. Organic light emitting display device and method of manufacturing the same
CN104392928A (zh) * 2014-11-20 2015-03-04 深圳市华星光电技术有限公司 薄膜晶体管的制造方法
CN105304650A (zh) * 2015-11-04 2016-02-03 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及其制备方法、显示装置
CN105572997A (zh) * 2016-02-26 2016-05-11 武汉华星光电技术有限公司 显示面板及其信号线
KR20170106607A (ko) * 2016-03-11 2017-09-21 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102567716B1 (ko) * 2016-06-01 2023-08-17 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US20200035719A1 (en) * 2016-09-28 2020-01-30 Sharp Kabushiki Kaisha Thin-film transistor substrate, method for manufacturing thin-film transistor substrate, and display device
KR102587728B1 (ko) * 2016-10-07 2023-10-12 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그의 제조방법
CN106941111A (zh) * 2017-03-14 2017-07-11 合肥鑫晟光电科技有限公司 阵列基板、阵列基板的制造方法以及显示装置
CN106876415B (zh) * 2017-03-20 2019-09-10 上海天马微电子有限公司 一种薄膜晶体管阵列基板及其制造方法
KR102458848B1 (ko) * 2017-11-28 2022-10-24 엘지디스플레이 주식회사 유기발광표시패널 및 이를 이용한 유기발광표시장치
CN108364960B (zh) * 2018-02-22 2021-01-22 京东方科技集团股份有限公司 一种阵列基板、显示面板、显示装置及制备方法
CN110459505B (zh) 2018-05-07 2022-01-11 京东方科技集团股份有限公司 过孔连接结构及阵列基板的制造方法、阵列基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020010212A (ko) * 2000-07-27 2002-02-04 윤종용 박막 트랜지스터 기판 및 그 제조 방법
KR20020054911A (ko) * 2000-12-28 2002-07-08 주식회사 현대 디스플레이 테크놀로지 박막트랜지스터의 어레이기판 제조방법
JP2003228082A (ja) 2002-02-01 2003-08-15 Acer Display Technology Inc 薄膜トランジスタ液晶表示装置の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5352907A (en) * 1991-03-29 1994-10-04 Casio Computer Co., Ltd. Thin-film transistor
KR940008124A (ko) 1992-09-22 1994-04-28 이헌조 박막트랜지스터 제조방법
JPH07218931A (ja) 1994-02-08 1995-08-18 Fujitsu Ltd 液晶表示装置の製造方法
KR960006080A (ko) 1994-07-26 1996-02-23 이헌조 박막트랜지스터 제조방법
JPH08321621A (ja) 1995-05-25 1996-12-03 Sharp Corp 薄膜トランジスタ
KR100225098B1 (ko) * 1996-07-02 1999-10-15 구자홍 박막트랜지스터의 제조방법
KR100196336B1 (en) 1996-07-27 1999-06-15 Lg Electronics Inc Method of manufacturing thin film transistor
CN1148600C (zh) 1996-11-26 2004-05-05 三星电子株式会社 薄膜晶体管基片及其制造方法
KR100272272B1 (ko) * 1997-06-30 2000-11-15 김영환 박막 트랜지스터 및 그의 제조방법
JP3288615B2 (ja) * 1997-10-21 2002-06-04 株式会社アドバンスト・ディスプレイ 薄膜トランジスタの製造方法
KR20030032242A (ko) 2001-10-17 2003-04-26 비오이 하이디스 테크놀로지 주식회사 액정표시장치의 제조방법
US7167217B2 (en) * 2002-08-23 2007-01-23 Lg.Philips Lcd Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR100522436B1 (ko) 2003-02-05 2005-10-20 장 진 덮개층을 이용한 다결정 실리콘 박막 소자 제조 방법
JP2005108931A (ja) 2003-09-29 2005-04-21 Sony Corp 表示装置の製造方法および表示装置
KR100957585B1 (ko) * 2003-10-15 2010-05-13 삼성전자주식회사 광 감지부를 갖는 전자 디스플레이 장치
TWI282969B (en) * 2004-04-29 2007-06-21 Au Optronics Corp Thin film transistor array and fabricating method thereof
KR101112538B1 (ko) * 2004-07-27 2012-03-13 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP4742295B2 (ja) * 2004-09-08 2011-08-10 カシオ計算機株式会社 薄膜トランジスタパネルの製造方法
KR101061850B1 (ko) * 2004-09-08 2011-09-02 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조방법
KR20060029412A (ko) * 2004-10-01 2006-04-06 삼성전자주식회사 마스크 및 이를 이용한 액정 표시 장치용 표시판의 제조방법
CN1313876C (zh) * 2005-01-19 2007-05-02 广辉电子股份有限公司 薄膜晶体管液晶显示器的像素结构的制造方法
KR101277218B1 (ko) * 2006-06-29 2013-06-24 엘지디스플레이 주식회사 박막 트랜지스터 제조방법 및 액정표시소자의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020010212A (ko) * 2000-07-27 2002-02-04 윤종용 박막 트랜지스터 기판 및 그 제조 방법
KR20020054911A (ko) * 2000-12-28 2002-07-08 주식회사 현대 디스플레이 테크놀로지 박막트랜지스터의 어레이기판 제조방법
JP2003228082A (ja) 2002-02-01 2003-08-15 Acer Display Technology Inc 薄膜トランジスタ液晶表示装置の製造方法

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