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KR101549267B1 - 박막 트랜지스터 어레이 기판의 제조방법 - Google Patents

박막 트랜지스터 어레이 기판의 제조방법 Download PDF

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KR101549267B1
KR101549267B1 KR1020090097711A KR20090097711A KR101549267B1 KR 101549267 B1 KR101549267 B1 KR 101549267B1 KR 1020090097711 A KR1020090097711 A KR 1020090097711A KR 20090097711 A KR20090097711 A KR 20090097711A KR 101549267 B1 KR101549267 B1 KR 101549267B1
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Abstract

본 발명은 마스크 공정수를 줄일 수 있는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
이 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 제1 도전물질, 게이트 절연막, 반도체층, 제2 도전물질을 순차적으로 증착한 후, 상기 제2 도전물질 상에 3 스텝을 갖는 제1 레지스트 패턴을 형성하는 단계(A); 상기 제1 레지스트 패턴을 이용한 다수의 식각공정을 통해 게이트라인, 상기 게이트라인에 교차되며 제1 및 제2 슬릿부를 갖는 데이터라인, 상기 데이터라인에 연결되며 제3 슬릿부를 갖는 소스전극, 채널부를 사이에 두고 상기 소스전극과 대향하며 제4 슬릿부를 갖는 드레인전극을 형성하는 단계(B); 상기 제1 레지스트 패턴이 제거된 상기 기판 상에 보호막을 증착한 후, 상기 보호막 상에 제2 레지스트 패턴을 형성하는 단계(C); 상기 제2 레지스트 패턴을 이용한 식각공정을 통해 화소영역 상의 보호막을 제거한 후, 상기 화소영역을 포함한 기판 전면에 제3 도전물질을 증착하는 단계(D); 및 리프트 오프 공정을 통해, 잔존하는 상기 보호막과 함께 그 위에 증착된 상기 제3 도전물질을 제거하여 화소전극을 패터닝하는 단계(E)를 포함한다.

Description

박막 트랜지스터 어레이 기판의 제조방법{FABRICATING METHOD OF THIN FILM TRANSISTOR ARRAY SUBSTRATE}
본 발명은 박막 트랜지스터 어레이 기판의 제조방법에 관한 것으로서, 특히 마스크 공정수를 줄일 수 있는 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 화소전극과 공통전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.
액정표시장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판 및 칼라 필터 어레이 기판, 두 기판들 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서 및 이 셀갭에 채워진 액정층을 구비한다.
박막 트랜지스터 어레이 기판은 다수의 신호 배선들, 다수의 박막 트랜지스터들 및 화소전극들과, 그들 위에 액정 배향을 위해 도포된 배향막을 구비한다. 칼라필터 어레이 기판은 칼라 구현을 위한 칼라필터, 빛샘 방지를 위한 블랙매트릭스 및 공통전극과, 그들 위에 액정 배향을 위해 도포된 배향막을 구비한다.
박막 트랜지스터 어레이 기판은 반도체 공정을 포함한 다수의 마스크 공정을 통해 형성된다. 하나의 마스크 공정은 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하므로, 마스크 공정수가 많을수록 액정표시장치의 제조 단가는 상승한다. 하여, 박막 트랜지스터 어레이 기판의 제조에 있어, 마스크 저감을 위한 노력이 계속되고 있으며, 현재 리프트 오프(Lift-Off) 방식 등과 같은 제반 기술들의 동원하에 3 마스크까지 그 마스크 공정수가 줄어들고 있다.
하지만, 공정 단순화를 통해 제조 단가를 좀 더 낮추기 위해서는 2 마스크 이하로 마스크 공정수를 줄일 필요가 있다.
따라서, 본 발명의 목적은 2 마스크 이하로 마스크 공정수를 줄일 수 있도록 한 박막 트랜지스터 어레이 기판의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 제1 도전물질, 게이트 절연막, 반도체층, 제2 도전물질을 순차적으로 증착한 후, 상기 제2 도전물질 상에 3 스텝을 갖는 제1 레지스트 패턴을 형성하는 단계(A); 상기 제1 레지스트 패턴을 이용한 다수의 식각공정을 통해 게이트라인, 상기 게이트라인에 교차되며 제1 및 제2 슬릿부를 갖는 데이터라인, 상기 데이터라인에 연결되며 제3 슬릿부를 갖는 소스전극, 채널부를 사이에 두고 상기 소스전극과 대향하며 제4 슬릿부를 갖는 드레인전극을 형성하는 단계(B); 상기 제1 레지스트 패턴이 제거된 상기 기판 상에 보호막을 증착한 후, 상기 보호막 상에 제2 레지스트 패턴을 형성하는 단계(C); 상기 제2 레지스트 패턴을 이용한 식각공정을 통해 화소영역 상의 보호막을 제거한 후, 상기 화소영역을 포함한 기판 전면에 제3 도전물질을 증착하는 단계(D); 및 리프트 오프 공정을 통해, 잔존하는 상기 보호막과 함께 그 위에 증착된 상기 제3 도전물질을 제거하여 화소전극을 패터닝하는 단계(E)를 포함한다.
상기 제1 및 제2 레지스트 패턴은 각각 제1 및 제2 마스크 공정에 의해 형성 될 수 있다.
상기 제1 레지스트 패턴은 임프린팅 공정에 의해 형성되고, 상기 제2 레지스트 패턴은 마스크 공정에 의해 형성될 수 있다.
상기 데이터라인 아래의 제1 도전물질은 상기 제1 및 제2 슬릿부를 통해 과식각되어 상기 게이트라인과 전기적으로 분리되고; 상기 소스전극 아래의 제1 도전물질은 상기 제3 슬릿부를 통해 과식각되어 상기 게이트전극과 전기적으로 분리되며; 상기 드레인전극 아래의 제1 도전물질은 상기 제4 슬릿부를 통해 과식각되어 상기 게이트전극과 전기적으로 분리된다.
상기 단계(B)에서, 상기 제1 도전물질로 이루어진 보조 연결패턴이 상기 화소전극과 연결될 상기 드레인전극의 단부 근처에서 노출된다.
상기 단계(D)에서, 상기 제2 레지스트 패턴 아래의 상기 보호막은 과식각 된다.
상기 보호막은 무기 절연 물질을 포함할 수 있다.
이 박막 트랜지스터 어레이 기판의 제조방법은 상기 게이트라인과 부분적으로 중첩되며 제5 슬릿부를 갖는 스토리지 커패시터를 형성하는 단계를 더 포함하고; 상기 스토리지 커패시터를 구성하는 제1 도전물질은 상기 제5 슬릿부를 통해 과식각되어 상기 게이트라인과 전기적으로 분리된다.
본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 2 마스크 이하로 마스크 공정수를 줄임으로써 제조 공정을 크게 단순화할 수 있고, 그 결과 박막 트랜지스터 어레이 기판의 제조에 소요되는 비용을 크게 줄일 수 있다.
이하, 도 1 내지 도 5를 참조하여 본 발명의 바람직한 실시예에 대해 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도이고, 도 2는 도 1을 Ⅰ-Ⅰ'에 따라 절취한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 하부 기판(1) 위에 게이트 절연막(20)을 사이에 두고 교차하게 형성된 게이트라인(2) 및 데이터라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소영역에 형성된 화소전극(14)과, 게이트 라인(2)과 중첩되도록 형성된 스토리지 캐패시터(Cst)와, 게이트라인(2)에 접속된 게이트패드(46) 및 데이터 라인(4)에 접속된 데이터패드(미도시)를 구비한다. 또한, 이 박막 트랜지스터 어레이 기판은 게이트라인(2)과 데이터라인(4)의 교차부 근처에 형성되는 제1 및 제2 슬릿부(SL1,SL2)와, 박막 트랜지스터(6)의 채널부 근처에 형성되는 제3 및 제4 슬릿부(SL3,SL4)와, 스토리지 캐패시터(Cst)의 형성 영역 근처에 형성되는 제5 슬릿부(SL5)를 구비한다.
게이트신호를 공급하는 게이트라인(2)과 데이터신호를 공급하는 데이터라인(4)은 게이트 절연막(46)을 사이에 두고 교차 구조로 형성되어 화소 영역을 정의 한다. 게이트라인(2)은 제1 도전패턴(게이트 금속패턴)으로 형성되고, 데이터라인(4)은 제2 도전패턴(소스/드레인 금속패턴)으로 형성된다. 데이터라인(4) 아래의 제1 도전패턴은 제1 및 제2 슬릿부(SL1,SL2)를 통해 과식각되어 게이트라인(2)과 전기적으로 분리된다.
박막 트랜지스터(6)는 게이트라인(2)의 게이트신호에 응답하여 스위칭 됨으로써 데이터라인(4)의 화소신호를 화소전극(14)에 충전시킨다. 이를 위하여, 박막 트랜지스터(6)는 게이트라인(2)에 접속된 게이트전극(8)과, 데이터라인(4)에 접속된 소스전극(10)과, 화소전극(14)에 접속된 드레인전극(12)을 구비한다. 박막 트랜지스터(6)는 게이트 절연막(20)을 사이에 두고 게이트전극(8)과 중첩되면서 소스전극(10) 및 드레인전극(12) 사이에 채널을 형성하는 활성층(30), 소스전극(10) 및 드레인전극(12)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(30) 위에 형성된 오믹 접촉층(32)을 더 구비한다. 활성층(30) 및 오믹 접촉층(32)은, 소스전극(10) 및 드레인전극(12)과 함께 제2 도전패턴으로 형성된 데이터라인(4), 스토리지 전극 및 데이터 패드 하부 전극과도 중첩되게 형성된다. 소스전극(10) 아래의 제1 도전패턴은 제3 슬릿부(SL3)를 통해 과식각되어 게이트전극(8)과 전기적으로 분리되며, 드레인전극(12) 아래의 제1 도전패턴은 제4 슬릿부(SL4)를 통해 과식각되어 게이트전극(8)과 전기적으로 분리된다.
보호막(38)은 박막 트랜지스터(6)를 덮음으로써 외부 환경으로부터 박막 트랜지스터(6)의 채널부를 보호한다.
화소전극(14)은 화소영역에 형성되어 박막 트랜지스터(6)의 드레인전극(12) 과 측면 접속된다. 화소전극(14)은 제3 도전패턴으로 형성된다. 화소전극(14)과 접속될 드레인전극(12)의 단부 아래에는 제1 도전패턴이 노출되어 보조 연결패턴(16)을 형성한다. 보조 연결패턴(16)은 화소전극(14)과 드레인전극(12)의 접속시, 화소전극(14)과 드레인전극(12) 간 단선을 방지한다. 화소전극(14)은 공통전극(미도시)과 대향하여 전계를 형성한다. 이 전계에 의해 상하부 기판 사이에 충진된 액정분자들이 유전 이방성에 의해 회전하게 되고, 액정분자들의 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(Cst)는 게이트 절연막(20), 활성층(30) 및 오믹 접촉층(32)을 사이에 두고 게이트라인(2)과 부분적으로 중첩되는 제2 도전패턴이, 화소전극(14)과도 부분적으로 중첩됨으로서 형성된다. 스토리지 캐패시터(Cst)는 화소전극(14)에 충전된 화소신호를 다음 화소신호가 인가될 때까지 안정적으로 유지시킨다. 스토리지 캐패시터(Cst)에서, 제2 도전패턴 아래의 제1 도전패턴은 제5 슬릿부(SL5)에 의해 과식각되어 게이트라인(2)과 전기적으로 분리된다.
게이트 패드(46)는 게이트 드라이버(미도시)와 접속되어 게이트라인(2)에 게이트 신호를 공급한다. 게이트 패드(46)는 게이트라인(2)으로부터 연장되는 게이트패드 하부전극(42)과, 이 게이트패드 하부전극(42)에 직접 접속되는 게이트패드 상부전극(44)을 포함한다. 게이트패드 상부전극(44)은 제3 도전패턴으로 형성된다.
데이터 패드는 데이터 드라이버(미도시)와 접속되어 데이터라인(4)에 화소 신호를 공급한다. 데이터 패드는 데이터라인(4)으로부터 연장되는 데이터패드 하 부전극과, 이 데이터패드 하부전극에 직접 접속되는 데이터패드 상부전극을 포함할 수 있다. 데이터패드 상부전극은 제3 도전패턴으로 형성될 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 상세하게 설명한다.
도 3a를 참조하면, 이 제조 방법은 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 도전물질(2'), 게이트 절연막(20), 비정질 실리콘층(30')과 n+ 비정질 실리콘층(32')을 포함한 반도체층, 제2 도전물질(4'), 그리고 제1 포토 레지스트를 하부 기판(45) 상의 전면(全面)에 순차적으로 도포한다. 여기서, 제1 및 제2 도전물질(2',4')로는 Cr, MoW, MoTi, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용될 수 있다. 게이트 절연막(20)으로는 SiNx 또는 SiOx 등의 무기 절연 물질이 이용될 수 있다.
이 제조 방법은 제1 마스크(100)를 이용한 포토리쏘그래피 공정으로 제1 포토 레지스트를 3 스텝으로 패터닝하여, 제1 포토 레지스트 패턴(35)을 형성한다. 이를 위해, 제1 마스크(100)는 투과부(102), 제1 반투과부(104), 제2 반투과부(106), 및 차단부(108)을 갖는 하프 톤(Half ton) 마스크로 구현된다. 제1 반투과부(104)를 통해 투과되는 빛의 량은 제2 반투과부(106)를 통해 투과되는 빛의 량에 비해 많다. 투과부(102)에 대응되는 제1 포토 레지스트는 노광 공정을 통해 제거된다. 제1 반투과부(104)에 대응되는 제1 포토 레지스트는 노광 공정을 통해 제1 레벨(L1)까지 낮아진다. 제2 반투과부(104)에 대응되는 제1 포토 레지스트는 노 광 공정을 통해 제1 레벨(L1)보다 높은 제2 레벨(L2)까지 낮아진다. 차단부(108)에 대응되는 제1 포토 레지스트는 증착시의 제3 레벨(L3)을 유지한다. 제1 포토 레지스트가 제거된 부분은, 게이트라인, 게이트 패드, 데이터라인, 데이터 패드, 박막 트랜지스터, 스토리지 커패시터등이 형성되지 않는 기판 영역에 대응됨과 아울러, 제1 내지 제5 슬릿부(SL1 내지 SL5)가 형성될 영역에 대응된다. 제1 레벨(L1)의 포토 레지스트는 게이트라인이 형성될 영역 중 데이터라인 및 스토리지 커패시터와 중첩되지 않는 영역과, 게이트전극이 형성될 영역 중 채널부와 중첩되지 않는 영역과, 보조 연결패턴이 형성될 영역과, 게이트 패드 하부전극이 형성될 영역에 대응된다. 제2 레벨(L2)의 포토 레지스트는 채널부가 형성될 영역에 대응된다. 제3 레벨(L3)의 포토 레지스트는 데이터라인, 소스전극, 드레인전극, 스토리지 커패시터 등이 형성될 영역에 대응된다.
도 3b를 참조하면, 이 제조 방법은 제1 포토 레지스트 패턴(35)을 이용한 1차 습식식각 공정으로 제2 도전물질(4')을 패터닝한 후, 이 제1 포토 레지스트 패턴(35)을 이용한 1차 건식식각 공정으로 n+ 비정질 실리콘층(32')과 비정질 실리콘층(30')과 게이트 절연막(20)을 동시에 패터닝한 다음, 이 제1 포토 레지스트 패턴(35)을 이용한 1차 습식식각 공정으로 제1 도전물질(2')을 패터닝한다. 그 결과, 제1 포토 레지스트가 제거된 부분에 대응하여, 제1 내지 제5 슬릿부(SL1 내지 SL5)가 형성됨과 아울러, 게이트라인, 게이트 패드, 데이터라인, 데이터 패드, 박막 트랜지스터, 스토리지 커패시터등이 형성되지 않는 기판 영역이 노출된다. 제1 도전물질(2')은 언더 컷 구조가 형성되도록 과식각 되어, 제1 내지 제5 슬릿부(SL1 내지 SL5) 근처에서 충분히 제거된다. 또한, 데이터라인, 소스전극, 이 소스전극과 일체화된 드레인전극, 데이터 패드 하부전극을 포함하는 제2 도전 패턴군(4＂)이 형성되고, 오믹 접촉층(32)과 활성층(30)을 포함하는 반도체 패턴이 형성되며, 게이트라인(2), 게이트 전극(8), 게이트패드 하부전극, 보조 연결패턴(16)을 포함하는 제1 도전 패턴군이 형성된다.
도 3c를 참조하면, 이 제조 방법은 산소(O2) 플라즈마를 이용한 1차 애싱(Ashing) 공정으로 제1 포토 레지스트 패턴(35)의 높이를 전체적으로 제1 레벨(L1) 만큼 낮춘다. 이어서, 이 제조 방법은 제1 레벨(L1) 만큼 높이가 낮아진 제1 포토 레지스트 패턴(35)을 이용하여 2차 습식식각 공정, 2차 건식식각 공정, 및 2차 습식식각 공정을 순차적으로 수행하여 데이터라인등과 중첩되지 않는 게이트라인(2)의 일부분과, 채널부와 중첩되지 않는 게이트전극(8)의 일부분과, 보조 연결패턴(16)의 일부분과, 게이트패드 하부전극을 노출한다. 여기서, 보조 연결패턴(16)의 일부분을 노출시키는 이유는 도 4의 (B)에 도시된 바와 같이, 이후 공정에서 화소전극(14) 증착시, 화소전극(14)과 드레인전극(12) 간 단선을 방지하기 위함이다. 보조 연결패턴(16)은 도 3b에서와 같이 언더 컷 구조를 가지므로, 도 4의 (A)와 같이 보조 연결패턴(16)의 일부분을 노출시키지 않으면 화소전극(14) 증착시, 화소전극(14)과 드레인전극(12) 간 단선이 발생되게 된다.
도 3d를 참조하면, 이 제조 방법은 산소(O2) 플라즈마를 이용한 2차 애싱(Ashing) 공정으로 제1 포토 레지스트 패턴(35)의 높이를 전체적으로 제2 레벨(L2) 만큼 낮추어 채널부 상에서 제1 포토 레지스트 패턴(35)을 제거한다. 이어 서, 이 제조 방법은 제2 레벨(L2) 만큼 높이가 낮아진 제1 포토 레지스트 패턴(35)을 이용하여 3차 습식식각 공정 및 3차 건식식각 공정은 순차적으로 수행하여 채널부의 제2 도전패턴(4＂)과 오믹 접촉층(32)을 식각한다. 이에 따라, 채널부의 활성층(30)이 노출되어 소스전극(10)과 드레인전극(12)이 분리된다. 이어서, 스트립 공정으로 제2 도전 패턴군(4＂) 위에 남아 있던 제1 포토 레지스트 패턴(35)이 모두 제거된다.
도 3e를 참조하면, 이 제조 방법은 PECVD 등의 증착 방법으로 제1 포토 레지스트 패턴(35)이 제거된 기판(1) 상에 보호막(38)을 전면 도포한다. 보호막(38)의 재료로는 SiNx 또는 SiOx와 같은 무기 절연 물질이 이용될 수 있으며, 또한 폴리 이미드(Poly Imide : PI)와 같은 유기 절연 물질이 이용될 수도 있다. 다만, 게이트 바이어스 스트레스(Gate-Bias-Stress)에 의한 박막 트랜지스터(6)의 열화 특성상, 보호막(38)의 재료로는 무기 절연 물질이 좀 더 바람직하다. 즉, 게이트 바이어스 스트레스에 의한 박막 트랜지스터(6)의 문턱전압 쉬프트 정도는, 폴리 이미드(PI)로 보호막(38)을 형성한 도 5의 (B)에 비해, SiNx로 보호막(38)을 형성한 도 5의 (A)에서 좀 더 작다. 박막 트랜지스터(6)의 문턱전압 쉬프트가 크다는 것은 소자의 열화 정도가 크다는 것을 의미한다. 박막 트랜지스터(6)의 열화가 진행될수록 화질에 악영향을 미친다. 도 5에서, 횡축은 박막 트랜지스터(6)의 게이트전극에 인가되는 전압(Vg)을, 종축은 박막 트랜지스터(6)에 흐르는 전류(Id)를 각각 나타낸다.
도 3f를 참조하면, 이 제조 방법은 제2 마스크(200)를 이용한 포토리쏘그래 피 공정으로 제2 포토 레지스트를 패터닝하여, 제2 포토 레지스트 패턴(40)을 형성한다. 이를 위해, 제2 마스크(200)는 투과부(202)와 차단부(204)를 구비한다. 투과부(202)에 대응되는 제2 포토 레지스트는 노광 공정을 통해 제거되어 화소영역 상의 보호막(38)과, 게이트패드 하부전극 상의 보호막(38)과, 보조 연결패턴(16) 상의 보호막(38)등을 노출시킨다. 차단부(204)에 대응되는 제2 포토 레지스트는 그대로 남는다.
도 3g를 참조하면, 이 제조 방법은 제2 포토 레지스트 패턴(40)을 이용하여 4차 건식식각 공정을 수행하여 노출된 보호막(38)을 제거한다. 보호막(38)은 화소영역 근처에서 언더 컷 구조가 형성되도록 과식각된다.
도 3h를 참조하면, 이 제조 방법은 스퍼터링 등의 증착 방법으로 부분적으로 보호막(38)이 제거된 기판 전면에 ITO, IZO, TO 등과 같은 투명한 제3 도전물질이 도포된다. 이어서, 이 제조 방법은 제거되지 않고 남아 있는 보호막(38)과 함께, 그 위의 제3 도전패턴(14')을 공지의 리프트 오프 공정을 통해 제거한다.
그 결과, 도 3i와 같이 화소영역에서 드레인전극(12)의 측면 및 보조 연결패턴(16)에 접속됨과 아울러 스토리지 커패시터와 부분적으로 중첩되는 화소전극(14)이 형성된다. 또한, 게이트패드 하부전극에 직접 접속되는 게이트패드 상부전극과, 데이터패드 하부전극에 직접 접속되는 데이터패드 상부전극이 형성된다.
이와 같이, 본 발명의 실시예에 따른 제조방법은 2개의 포토 마스크를 이용하여 박막 트랜지스터 어레이 기판을 완성할 수 있다.
한편, 본 발명의 실시예에 따른 제조방법은 제1 마스크(100)를 이용한 포토 리쏘그래피 공정에 의하지 않고, 임프린팅(Imprinting) 공정을 통해 3 스텝을 갖는 레지스트 패턴을 형성할 수 있다. 이 경우, 1개의 포토 마스크만을 이용하여 박막 트랜지스터 어레이 기판을 완성할 수 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 2 마스크 이하로 마스크 공정수를 줄임으로써 제조 공정을 크게 단순화할 수 있고, 그 결과 박막 트랜지스터 어레이 기판의 제조에 소요되는 비용을 크게 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도.
도 2는 도 1을 Ⅰ-Ⅰ'에 따라 절취한 단면도.
도 3a 내지 도 3i는 2마스크 공정을 통해 박막 트랜지스터 어레이 기판을 제조하는 방법을 순차적으로 보여주는 단면도들.
도 4는 보조 연결패턴을 노출시키는 이유를 설명하기 위한 도면.
도 5는 보호막의 재료에 따라 박막 트랜지스터의 열화 특성이 달라지는 것을 보여주는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
2 : 게이트라인 4 : 데이터라인
6 : 박막 트랜지스터 8 : 게이트전극
10 : 소스전극 12 : 드레인전극
14 : 화소 전극 16 : 보조 연결패턴
38 : 보호막

Claims (8)

  1. 기판 상에 제1 도전물질, 게이트 절연막, 반도체층, 제2 도전물질을 순차적으로 증착한 후, 상기 제2 도전물질 상에 3 스텝을 갖는 제1 레지스트 패턴을 형성하는 단계(A);
    상기 제1 레지스트 패턴을 이용한 다수의 식각공정을 통해 게이트라인, 상기 게이트라인에 교차되며 제1 및 제2 슬릿부를 갖는 데이터라인, 상기 데이터라인에 연결되며 제3 슬릿부를 갖는 소스전극, 채널부를 사이에 두고 상기 소스전극과 대향하며 제4 슬릿부를 갖는 드레인전극을 형성하는 단계(B);
    상기 제1 레지스트 패턴이 제거된 상기 기판 상에 보호막을 증착한 후, 상기 보호막 상에 제2 레지스트 패턴을 형성하는 단계(C);
    상기 제2 레지스트 패턴을 이용한 식각공정을 통해 화소영역 상의 보호막을 제거한 후, 상기 화소영역을 포함한 기판 전면에 제3 도전물질을 증착하는 단계(D); 및
    리프트 오프 공정을 통해, 잔존하는 상기 보호막과 함께 그 위에 증착된 상기 제3 도전물질을 제거하여 화소전극을 패터닝하는 단계(E)를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 레지스트 패턴은 각각 제1 및 제2 마스크 공정에 의해 형성 되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 레지스트 패턴은 임프린팅 공정에 의해 형성되고, 상기 제2 레지스트 패턴은 마스크 공정에 의해 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 데이터라인 아래의 제1 도전물질은 상기 제1 및 제2 슬릿부를 통해 과식각되어 상기 게이트라인과 전기적으로 분리되고;
    상기 소스전극 아래의 제1 도전물질은 상기 제3 슬릿부를 통해 과식각되어 게이트전극과 전기적으로 분리되며;
    상기 드레인전극 아래의 제1 도전물질은 상기 제4 슬릿부를 통해 과식각되어 상기 게이트전극과 전기적으로 분리되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  5. 제 1 항에 있어서,
    상기 단계(B)에서,
    상기 제1 도전물질로 이루어진 보조 연결패턴이 상기 화소전극과 연결될 상기 드레인전극의 단부 근처에서 노출되는 것을 특징으로 하는 박막 트랜지스터 어 레이 기판의 제조방법.
  6. 제 1 항에 있어서,
    상기 단계(D)에서,
    상기 제2 레지스트 패턴 아래의 상기 보호막은 과식각 되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  7. 제 1 항에 있어서,
    상기 보호막은 무기 절연 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  8. 제 1 항에 있어서,
    상기 게이트라인과 부분적으로 중첩되며 제5 슬릿부를 갖도록 스토리지 커패시터를 형성하는 단계를 더 포함하고;
    상기 스토리지 커패시터를 구성하는 제1 도전물질은 상기 제5 슬릿부를 통해 과식각되어 상기 게이트라인과 전기적으로 분리되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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