JP4966444B2

JP4966444B2 - Ｔｆｔ液晶表示装置

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Publication number: JP4966444B2
Application number: JP2000342844A
Authority: JP
Inventors: 祐巳子坪
Original assignee: ゲットナー・ファンデーション・エルエルシー
Priority date: 2000-11-10
Filing date: 2000-11-10
Publication date: 2012-07-04
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Description

【０００１】
【発明の属する技術分野】
本発明は、ＴＦＴ液晶表示装置に関し、特に、画素電極と信号線及び走査線との間の寄生容量（浮遊容量）のばらつきの影響を解消させることができるＴＦＴ液晶表示装置に関する。
【０００２】
【従来の技術】
近年、薄型かつ低消費電力の表示装置として液晶表示装置が注目されている。特に、マトリクス状に配置された画素電極に対する駆動電圧をスイッチング用の薄膜トランジスタ（Thin Film Transistor：「ＴＦＴ」という。）を介して印加する構成のアクティブマトリクス基板を使用するアクティブマトリクス型液晶表示装置（ＴＦＴ−ＬＣＤ）は、駆動電圧に階調電圧を印加することにより多階調表示が可能であるとともに、表示画素間のクロストークが少なく、精細度の高い表示を実現することが可能であることから、各種のＯＡ機器、映像機器等に使用されている。
【０００３】
従来の一般的なＴＦＴ液晶表示装置について、図面を参照して以下説明する。
【０００４】
図１３は、アクティブマトリクス基板を使用するアクティブマトリクス液晶表示装置（ＴＦＴ−ＬＣＤ）の一画素分の電極配置の構成を示す図である。
【０００５】
アクティブマトリクス基板においては、ガラス基板上に能動素子としてドレイン電極Ｄ、ソース電極Ｓ及びゲート電極ＧからなるＴＦＴが形成され、前記ＴＦＴの前記ゲート電極Ｇが形成されるゲート層において行方向の一部拡大部Ｃを備える走査線ｇ、及び隣接する表示画素間の遮光用の遮光部Ｌが形成され、ドレイン、ソース電極Ｄ、Ｓが形成されるドレイン層（ソース層）において列方向の信号線ｄが形成され、前記信号線ｄと走査線ｇとの間のゲート層及びドレイン層と異なる層に形成された画素電極ＰＩが形成されて構成されている。また、前記アクティブマトリクス基板の電極等の形成面の上側には、全面に単一電極（対向電極）を形成したガラス基板（図示せず）を対向配置し、前記画素電極ＰＩとガラス基板間に液晶層を挟持する構成でなる。
【０００６】
以上の電極等の配置において、前記画素電極ＰＩは前記対向電極との間で液晶層を介する容量（液晶容量）を形成するとともに、前記走査線の拡大部との間に当該容量を補助する補助容量（蓄積容量、ストレージ容量）が形成される。
【０００７】
図１４は、従来のアクティブマトリクス型液晶表示装置における他のアクティブマトリクス基板の一画素分の電極配置の構成を示す図である。この従来例では、走査線ｇに前記蓄積容量を形成する拡大部を形成する代わりに、独立した共通線ｃを配置して蓄積容量を形成する拡大部（コモンストレージ）Ｃｓｔを設けた電極配置を有する構成とすることを特徴とし、他の構成は図１３に示す電極配置と同様である。
【０００８】
アクティブマトリクス基板の表示制御は、前記画素電極ＰＩと前記対向電極（及び共通電極）の間に階調電圧を印加し前記液晶容量及び蓄積容量への電荷を蓄積し、画素電極の電位Ｖｐｉと対向電極の電位との間の電位差を与えることにより、前記電極間の液晶層の電気化学的特性を制御し、画素電極単位での液晶の透過度を制御することにより行う。
【０００９】
ここで、複数の電極及び配線が絶縁状態で隣接する前述のようなアクティブマトリクス基板の構造から分かるように、前記液晶容量及び蓄積容量の他に電極及び配線間には複数の寄生容量が生じるので、この寄生容量が画素単位でバラツキや変動が生じると表示ムラの発生等、表示特性に影響する。
【００１０】
図１５は、従来の前記ゲート層、ドレイン層及び画素電極層の相互配置関係を示す走査線方向の断面であり、各層間の寄生容量の発生及び変化の様子を示す概念図である。
【００１１】
寄生容量は、ＴＦＴのドレインに接続される信号線ｄと画素電極ＰＩ間、ゲート電極Ｇと接続される走査線ｇと画素電極ＰＩ間等に発生する。特に、画素間の遮光を行うために設けられる遮光パターンをゲート層で作製するように構成したアクティブマトリクス基板では前記寄生容量は複数のレイヤの信号線、電極等の導体部に発生する寄生容量の組合せになる。
【００１２】
同図には、右側の信号線ｄと画素電極ＰＩとの間の前記組合せ容量Ｃｄｐｉ（Ｌ）と左側の信号線ｄと画素電極ＰＩとの間の前記組合せ容量Ｃｄｐｉ（Ｒ）の容量が各層の導体の重ねずれ、つまり、各層形成時の相対的なずれの影響を示している。
【００１３】
従来、寄生容量の影響による容量変動を抑制するように構成したＴＦＴ液晶表示装置が特開２０００−９８４２７号公報及び特開平６−２２２３９２号公報に提案されている。
【００１４】
以下、前記両公報記載の液晶表示装置の構成及び動作について説明する。液晶表示装置においては、液晶容量に印加される電界の方向を同一極性とし長時間同一表示を行うような画素電極の駆動を行うと、いわゆる「焼けつき」を生じ表示品位が悪化するので、画素電極の極性を表示更新周期ごとに反転駆動することが行われている。この駆動方法には、信号線長手方向の画素電極を同じ極性とし、表示更新周期ごとにそれらの極性を反転させるドレインライン反転駆動及び走査線長手方向及び信号線長手方向ともに隣り合う画素電極同士がすべて逆極性となるように表示更新周期ごとに各々の画素電極の極性を反転させるドット反転駆動等がある。
【００１５】
ここで、信号線の電位変動は信号線の極性が反転する時に最も大きくなるから、その際に、画素電位が最も大きく影響を受けて輝度が変動するが、前記反転駆動方法を採用することにより隣り合う信号線を常に逆極性とすることができ、極性の反転による影響を相殺し画素の輝度変動を少なくすることができる。
【００１６】
ところが、画素電極とその両側の信号線との間の２つの寄生容量が大きく異なるとこの効果は減少する。特に、ＴＦＴは信号線と走査線との交差部付近に形成されることが多く、この場合、画素電極はＴＦＴとの干渉を避けるため、信号線の方向に一定長さだけ切り欠いて形成されるから、画素電極とＴＦＴ側の信号線とが隣接する長さと、画素電極と他の信号線とが隣接する長さとは異なったものとなる。この結果、画素電極とＴＦＴ側の信号線との間に形成される寄生容量が、画素電極と他の信号線との間に形成される寄生容量よりも小さくなり、信号線の電位変動に対する前記相殺動作が行われず、画素電位が影響を受けることとなる。
【００１７】
特開２０００−９８４２７号公報には、このような信号線の電位変動による輝度変動を最小限に抑えるために、各ドレインと画素電極間の長さ及び間隔が等しくなるように、ドレイン配線側の突起と、ドレイン配線と同時に露光され形成された、前記突起に対応する形状を有する画素電極の端部を画定する画素周縁部を有する構造のＴＦＴ液晶表示装置が記載されている。
【００１８】
また、絶縁膜が金属膜にサンドイッチされた構造の能動素子を有する液晶ディスプレイ駆動用のアクティブマトリクス基板に関し、高精度なマスク合わせを行うことなしに、能動素子間での寄生容量のバラツキをなくすようにしたものが、前記特開平６−２２２３９２号公報に記載されている。
【００１９】
図１６は、同公報記載の液晶ディスプレイ駆動用アクティブマトリクス基板の一例を示す図である。同図に示す液晶ディスプレイ駆動用アクティブマトリクス基板は、能動素子としてＭＩＭ素子が使用され、図１６（ａ）に示すように、正方形の表示電極１を縦横に配列し、各列毎に梯子状の走査電極２が表示電極１を取り囲む構造を有し、さらに図１６（ｂ）に示すように、走査電極２と表示電極１との間に、額縁状の枠状電極３（破線）が、走査電極２に対しては絶縁膜４を介してその上方に形成され、表示電極１に対しては下方に滑り込むような構造に配置されている。
【００２０】
この構造によれば、ＭＩＭ素子は表示電極１の周囲を取り囲むように形成されているので、それぞれの膜のパターニング工程において、マスク合わせ誤差によりパターンずれが生じることにより、金属膜／絶縁膜／金属膜というＭＩＭ素子の積層構造部分の面積が一部で減少しても、これを補うだけの面積の増加が別な部分で必ず生じるから、１つのＭＩＭ素子についての積層構造部分の全面積の変化は生じないことになり、寄生容量のバラツキが生じない。（同公報、段落００２０）
図１３、図１４に示す従来のアクティブマトリクス基板を用いた液晶表示装置においては、遮光パターンをゲート層で作製することから、図１５に示すように、ゲート層、ドレイン層及び画素電極層の各電極、配線等の間に寄生容量が生じる。このうち容量変動により表示品質に影響を与える寄生容量としては、ゲート／ソース間寄生容量ＣＧＳ、液晶容量ＣＬＣ、ストレージ容量ＣＳＣ、ゲート／画素電極間寄生容量Ｃｇｐｉ及びドレイン／画素電極間寄生容量Ｃｄｐｉである。つまり、フィードスルー電圧Ｖｆｄに影響する容量は複数のレイヤの組合せである。
【００２１】
液晶表示装置においては、液晶の透過率は画素電極ＰＩの電位Ｖｐｉと対向電極の電位との間の電位差によって決まるため、表示領域全体で均一な表示状態を得るためにはＶｐｉも均一に保つ必要がある。また、画素電極ＰＩのＶｐｉはＴＦＴのオン状態の時に信号線の電位が書き込まれることにより決定し、書き込まれた後のＶｐｉは次の書き込み（１フレーム後）まで一定に保たれることが望ましい。
【００２２】
ところが、前述のように画素の周辺にはドレイン線、ゲート線等が存在し、これらとの間に寄生容量が生じ、この寄生容量の存在によりドレイン線、ゲート線の電圧の変動に伴ってＶｐｉは変動する。特に、Ｖｐｉに大きな変動を与える要因は、画素電極ＰＩへデータを書き込んだ直後のゲート電圧（走査信号）がローレベルとなりＴＦＴがオフになる際に発生するフィードスルー電圧Ｖｆｄである。
【００２３】
このフィードスルー電圧Ｖｆｄは、寄生容量が存在する場合は次式で表される。
【００２４】
Ｖｆｄ＝ＣＧＳ／（ＣＧＳ＋ＣＬＣ＋ＣＳＣ＋Ｃdpi＋Ｃgpi）×｜VGon−VGoff｜VGon：ＴＦＴがオン時のゲート電圧 VGoff：ＴＦＴがオフ時のゲート電圧なお、VGon−VGoffの値は、ＴＦＴの特性が画素面内で全て同じであることから、電圧ＶＧｏｎとＶＧｏｆｆは常に一定であり、寄生容量自体が表示領域内で一定であればＶｆｄも一定である。また、Ｖｆｄの画素電極ＰＩに与える影響は、画素電極ＰＩへの書き込み電位が正方向でも負方向でも同一極性に電位をシフトし直流成分が生じるように影響することから、前記の場合は、対向電極の電位を同方向にシフトさせる調整を行うことによりＶｆｄの影響をなくすることも可能である。
【００２５】
以上のように、寄生容量自体が表示領域内でばらつくとＶｆｄの大きさが表示領域内でばらつくことになり、対向電極ＰＩの電位を調整しても液晶に印加する実効的な電圧はばらつくことになる。このため全体としてみたときに表示状態にムラが生じる等、表示品質が劣化する。
【００２６】
ところが、寄生容量は画素電極ＰＩとその周辺に存在する導電体（信号線、走査線等）との間に生じるため、これらのサイズが面内でばらつくと、両者の距離がばらつき、結果として寄生容量の大きさ自体がばらつくことになる。その結果、Ｖｆｄの大きさがばらつき、表示品質を劣化させる。
【００２７】
したがって、例えば同図１５に示すように各層の配線等パターンの重ねずれが生じたり、リソグラフィによる導体パターン形成時の画素単位の電極形状、面積及び導体幅のパターン化の誤差の変動（「パターン変換変動」という。）が生じると、フィードスルー電圧Ｖｆｄ大きさが表示領域内でばらつき、表示品質に大きな影響を及ぼすことになる。
【００２８】
前記特開２０００−９８４２７号公報記載の液晶ディスプレイ駆動用アクティブマトリクス基板は、画素電極に影響を与える画素電極の両側の信号線間の寄生容量を互いに同一にしようとするものであり、画素電極と信号配線間及び電極間の総合的な寄生容量の影響、特に、電極及び配線等のパターン形成時の前記パターン変換変動については何ら考慮されていない。また、同公報のアクティブマトリクス基板は、左右の信号線と対向する画素電極との間隔及び長さを単に同一とするため配線と画素電極に凹凸形状を形成することから、液晶表示の開口率が劣化するという問題もある。
【００２９】
また、図１６に示す液晶ディスプレイ駆動用アクティブマトリクス基板は、重ねずれの影響を防止するものであるが、縦横に配列した表示電極１に対して、各列毎に梯子状の走査電極２で前記表示電極１を取り囲む必要があり、ＭＩＭ素子でなる能動素子が走査電極２、絶縁膜４、額縁状の枠状電極３及び表示電極１により開口部全周に形成される特殊な構造を有するものであり、基本的構造及び原理を異にするＴＦＴ−ＬＣＤの画素電極に対する信号線、走査線、遮光配線、ゲートストレージ等の重ねずれ及びパターン変換変動に関しては何ら考慮されていない。
【００３０】
【発明が解決しようとする課題】
（目的）本発明の目的は、製造工程のバラツキによるフィールドスルー電圧の変動を抑制することが可能なＴＦＴ液晶表示装置を提供することにある。
【００３１】
本発明の他の目的は、分割露光により作製した液晶パネルの表示ムラの発生を防ぐことを可能としたＴＦＴ液晶表示装置を提供することにある。
【００３２】
【課題を解決するための手段】
本発明のＴＦＴ液晶表示装置は、複数の走査線とこれらと交差するようにして形成された複数の信号線と、前記走査線に接続されたゲート電極、前記信号線に接続されたドレイン電極、ソース電極、半導体層、及び前記ゲート電極と前記半導体層との間に形成されたゲート絶縁膜を有する薄膜トランジスタと、前記ソース電極に接続された画素電極とを有する液晶表示装置において、
前記薄膜トランジスタの前記ソース電極と同層で前記画素電極の周縁の全周に沿って形成され、前記画素電極と前記薄膜トランジスタの前記ソース電極とに電気的に接続されたリング状の導体を有し、前記リング状の導体との間に絶縁膜を介して補助容量を形成する電極を備えることを特徴とする。
また、前記導体は金属からなり、前記画素電極は前記導体の一箇所又は複数の箇所で電気的に接続されていることを特徴とする。
【００３３】
そして、前記各発明における前記走査線の一部は、前記導体の一部と絶縁膜を介して重なっており、前記絶縁膜はゲート絶縁膜であること又は前記走査線は前記導体側に拡大された部分を有することを特徴とする。
【００３４】
更に、前記各発明において、前記画素電極との間に絶縁膜を介して容量電極が形成されていることを特徴とする。
【００３５】
（作用）ＴＦＴを用いたＴＦＴアクティブマトリクス基板の画素電極の周縁の全周に沿って前記画素電極と同電位のリング状の導体を形成したことにより、ドレイン層の信号線及び電極、ゲート層の走査線及び電極、共通線や拡大部等の重ねずれ及びパターン変換変動による寄生容量の影響を抑制する。
【００３６】
【発明の実施の形態】
次に、本発明のＴＦＴ液晶表示装置の一実施の形態について図面を参照して詳細に説明する。
【００３７】
図１は、本実施の形態のＴＦＴ液晶表示装置のアクティブマトリクス基板の一画素分の電極配置の構成を示す図である。
【００３８】
本実施の形態においては、図１に示すように、ガラス基板上のＴＦＴの電極及び配線として、最下層のゲート層にゲート電極Ｇ、該ゲート電極と接続された行方向の走査線ｇ及び該走査線ｇから下部側の画素毎の拡大部Ｃからなる蓄積容量（ゲートストレージ）Ｇｓｔ、ドレイン層のドレイン、ソース電極Ｄ、Ｓ、該ドレイン電極Ｄと接続された列方向の信号線ｄ、前記信号線ｄと走査線ｇとの間に設けられた、ＩＴＯ（酸化インジウムスズ）等の透明導電膜でなる画素電極ＰＩ、ソース電極Ｓと接続された画素電極ＰＩの周縁部全辺に沿い、前記画素電極ＰＩと接続された隣接する表示画素間の遮光用のリング状の導体、具体的には金属の導体パターン（リング状パターン）Ｒとから構成されている。
【００３９】
ここでＴＦＴは、縦置きの構成、つまり、ドレイン電極Ｄとソース電極Ｓはその電流通路が走査線と平行方向になるように配置され、ゲート電極が走査線ｇに対し直角方向に形成された配置構造を有している。また、リング状パターンＲの内周部は前記画素電極ＰＩの外周の下部に一部重複し、画素電極ＰＩのＴＦＴが形成された角のリング部に開口方向の屈曲部に一部拡大部を形成し、スルーホールを形成して画素電極と接続点Ｐを形成している。更にゲートストレージＧｓｔは前記画素電極ＰＩの上部において画素電極ＰＩ及びリング状パターンＲと重複するように配置している。
【００４０】
図２（Ａ）は、図１の配線構造におけるＡ−Ａ’の断面図であり、ゲートストレージＧｓｔとリング状パターンＲと画素電極ＰＩの配置関係を示している。同図に示すようにゲートストレージＧｓｔを構成するための絶縁膜には、主に走査線ｇの拡大部とリング状パターンＲとの間のゲート絶縁膜を使用している。なお、前記拡大部と画素電極との間に直接蓄積容量を形成する場合にもゲート絶縁膜が利用できる。
【００４１】
図２（Ｂ）は、図１の配線構造におけるＢ−Ｂ’の断面図であり、信号線ｄとリング状パターンＲと画素電極ＰＩの配置関係を示している。
【００４２】
図３（Ｃ）は、図１の配線構造におけるＣ−Ｃ’の断面図であり、ゲートストレージＧｓｔとリング状パターンＲと画素電極ＰＩの配置関係を示している。
【００４３】
図３（Ｄ）は、図１の配線構造におけるＤ−Ｄ’の断面図であり、ゲート電極Ｇと、アモルファスシリコン等の半導体層ＰＳに対して形成されたドレイン電極Ｄ、ソース電極ＳとからなるＴＦＴ構造及び電極の配置関係を示している。
【００４４】
本実施の形態において、前記アクティブマトリクス基板の上部には全面に単一電極を形成したガラス基板を対向配置し、ガラス基板の下部にはバックライト機構を配置し、前記画素電極と前記単一電極間に駆動電圧を印加して、各画素単位で間の液晶層の電気光学特性を制御して表示を行うように構成される。
【００４５】
このような電極構造は、５ＰＲＴＦＴプロセスにおいて、ドレイン層で画素電極の端面全周にリング状パターンを形成し、コンタクトホールにより前記リング状パターンを画素電極と導通させることにより作製する。
【００４６】
次に、本実施の形態のＴＦＴ液晶表示装置の駆動動作を説明する。本実施の形態のＴＦＴ液晶表示装置の信号線ｄには液晶容量に書き込むべき電位に応じた信号が印加され、走査線ｇには信号線ｄの信号に同期して上部（前段側）から順次走査信号が印加される。走査線ｇの走査期間はＴＦＴのゲート／ドレイン間にチャネルが形成されて導通し、走査期間以外にはドレイン電極Ｄとソース電極Ｇとは絶縁状態となる。ここでＴＦＴの導通時に信号線ｄの同期した書込信号が液晶容量Ｃｌｃ及びゲートストレージＧｓｔに充電され、走査期間以外のＴＦＴの非導通時には液晶容量ＰＩの充電電圧は保持され、対向電極と画素電極ＰＩとの間に生じる電界によって、液晶の光学的特性が制御されバックライトに対する透過度が変化して表示が行われる。
【００４７】
なお、前記ゲートストレージＧｓｔは、走査期間以外の期間にドレイン電極Ｄとソース電極Ｓの間のリーク電流があることから、走査期間から次の走査期間までの間に画素電極と対向電極との間の電位差が減少しコントラストの低下を招かないように前記電位差の減少を防ぐものである。
【００４８】
図４は、本実施の形態のアクティブマトリクス基板の作製工程でのパターン変換変動及び重ねずれによるバラツキ及び寄生容量への影響の一例を示す概念図である。図４（ａ）、（ｃ）はリング状パターンの開口部を含む走査線ｇ方向の断面を示す図であり、図４（ｂ）、（ｄ）はリング状パターンの開口部を含む信号線ｄ方向の断面を示す図である。フィールドスルー電圧Ｖｆｄに影響する容量である、ゲート／ソース間寄生容量ＣＧＳ、液晶容量ＣＬＣ、ストレージ容量ＣＳＣ、ゲート／画素電極間寄生容量Ｃｇｐｉ及びドレイン／画素電極間寄生容量Ｃｄｐｉは、画素電極の周縁部全周にドレイン層の配線と同層で画素電極と同電位のリング状パターンを形成することから全てドレイン層からの組合せとなる。
【００４９】
一般的に、透明導電膜の画素電極のパターニング精度は、信号線（ドレイン層配線）、走査線（ゲート層配線）、同配線層の各電極等の導体膜に比べて悪い。特に、透明導電膜として通常使用されるＩＴＯ（酸化インジウム・スズ）は、酸化物のためエッチングされ難い材料であるのみならず、及びＩＴＯを構成する酸素、インジウム、スズの組成比によってエッチング速度が変わり、通常酸素プラズマ雰囲気中でＩＴＯをターゲット材料としてスパッタリング法で成膜されるため、前記組成比自体が基準面内でばらつく可能性が高く、その結果、エッチング速度が基板内でばらつきやすい。
【００５０】
従って、画素電極の大きさはこのようなパターニング精度の不良によるパターン変換変動により、左右のドレイン層配線と画素電極との間に生じる寄生容量はもちろんのこと、上部（前段）のゲート層配線との間、及びストレージパターンと画素電極との間に生じる寄生容量の大きさはばらつくから、この寄生容量の大きさは面内でばらつくことになる。
【００５１】
しかし本実施の形態によれば、図４（ａ）〜（ｄ）からも分かるように画素電極は、これと同電位でパターニング精度の高いドレイン層（ソース層）のリング状パターンで全周が囲まれているから、画素電極とゲート層配線、画素電極とソース層配線、画素電極とストレージパターン等の間の前述の寄生容量の大きさがばらついたとしても、パターニング精度の高いドレイン配線と前記リング状パターンとの間の寄生容量が支配的となり、総合的な寄生容量の大きさは殆どばらつかない。
【００５２】
また、図４（ａ）に示すように、ドレイン層で画素電極と同電位のリング状パターンＲを設けることにより、信号線ｄ等のドレイン配線とリング状パターンとの距離は重ねずれによらず実質上常に一定に保たれるから、この間の寄生容量のバラツキも確実に防止され、この点からも総合的な寄生容量の大きさはばらつかない。
【００５３】
このように本発明のフィールドスルー電圧Ｖｆｄに影響する容量の比率変動の要因が、主にパターン形成時の各電極面積、配線幅の増大、減少等のパターニング精度の高いソース層及びドレイン層のパターン変換変動のみにすることが可能となるから、製作工程のバラツキによるフィールドスルー電圧Ｖｆｄの変動を効果的に抑制することができ、分割露光で作製したＴＦＴ液晶パネルの表示ムラの発生を防止することができる。
【００５４】
（他の実施の形態）以上の実施の形態は、縦置きＴＦＴ、ＴＦＴ近傍のスルーホールＰの接続及びゲートストレージ構成とした例を説明したが、これらは各種変更することができる。
【００５５】
図５は、ＴＦＴを走査線上に横置きとした実施の形態を示す図である。ＴＦＴは走査線ｇの一部をゲート電極Ｇとするように構成している。信号線ｄからＬ字状に形成したドレイン電極Ｄとリング状パターンＲ側のソース電極Ｓとを前記ゲート電極の上部に形成した半導体層ＰＳ上に配置した構成を備え、リング状パターンＲと画素電極ＰＩとはスルーホールＰにより接続している。
【００５６】
図６は、図５に示す実施の形態においてスルーホールＰをゲートストレージの拡大部に形成した例を示す図である。
【００５７】
図５、図６の実施の形態では、図１に示す実施の形態と比較すると、ＴＦＴ及びスルーホールＰの配置の変更により画素の開口率を増大することが可能である。
【００５８】
図７は、ＴＦＴを横置きとし、リング状パターンと画素電極との接続は一箇所ないし複数箇所で接続した構成の実施の形態を示す図である。本実施の形態では、リング状パターンＲと画素電極ＰＩを同図に示す範囲ｐ’の任意の場所の一箇所又は複数の箇所にスルーホールを設けて接続する構成としている。
【００５９】
図８（Ｅ）は、図７に示す実施の形態の電極構造のＥ−Ｅ’の断面を示す図である。ドレイン層における信号線ｄ及びリング状パターンＲと、リング状パターンＲの上部に周縁部が接続された画素電極ＰＩの配置関係が示されている。
【００６０】
図８（Ｆ）は、図７に示す実施の形態の電極構造のＦ−Ｆ’の断面を示す図である。ゲートストレージＧｓｔと、ドレイン層におけるリング状パターンＲと、リング状パターンＲの上部に周縁部が接続された画素電極ＰＩの配置関係が示されている。
【００６１】
本実施の形態では、リング状パターンと画素電極との連続的な接続により、特に、リング状パターンＲと画素電極ＰＩ、信号線ｄ及び走査線ｇとリング状パターンＲ又は画素電極ＰＩとの相互の重ねずれがあっても寄生容量の変化はより完全に防止される。
【００６２】
図９は、走査線ｇとは独立した共通線ｃにストレージ容量を形成する拡大部Ｃを有する実施の形態を示す図である。図１に示す実施の形態と同様に縦置きＴＦＴと、その近傍のスルーホールＰとを備える。
【００６３】
図１０は、走査線ｇとは独立した共通線ｃにストレージ容量を形成する拡大部Ｃを有する他の実施の形態を示す図である。横置きＴＦＴと、その近傍のスルーホールＰとを備える。開口率の高いアクティブマトリクス基板を構成できる。
【００６４】
図１１は、ＴＦＴを縦置きとし、コモンストレージを下側に設け、リング状パターンと画素電極との接続を下部に構成した実施の形態を示す図である。
【００６５】
図１２は、ＴＦＴを縦置きとし、コモンストレージを下側に設け、変形のリング状パターンとした実施の形態を示す図である。本実施の形態では、前記リング状の導体の開口部を走査線ｇの方向に横切る導体Ｋが形成された８の字の形状とした変形のリング状パターンＲとし、コモンストレージＣｓｔをその中間部に前記導体Ｋに沿って形成している。
【００６６】
以上、本発明を図示するいくつかの実施の形態に基づいて説明したが、何れの実施の形態においても、フィールドスルー電圧Ｖｆｄに影響する容量の比率変動の要因が、主に、パターニング精度の高いソース層及びドレイン層等のパターン変換変動のみにすることが可能となるから、製作工程のバラツキによるフィールドスルー電圧Ｖｆｄの変動を効果的に抑制することができ、分割露光で作製したＴＦＴ液晶パネルの表示ムラの発生を防止することができる。
【００６７】
また、本発明は前述の実施の形態のみに限定されるものではなく、この他にも種々の態様で実施可能である。即ち、ＴＦＴが縦置きか横置きか、リング状パターンと画素電極との接続を何れの箇所において部分的又は連続的に設けるか、リング状パターンに横断する導体パターンを設けるかいなか、ストレージパターンをゲートストレージとするかコモンストレージとするか等は、その任意の組合せ構成とすることが可能である。また、画素電極の形状、走査電極の形状は、設計上適宜変更しうるものである。
【００６８】
【発明の効果】
本発明によれば、パターニング精度の高い導体のリング状パターンを画素電極と同電位として画素電極の周縁全周を囲むように構成しているから、画素電極とドレイン層配線、画素電極とソース層配線、画素電極とストレージパターン、画素電極と各種電極等の間の寄生容量自体の大きさがばらついたとしても、前記ドレイン配線と前記リング状パターンとの間の寄生容量により、綜合的な寄生容量の大きさを面内で一定とすることができる。
【００６９】
特に、ドレイン層で画素電極と同電位のリング状パターンＲを設けることにより、信号線等のドレイン層配線とリング状パターンとの距離は重ねずれによらず実質上常に一定に保たれるから、この間の寄生容量のバラツキも確実に防止することができる。
【００７０】
このため、製作工程のバラツキによるフィールドスルー電圧Ｖｆｄの変動を効果的に抑制することができ、分割露光で作製したＴＦＴ液晶パネルの表示ムラの発生を防止することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のＴＦＴ液晶表示装置のアクティブマトリクス基板の一画素分の電極配置の構成を示す図である。
【図２】図１の配線構造におけるＡ−Ａ’、Ｂ−Ｂ’断面を示す図である。
【図３】図１の配線構造におけるＣ−Ｃ’、Ｄ−Ｄ’断面を示す図である。
【図４】本実施の形態のアクティブマトリクス基板の作製工程でのパターン変換変動及び重ねずれによるバラツキ及び寄生容量への影響の一例を示す図である。
【図５】ＴＦＴを走査線上に横置きとした第２の実施の形態を示す図である。
【図６】スルーホールＰをゲートストレージの拡大部に形成した第３の実施の形態を示す図である。
【図７】ＴＦＴを横置きとし、リング状パターンと画素電極の周囲とを接続した構成の第４の実施の形態を示す図である。
【図８】図７の配線構造におけるＥ−Ｅ’、Ｆ−Ｆ’断面を示す図である。
【図９】共通線にストレージ容量を形成する第４の実施の形態を示す図である。
【図１０】共通線にストレージ容量を形成する第５の実施の形態を示す図である。
【図１１】ＴＦＴを縦置きとし、コモンストレージを下側に設けて構成した第６の実施の形態を示す図である。
【図１２】ＴＦＴを縦置きとし、コモンストレージを下側に設けた第７に実施の形態を示す図である。
【図１３】従来のアクティブマトリクス液晶表示装置の一画素分の電極配置の構成を示す図である。
【図１４】従来のアクティブマトリクス型液晶表示装置の一画素分の電極配置の構成の他の例を示す図である。
【図１５】一般的なＴＦＴ液晶表示装置の寄生容量の発生及び変化を示す概念図である。
【図１６】従来の液晶ディスプレイ駆動用アクティブマトリクス基板の一例を示す図である。
【符号の説明】
Ｄドレイン電極
Ｓソース電極
Ｇゲート電極
ｄ信号線
ｇ走査線
ｃ共通線
ＰＩ画素電極
Ｒリング状パターン
Ｃ拡大部
Ｌ遮光電極

Claims

複数の走査線とこれらと交差するようにして形成された複数の信号線と、前記走査線に接続されたゲート電極、前記信号線に接続されたドレイン電極、ソース電極、半導体層、及び前記ゲート電極と前記半導体層との間に形成されたゲート絶縁膜を有する薄膜トランジスタと、前記ソース電極に接続された画素電極とを有する液晶表示装置において、
前記薄膜トランジスタの前記ソース電極と同層で前記画素電極の周縁の全周に沿って形成され、前記画素電極と前記薄膜トランジスタの前記ソース電極とに電気的に接続されたリング状の導体を有し、前記リング状の導体との間に絶縁膜を介して補助容量を形成する電極を備えることを特徴とする液晶表示装置。
前記導体は金属からなることを特徴とする請求項１記載の液晶表示装置。
前記画素電極は、前記導体の一箇所又は複数の箇所で電気的に接続されていることを特徴とする請求項１又は２記載の液晶表示装置。
前記走査線の一部は、前記導体の一部と絶縁膜を介して重なっていることを特徴とする請求項１、２又は３記載の液晶表示装置。
前記絶縁膜は、ゲート絶縁膜であることを特徴とする請求項４記載の液晶表示装置。
前記走査線は、前記導体側に拡大された部分を有することを特徴とする請求項４記載の液晶表示装置。