TWI277208B - Semiconductor device - Google Patents

Description

1277208 九、發明說明： 【發明所屬之技術領域】 本發明有關於半導體裝置，且特別是關於高 「HVIC」）。 、丨冊 【先前技術】 習知以來，提出利用RESURF(RedUced SURface Field減少表 面區域）效果來實現HVIC的技術。例如，專利文件丨中記載的技 術中，係利用RESURF效果實現將低電位的信號電平變換至高電位 的電平位移電路的高耐壓化。 又’例如在專利文件2中記載有關RESURF的效果，以及在專 利文件3、4中揭露了有關HVIC。又，在專利文件5中揭露了形成 夕重與周圍絕緣的場極板，因此藉由場極板間的電容麵合使半導 體基板的表面電場安定化的技術。 [專利文件1]特開平第9-283716號公報。 [專利文件2]美國專利第4292642號說明書。 [專利文件3]特開平第9-55498號公報。 [專利文件4]特開平第2-248078號公報。 [專利文件5]特開平第5-190693號公報。 【發明内容】 [發明所欲解決的課題] 習知的HVIC中，由於在半導體基板的上方配置施加數百v的 高電位的配線，由於配置的配線的電位影響，可能有電場部分集 中，而引起半導體裝置的耐壓降低。因此，可能無法得到具有所 希望的耐壓的半導體裝置。 又，藉由RESURF效果改善耐壓時通常使用的磊晶層中，雜質 濃度及厚度容易變化，無法滿足RESURF條件，並且可能無法得到 具有所希望的耐壓的半導體裝置。 在此，本發明係鑑於上述的的問題而形成，以提供使半導體 5 2108-6699-PF；Ahddub 1277208 裝置可容易達成所希望的财壓的技術為目的。 [用以解決課題的手段] ^本發明的第1半導體裝置包括··第1導電型的半導體基板； 第2導電型的半導體層，設置於上述半導體基板上；上述第1導 電型的第1雜質區域，設置於由上述半導體層的上表面至與上述 半導體基板的界面中的上述半導體層内部且界定上述半導^層中w 的既定區域；半導體元件，設置於上述既定區域外的上述半導體▲ 層中，以及M0S電晶體，設置於上述既定區域内的上述半導體層 中；其中，上述M0S電晶體包括：上述第2導電型的第2雜質區 域，設置於上述既定區域内的上述半導體層的上表面内，雜質濃鲁 度比上述半導體層高；以及汲極電極，電氣連接 域:上述第！半導體裝置更包括：第！絕緣膜，設^於二二 雜質區域與上述第2雜質區域間的上述半導體層上；複數第丨場 極，，設置於第1絕緣膜上，沿著由上述第丨雜質區域往上述第2 =質區域的方向互相分離設置；第2絕緣膜，覆蓋上述複數第工 ，極板且設置於上述第丨絕緣膜上；複數第2場極板，設置於第2 =緣膜上，沿著由上述雜質區域往上述第2雜質區域的方向互相 刀離δ又置，第3絕緣膜，覆蓋上述複數第2場極板且設置於上述 ，2，緣膜上；以及配線，設置於第3絕緣膜上，通過上述複數 第1場極板及上述複數第2場極板的上方，電氣連接上述沒極電着 上述半導體元件；上述複數第1場極板中最靠近上述第1雜 二區域的第1場極板係上述M0S電晶體的閘極電極，且上述複數· 第2，極板分別設置於上述複數第1場極板間的間隙上方；上述“ 複數第2場極板中最靠近上述閘極電極的第2場極板具有在上述 配線下方的切斷處，且位於上述複數第1場極板間的間隙中的上 述切斷處的下方的間隙中設置有與上述複數第1場極板分離的電 極0 本發明的第2半導體裝置包括··第1導電型的半導體基 板’第2導電型的半導體層，設置於上述半導體基板上；上述第1 2108-6699-PF;Ahddub 6 1277208 導電型的第1雜質區域，設置於由上述半導體層的上表面至與上 述半導體基板的界面中的上述半導體層内部且界定上述半導體層 中的既定區域；第1半導體元件，設置於上述既定區域内的上述 半導體層中；上述第2導電型的第2雜質區域，在上述既定區域 内’设置於上述第1半導體元件與上述第1雜質區域間的上述半 導體層的上表面内，雜質濃度比上述半導體層高；第2半導體元· 件，設置於上述既定區域外的上述半導體層中；第1絕緣膜，設 置於上述第1雜質區域與上述第2雜質區域間的上述半導體層· 上；複數第1場極板，設置於第丨絕緣膜上，沿著由上述雜質區 域往上述第2雜質區域的方向互相分離設置；第2絕緣膜，覆蓋 上述複數第1場極板且設置於上述第丨絕緣膜上；複數第2場極鲁 板，設置於第2絕緣膜上，沿著由上述第丨雜質區域往上述第2 雜質區域的方向互相分離設置；第3絕緣膜，覆蓋上述複數第2 場極板且設置於上述第2絕緣膜上；以及配線，設置於第3絕緣 膜上，通過上述複數第丨場極板及上述複數第2場極板的上方， 電氣連接上述第1半導體元件和上述第2半導體元件；其中，上 述複數第2場極板分別設置於上述複數第丨場極板間的間隙上 方，上述複數第2場極板中最靠近上述第丨雜質區域的第2場極 板具有在上述配線下方的切斷處，且位於上述複數第丨場極板間 的間隙中的上述切斷處的下方的間隙中設置有與上述複數第丨場 極板分離的電極。 響 又，本發明的第3半導體裝置包括··第丨導電型的半導體基 板；第2導電型的半導體層，設置於上述半導體基板上；上述第2， 導電型的第1雜質區域，設置於上述半導體層的上表面内且界定 ^述半導體層中的既定區域，雜質濃度比上述半導體層高；上述 第1導電型的第2雜質區域，設置於由既定區域内的上述半導體 層的上表面至與上述半導體基板的界面中的上述半導體層内部； 半導體元件，δ又置於上述既定區域外的上述半導體層中；以及M〇s 電晶體，設置於上述既定區域内的上述半導體層中；其中，上述 M0S電晶體，包括··上述第j導電型的第3雜質區域，在上述既定 2108-6699-PF；Ahddub 7 1277208 ’ 區域内，設置於上述第1雜質區域與上述第2雜質區域間的上述 半導體層的上表面内；以及沒極電極，電氣連接至上述第3雜質 區域；上述第3半導體裝置更包括··第1絕緣膜，設置於上述第1 雜質區域與上述第3雜質區域間的上述半導體層上；複數第1場 極板，設置於上述第1絕緣膜上，沿著由上述第1雜質區域往上 述第3雜質區域的方向互相分離設置；第2絕緣膜，覆蓋上述複· 數第1場極板且設置於上述第1絕緣膜上；複數第2場極板，設 置於第2絕緣膜上，沿著由上述第1雜質區域往上述第3雜質區· 域的方向互相分離設置；第3絕緣膜，覆蓋上述複數第2場極板 且設置於上述第2絕緣膜上；以及配線，設置於第3絕緣膜上， 通過上述複數第1場極板及上述複數第2場極板的上方，電氣連修 接上述汲極電極和上述半導體元件；上述複數第丨場極板中最靠 近上述第1雜質區域的第1場極板係上述M0S電晶體的閘極電極， 且上述複數第2場極板分別設置於上述複數第1場極板間的間隙 上方；上述複數第2場極板中最靠近上述閘極電極的第2場極板 具有在上述配線下方的切斷處，且位於上述複數第丨場極板間的 間隙中的上述切斷處的下方的間隙中設置有與上述複數第丨場極 板分離的電極。 又，本發明的第4半導體裝置包括：第1導電型的半導體基 板；第2導電型的半導體層，設置於上述半導體基板上；上述第^ 導電型的第1雜質區域，設置於由上述半導體層的上表面至與上拳 述半導體基板的界面中的上述半導體層内部且界定上述半導體層 中的既定區域；第1半導體元件，設置於上述既定區域内的上述， 半導體層中；上述第2導電型的第2雜質區域，在上述既定區域， 内，設置於上述第1半導體元件與上述第丨雜質區域間的上述半 導體層的上表面内，雜質濃度比上述半導體層高；第2半導體元 件，設置於上述既定區域外的上述半導體層中；第i絕緣膜，設 置於上述第1雜質區域與上述第2雜質區域間的上述半導體層 上；複數第1場極板，設置於上述第丨絕緣膜上，沿著由上述第i 雜質區域往上述第2雜質區域的方向互相分離設置；第2絕緣膜， 2108-6699-PF；Ahddub 8 1277208 ，蓋上述複數第1場極板且設置於上述第i絕緣膜上；複數第2 ，極板m第2絕緣膜上’沿著由上述第i雜質區域往上述 =2雜質區域的方向互相分離設置；第3絕緣膜，覆蓋上述複數 第2場極板且設置於上述第2絕緣膜上；以及配線，設置於上述 第3絕緣膜上，通過上述複數第丨場極板及上述複數第2場極板 的上方，電氣連接上述第丨半導體元件和上述第2半導體元件； 其中’上述複數第2場極板分別設置於上述複數第丨場極板間的 間隙上方；上述複數第2場極板中最靠近上述第2雜質區域的第2 ， 場極板具有在上述配線下方的切斷處，且位於上述複數第丨場極 板間的間隙中的上述切斷處的下方的間隙中設置有與上述複數第 1場極板分離的電極。 _ ★又，本發明的第5半導體裝置包括：第i導電型的半導體基 板；第2導電型的半導體層，設置於上述半導體基板上；上述第工 導電型的第1雜質區域’設置於由上述半導體層的上表面至與上 述半導體基板的界面中的上述半導體層内部且界定上述半導&層 中的既疋區域；-半導體元件’設置於上述既定區域外的上述半 導體層中；以及M0S電晶體，設置於上述既定區域内的上述半導 體層中’其中’上述M0S電晶體，包括：上述第2導電型的第2 雜質區域，設置於上述既定區域内的上述半㈣層的上表面内， 雜質濃度比上述半導體層高；以及汲極電極，電氣連接至上述 雜質區域；上述第5半導體裝置更包括：第i絕緣膜，設置於上· 述第1雜質區域與上述第2雜質區域間的上述半導體層上；複數 第、1場極板’設置於第i絕緣膜上，沿著由上述第i雜質區域往· 上述第2雜質區域的方向互相分離設置；第2絕緣膜，覆蓋上述· 複數第1場極板且設置於上述第i絕緣膜上；複數第2場極板 設置於第2絕緣膜上，沿著由上述第！雜質區域往上述第2雜質 區域的方向互相分離設置；第3絕緣膜，覆蓋上述複數第2場極 板且設置於上述第2絕緣膜上；以及配線，設置於第3絕緣膜上， 通過上述複數第1場極板及上述複數第2場極板的上方，電氣連 接上述汲極電極和上述半導體元件；而上述複數第丨場極板中最 2108-6699-PF;Ahddub 9 1277208 ，近上述第1雜質區域的第！場極板係上述聰電晶體的閑極電 極:、且上述複數第2場極板分別設置於上述複數第j場極板間的 間隙上方；上述複數第2場極板中最靠近上述閘極電極的第2場 2具有在上述配線下方的切斷處；除了上述閘極電極及最接近 ^第2場極板之外的上述複數第！場極板和上述複數第2場極板 ’至少-位於鄰接上述閘極電極的第i場極板中，位於上述配 線下方的部分至少在上述閘極電極側的端部位移至比位於其 分的上述端部更接近上述閘極電極側。 又，本發明的第6半導體裝置包括··第i導電型的半導體美 第2導電型的半導體層，設置於上述半導體基板上；上述第1 導電型的第1雜質區域，設置於由上述半導體層的上表面至與上 述半導體基板的界面巾的上述半導體層㈣且界定上述半導體声 二：既定區域1 1半導體元件，設置於上述既定區域内的上‘ 半導體層中；上述第2導電型的第2雜質區域，在上述既定區域 2 ’没置於上述第1半導體元件與上述第i雜質區域間的上述半 導體層的上表面内，雜質濃度比上述半導體層高；第2半導體元 件，設置於上述既定區域外的上述半導體層中；帛i絕緣膜，設 置於上述第1雜質區域與上述第2雜質區域間的上述半導體声 上；複數第1場極板，設置於上述第i絕緣膜上，沿著由上述第^ 1質區域往上述第2雜質區域的方向互相分離設置；第2絕緣膜， ?盍上述複數第"昜極板且設置於上述第i絕緣膜上；複數第2丨 场極板，設置於上述第2絕緣膜上，沿著由上述第i雜質區域往 上述第2雜質區域的方向互相分離設置；第3絕緣膜，覆蓋上述， 複數第2場極板且設置於上述第2絕緣膜上；以及配線，設置於 =3絕緣膜上’ *過上述複數第！場極板及上述複數第2場極板 #上方’電氣連接上述第1半導體元件和上述第2半導體元件； -中’上述複數第2場極板分別設置於上述複數第丨場極板間的 ，隙上方；上述複數第2場極板中最靠近上述第丨雜質區域的第2 %極板具有在上述配線下方的切斷處，除了最接近上述第丨雜質 區域的第1及第2場極板之外的上述複數第i場極板和上述複數 2108-6699-PF/Ahddub 10 *1277208 極板J極，中至）一位於第2靠近上述第1雜質區域的第1場 =二地:線下方的部分至少在上述第1雜質區域側的 側。 於八匕部分的上述端部更接近上述第1雜質區域 板.ί 9’ ίΪ”第7半導體裝置包括：第1導電型的半導體基 J = t電型的半導體層，設置於上述半導體基板上;上述第1 上㈣區域’設置於上述半導體層的上表面内且界定 、十層中的—既定區域’雜質濃度比上述半導體層高；上’ Μ電型的第2雜質區域，設置於由上述既定區域内的上述 .曰> 的上表面至與上述半導體基板的界面中的上述半導體層 、邛，半導體元件，設置於上述既定區域外的上述半導體層内丨鲁 =及M0S電晶體，設置於上述既定區域内的上述半導體層中；其 ，上述M0S電晶體，包括：上述第j導電型的第3雜質區域， 在上述上述既定區域内，設置於的上述第1雜質區域與上述第2 雜質區域間的上述半導體層的上表面内；以及汲極電極，電氣連 接至土述第3雜質區域；上述第7半導體裝置更包括：帛1絕緣 膜°又置於上述第1雜質區域與上述第3雜質區域間的上述半導 體層上/複數第1場極板，在第丨絕緣膜上，沿著由上述第丨雜 質，域往上述第3雜質區域的方向互相分離設置；第2絕緣膜， ，蓋上述複數第1場極板且設置於上述第1絕緣膜上；複數第2 ，極板，在上述第2絕緣膜上，沿著由上述第丨雜質區域往上述 第3 =質區域的方向互相分離設置；第3絕緣膜，覆蓋上述複數 第2 %極板且設置於上述第2絕緣膜上；以及配線，設置於第3 絕緣膜上，通過上述複數第丨場極板及上述複數第2場極板的上 方’電氣連接上述汲極電極和上述半導體元件；而上述複數第1 場極板中最靠近上述第丨雜質區域的第1場極板係上述M〇s電晶 體的閘極電極，且上述複數第2場極板分別設置於上述複數第j 場極板間的間隙上方；上述複數第2場極板中最靠近上述閘極電 極的第2場極板具有在上述配線下方的切斷處；除了上述閘極電 極及最罪近的第2場極板之外的上述複數第1場極板和上述複數 2108-6699-PF；Ahddub 11 1277208 第2場極板中，至少一位於鄰接上述閘極電極的第丨場極板中， 位於上述配線下方的部分至少在上述閘極電極側的端部位移至比 位於其它部分的上述端部更接近上述閘極電極側。 又，本發明的第8半導體裝置，包括：第i導電型的半導體 基板，第2導電型的半導體層，設置於上述半導體基板上；上述 第1導電型的第1雜質區域，設置於由上述半導體層的上表面至 與上述半導體基板的界面中的上述半導體層内部且界定上述半導 體層中的既定區域；第i半導體元件，設置於上述既定區域内的 上述半導體層中；上述第2導電型的第2雜質區域，在上述既定 區域内，設置於上述第丨半導體元件與上述第丨雜質區域間的上 述半導體層的上表面内，雜質濃度比上述半導體層高；第2半導 ，元件，設置於上述既定區域外的上述半導體層中；第丨絕緣膜， s又置於上述第1雜質區域與上述第2雜質區域間的上述半導體層 上，複數第1場極板，置於上述第丨絕緣膜上，沿著由上述第】 雜^區域往上述第2雜質區域的方向互相分離設置；第2絕緣膜， ，盍上述複數第1場極板且設置於上述第丨絕緣膜上；複數第2 %極板，置於第2絕緣膜上，沿著由上述第丨雜質區域往上述第2 ?質區域的方向互相分離設置；第3絕緣膜，覆蓋上述複數第2 場極板且設置於上述第2絕緣膜上；以及配線，設置於第3絕緣 膜亡，通過上述複數第丨場極板及上述複數第2場極板的上方， 電氣連接上述第1半導體元件和上述第2半導體元件；其中，上 述複數第、2場極板分別設置於上述複數第丨場極板間的間隙上 方，上述複數第2場極板中離上述第2雜質區域最近的第2場極 板具有在^述配線下方的切斷處，除了最接近上述第2雜質區域 的第1及第2場極板之外的上述複數第i場極板和上述複數第2 場極板中，至少一位於第2靠近上述第2雜質區域的第i場極板 中，位於上述配線下方的部分至少在上述第2雜質區域側的端部 位移至比位於其它部分的上述端部更接近上述第2雜質區域側。 又，本發明的第9半導體裝置包括··第1導電型的半導體基 板，第2導電型的磊晶層，設置於上述半導體基板上；上述第j 2108-6699-PF/Ahddub 12 1277208 •導電型的第1雜質區域，設置於由上述磊晶層的上表面至與上述 半導體基板的界面中的上述磊晶層内部且界定上述磊晶層中的既 定區域；以及M0S電晶體，設置於上述既定區域内的上述磊晶層 中，其中，上述M0S電晶體，包括：上述第2導電型的第2雜質 區域，設置於上述既定區域内的上述磊晶層的上表面内，雜質濃 度比上述蠢晶層尚；以及沒極電極，電氣連接至上述第2雜質區 域，上述第9半導體裝置更包括上述第2導電型的擴散區域，設 置於上述磊晶層中的至少在上述第1雜質區域與上述第2雜質區· 域間的上述蠢晶層的上表面内，而雜質濃度比上述磊晶層高。 又，本發明的第10半導體裝置包括：第1導電型的半導體基 板；第2導電型的磊晶層，設置於上述半導體基板上；上述第^鲁· ，電型的第1雜質區域，設置於由上述磊晶層的上表面至與上述 半導體基板的界面中的上述磊晶層内部且界定上述磊晶層中的既 定區域；第1半導體元件，設置於上述既定區域内的上述磊晶層 中，上述第2導電型的第2雜質區域，在上述既定區域内，設置 於上述第1半導體元件與上述第丨雜質區域間的上述磊晶層的上 表面内，雜質濃度比上述磊晶層高；以及上述第2導電型的擴散 區域，設置於上述磊晶層中的至少在上述第丨雜質區域與上述第2 雜質區域間的上述磊晶層的上表面内，而雜質濃度比上述磊晶 [發明效果] 根據本發明的第1半導體裝置，施加比第丨雜質區域高的電· 位於既定區域内的半導體層時，施加逆電壓於由第一雜質區域與· 上述半導體層所形成的PN接合，形成M〇s電晶體的半導體層由空 乏層覆蓋。結果，改善了裝置的耐壓。 ^又，施加比閘極電極高的電位於第2雜質區域及配線時，因 靜電結合產生了最靠近閘極電極的第2場極板與配線間的電位 差。本發明中，由於最靠近閘極電極的第2場極板在配線的下方 具有切斷處，可防止由上述第2場極板與配線間的電位差引起的 2108-6699-PF;Ahddub 13 1277208 • 第3絕緣膜的絕緣破壞。 又，本發明中，在最靠近閘極電極的第2場極板所具有的切 斷處的下方’第1場極板間的間隙中配置有與間隙分離的電極。 因此，即使最靠近閘極電極的第2場極板設有切斷處，由於與上 述電極的第1場極板及半導體層的靜電結合而可形成上述電極與 第1場極板間的等電位面，以及由於上述電極的靜電遮蔽效果， 可緩和因配線電位的半導體層上表面附近的電場集中。結果，可’ 容易地得到具有所希望的财壓的半導體裝置。 . 又，根據本發明的第2半導體裝置，施加比第i雜質區域高 的電位於既定區域内的半導體層時，施加逆電壓於由第一雜質區 域與上述半導體層所形成的PN接合，而在半導體層中形成了空乏鲁 層。結果，第1半導體元件被空乏層圍繞，因而改善了裝置的耐 壓。 又，施加比第1雜質區域高的電位於第2雜質區域及配線時， 因靜電結合產生了最靠近第1雜質區域的第2場極板與配線間的 電位差。本發明中，由於最靠近第丨雜質區域的第2場極板在配 線的下方具有切斷處，可防止由上述第2場極板與配線間的電位 差引起的第3絕緣膜的絕緣破壞。 又，本發明中，在最靠近第1雜質區域的第2場極板所具有 的切斷處的下方，第1場極板間的間隙中配置有與間隙分離的電 極因此，即使最罪近第1雜質區域的第2場極板設有切斷處，⑩ 由於與上述電極的第1場極板及半導體層的靜電結合而可形成上 述電極與第1場極板間的等電位面，以及由於上述電極的靜電遮. 蔽效果’可緩和因配線電位的半導體層上表面附近的電場集中。· 結果’可容易地得到具有所希望的耐壓的半導體裝置。 根據本發明的第3半導體裝置，施加比第2雜質區域高的電 位於既定區域内的半導體層時，施加逆電壓於由第2雜質區域與 上述半導體層所形成的pn接合，形成M0S電晶體的半導體層由空 乏層覆蓋。結果，改善了裝置的耐壓。 又’施加比第3雜質區域及配線高的電位於閘極電極時，因 2108-6699-PF；Ahddub 14 1277208 ί 近間極電極的第2場極板與配線間的電位 ί右於最靠近閘極電極的第2場極板在配線的下方 具有切斷處，可防止由上述第2場極板與 第3絕緣膜的絕緣破壞。 ^151起的 :，本發明中，在最靠近閘極電極的第2場極板所具有的切 斷免的下方’帛1場極板間的間隙中配置與間隙分離的電極。因 此，即使最靠近閘極電極的第2場極板中設有切斷處，由於與上‘ 述電極的第1場極板及半導體層的靜電結合而可形成上述電二盥. 第1場極板間的等電位面，以及由於上述電極的靜電遮蔽效果了 可緩和因配線電位的半導體層上表面附近的電場集中。結果，可 容易地得到具有所希望的耐壓的半導體裝置。 馨 又，根據本發明的第4半導體裝置，施加比第丨雜質區域高 的電位於既定區域内的半導體層時，施加逆電壓於由第丨雜質區 域與上述半導體層所形成的ρη接合，而在半導體層中形成了空乏 層。結果，第1半導體元件被空乏層圍繞，因而改善了裝置 壓。 又’施加比第1雜質區域及配線高的電位於第2雜質區域時， 因靜電、、να 5產生了最罪近第2雜質區域的第2場極板與配線間的 電位差。本發明中，由於最靠近第2雜質區域的第2場極板在配 線的下方具有切斷處，可防止由上述第2場極板與配線間的電位 差引起的第3絕緣膜的絕緣破壞。 礓 又’本發明中，在最靠近第2雜質區域的第2場極板所具有 的切斷處的下方，第1場極板間的間隙中配置有與間隙分離的電* 極。因此，即使最靠近第2雜質區域的第2場極板中設有切斷處，、 由於與上述電極的第丨場極板及半導體層的靜電結合而可形成上 述電極與第1場極板間的等電位面，以及由於上述電極的靜電遮 蔽效果’可緩和因配線電位的半導體層上表面附近的電場集中。 結果，可容易地得到具有所希望的耐壓的半導體裝置。 又’根據本發明的第5半導體裝置，施加比第1雜質區域高 的電位於既定區域内的半導體層時，施加了逆電壓於由第1雜質 2108-6699-PF；Ahddub 15 1277208 • = 電晶體形成的半導體 層甶二乏層覆盍。結果，改善了裝置的耐壓。 播==加比間極電極高的電位於第2雜質區域及配線時，因 ΐ 了最靠近閘極電極的第2場極板與配線間的電位 =L 於最靠近閘極電極的第2場極板在配線的下方 八 处，可防止由上述第2場極板與配線間的電位差引& & 第3絕緣膜的絕緣破壞。 位差引起的· 又本^明中，至少一位於鄰接閘極電極的第1場極板中，· =配線下方的部分至少在閘極電極侧的端部位移至比位於其它 ^的上述端部更接近閘極電極側。因此，在配線下方，間ς電 :二：：相鄰的第！場極板間的間隙變小。結果，施加比閘極電·. 二：：=第2雜質區域及配線時，閘極電極與位於相鄰的第1 . 琢°曰:曰隙下方的半導體層的上表面容易受到位於與閘極電 亟目、、的較低電位的第i場極板的電位的 的配線”位的影響，且利於半導體層中空乏層的延位 閘極電極的第2場極板中設置的切斷處所引起的電 用八 、、’σ ，可谷易地得到具有所希望的耐壓的半導體裝置。 又，根據本發明的第6半導體裝置，施加比第i雜質區域高 的電位於既定區域内的半導體層時，施加 、雜 ^ =半，形成—接合，而在半導體層二= 二、、J第1半導體元件被空乏層圍繞，因而改善了裝置的· ra播力1比第1雜質區域高的電位於第2雜質區域及配線時，’ =二Ϊ生了最靠近第1雜質區域的第2場極板與配線間的* 線的下方且♦由於最靠近第1雜質區域的第2場極板在配 # ^ 处，可防止由上述第2場極板與配線間的電位 差引起的第3絕緣膜的絕緣破壞。 士 本ΐ明中’至少一第2靠近第1雜質區域的第1場極板 J π甘二配下方的部分至少在第1雜質區域侧的端部位移至比 位於，、它部分的上述端部更接近第i雜質區域侧。因此，在配線 2108-6699-PF;Ahddub 16 1277208 下方’最靠近第1雜質區域的第i場極板與第2靠近的第丄場極 板間的間隙變小。結果，施加比第i雜質區域高的電位於第2雜 質區域及配線時，最靠近第1雜質區域的第1場極板與第2靠近 的第1、場極板間的間隙下方的半導體層的上表面料/受到較低電 位的上述第2靠近的第丨場極板的電位的影響，降低了較高電位 ，配線，，位的影響，且利於半導體層中空乏層的延伸。因此，— 緩和：取罪近第1雜質區域的第2場極板中設置的切斷處所引起 的電場集中，結果，可容易地得到具有所希望的耐壓的半導體裝· 又，根據本發明的第7半導體裝置，施加比第2雜質區域高 的電位於既定區域内的半導體層時，施加了逆電壓於由第2雜質魯 區域與上述半導體層所形成的pn接合，形成M〇s電晶體的 體 層由空乏層覆蓋。結果，改善了裝置的耐壓。 又 > ⑪加比第3雜質區域及配線高的電位於閘極電極時，因 靜電結合產生了最靠近閘極電極的第2場極板與配線間的電位 差。本發明中，由於最线閘極電極的第2場極板在配線的下方 具有切斷處，可防止由上述第2場極板與配線間的電位差 第3絕緣膜的絕緣破壞。 又，本發明中，至少一位於鄰接閘極電極的第1場極板中， 位於配線下方的一分至少在閘極電極側的端部位移至比位於其它 部分的上述端部更接近雜電極側。因此，在配線下方，閘ς電i =與位於相鄰的第1場極板間的間隙變小。結果，施加比第3雜 ^區域及配線高的電位於閘極電極時，閘極電極與位於相鄰的第工， 琢極板門的土’隙下方的半導體層的上表面容易受到位於與閘極電“ 極相鄰的較雨電位的第丨場極板的電位的影響，降低了較低電位 的配線的，位的影響，且抑制了半導體層中空乏層的延伸。因此， 了最*近閘極電極的第2場極板中設置的切斷處所引起的電 場集中結果，可容易地得到具有所希望的耐壓的半導體裝置。 又，根據本發明的第8半導體裝置，施加比第i雜質區域高 的電位於既定區域内的半導體層時，施加了逆電壓於由第工雜質 2108-6699-PF；Ahddub 17 1277208

静雷έ士!^比第1雜質區域及配線高的電位於第2雜質區域時， 位Π又生了最靠近第2雜質區域的第2場極板與配線間的 的下二ίί明中’由於最靠近第2雜質區域的第2場極板在配 引切斷處，可防止由上述第2場極板與配線間的電位 引起的第3絕緣膜的絕緣破壞。 ， 本^明中’至少一帛2靠近第2雜質區域的第1場極板 ;配線下方的部分至少在第2雜質區域側的端部位移至比 於，、它部分的上述端部更接近第2雜質區域側。因此，在配線φ 下最靠近第2雜質區域的第！場極板與第2靠近的第i場極 ^严曰的間隙變小。結果’施加比第i _質區域及配線高的電位於 第f雜質區域時，最靠近第2雜質區域的第！場極板與第2靠近 的第1場極板間的間隙下方的半導體層的上表面容易受到較高電 位的上述第2靠近的第1場極板的電位的影響，降 的配線的電位的影響，且抑制了半導體層μ乏層的延位 綾和了曰最靠近第2雜質區域的第2場極板中設置的切斷處所引起 的電π集中果，可谷易地得到具有所希望的耐壓的半導體裝 又，根據本發明的第9及第10半導體裝置，在既定區域内的籲 蠢晶層的上表面内形成雜質濃度較上表面高的擴散區域。通常， 由於擴散區域比磊晶層可更精確地控制雜質濃度及厚度，上述雜， 質濃度（單位：cm3)及厚度（單位：cm)的乘積容易滿足RESURF條件 (与1· 0 X 1012cm2)。因此，可在既定區域内確實地形成空乏層， 並可容易地得到具有所希望的耐壓的半導體裝置。 【實施方式】 〈第一實施例〉 第1圖係方塊圖，顯示根據本發明的第一實施例的半導體裝 2108-6699-PF;Ahddub 18 J277208

置的結構。根據本發明的第一實施例的半導體裝置係利用rESURF 效果實現高耐壓的HVIC，如第1圖所示，包括低電位邏輯電路 1〇〇、高電位邏輯電路101、η通道型的m〇S電晶體102、以及電阻 103 〇 低電位邏輯電路100係以數十ν的較低電位的電位VL作為正 電源而動作的邏輯電路，並施以作為負電源的接地電位。又，高· 電位邏輯電路1〇1係以數百V的較高電位的電位VH作為正電源而 動作的邏輯電路，並施以作為負電源的數百V，高電位邏輯電路* 101的正電源與負電源的電位差為數十V。 ^ M0S電晶體102及電阻103係將低電位邏輯電路1〇〇輸出的低 電位的#唬位移至高電位並輸入至高電位邏輯電路i 〇丨。M〇s電晶鲁 體102的閘極係連接至低電位邏輯電路1〇〇，並於其源極施加接地 電位。。又’ MOS電晶體1〇2的汲極連接至電阻1〇3的一端以及高電 位邏輯電路1 〇 1。因此，電阻i 〇3的另一端施加以電位Μ。 根據上述第一實施例所構成的半導體裝置中，M〇s電晶體1〇2 在OFF(斷開)狀態時，電位VH的高電平信號輸入至高電位邏輯電 二1 L卜曰’低電位邏輯電路100輸出脈衝狀的高電平信號時， 電阳體102為接通狀態，電流流過電阻103。因而，在電阻1〇3 垄下降使電晶體102的沒極電位低下，且改變了 入至言雷位別羅衝化说轉換為極性相異的高電位脈衝信號並輸 同 、電路101。因此，高電位邏輯電路101能根攄低雷 位邏=路⑽輸出的㈣而動作。 月匕根據低電 圖得有關根據第一實施例的半導體裝置的構造。第2 i 3、〜5 乂、：根據第一實施例的半導體裝置的構造模式，而 厂 2108-6699-PP；Ahddub 19 1 S载Si的繁雜，省略了第3 4〜5圖中的絕緣膜23的記 2 Γ ίί^21上的形成物中的場極板2〇a、6〇a。 3 η-,的記號技主的Ρ」、Ρ」、仄」、「η」、「η+」、 4 4係表示半導體内雜質的導電型及雜f濃度。具體而 J277208 二、二、:己唬中的P」、「n」分別表示P型的雜質及η型的雜 :μ: ’广些記號中的負符號、無符號、正符號係表示雜質濃度， 且雜貝濃度依此順序變高。 京墓2 〜5圖所不’根據第一實施例的半導體裝置中，在ρ_ • 土反1上，形成η型的羞晶層的if半導體層2。rT半導體層 雜二？上表面至與P:半導體基板1的界面中形成P雜質區域3。· :允二區域3係圍繞η半導體層2的部分而形成，並在n-半導體層 ，界定出酉己置有高電位邏輯電路1〇1及電阻1〇3的高電位島區域k =道p „區域3還圍繞η·半導體層2的其它部分而形成，並在 η半導體層2内界定出配置有M0S電晶體1〇2的η·區域2〇2。 ，此’向電位島區域201與_S區域202係有口雜質區域3介於· 其間而鄰接。 高電位島區域201内的n-半導體層2中，在周端部之外的區 域與Ρ半導體基板i的界面内選擇性地形成η+埋人雜f區域51。 埋入雜質區域51的上方，在n_半導體層2中形成高電位 邏=電路10卜在心里入雜質區域51的上方，在η.半導體層2的 上表：内更形成圖中未顯示而作為電阻1〇3機能的ρ+雜質區域。 又’尚電位邏輯電路1〇1中包括？通道型的廳電晶體、η通道型 的M0S電晶體、或二極體等的半導體元件。 你、羅=it島2〇1中的η半導體層2的上表面内，避開形成高電巍 二Ϊ::101的部分，* η+埋入雜質區域51的上方，形成η. · 雜貝£域52，而上述η+雜質區域52係圍繞高電位邏輯電路如 而形成。因此，η+雜質區域52係在ρ雜質區域3與高電位邏輯電· 路101間的ΓΤ半導體層2中形成。η、質區域5Wp雜質區域3、 之間的η半導體層2的上表面上形成分離絕緣膜17，且上述分離 ，緣膜17上形成第1場極板55a〜⑸。第j場極板〜心沿 著由P雜質區域3往n+雜質區域52的方向互為分離依序配置，而 由平面所視係圍繞高電位邏輯電路1〇1所形成。 第1場極板55a由分離絕緣膜17往p雜質區域3的方向延伸， 覆蓋料接觸上述P雜質區域3的端部。又’帛1場極板55e由 2108-6699-PF；Ahddub 20 J277208 分離絕緣膜17往n+雜質區域52的方向延伸，覆蓋而不接觸上述 η雜質區域52的端部。 第1場極板55a〜55e中，最靠近ρ雜質區域3的第1場極板 55a與位於相鄰的第i場極板55b間的間隙中配置有與周圍絕緣的 電極56。電極56，與分離絕緣膜17上的第1場極板55a、55b分 離設置’而由平面所視係圍繞高電位邏輯電路1 〇丨所形成。 第1場極板55a與ρ雜質區域3上表面靜電結合，且第1場 極板55e與n+雜質區域52的上表面靜電結合。因此，電極56，係 作為場極板的機能，且由於第1場極板55a〜55e與電極56相互 靜電結合並與η半導體層2的上表面靜電結合，因此執行了緩和p 雜質區域3與η+雜質區域52間的電位差所引起的η-半導體層2的 上表面的電場的功能。又，如之後所述，分別施加接地電位於ρ 雜質區域3、電位VH於η+雜質區域52。 在nMOS區域202幾乎中央部分的η-半導體層2的上表面内， 與M0S電晶體1〇2的沒極電極24電氣連接的η+雜質區域12係與ρ 雜質區域3分離設置。因此，在η+雜質區域12的下方，η-半導體 層2與ρ半導體基板1的界面中形成η+埋入雜質區域11。 Ρ雜質區域3與η+雜質區域12間的η-半導體層2的上表面内， 形成圍繞上述η+雜質區域12的ρ+雜質區域13。因此，在y雜質 區域13的上表面内，形成M0S電晶體1〇2的源極區域14,且上述 源極區域14也設置圍繞n+雜質區域12。又，源極區域14係〇+雜 質區域。 ' P+雜質區域13與n+雜質區域12間的n-半導體層2的上表面 上形成分離絕緣膜17，且上述分離絕緣膜17上形成M0S電晶體 102的閘極電極15a及第1場極板15b〜15e。閘極電極15a與第1 場極板15b〜15e係沿著由p+雜質區域13往n+雜質區域12的方向 依序互相分離配置，而由平面所視係圍繞n+雜質區域12的中央部 所形成。 ~ 在此’ρ雜質區域13係設置於ρ雜質區域3與n+雜質區域j 2 間的rT半導體層2中，所以分離絕緣膜17可以說是部分設置於ρ 2108-6699-PF;Ahddub 21 1277208 H區=3與n+雜質區域12間的n_半導體層2的上表面上。因此， 以^ 膜17上的閘極電極15a及第1場極板15b〜15e可 配置？〜者由？雜質區域3往n%f區域12的方向依序互相分離 罢而閉^電極153係由分離絕緣膜17往p+雜質區域13延伸且覆 接觸夾於源極區域14與n-半導體層2間的？+雜質區域13 μ他Ί ®ί，第1場極板15e由分離絕緣膜17往n+雜質區域U 覆蓋而不接觸上述n+雜質區域12的端部。又，由閉極電極 ^山Γ盍且夹於源極區域14與1^半導體層2間的P+雜質區域13 上方存在有閘極絕緣膜，圖面中上述閘極絕緣膜係包含 於並$載於後述的絕緣膜21内。 T極電極15a與第！場極板服〜…中，最靠近〆雜質區域 、甲1極電極15,換句話說，最靠近？雜質區域3的閘極電極❿， ^ ^於相鄰的第1場極板服之間的間隙配置有與周圍絕緣的電 ^ 16。電極16在分離絕緣膜17上與問極電極❿及第】場極板 5b ^離設置，而由平面所視係圍繞“雜質區域丨2。 第1場極板15e與n+雜質區域12的上表面靜電結合。因此， 閘極電胃極15a及電極16係作為場極板的機能，且閘極電極丨“、 第琢極板1Μ〜15e及電極16互相靜電結合並與n半導體層2 上表面靜電結合，因此執行了電氣連接至汲極電極24的n+雜質區 域^與源極區域14間的電位差所產生的n_半導體層^上表面的 電場緩和的n。又’由於閘極電極15a作為場極板的機能，以 下上述閘極電極15a也稱為「第！場極板15a」。 ^鬲電位島區域2〇1及nMOS區域202以外的rT半導體層2中， 形成低電位邏輯電路100，而形成上述低電位邏輯電路1〇〇的 半導體層2與其中有高電位島區域2〇1及nM〇s區域2〇2的η_半導 體層2係以ρ雜質區域3來界定。 在η半導體層2及分離絕緣膜17上，形成覆蓋第丨場極板15a 〜15e、55a〜55e及電極16、56的絕緣膜21。因此，絕緣膜21 内設置有貫通的電極19及M〇s電晶體102的源極電極18，而源極 2108-6699-PF；Ahddub 22 1277208 電極18接觸p+雜質區域13及源極區域14,且電極19接觸n+雜質 區域12。 在絕緣膜21上，形成第2場極板20a〜20d、60a〜60d。第2 場極板60a〜60d係設置於第1場極板55a〜55e的上方，且沿著 由P雜質區域3往n+雜質區域52的方向依序互相分離配置。因此， 苐2場極板6 0 a〜6 0 d分別配置於第1場極板5 5 a〜5 5 e間的間隙 上方。也就是說，第1場極板55a〜55e内任意相鄰成對的第1場 極板間的間隙上方，配置有任一的第2場極板60a〜60d。因此， 各第2場極板60a〜60d與其下方位於相鄰的成對的2個第1場極 板的端部以平面所視係重疊形成。 第2 %極板60a〜60d中的第2場極板6〇b〜60d以平面所視鲁 係完全圍繞高電位邏輯電路1 〇 1。因此，剩下的第2場極板6〇a 在後述的配線30的下方具有一切斷處69a，而以平面所視除了上 述切斷處69a之外幾乎圍繞了高電位邏輯電路ι〇1。

第2場極板20a〜20d係設置於第1場極板15a〜15e的上方， 沿著由P+雜質區域13往n+雜質區域12的方向，換句話說，沿著 由P雜質區域3往n+雜質區域12的方向，依序互相分離配置。因 此，第2場極板20a〜20d係分別配置於第i場極板15a〜15e間 的間隙上方。也就疋就，第1場極板1 5a〜1 内任意相鄰成對的 第1場極板間的間隙上方，配置有任一的第2場極板2〇a〜2〇d。 因此各第2 %極板20a〜20d與其下方位於相鄰的成對的2個第 1場極板的端部以平面所視係重疊形成。 y第2琢極板2〇a〜20d中的第2場極板20a〜20d以平面所考 =完t圍繞^雜質區域12°因此’剩下的第2場極板施在後劫 方具有—切斷處29a ’而以平面所視除了上述切腾 處69a之外幾乎圍繞了 “雜質區域12。 暖極Λ極15&與第2場極板·藉由在絕緣膜21内貫通絕彳 。窗插塞22a而電氣連接，而第1場極板❿- 在絕緣膜21内貫通絕緣膜21所設置的接】 由插塞22d而電减接。又，第丨場極板❿及第2場極板 2108-6699-PF；Ahddub 23 1277208 # 藉由在絕緣膜21内貫通絕緣膜21所設置的接點窗插塞62a而電 氣連接，而第1場極板55e及第2場極板60d藉由在絕緣膜21内 貫通絕緣膜21所設置的接點窗插塞62d而電氣連接。 接點窗插塞22a、22d分別沿著第2場極板20a、20d延伸， 但不存在於配線30下方。因此，接點窗插塞22a、22d與第2場 極板20a同樣地幾乎圍繞了 n+雜質區域12。又，接點窗插塞62a、· 62d分別沿著第2場極板60a、60d延伸，但不存在於配線30下方。 因此’接點窗插塞62a、62d與第2場極板60a同樣地幾乎圍繞了 · 高電至邏輯電路。 又’第1場極板15b〜15d、55b〜55d及第2場極板20b、20c、 60b、60c係與周圍絕緣的浮動電極。又，第1場極板15e及第2籲 場極板20d除了互相連接的狀態以外也是與周圍絕緣的浮動電 極。同樣地，第1場極板55a及第2場極板6〇a或是第1場極板 55e及第2場極板6〇(1除了互相連接的狀態以外係與周圍絕緣的浮 動電極。 在絕緣膜21上，形成覆蓋源極電極18、電極19及第2場極 板20b〜20d、60b〜60d的絕緣膜23。因此，M0S電晶體1〇2的汲 極電極24係設置絕緣膜23内並貫通絕緣膜23以接觸電極19。藉 此’電氣連接n+雜質區域12與M0S電晶體102的沒極電極24。 在絕緣膜23上’形成連接汲極電極24與高電位邏輯電路1 〇 1 的配線30，藉此，連接如第i圖所示的M〇s電晶體1〇2的汲極與看 咼電位邏輯電路1 〇 1。由汲極電極24出發的配線3〇通過第1場極 板15a〜15e及第2場極板20b〜20d的上方，因此通過nM〇S區域 202與兩電位島區域2〇1的境界中的p雜質區域3的上方，並通過、 第1場極板55a〜55e及第2場極板60b〜60d的上方而到達高電 位邏輯電路101。 第2場極板20a〜20d中，最靠近閘極電極i5a的第2場極板 20a ’如第2圖所示，具有在配線3〇下方的切斷處29。因此，由 於電極16係圍繞n+雜質區域12而形成，所以第一實施例中，電 極16形成於第1場極板15a〜15e間的間隙中位於上述切斷處29 2108-6699-PF；Ahddub 24 J277208 的下方的間隙’即在配線30下方的閘極電極15a與第1場極板15b 間的間隙中。 又’第2場極板60a〜60d中，最靠近p雜質區域3的第2場 極板60a ’如第2圖所示，具有在配線3〇下方的切斷處69a。因 由於電極56係圍繞高電位邏輯電路101而形成，所以第一實 化例中’電極56形成於第1場極板55a〜55e間的間隙中位於上- 述切斷處69a的下方的間隙，即在配線30下方的第1場極板55a、 55b間的間隙中。 在絕緣膜23上，設置有配線31，電氣連接第2場極板20a /、低電位邏輯電路100，而第2場極板2〇a電氣連接至閘極電極 15a配線31與第2場極板20a係以圖中未顯示的接點窗插塞貫 2、、、邑緣臈23而電氣連接。藉此，來自低電位邏輯電路丨〇〇的信號 雨入至MOS電晶體1 〇2的閘極電極1 %。又，在絕緣膜23上設置 有圖中未顯示的配線，電氣連接在高電位島區域2()1内的n_半導 體層2内形成並作為電阻1〇3機能的口+雜質區域（圖中未顯示）與 =線30，而上述配線係與貫通絕緣膜2卜23且作為電阻1⑽機能 、P雜質區域接觸而設置的電極（圖中未顯示）連接。 ις，/問極電極15a、第1場極板15b〜15e、55a〜55e及電極 、6係例如以多晶矽作成，而第2場極板2〇&〜2〇心 及配線3 0、31係例如以鋁作成。 ，據如以上構造所作成的第—實_的半導體裝置中，施加 =VH於作為電阻1G3機能的p、f區域的端部時，經由上述p+ 於-“…二。 電於配線3〇。於是，施加接地電位 電極18,且由低電位邏輯電路剛輸出數十ν的高電 ，經由配線3卜第2場極板2Ga及接點窗插塞仏，給予 上述信號。藉此’咖電晶錢2為接通狀態，且電 機能的p+雜質區域，而產生了在她域 、^下降。、，、口果’配線30及沒極電極24的電位也變化了，且 =位邏輯電路100輸出的低電位的信號位 高電位邏輯電路101。 门电1上侧八主 2108-6699-PF;Ahddub *1277208 又，接通狀態的M0S電晶體i〇2中，電流由汲極電極24開始， =通過電極19、n+雜質區域12、n-半導體層2、p+雜質區域13、 及區域14,流至源極電極18。又，騰電晶體1〇2中，由於 P =區域13與雜質區域12間的n-半導體層2作為電阻機能， /及極電極24的電位由電位VH只下降了數十v。 =，根據第一實施例的半導體裝置中，施加接地電錄p雜· 由品，3及p半導體基板j，而施加電位VH於高電位島區域2〇ι >的n半導體層2、n埋入雜質區域51及n+雜質區域52。藉此，‘ 施加數百V的逆電壓於由高電位島區域2〇1中的n_半導體層2及 ，，的P雜質區域3所構成的pn接合，並藉由RESURF效果形成 在兩，位島區域201内的η-半導體層2的周端部中的空乏層。具馨 體而言，ρ雜質區域3及η+雜質區域52間的η-半導體層2中至其 上表面形成空乏層。結果，高電位邏輯電路1〇1由空乏層圍繞， 而得到高耐壓的高電位邏輯電路1〇1。 又，如上所述，由於施加電位VH於汲極電極24，因此也施加 電位VH於η+雜質區域12，結果，施加了電位VH於區域2〇2 中的η半導體層2。藉此，施加了數百v的逆電壓於牘㈨區域2〇2 中的ιΓ半導體層2及圍繞的p雜質區域3所構成的卯接合，而由 於RESURF效果，p雜質區域3及n+雜質區域12間的n_半導體層2 内，其上表面形成空乏層。結果，nM〇s區域2〇2中的n_半導體曰層 2幾乎全區域内形成空乏層，而可得到高耐壓的M〇s電晶體ι〇2。 又丄第2圖中斜線所示的RESURF分離區域3〇〇、3〇1分別概略顯 不高電位島區域201及nM〇S區域202中形成空乏層的區域。 根據本第一實施例的半導體裝置中，施加高電位於如上述的 配，30。因此，相異於第一實施例地，第i場極板55a〜55e及第 2場極板60a〜60d並不存在，由於配線30的電位抑制了 p雜質區 域3及n+雜質區域52間的n-半導體層2中空乏層的延伸/因而p 雜質區域3附近的η-半導體層2的上表面可能產生電場集中。 不過，本第一實施例中，由於第2場極板60a〜60d與其位於 下方的第1場極板55a〜5 5e間的靜電結合，可降低配線3〇的電 2108-6699-PF；Ahddub 26 J277208 ♦ ，所引起的n-半導體層2的上表面的電場集中。即，由於各第2 場極板60a〜60d與第1場極板55a〜55e中位於下方的相鄰的兩 第1場極板間的靜電結合，可緩和高電位島區201内的n_半導體 層2的上表面的電場集中。 、同樣地，本第一實施例中，由於第2場極板20a〜20d與其位 於下方的第1場極板l5a〜15e間的靜電結合，可降低配線3〇的· 電位所引起的nMOS區域202内的ιΓ半導體層2上表面的電場集中。· 併又，本第一實施例中，由於各施加接地電位及電位VH於ρ雜· 質3及^雜質區域52，最靠近ρ雜質區域3的第i場極板55a及 二八電氣連接的第2場極板60a的電位受到ρ雜質區域3的電位 ，響而具有接近接地電位的值。又，最靠近^雜質區域52的第 琢極板55e及與其電軋連接的第2場極板的電位受到η+雜質 區域52的電位影響而具有接近電位VH的值。因此，第i場極板 ja〜及第2場極板6〇a〜60d的電位，由於它們之間的靜電結 。，隨著由ρ雜質區域3開始至接近n+雜質區域52，從接地電位 附近的低電位至幾百V的高電位之間作變化。 土、又、’、本第一實施例中，由於施加電位VH於n+雜質區域12，最 =近上述η雜質區域12的第！場極板15e及與其電氣連接的第2 琢極板20d又到n雜質區域j 2的電位影響具有接近電位的值。 又：由於施加數十V的低電位於閘極電極15a，與其電氣連接的第 ，極板20a的電位也成為數十v的低電位。因此，第i場極板 人a〜^1=及第2場極板2〇a〜2〇d的電位，由於它們之間的靜電結 口 Ik著由ρ雜貝區域3開始至接近n+雜質區域12，從數十 低電位至幾百V的高電位之間作變化。 τ φ #、相異於本第實施例地，第2場極板20a與閘極電極15a 人”氣連1時，由於第2場極板2〇a與閘極電極15&間的靜電結 :笛H極板2〇3的電位為低電位。同樣地，第2場極板20d ^ Q σ^板5〇e不電氣連接時，第2場極板20d為高電位。又， 亟板6〇a與第1場極板55a不電氣連接時，第2場極板6〇a ”立，而第2場極板6〇d與第！場極板55e不電氣連接時， 2108-6699-PF；Ahddub 27 J277208 第2場極板60d為高電位。 精此，本第一實施例中，由於第2場極板2〇a、6〇a的電位 低電位，施加數百V的高電麼的配線30與第2場極板2〇a、 間產生大的電位差。因此，如果第2場極板20a、60a，不同 -實施例地’不具有切斷處29、69a時，會發生配線30盘第2 極板20a、60a間所夾的絕緣臈被絕緣破壞。本第一實施例 於設置了切斷處29、69a，配線3〇下方不形成第2場極板服、 6〇a，因此可防止配線30與第2場極板2〇a、6〇a間的電位差 起的絕緣膜23的絕緣破壞。 又，根據本第一實施例的半導體裝置中，為了防止如上述的 絕緣膜23的絕緣破壞而設置的第2場極板2〇a的切斷處^的下φ 方中，在第1場極板15a、15b間的間隙中設置與其分離的電極Μ。 藉此，比起不設置上述電極16的情況，緩和了因施加高電位的配 線30的電位所引起的n-半導體層2上表面附近的電場集中，因而 可改善根據本第一實施例的半導體裝置的耐壓。 同樣地，第2場極板60a的切斷處69a的下方中，由於在第j 場極板55a、55b間的間隙中設置與其分離的電極56，比起不設置 上述電極56的情況，緩和了配線3〇的電位所引 上表面附近的電場集中，因而可改善根據本第—實施^fH2 裝置的耐壓。以下詳細說明有關此情況。 第6、7圖係顯示根據本第一實施例的半導體裝置中的電位分籲 佈，而第8、9圖係顯示根據本第一實施例的半導體裝置中無設置 16時的電位分佈。第6、8圖係顯示第2場極板2〇a的切斷· 部分的電位分佈，而第7、9圖係顯示第2場極板2〇a中未切斷部· 分的電位分佈。 如第8圖所示’如果未設置電極16，由於切斷配線3 0下方的 第2場極板2〇a，閘極電極i5a與第1場極板15b間的n-半導體層 L上表面附近的電位分佈受到配線30的電位的影響，等電位線90 密集於問極電極15a的第1場極板15b側的端部附近。因此，如 第8圖所示，靠近閘極電極15a的第1場極板15b側的端部的n_ 2108-6699-PF；Ahddub 28 1277208 ίϊΐ層2的上表面附近形成電場集中部分95a。因此，降低了半 導體裝置的耐壓。 千必i干 另「方面，如第6圖所示，如果設置電極16，由於電極Μ 遮蔽效果，可減低配線3Q的電位對n_半導體層2上表面附 j的電位分佈的影響，而可促進n-半導體層2上表面附近 η车的=二？於電極16與開極電極❿、第1場極板咖及 η +導體層2上表面靜電結合’可形成閘極電極❿與電極16間、 =極16與第1場極板15b間的等電位面。因此，閘極電極❿ 場極板15b間的等電位線變疏。於是，可緩和間極電極❿ ”第1场極板15b間的η.半導體層2上表面附近的電場集中並 :抑制因第2場極板2 G a中設置切斷處2 9所引起的耐壓低下“士 果，可以容易地實現具有所希望的耐壓的半導體裝置。-、'α 又，如上所述，由於電極16與閘極電極15a、第j場極板15b ^半導體層2上表面靜電結合，上述電極16的電位偏壓至閑極 電極15a的電位與第1場極板15b的電位間的中間電位。因此， =第7圖與第9圖可理解，第2場極板施未切斷的部 即使設置電極16,電位分佈也*會變歪，且不產生電場集中。 高！位島區域2〇1中的η—半導體層2中，由於也形成電 極56，因同樣的理由比不設置電極56時 制半導體裝置的耐壓低下。 吁了緩和杨集中，且可抑 門二二第1 圖所示，不形成電極16而第1場極板Β側的 甲"電和15a的端部往第1場極板i 5b側延長時，似 長部分的靜電遮蔽效果而引起的配線3〇的 生σ 是/種情況，如第10圖所示，閘極= 的第1 %極板15b側的端部附近有等電位線密集，且在_ 導體層2的上表面附近形成電場集中部分95b。本第半 不同於上述情況，由於閘極電極15a與第i場極板15 1 ’ 與其分離的電極16,如上所述，閘極電極15a與電極 2 16與第！場極板15b間可形成等電位面，因此可緩和電場極 第11圖顯示，形成電極16時與不形成電極16時，閘極電極 2108-6699-PF;Ahddub 29 1277208 15a的端部延長時的半導體裝置中的絕緣耐壓的實測值。圖中的圓 形纪號係設置電極16的情況，即顯示根據本第一實施例的半導體 裝置的耐壓，而菱形記號係顯示未設置電極16時的耐壓。因此， 圖中的四角記號係顯示閘極電極15a的第1場極板15b側的端部 往上述第1場極板15b側延伸時的耐壓。又，以橫軸顯示的場極 板的長度係指第10圖所示的長度L。又，以四角記號表示的閘極 電極15a的第1場極板15b側的端部延長時的耐壓結果係在未設 置配線30的情況下的值。 如第11圖所示，由測量值可看出，因設置電極丨6增加了耐 壓。又，可看出閘極電極15a的第1場極板15b侧的端部隨著靠 近第1場極板15b而耐壓下降。 〈第二實施例> 第12圖係平面圖模型顯示根據本發明的第二實施例的半導體

裝置的構造’而第13〜15圖係分別顯示第12圖中的箭頭D-D〜F-F 中的剖面圖。根據本第二實施例的半導體裝置係根據本發明的第 一實施例的半導體裝置中的電極16電氣連接至M〇s電晶體1〇2的 閘極電極15a。 又’第12圖係擴大顯示第2場極板2〇a的切斷處29的附近， 且為了避免圖面的煩雜，省略了第13〜15圖中絕緣膜21、23的 圯載。又，在第12圖中，以平面所視有關未顯示之物係以虛線表 不° 如第12〜15圖所示，電極16係經由設於絕緣膜21内並將絕 緣膜21貫通的複數接點窗插塞26電氣連接至第2場極板2〇a。因 此，第2場極板2〇a經由接點窗插塞22a連氣連接至電極15a。因 此，電極16與電極I5a間電氣連接。 複數接點窗插塞26沿著第2場極板20a彼此分離配置。因此， 配，30的下方不配置接點窗插塞26。因此，接點窗插塞26與第 2 %極板20a同樣地幾乎圍繞n+雜質區域12而配置。而關於其它 的構造係與第一實施例相同，因此省略了說明。 如所述’根據本第二實施例的半導體裝置中，電極與閘極 2108-6699-PF;Ahddub 30 1277208 電極15a電氣連接。因此，由於通常係施加接地電位或數十v 低電位於閘極電極15a，上述電極16的電位安定。 、 根據上述第一實施例的電極16，係與周圍絕緣的浮動電極， 因此其電位不安定，而依半導體裝置的動作狀態可能引起n—半 體層2的上表面附近的電場集中。 不過，在根據本第二實施例的半導體裝置中，由於電極16的 電位安定，可依半導體裝置的動作狀態抑制電場集中的發生。 · 又，如第13圖中的等電位線90所示，由於電極μ電氣連接· 至閘極電極15a ’第2場極板20a被切斷的部分中的電位分佈係不 同於第一實施例。但是，由於電極i 6係與閘極電極15a及第i場 極板15b分離配置，可以在閘極電極i5a與電極16之間及電極^ _ 與第1場極板15b間形成等電位面，所以比習知沒有電極16的半 導體裝置更可以緩和弟2場極板2 0 a的切斷部分中的電場集中。 同樣地，在形成第2場極板20a的部分中，如第14、15圖中 的等電位線90所示，由於電極16電氣連接至閘極電極15a，電位 分佈與第一實施例不同。但是，由於連接第2場極板20a與至電 極16的接點窗插塞26互相分離設置，所以可以形成在接點窗插 塞26間的等電位面，因此即使電氣連接電極16至閘極電極丨5a， 形成第2場極板20a的部分中也不會發生電場集中。 〈第三實施例〉 第16圖係方塊圖，顯示根據本發明第三實施例的半導體裝置® 的結構。根據上述第一實施例的半導體裝置係具有將低電位的信 號位移至高電位的電平位移電路，而根據本第三實施例的半導體 裝置係具有將高電位的信號位移至低電位的電平位移電路。 、 本第三實施例的半導體裝置係與根據上述第一實施例的半導 體裝置同樣地利用RESURF效果實現高耐壓的HVIC，如第16圖所 示，包括上述的低電位邏輯電路100及高電位邏輯電路1〇1、p通 道型的M0S電晶體105、以及電阻106。 M0S電晶體105與電阻106係將高電位邏輯電路1〇1輸出的高 電位信號電平位移至低電位並輸入至低電位邏輯電路1 〇〇。M0S電 2108-6699-PF;Ahddub 31 1277208 晶體105的閘極係連接至高電位邏輯電路1〇1，而施加電位傾於 其源極。又，M0S電晶體1 〇5的汲極係連接至低電位邏輯電路j 〇〇 及電阻106的一端，而上述電阻106的另一端係施加接地電位。 。如以上所構成的根據第三實施例的半導體裝置中，高電位邏 輯電路101輸出高電平信號時，M0S電晶體1〇5為斷開狀態，而接 地電位的低電平k號輸入至低電位邏輯電路“Ο。於是，一旦高電 位邏，電路101輸出脈衝狀的低電平信號時，M0S電晶體1〇5為接 通狀態且電流流入電阻106。這使電阻10的兩端產生了電位差並. 改變輸入低電位邏輯電路100的信號的電平。藉此，高電位邏輯 電路101所輸出的高電位的脈衝信號變換為極性相異的低電位脈 衝信號且險入至低電位邏輯電路100。因此，低電位邏輯電路1〇〇鲁 可依據尚電位邏輯電路101輸出的信號而動作。 其次，說明關於根據本第三實施例的半導體裝置的構造。第 17圖係平面圖，顯示根據本第三實施例的半導體裝置的構造模 型，而第18〜20圖係分別顯示第17圖中的箭頭中的剖 面圖。又，為了避免第17圖圖面的繁雜，省略了第18〜2〇圖; 的絕緣膜23的記載，只記載絕緣膜21上的形成物中的 120a、6Gd。 第17〜20圖所示，根據本第三實施例的半導體裝置中，與根 據第-實施例的半導體裝置同樣地，纟p-半導體基板】上，形成 ΓΤ半導體層2W半導體層2中’其上表面至與p-半導體基板^ · 界面中形成p雜質區域3。p雜質區域3,與第一實施例同樣地， 係圍繞ιΓ半導體層2的部分而形成，並在n-半導體層2内界定出. 配置有高電位邏輯電路101的高電位島區域2〇1。 . 岗電位島區域201内的η半導體層2與p-半導體基板j的界 面中的埋入雜質區域51係選擇性地形成。根據本第三實施例的 n+埋入雜質區域51不形成於高電位島區域2〇1内的n_半導體層2 ，周端部與p-半導體基板丨的界面，又，如第19圖所示，係圍曰繞 高電位島區域201内的ιΓ半導體層2 # p-半導體基板！的界面的 一部分180而形成。因此，在n+埋入雜質區域51的上方的η_半導 2108-6699-PF；Ahddub 32 •1277208 Λ 體層2中形成高電位邏輯電路101。 高電位島區域201内的γΓ半導體層2的上表面内形成η+雜質 區域52。根據本第三實施例的η+雜質區域52係在η+埋入雜質區域 51的上方，並避開形成高電位邏輯電路1〇1的部分而形成，且由 平面所視係圍繞高電位邏輯電路101。因此，η+雜質區域52係部 分地形成於ρ雜質區域3及高電位邏輯電路1〇1間的η-半導體層2 · 中〇 又，η+雜質區域52由平面所視係圍繞由η+埋入雜質區域51 · 所圍繞的上述界面的一部分180而形成，因此，高電位島區域2〇1 内的η—半導體層2中界定出形成MOS電晶體105的pMOS區域205。 如第18圖和第20圖所示，在n+雜質區域52和p雜質區域3鲁 間的ιΓ半導體層2的上表面上形成分離絕緣膜17，而在上述分離 絕緣膜17上形成第1場極板55a〜55e。又，關於第1場極板55a 〜55e的構造係與第一實施例相同，因而省略說明。 第1場極板55a〜55e中，最靠近n+雜質區域52的第1場極 板55e與位於相鄰的第1場極板55d之間的間隙配置有電極156。 電極156係在分離絕緣膜17上與第1場極板55d、55e分離設置， 並由平面所視係圍繞高電位邏輯電路1 〇 J。 電極156係作為場極板的機能，且第1場極板55a〜55e及電 極156互相靜電結合，同時也與n-半導體層2的上表面靜電結合， 因而具有緩和電場集中的機能。 響 如第19圖所示，由PM0S區域205内的ιΓ半導體層2的上表 面開始至η+埋入雜質區域51所圍繞的上述界面的一部分18〇的中· 央部’在η半導體層2内部形成ρ雜質區域133。ρ雜質區域133 · 與η雜質區域52間的η-半導體層2的上表面内，與M0S電晶體1〇5 的汲極電極124電氣連接的ρ+雜質區域112與ρ雜質區域133分 離形成。因此，ρ+雜質區域U2由平面所視係圍繞ρ雜質區域133 而形成。 Ρ+雜質區域112與η+雜質區域52間的η—半導體層2的上表面 内，連接ρ+雜質區域112而形成ρ-雜質區域113，而上述ρ-雜質 2108-6699-PF；Ahddub 33 1277208 ‘ 區域113由平面所視係係圍繞p雜質區域丨33而形成。因此，在 n+埋入雜質區域51的上方，p-雜質區域113和n+雜質區域52間的 η半導體層2的上表面内，形成與p-雜質區域113為既定距離的 M0S電晶體1〇5的源極區域114。源極區域114與n+雜質區域52 連接’且由平面所視係圍繞p雜質區域133。又，源極區域114 係P+雜質區域。 沒極電極124與電氣連接至p+雜質區域112的源極114之間 的ιΓ半導體層2的上表面上，形成分離絕緣膜17。具體而言，在 11_半導體層2的上表面内形成的ρ-雜質區域113的上表面上形成分 離絕緣膜17。在此分離絕緣膜π上，形成M0S電晶體105的閘極 電極115a與第1場極板U5b〜115e。 閘極電極115a與第1場極板115b〜115e沿著由n+雜質區域 52往p+雜質區域112的方向依序互相分離配置，而由平面所視係 圍繞p雜質區域133而形成。 閘極電極115a由分離絕緣膜17開始往源極區域114的方向 延伸’不接觸而覆蓋由源極區域114與p-雜質區域113所夾的n- 半導體層2的上表面。又，閘極電極115a所覆蓋且由源極區域U4 與P雜質區域113所夾的η-半導體層2的上表面上存在有閘極絕 緣膜’而圖面中係將上述閘極絕緣膜係包含於並記載於絕緣膜21 内。 、 閘極電極115a與第1場極板115b〜115e中，最靠近η+雜質 區域52的閘極電極n5a與位於相鄰的第！場極板U5b間的間隙 中配置電極116。電極116與分離絕緣膜17上的閘極電極丨丨5a 及第1場極板115b分離設置，而由平面所視係圍繞p雜質區域133 而形成。 閘極電極115a及電極116係作為場極板的機能，由於閘極電 極115a、第1場極板115b〜115e、及電極116互相靜電結合，且 與η半導體層2的上表面靜電結合，所以可達成緩和由於電氣連 接至沒極電極124的ρ+雜質區域112與源極區域114之間的電位 差所引起的η—半導體層2的上表面的電場集中的機能。又，由於 2108-6699-PF；Ahddub 34 •1277208 閘極電極115a係作為場極板115a的機能，以下上述閘極電極丨丨5a 會被稱為「第1場極板115a」。 高電位島區域201以外的η—半導體層2中，形成低電位邏輯 電路100及作為電阻106機能的ρ+雜質區域（圖中未顯示），而形 成此低電位邏輯電路100等的rT半導體層2與高電位島區域201 中的ιΓ半導體層2係以ρ雜質區域3作界定。 在η—半導體層2及分離絕緣膜17上，形成覆蓋第1場極板55a 〜55e、115a〜115e及電極116、156的絕緣膜21。於是，電極119 · 與MOS電晶體1 〇 5的源極電極118在絕緣膜21内貫通絕緣膜21 而設置，而源極電極118與n+雜質區域52及源極區域114接觸， 且電極119與p+雜質區域112接觸。源極電極118及電極119由_ 平面所視係圍繞ρ雜質區域133而形成。 在絕緣膜21上，形成第2場極板60a〜60d、120a〜120d。第 2 %極板60a〜60d係設置於第1場極板55a〜55e的上方，且沿著 P雜質區域3往n+雜質區域52的方向依序互相分離配置。因此， 第2場極板60a〜60d，與第一實施例同樣地，分別配置於第1場 極板55a〜55e間的間隙的上方。因此，各第2場極板60a〜60d 的形成以平面所視係重疊位於下方的相鄰的兩個第1場極板的端 部。 第2場極板60a〜60d中的第2場極板60a〜60c以平面所視_ 係完全圍繞高電位邏輯電路1 〇 1。因此，剩下的第2場極板6〇d， 如第17圖所示，具有配線130下方的切斷處69d，而除上述切斷 處69d以外以平面所視幾乎圍繞高電位邏輯電路ι〇1。 第2場極板120a〜120d係設置於場極板115a〜115e的上方，* 且沿著n+雜質區域52往p+雜質區域112的方向依序互相分離配 置。因此，第2場極板i2〇a〜l2〇d，分別配置於第1場極板115a 〜115e間的間隙的上方。即，第1場極板115a〜115e中任意相鄰 的兩個第1場極板間的間隙的上方，配置第2場極板12〇a〜uod 中之任一個。因此，各第2場極板12〇a〜12〇d的形成以平面所視 係重疊位於下方的相鄰的兩個第1場極板的端部。 2108-6699>PF；Ahddub 35 •1277208 第2場極板i2〇a〜i2〇d中的第2場極板120b〜120d由平面 所視係完全圍繞P雜質區域133。因此，剩下的第2場極板120a， 如第17圖所示，具有配線13〇下方的切斷處129，而除上述切斷 處129以外以平面所視幾乎圍繞p雜質區域133。又，第2場極板 120d與電極119連接。 閘極電極115a與第2場極板120藉由在絕緣膜21内貫通絕. 緣膜21而設置的接點窗插塞i22a電氣連接，而第1場極板i15e 與第2場極板i2〇d藉由在絕緣膜21内貫通絕緣膜21而設置的接· 點窗插塞122d電氣連接。又，第1場極板55a與第2場極板60a 藉由在絕緣膜21内貫通絕緣膜21而設置的接點窗插塞62a電氣 連接’而第1場極板55e與第2場極板60d藉由在絕緣膜21内貫籲 通絕緣膜21而設置的接點窗插塞62d電氣連接。 接點窗插塞122a、122d分別沿著第2場極板120a、120d而 延伸，而不存在於配線13〇的下方。因此，接點窗插塞122a、122(1 與第2場極板120a同樣地幾乎圍繞p雜質區域133。又，接點窗 插塞62a、62d，與第一實施例同樣地，分別沿著第2場極板6〇a、 60d而延伸，而不存在於配線13〇的下方。 又，第1場極板55b〜55d、115b〜115d、及第2場極板60b、 60c、120b、120c係與周圍絕緣的浮動電極。第丨場極板U5a及 第2場極板l2〇a除了互相連接外係與周周圍絕緣，也是浮動電 極。又，第1場極板55a及第2場極板60a、或第1場極板55e馨 及第2場極板60d，與第一實施例同樣地，除了互相連接外，係與 周周圍絕緣的浮動電極。 ”~ - 在絕緣膜21上’形成覆蓋源極電極118、電極119及第2場· 極板60a〜60d、120a〜120d的絕緣膜23。因此，MOS電晶體1〇5 的汲極電極124係設置在絕緣膜23内並貫通絕緣膜23以接觸電 極119。藉此，p+雜質區域112與M0S電晶體1〇5的汲極電極124 間電氣連接。 在絕緣膜23上，形成電氣連接沒極電極124與低電位邏輯電 路100的配線130，藉此，如第16圖所示，連接了 M〇s電晶體1〇5 2108-6699-PF;Ahddub 36 J277208 的汲極與低電位邏輯電路100。由汲極電極124出發的配線l3〇 通過第1場極板115a〜115e及第2場極板120b〜120d的上方， 然後通過第1場極板55a〜55e及第2場極板60a〜60c的上方， 及通過界定高電位島區域201的p雜質區域3的上方，到達低電 位邏輯電路100。 ^ 在絕緣膜23上，設置有電氣連接第2場極板12〇a與高電位· 邏輯電路101的配線131。配線131與第2場極板120a由貫通絕 緣膜23而圖中未顯示的接點窗插塞電氣連接。藉此，信號由高電· 位邏輯電路101經由第2場極板120a給予MOS電晶體105的閘極 電極115 a。又’在絕緣膜2 3上’也設置有圖中未顯示的配線電氣 連接作為電阻106的p+雜質區域與配線13〇,而上述配線連接至電_ 極’此電極係設置與貫通絕緣膜21、23並作為電阻1 〇6機能的p+ 雜質區域接觸。 又，閘極電極115a、第1場極板115b〜115e及電極116、156 例如由多晶矽構成，而第2場極板120a〜120d及配線130、131 例如由紹構成。 如以上的構造所構成的根據本第三實施例的半導體裝置中， 施加電位VH於MOS電晶體105的源極電極118，而施加接地電位 於作為電阻106機能的p+雜質區域的端部。因此，高電位邏輯電 路101輸出的數百V的高電平信號時，MOS電晶體105為斷開狀_ 態，無電流流過作為電阻106機能的p+雜質區域，因此接地電位_ 施加至配線130。 因此，高電位邏輯電路101輸出脈衝狀的低電平信號時，經w 由配線131、第2場極板120a及接點窗插塞122a，施加上述信號， 於閘極電極115。藉此，MOS電晶體1 〇5為接通狀態，電流流過作 為電阻106機能的p+雜質區域，而上述p+雜質區域的低電位邏輯 電路100側的端部電位上昇至數十V。結果，高電位邏輯電路1〇1 輸出的高電位信號電平位移至低電位且輸入至低電位邏輯電路 100。 又，接通狀態的MOS電晶體105中，由源極電極118開始， 2108-6699-PF;Ahddub 37 1277208 ♦

依序通過源極區域114、η-半導體層2、p-雜質區域113、p+雜質區 域112、及電極ι19，電流流入汲極電極124。又，M〇s電晶體 中，由於p雜質區域113作為電阻機能，汲極電極124的電位只 上昇至數十V。因此，配線13〇的電位為數十v的低電位。/、 根據本第三實施例的半導體裝置中，施加接地電位於p雜質 區，3、133、p-雜質區域113及p-半導體基板丨，而施加電位vh 於高電位島區域201中的n-半導體層2、n+埋入雜質區域51及n+ 雜貝區域52。藉此，與第一實施例同樣地，由於RESURF的效果， 在P雜質區域3及n+雜質區域52間的n-半導體層2中至半導體 層2上表面形成空乏層。結果，高電位邏輯電路ι〇ι被空乏層圍 繞’而得到高耐壓的高電位邏輯電路1 〇 1。 又，如上述，因為施加接地電位於卩雜質區域133及雜質 區域113,施加電位VH於n-半導體層2，由於RES(jrf的效果”，在 ^雜質區域133及n+雜質區域52間的n-半導體層2中及_ f區 域113中，至n半導體層2及p-雜質區域113的上表面，形成* 乏，。因此’形成η—半導體層2中的_電晶體1〇5的_區域 的大部分形成空乏層。結果，可以得到高耐㈣刪電晶體 〇5。又，第17圖中，以斜線表示的RESURF分離區域3〇〇 係概略顯示半導體裝置中形成空乏層的區域。

根據本第三實施例的半導體裝置中，施加低電位於如上述的 了。因此’不同於本第三實施例地，不存在第】場極板55a :55e及第2場極板60a〜60d時’由於配線13〇的電位促進 :質區域3與雜質區域52之間的n-半導體層2中的空乏層的延 ，有可能在η+雜質區域52附近的η-半導體層2的上表面產 %集中。 不過，本第三實施例中，由於第2場極板60a〜60d盥位於下 2第1場極板55a〜55e靜電結合，可緩和因配線13〇的電位所 產生的η半導體層2的上表面附近的電場集中。 同樣地，本第三實施例中，由於第2場極板12〇a〜i2〇d與位 於下方的第1場極板115a〜115e靜電結合，可緩和因配線13〇的 2l08-6699-PF；Ahddub 38 1277208 t 電位所產生的IT半導體層2的上表面附近的電場集中。 P雜質及實2:: Jb因為分別施加了接地電位及電位VH於 ”3及η雜質區域52,如第！實施例所說明地，第"暴 極，55a及第2場極板60a的電位為接地電位的接近值，第】場 =55e及第2場極板60d的電位為VH電位的接近值。因此 =板55a〜55e及第2場極板6〇a〜_的電位，由於它們之間 :靜電結合，隨著由p雜質區域3至接近n雜質區域以，由接地 電位附近的低電位變化至數百V的高電位。 本第三實施例中，因為施加了達數十ν的低電位於〆雜 貝區域112,與上述ρ+雜質區域112電氣連接的第i場極板U5e 及第2,極板蘭的電位為達數+v的低電n因為施加數 =v的尚電位於閘極電極115a，電氣連接至閘極電極ιΐ5&的第2 場極板120a的電位為數百v的高電位。因此，第丨場極板U5a 〜115e及第2場極板120a〜120d的電位，由於它們之間的靜電結 合，隨著由n+雜質區域52至接近p+雜質區域112，由數百v的高 電位變化至數十V的低電位。 ° 又，第2場極板120a，不同於本實施例地，與閘極電極丨丨5a 間不電氣連接時，由於它們之間的靜電結合，第2場極板12〇3的 電=為高電位。又，第2場極板I20d與電極119間不電氣連接時， 最罪近P雜質區域112的第1場極板1 i5e受到ρ+雜質區域112的 電位影響而為低電位，而由於第2場極板丨2〇d與上述第丨場極板 115e靜電結合而為低電位。 藉此，本第三實施例中，因為第2場極板6〇d、120a的電位* 為高電位，被施加達數十V的低電位的配線130與第2場極板-60d、120a間產生大的電位差。因此，相異於本第三實施例地，第 2場極板60d、120a無切斷處69d、129時，配線130與第2場極 板60d、120a間所夾的絕緣膜23會有絕緣破壞。本第三實施例中， 由於設置切斷處69d、129,配線130的下方不設置第2場極板60d、 120a，因此可防止配線13〇與第2場極板60d、120a間的電位差 引起的絕緣膜23的絕緣破壞。 2108-6699-PF;Ahddub 39 J277208 又，根據本第三實施例的半導體裝置中，為了防止絕緣膜23 的絕緣破壞所設置的第2場極板120a的切斷處129的下方，第i 場極板115a、115b間的間隙中設置有與其分離的電極116。藉此， 比起不設置上述電極116的情況，緩和了因施加低電位的配^ 13〇 的電位所引起的γΓ半導體層2上表面附近的電場集中，可改呈根 據本第三實施例的半導體裝置的耐壓。 ° 乂 同樣地’第2場極板60d的切斷處69d的下方，因為第1場 極板55d、55e間的間隙中設置有與其分離的電極116，比起不言= 置上述電極116的情況，緩和了因配線丨30的電位所引起的^半 導體層2上表面附近的電場集中，可改善根據本第3實施 導體裝置的耐壓。 千 第21、22圖係顯示根據本第三實施例的半導體裝置中的電位 分佈，而第23圖係顯示根據本第三實施例的半導體裝置中設置電 極156時的電位分佈。第2卜23圖係第2場極板6〇d的切ς部分 的電位分佈，而第22圖係第2場極板60d的未切斷部分的電位分 佈。 如第23圖所示，未設置電極156時，因為配線13〇的下方 切斷的第2場極板60d，第1場極板55d、55e間的n-半導體層2 的上表面附近的電位分佈受到配線13〇的電位的影響，第1場極 板55e的第1場極板55d側的端部附近的等電位線9〇密集。因穷此， 如第23圖所示，第i場極板55e的第i場極板55d側的端部附 的η半導體層2的上表面附近，形成電場集中部分95c。因此 低了半導體裝置的耐壓。 ，另一方面，如第21圖所示，設置電極156時，由於電極156 的靜電遮蔽效果，可減低配線13〇的電位對半導體層2上表 附近的電位分佈的影響，並可抑制空乏層的延伸。又7由於 156與第i場極板55d、e及n-半導體層2上表面靜電結合，第i =板55d與電極156間及電極156與第i場極板…之間可带 阳電位面。因此，第1場極板55d、55e間的等電位線9〇變疏: 必，可緩和第1場極板55d、55e間的n-半導體層2上表面附近 2108-6699-PF；Ahddub 40 J277208 的電場集中，且由於在第2場極板60d設置切斷處69d， 半導體裝置的耐壓低下。結果，可以容易地實 紂 壓的半導體裝置。 、精希望的耐 又，如上所述，由於電極156與第1場極板55d、55e及^ 半導體層2上表面靜電結合，上述電極156的電位被偏壓 ι 場極板55d的電位與第1場極板55e的電位間的中間電位。因此， 如第22圖所示，在第2場極板60d未被切斷的部分中，即使設罝 了電極156，電位分佈也不歪，因而不產生電場集中。 又’ _S區域205㈣η—半導體層2中，由於形成電極ιΐ6， 因同樣的理由，比不設置電極116時可以緩和電場集中， 抑制半導體裝置的耐壓低下。 〃 ' 在本第三實施例中，採用與周圍絕緣的浮動電極作為電極116 時’與上述第2實施例相同地，也可以電氣連接電極116至閘極 電極115a。第24圖係此情況下根據本第三實施例的半導體裝置的 剖面圖，顯示配置電極116的部分的放大。 ^ 24圖所示’電極116與第2場極板_藉由在絕緣膜 内貝通絕緣膜21所設置的接點窗插塞126而電氣連接。藉此， 電極116與閘極電極1153電氣連接。因此，電極116的電位安定， 2第-實施例相同地，可以抑制因半導體裝置 生的電場集中。 /又置了複數個接點窗插塞126，且上述複數接點窗插塞 :互相分離配置。因此，與根據第二實施例的接點窗插塞Μ 同樣地’複數接點窗插塞126係沿著第2場極板·而延伸，而 不配置於配線130的下方。 〈第四實施例〉 第25圖係平面圖，顯示根據第四實施例的半導體裝置的構 w。又，第26(a)、26(b)圖係分別顯示第25圖中的箭頭j —;〜κ—κ '第26 (a)圖係不形成配線30的部分的剖面®，而第 圖係形成配線30的部分的剖面圖。根據第四實施例的半導 -、置係在根據第-實施例的半導體裝置中不設置電極16、56， 2108-6699-PF;Ahddub 41 J277208 且第1場極板15b〜15e、55b〜55e及第2場極板20b〜20d、60b 〜60d的形狀改變而實現了高耐壓化。 又’第25圖中，擴大顯示了第2場極板60a的切斷處69a附 近’且為了避免圖面的煩雜，省略了第26圖中的絕緣膜21、23 的記載。 如第25、26圖所示，根據第四實施例的第1場極板55b〜55e :二位於配線30下方的部分比其它位置的部分，在場極板的寬度 幾乎維持一定下，移位至更靠近p雜質區域3側。因此，第i場 極板55b〜55e中，位於配線30下方的部分的兩端部比其它位置 部分的兩端部移位至更靠近p雜質區域3側。換言之，第丨場極 板55b〜55d中，位於配線3〇下方的部分的兩端分別與第J場極 板55a的第1場極板55b側的一端的距離，比其它位置部分的上 述距離，被設定得比較小。 根據本第四實施例的第1場極板55e中，位於配線30的下方 的部^的p雜質區域3側的端部比位於其它部分的上述端部移位 至更罪近p雜質區域3侧。換言之，第i場極板55e中，位於配 線曰30下方的部分的p雜質區域3側的一端與第上場極板的第 1—場曰極板55b側的一端的距離，比其它位置部分的上述距離，被設 定得比較小。 又，根據本第四實施例的第2場極板6〇b、6〇c中 3〇的下方办的部分比其它位置部分移位至更靠近_質區域=線 而極板的見度幾乎維持一定。因此’帛2場極板_、6 2線30下方的部分的兩端部比其它位置部分的兩端部移位至更 =近P雜質區域3側。換言之’第2場極板_〜6 下方的部分的兩端分別與第極板蝴 於 離，比其它位置部分的上述距離，被設定二 2本第四實施例的第2場極板_中，位於配線如的下方 至區域3側的端部比位於其它部分的上述端部移位 =菲近P雜質區域3側。換言之，第2場極板_巾，位於配 線30下方的部分的p雜質區域3侧的一端與第】場極板咖的第 2108-6699-PF；Ahddub 42 Ί277208 4的距離’比其它位置部分的1述距離，被設 =，如第27圖所示，根據本第四實施例的第i場極板挪〜 5中:位於配線30的下方的部分比其它位置部分移位至更靠近 極15a侧’而極板的寬度幾乎維持—定。因此，第！場極 = Λ5ά中’位"1配線30下方的部分的兩端部比其它位置部 二例的3Ή位至更罪近閘極電極❿ <則。因此，根據本第四實 广“的=1场極板i 5 e中’位於配線3 〇 #下方的部分的閘極電極 tr比其它位置部分的上述端部移位至更靠近閘極電極 ”^十根據本第四實施例的第2場極板2〇b、2〇c中，位於配線 的Γ分比其它位置部分移位至更靠近閘極電極15a側， =板的寬度維持-定。因此’第2場極板咖、*中，位於配 30下㈣部㈣兩端部比其它位置部分的兩端部移位至更靠近 =電極15a侧。因此，根據本第四實施例的第2場極板_中， 二=„的下方的部分的閘極電極15a侧的端部比其它位置部 :厂位至更靠近閘極電極15a側。有關其它的構造係 興弟一實施例相同，因此省略說明。 的的i，_A27(a)圖係顯示對應第2圖中的箭頭B_B位置的剖面圖 =左半邊的構造。又’第27(b)圖顯示nMOS區域202 =位置係對應第2圖中的箭頭A_A位置，而觀看方 A-A的相反側所見的剖面圖。 s 第四實施例中，在配線30的下方，閘極電極…的n+雜質區 域12側的一端與第！場極板15b〜15d及第2場極板2〇b、2〇c =端間的距離差’與其它區域中的上述距離差，彼此相同。因此， 运些距離差，與在配線30的下方的閘極電極15a的n+雜質區域U 侧的一端與第j場極板15e及第2場極板2〇d的閘極電極丨“側 的一端間的距離差與其它區域中的上述距離差，彼此相同。 又，配線30的下方中，第1場極板55a的n+雜質區域52側 的一端與第1場極板55b〜55d及第2場極板6〇b、6〇c的兩端間 2108-6699-PF；Ahddub 43 1277208 差’與其它區域中的上述距離差，彼此相同。因此，這些 ’與在配線30的下方的第i場極板55a的η+ ^的一端與Ρ場極板55e及第2場極板6_ρ 枚 的一端間的距離差與其它區域中的上述距離差，彼此相同 及笛第四實施例中，位於第1場極板既〜❿心〜脱 %極板2〇b〜20d、_〜60d中的配線30的下方的部分的 、部的移位量係均一的。 W 述，在根據本第四實施例的半導體裝置中，第1場極板 、ρ雜質區域3側的端部，在配線3()的下方中，往ρ雜質 在配線3°的下方中，第1場極板心、· η-半導#厗9沾、”果，第1場極板55a、55b間的間隙的下方中的 位的與继0讲上气面變得容易受到低電位的第1場極板55b的電 μ 〇 ?11，;低了冋電位配線30的電位影響，且在上述η-半導體 ί ^^^ 2 eoa , 的耐壓的半導體裝置 集中’結果’可容易地得到具有所希望 分佈弟第282、8=Γ員Ϊ,據本第四實施例的半導體裝置中的電位 圖所干Ϊ 〇“皮切斷部分的電位分佈。如第29 的第aim 例的半導體裝置中，接近第1場極板55a ==板55b側的端部的n_半導體層2的上表面 成電％集中，改善了耐壓。 个〜 的端ί，’ 施例中’第1場極板i5b中的閉極電極❿側 酉n 的下方中’往閉極電極❿侧移動。因此，在 結果，PH下方中’間極電極15a與第1場極板15b間的間隙變小。 ‘體# ; 5電s 15a與第1場極板15b間的間隙的下方中的n_半 的變得容易受到低電位的第1場極板15b的電位 2中立配線30的電位影響，且在上述η—半導體層 斷處29，VC/隹延φ伸。因此’藉ί在第2場極板心設置切 、、、 琢集中，結果，可谷易地得到具有所希望的耐 2l08-6699-pp;Ahddub 44 *1277208 * 壓的半導體裝置。 又，根據本第四實施例的半導體裝置中，第j場極板5讥〜55d 及第^場極板60b、60c中，位於在配線30的下方的部分的兩端， 比其它位置的部分的兩端移位至更靠近p雜質3側。因此，在配 線30的下方中，抑制第丨場極板55b〜及第2場極板6此、 的極板見度及它們之間的位置關係的變化的同時，可使第1場極 板55b的p雜貝3側的端部更靠近第1場極板55a。配線3〇的電 位的影響不只是在第i場極板55a、55b間的間隙的下方的『半導 體層2的上表面，在第i場極板5讥、55c間的間隙的下方、及第 1場極板55c、55d間的間隙的下方的n_半導體層2的上表面 予不小的影響’因此藉由抑制了第！場極板55b、55d及第2場極 板60b、60c的極板寬度、及它們之間的位置關係的變化，可以抑 制上述間隙的下方的n-半導體層2的上表面附近的發生電場集中。 同樣地，根據本第四實施例的半導體裝置中，第丨場極板i5b 〜15d及第2場極板20b、20c中，位於在配線3〇的下方的部分的 兩端部’比其它位置的部分的兩端部移位至更#近閘極電極… U t ’可以抑制第1場極板15b〜15d及第2場極板20b、20c %極板15b、15c間的間隙的下方、及筮】 問砂仏 ^丨眾刃卜万及第1 %極板15c、I5d間的 間隙的下方的η-半導體層2的上表面發生電場集中。 又’如第30圖所示’根據本第三實施例 < 及第2場極板_、咖中，位於配 的邛刀的兩知部，比其它位置的部分的兩本 + ^區^ 52侧。因此，第上場極板55a及第2場極板/中，二 〜在酉己線130的下方的部分的n、質區域以侧的端部，可以比其 匕位置的部分的上述端部移位至更靠近η+雜質區域Μ側。 藉據本第三實施例的半導體裝置中，在配線13〇的 ::二：於第i場極板55d中的η+雜質區域52 = ，在配線130的下方的第1場極板_、脱 間的間隙…結果’第i場極板55d、55e間的間隙的下方中的 2108-6699-PF；Ahddub 45 *1277208 η-半導體層2的上表面變成容易受到高電位的第i場極板55d的 位的影響，減低了低電位配線130的電位影響，且抑制了在上述 η-半導體層2中的空泛層的延伸。因此，藉由在第2場極板上6 = 設置切斷處69d，緩和了電場集中，結果，可容易地得到具 望的耐壓的半導體裝置。 … ψ 又，第1場極板55b〜55d及第2場極板60b、60c中，位於 在配線130的下方的部分的兩端部，由於比其它位置的部分的兩f 端部移位至更靠近雜質區域52側，因此可以抑制第1場^亟^55b 〜55d及第2場極板60b、60c的極板寬度及它們之間的位置關係 的變化，藉此，可以抑制第1場極板55b、55c間的間隙的下方 及第1場極板55c、55d間的間隙的下方的n-半導體層2的上表面儀 因配線130的電位所發生的電場集中。 又，如第31圖所示，根據本第三實施例的半導體裝置中，第 1場極板115b〜115d及第2場極板120b、120c中，位於在配線 =0的下方的部分的兩端部，比其它位置的部分的兩端部移位至更 靠近閘極電極115a側。因此，第1場極板115e及第2場極板12〇 中，位於在配線130的下方的部分的閘極電極U5a側的端部，可 以比其它位置的部分的上述端部移位至更靠近閘極電極U5a側。 如上述，在根據本第三實施例的半導體裝置中，在配線 的下方，由於第1場極板l15b中的閘極電極U5a側的端部往閘 極電極115a側移動，因此在配線13〇的下方中，閘極電極u5a 1 與第1場極板115b間的間隙變小。結果，閘極電極U5a與第ι ，極，115b間的間隙的下方中的n-半導體層2的上表面變得、容易· 受到尚電位的第1場極板l15b的電位的影響，減低了低電位配線 130的電位影響，且抑制了上述n_半導體層2中的空泛層的延伸。 因此，藉由在第2場極板l2〇a設置切斷處129,缓和了電場集中， 結果’可容易地得到具有所希望的耐壓的半導體裝置。 又，第1場極板115b〜115d及第2場極板120b、120c中， 位於在配線130的下方的部分的兩端部，由於比其它位置的部分 的兩端部移位至更靠近閘極電極丨丨5a侧，因此可以抑制第工場極 2108-6699-PF；Ahddub 46 1277208 板115b〜115d及第2場極板120b、120c的極板寬度及它們之間 的位置關係的變化，藉此，可以抑制第i場極板U5b、U5c間的 間隙的下方、及第1場極板115C、115d間的間隙的下方的n_半導 體層2的上表面因配線13 0的電位所發生的電場华中。 又，第30(a)圖係顯示對應第17圖中的箭頭卜丨位置的剖面 圖，而第30(b)圖係顯示對應第π圖中的箭頭G_G位置的約左半 邊的構造。又，第31 (a)圖係顯示對應第17圖中的箭頭h-H位置 的約右半邊的構造，而第31(b)圖顯示pM〇s區域2〇5中的剖面結 ，，位置在對應第17圖中的箭頭G—G位置，而剖面的觀看方向係 箭頭G-G的相反侧所見的剖面圖。 〈第五實施例〉 第32、33圖係剖面圖，顯示根據第五實施例的半導體裝置的 構造。根據第五實施例的半導體裝置係、，在根據上述第四實施例 的半導體裝置中，改變位於第i場極板151)〜156、5讥〜556及第 2田場極板20b〜2Gd、60b〜60d中的配線下方的部分的端部的位移 第32(a)、32(b)圖分別顯示對應第25圖中的箭頭〜K_j =置的剖面圖。第33(a)圖與第27⑷圖同樣地，顯示對應第2圖 中的箭頭B-B位置的剖面圖約左半邊的構造，而第33(_係盘第 27(b)圖同樣地，顯示nM〇s區域2〇2中的剖面構造，位置在 第2圖中的箭頭A_A位置，而剖面的觀看方向係箭頭 反 側所見的剖面圖。 又，第32(a)圖的剖面構造與第32(13)圖的剖面構造以同一比 例上下排列且兩者間的第！場極板…的n、f區域旧側的一端 的位置上下方向對齊的圖示中，第32圖中的角度心，由第犯⑷ 圖的剖面構4：中的第2場極板60c的n+雜質區域52側的一端往第 32⑻圖的剖面構造中的上述—端向下看時的視線方 开H圖Λ剖面構造中的上述—端往正下面看時的視線方向s2,所 形成的角度。同樣地，角度a2、a4、a6、a8、a9分別由第 圖的第1場極板55d、第2場極板60c、第！場極板55c、第2場 2108-6699-PF；Ahddub 47 J277208 極板60d、以及第丨場極板55b的口雜質區域3側的一端的視線方 =si與視線方向s2所形成的角度。又，角度a3、a5、a7分別為 32(a)+圖的第1場極板55c、第2場極板6此、以及第丨場極板 55b的n+雜質區域52側的一端的視線方向si與視線方向s2所形 成的角度。 又，第33(a)圖的剖面構造與第33(1))圖的剖面構造以同一比. 例上下排列且兩者間的閘極電極15&的n+雜質區域12側的一端的* 位置上下方向對齊的圖示中，第33圖中的角度^係，由第犯（約. 圖的剖面構造中的第2場極板2 〇 c的n+雜 犯⑹圖的剖面構造中的上述一端向下看時的視線方向二： 33(a)圖的剖面構造中的上述一端往正下面看時的視線方向^，所馨· 形成的角度。同樣地，角度b2、b4、b6、b8、b9*別由第33(〇 . 圖的第1場極板15d、第2場極板20c、第1場極板15c、第2場 極板20d、以及第1場極板15b的閘極電極15a側的一端的視線方 向si與視線方向s2所形成的角度。又，角度b3、旧、…分別為 第33(a)圖的第1場極板15c、第2場極板2〇b、以及第丨場極板 15b的n+雜質區域12側的一端的視線方向sl與視線方向s2 成的角度。 由以上說明可了解，角度al〜a9、bl〜b9分別為角度的基點 的場極板的一端在配線30下方的位移量的標準。例如，角度 才曰不在配線30下方的第2場極板60c的n+雜質區域52側的端部_ 的位移量。 ° 如第32圖所示，根據本第五實施例的半導體裝置中，角度· 〜a9係設定依此順序變大。因此，以第2場極板6〇c的乂雜^ 域52側的端部、第1場極板55d的p雜質區域3側的端部、第工 場極板55c的n+雜質區域52側的端部、第2場極板6〇c的p雜質 區域3側的端部、第2場極板60b的n+雜質區域52侧的端部、第 1場極板55c的p雜質區域3側的端部、第1場極板551)的^雜 區域52側的端部、第2場極板60b的p雜質區域3側的端部、第 1場極板55b的p雜質區域3側的端部的順序，在配線3〇 = 2108-6699-PF;Ahddub 48 J277208 的位移量變大。又，上述的第四實施例中，第1場極板55e及第2 場極板60d的P雜質區域3側的端部在配線30的下方被位移，而 第五實施例中的此位移s因設定為零而不位移。又，根據第四實 施例的第1場極板55d中的兩端部被位移，而根據第五實施例的 第1場極板55d只位移p雜質區域3側的端部。 如第33圖所示，根據本第五實施例的半導體裝置中，角度Μ 〜b9係設定依此順序變大。因此，以第2場極板2〇c的^雜^區· 域12側的端部、第1場極板I5d的閘極電極15a側的端部、第i · 場極板15c的n+雜質區域12側的端部、第2場極板2〇c的閘極電 極15a侧的端部、第2場極板20b的n+雜質區域丨2側的端部、第 1場極板15c的閘極電極15a側的端部、第丨場極板15b的n+雜質_ 區域12側的端部、第2場極板20b的閘極電極i5a側的端部、第 1場極板15b的閘極電極15a側的端部的順序，在配線3〇的下方 =位移量變大。又，上述的第四實施例中，第i場極板15e及第2 場極板20d的閘極電極15a側的端部在配線3〇的下方被位移，而 第五實施例中的此位移量因設定為零而不位移。又，根據第四實 施例的第1場極板15d中的兩端部被位移，而根據第五實施例的 第1場極板15d只位移閘極電極i5a侧的端部。 如上所述，本第五實施例中，第i場極板55b〜55d及第2場 極板60b、60c中，位於配線30下方的部分的端部的位移量愈靠 近P雜質區域3愈大。即，在配線3〇下方實行往p雜質區域3侧拳 位，的第1場極板55b〜55d及第2場極板60b、60c的端部中， 隨著由最靠近n+雜質區域52的第2埸極板6〇c的n+雜質區域52 ‘ 側的端部往最靠近p雜質區域3的第i埸極板挪一雜質區域3 ‘ 側的端部的順序，位移量變大。由於被施加高電位的配線3〇的電 位給予P雜質區域…、質區域52間的η_半導體層2上表面附 j的電位分佈的影響由高電位的η+雜質區域52愈往低電位的？雜 貝區域3愈大，因此藉由對如上述的場極板端部的位移量實行加 重，可以更有效緩和ρ雜質區域3與η+雜質區域52間的半導體 層2的電場集中。 2108-6699-PF；Ahddub 49 J277208 * 又，本第五實施例中，第丨場極 20b、20c中，位於配線3〇下方的 =5b〜15d及第2場極板 電極15a愈大。因此，由於上述的端部的位移量愈靠近閘極 區域3與n+雜質區域12間的n-半 ，可以更有效緩和P雜質 又，根據以上述第四實施例所說心第的電：集中。 的變形例中，在配線130的下方，、第一實施的半導體裝置 2場極板60b、60c的端部的位移量命丄^ =極板55b〜55d及第 兪大，可以f右绮螇# 灿所r 〜罪近局電位的n+雜質區域52 怼大了更有效綾和P雜質區域3與n+雜暂# 體層2的電場集中。又，在配線j 〇雜^域52間的η半導 〜115d及篦？尸托妃ton 的下方’由於第Ϊ場極板115b m…Π 1! 的端部的位移量愈靠近高電位的 閘極電極115a愈大，可以更有效抑剖 所 非4门电1π扪 域52間的η-半導體層2的電場集中/雜貝區域112與η+雜質區^ i HV、35圖係剖面圖’顯示此情況下的根據第三實施例的構 W。弟34(a)圖與第30(a)圖相同，顯示對應第 位置的剖面圖，而第34⑻圖盘第·= 士第门 17圖中的前頭1一1 ^ φ . ^ p ^ 、叩圃”第30(b)圖相同，顯示對應第17

SnUV 剖面圖的約左半邊的構造。又，第35(a) =二弟31(a)圖相同，顯示對應第17圖中的箭頭H_H位 圖的約右半邊的構圖。第35(b)圖盥第 ^ xJb onr , 口 /、弟31 (b)圖相同地，顯示pM〇s &域205中的剖面結構，位置在對應於第17圖中箭頭g—g位置， 而觀看方向係箭頭G-G的相反側所見的剖面圖。 又，第34(a)圖的剖面構造與第34(1))圖的剖面構造以同一比《 例上下排列且兩者間的第1場極板55e的p雜質區域3側的一端 的位置上下方向對齊的圖示中，第34圖中的角度。係，由第34(&) 圖的剖面構造中的第2場極板60b的p雜質區域3側的一端往第 34(b)圖的剖面構造中的上述一端向下看時的視線方向si、與第 34(a)圖的剖面構造中的上述一端往正下面看時的視線方向s2，所 形成的角度。同樣地，角度C2、c4、c6、c8、c9分別由第34(a) 圖的第1場極板55b、第2場極板60b、第1場極板55c、第2場 極板60c、以及第1場極板55d的n+雜質區域52側的一端的視線 方向si與視線方向S2所形成的角度。又，角度c3、c5、c7分別 50 2108-6699-PF；Ahddub ‘1277208 ，第34(a)圖的第1場極板55c、第2場極板6〇c、以及第i場極 反55d的p雜質區域3側的—端的視線方向^與視線方向$ 形成的角度。 又，第35(a)圖的剖面構造與第35(1))圖的剖面構造以同一比 例上下排列且兩者間的閘極電極丨丨5a的p+雜質區域^ 2側的一端 的位置上下方向對齊的圖示中，第35圖中的角度“係，由第35(技） 圖的剖面構造中的第2場極板12〇(：的p+雜質區 · 苐35(a)圖的剖面構造中的上述一端往正下面看時的視線方向 =’所形成的角度。同樣地，角度d2、d4、d6、d8、d9分別由第 ★5(a)圖的第1場極板U5d、第2場極板12〇c、第丨場極板UR、馨 =2場極板l2〇d、以及第丨場極板115b的閘極電極U5a側的一 端的視線方向si與視線方向s2所形成的角度。又，角度⑽、仍、 d7分別為第35(a)圖的第1場極板115c、第2場極板12〇b、以及 第1場極板115b的雜質區域112側的一端的視線方向si與視 線方向s2所形成的角度。 由以上說明可了解，角度cl〜c9、dl〜d9分別為角度的基點 的％極板的一端在配線130下方的位移量的標準。例如，角产 指示在配線130下方的第2場極板601)的p雜質區域3 ^ 的位移量。 1 又，根據第34、35圖所示第三實施的半導體裝置的變形例中，籲 角度cl〜c9係設定依此順序變大，而角度dl〜d9也設定依此順 序變大。因此，以第1場極板55b〜55d及第2場極板6此、· 中，位於配線30下方的部分的端部的位移量愈靠近n+雜質區域52 · 愈大。即，在配線130下方實行往n+雜質區域52側位移的第i場 極板55b〜55d及第2場極板60b、60c的端部中，隨著由最靠近 雜質區域3的第2埸極板60b的p雜質區域3側的端部往|靠^ n+雜質區域52的第1埸極板55d的n+雜質區域52側的端部的順 序，位移量變大。由於被施加低電位的配線13〇的電位給予p雜 質區域3與n+雜質區域52間的η—半導體層2上表面附近:電位分 2108-6699-PF;Ahddub 51 *I277208 啼 佈的影響由低電位的p雜質區域3愈往高電位的n+雜質區域52愈 大，因此藉由對如上述的場極板端部的位移量實行加重，可以更 有效緩和p雜質區域3與n+雜質區域52間的ιΓ半導體層2的電場 集中。 又，由於角度dl〜d9依序設定變大，第1場極板115b〜115d 及第2場極板120b、120c中位於配線130下方的部分的位移量愈· 靠近閘極電極115a變得愈大。因此，由於上述理由，可以更有效 緩和低電位的p+雜質區域112與高電位的n+雜質區域52間的η- · 半導體層2的電場集中。 〈第六實施例〉 第36圖係剖面圖，顯示根據本發明的第六實施例的半導體裝鲁 置的構造。根據本發明的第六實施例的半導體裝置係在根據上述 第一實施例的半導體裝置中不形成電極16、56，而在磊晶層的η-半導體層2的上表面内設置η擴散區域70。又，第36圖係對應在 第2圖中的箭頭Α-Α的位置的剖面圖。 如第36圖所示，高電位島區域2〇1内的η-半導體層2及nMOS 區域202内的rr半導體層2的上表面内，雜質濃度比it半導體層2 高的η擴散區域70與p雜質區域接觸而形成。根據本第六實施例 的π擴散區域70，以平面所視，形成於高電位島區域2〇1及nM0S £域202内的rr半導體層2的全區域内。 本第六實施例中，n+雜質區域12、52及p+雜質區域13形成於攀 η擴散區域70的上表面内。又，高電位邏輯電路ι〇1形成於擴散 區域70内’且分離絕緣膜17也形成於η擴散區域70上。因此， 根據本第六實施例的半導體裝置，不同於第一實施例，不包括電-極 16、56 〇 又’高電位島區域201及nMOS區域202外形成低電位邏輯電 路100等的η-半導體層2的上表面内也形成擴散區域70，而低電 位邏輯路100等在上述11擴散區域70中形成。關於其它的構造與 根據第一實施例的半導體裝置相同，因此省略說明。 因此’根據本第六實施例的半導體裝置中，由於n—半導體層2 2108-6699-PF;Ahddub 52 •1277208 的上表面内形成η擴散層70,變得容易滿足上述的RESURF分離區 域300、301中的RESURF條件。 根據上述的第--五實施例的半導體裝置中，為了實現高耐 壓化’ rr半導體層2的設計使n_半導體層2的雜質濃度M及其厚 度t滿足以下的公式（1)所表示的rESURF條件。

NdCcm-3) X t(cm)=l.〇 χ l〇12[cm'2] ···· (1) 口蟲晶層中’通常由於此雜質濃度Nd及厚度t分別產生約± 10% 誤差’ 14些的積的誤差範圍約為土 2〇%，而不容易滿足rESURF條‘ 件。因此’不容易得到所希望的耐壓的半導體裝置。 /然而，利用例如離子植入法導入雜質，之後經過熱處理工程 而形成的擴散層區域中，可以精確控制雜質濃度其厚度（擴散深_ 度），因此雜質濃度及厚度的積可抑制在誤差範圍丨％以下。因此，‘ =根據本第六實施例的半導體裝置，n_半導體層2的上表面内由於 設置η擴散區域70，變得容易滿足RESURF條件，可由resurf分 離區域300、301確實地形成空乏層。結果，可以容易地得到所希 望的耐壓的半導體裝置。 又 作又狄KbSURF條件中的容許誤差範圍為士 2〇%時，n_半導體 層2的形成最好是雜質濃度厚度的積少於〇2 χ 1〇12_2)。 其次，說明關於在η-半導體層2的上表面内形成以散區域 的方法的-範例。第37〜42圖係剖面圖’依序顯示擴散區 7。的製造方法的過程。首先，如第37圖所示，在ρ_半導體基板1 上形成磊晶層的η半導體層2,更形成η+埋入雜質區域51。且次， 如第38圖所示，在η-半導體層2上形成具有既定的開口圖案的光 阻72a，並利用上述光阻72a作為光罩，離子植人 離子7卜因此，除去了光阻72a。 ^ ^ ； =次丄如第39圖所示，在n.半導體層2上形成具有既定的開 口圖案的光阻72b’並利用上述光阻72b作為光罩，離 型雜質㈣⑻離子73，然後除去了光阻72a。因此，以約膽 °C實施-小時以上的熱處理。藉此，如第4()圖所示，在n 層2的上表面内形成η擴散區域7()的同時，區域3的—部 2108-6699-PF；Ahddub 53 -1277208 分的p雜質區域3a形成於由n-半導體層2的上表面開始至與P-半導體基板1的界面中的n-半導體層2内部。之後，如第41圖所 =，形成分離絕緣膜17及n+雜質區域52等，接著如第42圖所示， 藉由形成P雜質區域3的一部分的p雜質區域北及第1場極板55a 〜55e ’完成了根據本第六實施例的半導體裝置。 又’本第六實施例中，高電位島區域201及nMOS區域202内. 的η半導體層2的上表面形成遍佈全區域的η擴散區域7〇，而藉 由至少在空乏層所覆蓋的RESURF分離區域3〇〇、3〇1内形成擴散· 區域70，也可得到同樣的效果。即，由於高電位島區域201中至 少在P雜質區域3與n+雜質區域52間的n_半導體層2的上表面内 形成η擴散區域70，且nM0S區域202中至少在p雜質區域3與鲁 n+雜^區域=間的n-半導體層2的上表面内形成η擴散區域7〇，， 可以容易地得到具有所希望的耐壓的半導體裝置。 〈第七實施例〉 第43圖係平面圖，顯示根據本發明的第七實施例的半導體裝 置，構造。根據本發明的第七實施例的半導體裝置係，在根據上 述第六實施例的半導體裝置中的配線3〇的下方，η_半導體層2由 η擴散區域70中露出。第43圖係擴大顯示高電位島區域2()1内的 η半導體層2、與nM0S區域2〇2内的n-半導體層2的境界附近， 而為了說明上的方便，除了配線3〇外，省略了 n_半導體層2上方 的構k的顯示’更省略了 p+雜質區域13及源極區域14的顯示， 而後述的第44、45圖也是一樣。 如第43圖所示，根據本第七實施例的高電位島區域2〇1中，· 在配線30下方的p雜質區域3及n+雜質區域52間的n_半導體層2 · 中’未形成部分的n擴散區域7〇 ’而n_半導體層2具有由η擴散 區域70中所露出的部分2a。η-半導體層2的露出部分仏沿著ρ 雜質區域3與η、質區域52間的η -半導體層2的？雜質區域3侧 的一端往η+雜質區域52的方向延伸。 又，根據本第七實施例的nM0S區域2〇2中，在配線3〇下方 的P雜質區域3與n+雜質區域12間的n-半導體層2中，未形成部 2108-6699-PF；Ahddub 54 *!2772〇8 % =η擴散區域70’而n_半導體層2具有由讀散區域7Q中所露 ^。卜^^半導體層“露出部分⑶沿^雜質區域仏^ 『二區域㈣^半導體^“雜質區域⑽的—端往^雜質 的方向延伸。而關於其它的構造係與根據第六實施例的半 導體裝置相同，因此省略了說明。 如上所述，施加數百¥的高電位的配線3Q的下方的^導體 二中，，因為上述配線的電位的影響，抑制了空乏層的延伸。因 ，η半導體層2的上表面附近會發生電場集中。 本第七實施例中’由於^半導體層2在配線3()的下 ==域："所露出的❹2a、2b，而上述露出部分2:、仏 ΐ?:; 延伸。這是因為η—半導體層2的雜質濃度比η擴 政£域70低。因此，可緩和由於配令 、 中，而改善了对壓。 由於配線3〇的電位所產生的電場集 <第八實施例〉 晉2 ί4圖係够平面圖，顯示根據本發明的第八實施例的半導體裝 置的構^本第八實施例的半導體裝置係，在根據上述的口 把例的半導體裝置中’改變露出部分2a、2b的形狀。 八如第44圖所示’根據本第八實施㈣n_半導體層之的露出部 二，以平面所視為梯形’以平面所視係由p雜質區域“主n+ &域52的方向的垂直方向的寬度ψ彳& '、 質區域52的方向變窄。又根寬^；:由/雜質區域…雜

露出部分2b以平面所視幾乎第^實=的1^半導體層2的 ..10 呔于為梯形，由P雜質區域3往n+雜皙F ^ =向的垂直方向的寬度W2隨著由_質區域3往 =上2的方向變窄。而關於其它的構造係與 的： 導體裝置相同，因此省略了說明。 員也例的丰 在此，P雜質區域…、質區域52間的0導體 ， =低電位的p雜質區域3往高電位^雜質區域” 層變得容易延伸。p雜質區域3與n+雜質區域12間的 2 空乏層也變得容易延伸。因此，如同根據上述的第= 的例方:半 2108-6699-PF;Ahddub 55 J277208 導體裝置’設定露出部分2a、9h 办 露出 部分2a、2b中比較會發生電場集中處度们、W2為均一時 本第八實施例中，由於露出部 區域52的方向變窄，上述露出 的f们隨著往n+雜質 質濃度高的η擴散層70的干擾而；^中的空乏層的延伸受到雜 抑制。因此，由第43圖所示的等電位‘二T 5區域52的方向被 位線90 _可看出，在露出二9::第44圖所示的等電 和上述露出部分2a中的電場集中。的4電位線90較疏，可緩 雜質ε域^第的列：’由於露出部分2b的寬度W2隨著往n+ 到n撼辟展7η 上述路出部分2a中的空乏層的延伸受 二隨著往n+雜質區域12的方向被抑制。因 了緩和上述路出部分2b中的電場集中。 〈第九實施例〉 ^ 置的：4义::Λ，顯示根據本發明的第九實施例的半導體裝 置的構仏。本第九實鈿例的半導體裝置係，在根 施例的半導體裝置中，分$ -丰、 實 數。 刀。J n牛導體層2的露出部分2a、2b為複 八如第45圖所不’根據本第九實施例的n_半導體層2的露出部 :2a被分割為複數而具有複數分割部分2妨。複數分割部分— 在配線30的下方，沿著P雜質區域3往η.雜質區域52的方向互 相分離配置。因此，複數分割部分2aa以平面所視，沿著p雜質 區域3往n+雜質區域52的方向的寬度wu隨著p雜質區域“主n+ 雜質區域52的方向變窄。 、又，根據本第九實施例的n-半導體層2的露出部分2b被分割· 為複數而具有複數分割部分2bb。複數分割部分2bb在配線3〇的 下方’沿著p雜質區域3往n+雜質區域12的方向互相分離配置。 因此’複數分割部分2bb，以平面所視，沿著p雜質區域3往n+ 雜質區域12的方向的寬度W12隨著p雜質區域3往n+雜質區域12 的方向變窄。而關於其它的構造係與根據第七實施例的半導體裝 置相同，因此省略了說明。 2108-6699-PF；Ahddub 56 -1277208 如上所述，在根據本第九實施例的半導體裝置中，因 半導體層2的擴散區域7〇露出部分的複數分割部分& m隨著往雜質區域52的方向變窄，祕分割部分^ : 乏層的延伸隨著往雜質區域52的方向被抑制。因此，可以緩= P雜質區域3與η雜質區域52間的電場集中。 又，由於η-半導體層2的擴散區域7〇的露出部分的複數 部分2bb的寬度Π2隨著往η+雜質區域12的方向變窄，複數八; 部分2bb的空乏層的延伸隨著往n、f區域12的方向被抑制二因 此，可以緩和p雜質區域3與n+雜質區域12間的 〈第十實施例〉 第46圖係剖面圖，顯示根據本發明的第1〇實施例的半導體鲁 裝置的構造。根據本第1〇實施例的半導體裝置係，在上述的第九 實施例的半導體裝置中，基本地，露出部分％的複數分割部分 分別配置於第1場極板55a〜55e間的間隙的下方，且露出部分2b 的複數分割部分2bb分別配置於第i場極板15a〜15e間的間隙的 下方。又，第46圖係對應於在第2圖中的箭頭A—A位置的剖面圖。 如第46圖所示，本第十實施例中，第工場極板55a、55b間 的間隙的下方、第1場極板55b、55c間的間隙的下方、第i場極 板55c、55d間的間隙的下方、及第！場極板55d、55e間的間隙 的下方，設置有分割部分2aa。 又，本第十實施例中，第1場極板15a、15b間的間隙的下方、修 第1場極板15b、15c間的間隙的下方、第1場極板i 5c、丨5d間 的間隙的下方、及第1場極板15d、15e間的間隙的下方，設置有· 分割部分2bb。 . 又’根據上述的第九實施例的分割部分2aa、2bb的寬度W11、 W12隨p雜質區域3往n+雜質區域52的方向或p雜質區域3往n+ 雜質區域12的方向而設定變窄，但本第十實施例中的各分割部分 2aa、2bb的寬度W11、W12與對應的第1場極板間的間隙的距離幾 乎設定為一致。 如上述的根據本第十實施例的半導體裝置中，n-半導體層2 2108-6699-PF；Ahddub 57 J277208 的擴政區i或70的露出部分的複數分割部分仏 =;:55;間帽 曰1的配線30的電位的影響較強的部分係 方，所以藉由空乏層容易在此延伸的分請 配置，可緩和電場集中。結果，改善了耐壓。 7ί!二山t第十實施例的半導體裝置，n_半導體I 2的擴散區域 、路邛分的複數分割部分2bb分別配置於第2場極板15a〜 的間隙的下方。受到P雜質區域3與n+雜質區域12間的配 、、、的電位+的影響較強的部分係第1場極板15a〜15e間的間隙 =方，所以藉由空乏層容易在此延伸的分割部分2bb的配置，可 緩和電場集中。結果，改善了耐壓。 【圖式簡單說明】 [第1圖]顯示根據本發明的第一實施例的半導體裝置的構造 的方塊圖。 [第2圖]顯示根據本發明的第一實施例的半導體裝置的構造 的平面圖。 [第3圖]顯示根據本發明的第一實施例的半導體裝置的構造 的剖面圖。 [第4圖]顯示根據本發明的第一實施例的半導體裝置的構造 的剖面圖。 [第5圖]顯示根據本發明的第一實施例的半導體裝置的構造 的剖面圖。 [第6圖]顯示根據本發明的第一實施例的半導體裝置中的電 仇分佈圖。 [第7圖]顯示根據本發明的第一實施例的半導體裝置中的電 位分佈圖。 [第8圖]顯示習知的半導體裝置中的電位分佈圖。 [第9圖]顯示習知的半導體裝置中的電位分佈圖。 [第10圖]顯示習知的半導體裝置中的電位分佈圖。 2l〇8-6699-PF；Ahddub 58 4 ^77208 [第11圖]顯示根據本發明 緣耐壓的實測值。 弟實施例的半導 [第12圖]顯示根據本發明 的平面圖。 弟一實施例的半導體裝置的構造 [第13圖]顯示根據本發 的剖面圖。 的第一實她例的半導 體裝置中的絕 體裝置的構造 的剖L第圖则顯示根據本發明的第 Λ 二實施例的半導體裝置的構造 的剖面圖。圖]員不根據本發明的第二實施例的半導體裝置的構造 的方塊圖。目根據本發明的第三實施例的半導體裝置的構造❿ 的平^第圖η圖]顯不根據本發明的第三實施例的半導體裝置的構造 的剖L第圖^圖]顯不根據本發明的第三實施例的半導體裝置的構造 [第19圖]顯示根據本發明的第三實施例的半導體裝置的構造 的剖面圖。 [第20圖]顯示根據本發明的第三實施例的半導體裝置的構造 的剖面圖。 [第21圖]顯示根據本發明的第三實施例的半導體裝置中的電· 位分佈圖。 [第22圖]顯示根據本發明的第三實施例的半導體裝置中的電 位分佈圖。 · [第23圖]顯示根習知的半導體裝置中的電位分佈圖。 [第24圖]顯示根據本發明的第三實施例的半導體裝置的構造 的剖面圖。 [第25圖]顯示根據本發明的第四實施例的半導體裝置的構造 的平面圖。 [第26(a)圖至第26(b)圖]顯不根據本發明的第四實施例的半 2108-6699-PF;Ahddub 59 J277208 1 導體裝置的構造的剖面圖。 [第27(a)圖至第27(b)圖]顯示根據本發明的第四實施例的半 導體裝置的構造的剖面圖。 [第28圖]顯示根據本發明的第四實施例的半導體裝置中的電 位分佈圖。 [第29圖]顯示根據本發明的第四實施例的半導體裝置中的電· 位分佈圖。 [第30(a)圖至第30(b)圖]顯示根據本發明的第四實施例的半-導體裝置的構造的剖面圖。 [第31(a)圖至第31(b)圖]顯示根據本發明的第四實施例的半 導體裝置的構造的剖面圖。 儀 [第32(a)圖至第32(b)圖]顯示根據本發明的第五實施例的半 導體裝置的構造的剖面圖。 [第33(a)圖至第33(b)圖]顯示根據本發明的第五實施例的半 導體裝置的構造的剖面圖。 [第34(a)圖至第34(b)圖]顯示根據本發明的第五實施例的半 導體裝置的構造的剖面圖。 [第35(a)圖至第35(b)圖]顯示根據本發明的第五實施例的半 導體裝置的構造的剖面圖。 [第3 6圖]顯示根據本發明的第六實施例的半導體裝置的構造 的别面®。 ® [第3 7圖]依序顯示根據本發明的第六實施例的半導體裝置的 製造方法的過程的剖面圖。 * [第3 8圖]依序顯示根據本發明的第六實施例的半導體裝置的* 製造方法的過程的剖面圖。 [第39圖]依序顯示根據本發明的第六實施例的半導體裝置的 製造方法的過程的剖面圖。 & [第40圖]依序顯示根據本發明的第六實施例的半導體裝置的 製造方法的過程的剖面圖。 [第41圖]依序顯示根據本發明的第六實施例的半導體裝置的 60 2108-6699-PF；Ahddub J277208 4 製造方法的過程的剖面圖。 [第42圖]依序顯示根據本發明的第六實施 製造方法的過程的剖面圖。 +导體裒置的 mL第同43圖]顯示根據本發明的第七實施例的半導體裝置的構造 的平面圖。 [第44圖]顯示根據本發明的第八實施例的半導體裝置的構造· 的平面圖。 [第45圖]顯不根據本發明的第九實施例的半導體裝置的構造-的平面圖。 [第46圖]顯示根據本發明的第十實施例的半導體裝置的構造 的剖面圖。 _ 主要元件符號說明】 100〜低電位邏輯電路 102〜M0S電晶體； 105、 40S電晶體； 115a 〜閘極電極； 116、 156〜電極； 120a 〜第2場極板； 122a 〜接點窗插塞； 130, -配線； 15a、 ‘ 115a〜閘極電極 17〜 分離絕緣膜； 201〜高電位島區域； 205， - pMOS區域； 24 ^ 124〜沒極電極； 2a、 2b〜露出部分； 2〜η Γ半導體層； 30 > 130〜配線； 70〜 η擴散區域； 2l〇8-6699-PF;Ahddub 101〜高電位邏輯電路； 103〜電阻； 112〜p+雜質區域； 115b-115e〜第1場極板； 12、52〜n+雜質區域；

120b-120d〜第2場極板； 124〜沒極電極； 133〜p雜質區域； 16、56、116、156〜電極； 1〜f半導體基板； 202〜nMOS區域； 21、23〜絕緣膜； 26〜接點窗插塞； 2aa、2bb〜分割部分； 3、133〜p雜質區域； 69d、129〜切斷處；

Wl、W2、W1卜W12〜寬度； ，:[277208 22a、26、122a〜接點窗插塞； 29、69a、69d、129〜切斷處； 300、301〜RESURF分離區域； a卜a9、bl-b9、cl-c9、dl-d9〜角度； 15b-15e、55a-55e、115b-115e〜第 1 場極板； 20a-20d、60a-60d、120a-120d〜第 2 場極板。 2108-6699-PF;Ahddub 62

Claims (1)

12772祕 i3687i號申請專利範圍修正本 修正日期：95· S十、申請專利範圍： 1· 一種半導體裝置，包括： 第1導電型的半導體基板；

第2導電型的半導體層，設置於上述半導體基板上； 上述苐1導電型的第1雜質區域，設置於由上述半導體層的 上表面至與上述半導體基板的界面中的上述半導體層内部且界定 上述半導體層中的既定區域； |疋 半導體元件’設置於上述既定區域外的上述半導體層中；以 及 曰， MOS電晶體，設置於上述既定區域内的上述半導體層中； 其中，上述MOS電晶體包括： 、、亡述第2導電型的第2雜質區域，設置於上述既定區域内的 上述半導體層的上表面内，雜質濃度比上述半導體層高；以及 汲極電極，電氣連接上述第2雜質區域； 上述半導體裝置更包括： 區域

第1絕緣膜，設置於上述第丨雜質區域與上述第2 間的上述半導體層上； 、 1絕緣膜上，沿著由上述第1 互相分離設置； 場極板且設置於上述第1絕

複數第1場極板，設置於上述第 雜質區域往上述第2雜質區域的方向 第2絕緣膜，覆蓋上述複數第j 緣膜上； 複數第2場極板，設置於上述第2絕緣膜上，沿著由上述第i 雜貝區域往上述第2雜質區域的方向互相分離設置； 緣膜ί 膜’覆盍上述複數第2場極板且設置於上述第2絕 配線’設置於上述第3絕緣脸μ 及9 :、緣膜上，通過上述複數第1場極板 次上述稷數第2場極板的上方，雷* 導體元件，· 乳連接上述汲極電極和上述半 其中，上述複數第1場極板中 場極板係上述MQS電晶體的閘極電極；述第1雜質區域的第1 2108-ee99-PFi；Ahddub/f〇rever769 63 1277208 場極板間的間 、上述複數第2場極板分別設置於上述複數第 隙上方； 上述複數第2場極板中最靠近上述閘極 有在上述配線下方的切斷處；以及 ° 、弟2場極板具 位於上述複數第丨場極板間的間隙 ^ 間隙中設置有與上述複數第極板分離的：^ ^如申請專利範圍第丨項所述的半導體I置，更）括· 第1接點窗插塞，電氣連接上述複數第 ζ靠，斤卜 極:r場極板與上述閘極電極，並貫通：· 2場極

第、2接點窗插塞，電氣連接最靠近上述閘極電極的第 板與上述電極，並貫通上述第2絕緣膜而設置。 3. 一種半導體裝置，包括： 第1導電型的半導體基板； 弟2導電型的半導體層，設置於上述半導體基板上； 上述第1導電型的第1雜質區域，設置於由上述半導體層的 上表面至與上述半導體基板的界面中的上述半導體層内部且^定 上述半導體層中的既定區域； 弟1半導體元件’設置於上述既定區域内的上述半導體層中； 上述弟2導電型的弟2雜質區域，在上述既定區域内，設置 於上述第1半導體元件與上述第1雜質區域間的上述半導體層的_ 上表面内，雜質濃度比上述半導體層高； 第2半導體元件，設置於上述既定區域外的上述半導體層中；-第1絕緣膜，設置於上述第1雜質區域與上述第.2雜質區域' 間的上述半導體層上； 複數第1場極板，設置於上述第1絕緣膜上，沿著由上述雜 質區域往上述第2雜質區域的方向互相分離設置； 第2絕緣膜，覆蓋上述複數第1場極板且設置於上述第1絕 緣膜上； 複數第2場極板，設置於上述第2絕緣膜上，沿著由上述第1 2108-6699-PFl；Ahddub/forever769 64 1277208 雜貝，域往上述第2雜質區域的方向互相分離設置，· 2絕 第·3、、巴緣膜，覆蓋上述複數第2場極板且設置於上述第 緣上，以及 配、，m上述第3絕緣膜上，通過上述複數第」場極板 卜第2場極板的上方，電氣連接上述第1半導體元件和 上述弟2半導體元件； „其中，上述複數第2場極板分別設置於上述複數第1場極板 間的間隙上方； 上述複數第2場極板中最靠近上述第j雜質區域的第2場極 板具有在上述配線下方的切斷處；以及 位於上述複數第〗場極板間的間隙中的上述切斷處的下方的 間隙中，設置有與上述複數第丨場極板分離的電極。 4· 一種半導體裝置，包括： 第1導電型的半導體基板； 第2導電型的半導體層，設置於上述半導體基板上； 上辻·弟2 ^電型的弟1雜質區域，設置於上述半導體層的上 表面内且界定上述半導體層中的既定區域，雜質濃度比上述半導 體層高； 干命 上述第1導電型的第2雜質區域，設置於由上述既定區域内 的上述半導體層的上表面至與上述半導體基板的界面中的上述丰 導體層内部； 半導體元件，設置於上述既定區域外的上述半導體層中丨以 及 M0S電晶體，設置於上述既定區域内的上述半導體層中； 其中，上述M0S電晶體包括： 上述第1導電型的第3雜質區域，在上述既定區域内，設置 於上述第1雜質區域與上述第2雜質區域間的上述半導體層^上 表面内；以及 汲極電極，電氣連接至上述第3雜質區域； 上述半導體裝置更包括： 65 2108-6699-PFl；Ahddub/forever769 1277208 第1絕緣膜，設置於上述第1雜質區域舆上述第3雜質區域 間的上述半導體層上； 複數第1場極板，設置於第i絕緣膜上，沿著由上述第1雜 質區域往上述第3雜質區域的方向互相分離設置； :第2絕緣膜，覆蓋上述複數第j場極板且設置於上述第】絕 緣膜上； 複數第2場極板，設置於上述第2絕緣膜上，沿著由上述 雜貝區域往上述第3雜質區域的方向互相分離設置； ^ 3絕緣膜’覆蓋上述複數第2場極板且設置^上述第2絕 緣膜上，以及 及上ΓΪ二：於上述第3絕緣膜上，通過上述複數第1場極板 ϋίΪ 板的上方，電氣連接上述汲極電極和上述半 其中，上述複數第！場極板中最靠近上述第i雜質區域的第/ %極板係上述M0S電晶體的閘極電極； 隙上i述複數第2場極板分職置於上述複㈣1場極板間的間 十η第2場極板巾㈣近上㈣極電極 有在上述配線下方的切斷處；以及 琢τ极-、 门i糸又置有與上述稷數第丨場極板分離的電極。 | ^如申請專利範圍第4項所述的半導體裝置，更包括： 弟1接點*插塞，電氣連接上述複數^ ^ ^ ^ ^ · 板與喻⑷場極 6· —種半導體裝置，包括： 第1導電型的半導體基板； 第2導電型的半導體層，設置於上述半導體基板上； 2108-6699-PFl；Ahddub/f〇rever769 66 !277208 上表= /雜質區域’設置於由上述半導體層的 上述半導體層中的界面中的上述半導體層内部且界定 第、1半導體元件，設置於上述既定區域内的上述半導體層中； 於上、朮Ϊ ^ it電型的第2雜質區域，在上述既定區域内，設置 上夺0V體兀件與上述第1雜質區域間的上述半導體層的 上表=内二^質濃度比上述半導體層高； 半V體元件，6又置於上述既定區域外的· 第1絕緣膜，設置於上述第i雜質區域與上 間的上述半導體層上； L、上攻弟2雜貝土域 雜板’設置於上述第1絕緣膜上，沿著由上述第1 雜貝=域彺上述第2雜質區域的方向互相分離設置； 緣膜=2絕緣膜，覆蓋上述複數第i場極板且設置於上述第1絕 複數第2場極板，設置於第2絕緣膜上，沿著由上述 貝區域往上述第2雜質區域的方向互相分離設置； ’ 第3絕緣膜，覆蓋上述複數第2場極板且設置 緣膜上；以及 I弟^巴 配線，設置於第3 述複數第2場極板的上 第2半導體元件；

絕緣膜上，通過上述複數第丨場極板及上 方，電氣連接上述第1半導體元件和上述 中上述複數弟2場極板分別設置於上述複數第1 p 間的間隙上方：琢極板 上述複數第2場極板中最靠近上述第2雜質區域的第2場極 板具有在上述配線下方的切斷處；以及 m ° 位於上述複數第i場極板間的間隙中的上述切斷處的下方 間隙中设置有與上述複數第1場極板分離的電極。、 7· —種半導體裝置，包括： 第1導電型的半導體基板； 第2導電型的半導體層，設置於上述半導體基板上； 2108-6699-PFl;Ahddub/f〇rever769 67 1277208 上述第1導電型的第1雜質區域，設置於由上述半導體層的 上表面至與上述半導體基板的界面中的上述半導體層内部且界定 上述半導體層中的既定區域； 半導體元件，設置於上述既定區域外的上述半導體層中；以 及 M0S電晶體，設置於上述既定區域内的上述半導體層中； 其中，上述M0S電晶體包括： 、亡述第2導電型的第2雜質區域，設置於上述既定區域内的 上述半導體層的上表面内，雜質濃度比上述半導體層高；以及 汲極電極，電氣連接至上述第2雜質區域； 上述半導體裝置更包括： 第1絕緣膜’設置於上述第1雜質區域與上述第2雜質區域 間的上述半導體層上； ' 複數第1場極板，設置於上述第丨絕緣膜上，沿著由上述第i 雜貝區域在上述第2雜質區域的方向互相分離設置； 第2絕緣膜，覆蓋上述複數第j場極板且設置於上述第^絕 緣膜上； 禝數第2場極板，設置於第2絕緣膜上，沿著由上述第i雜 貝區域往上述第2雜質區域的方向互相分離設置； 第3絕緣膜，覆蓋上述複數第2場極板且設 緣膜上；以及 ^ 近上述第1雜質區域的第1 其中，上述複數第1場極板中最靠 場極板係上述M0S電晶體的閘極電極， 場極板間的間 上述複數第2場極板分別設置於上述複數 隙上方； 電極的第2場極板具 上述複數第2場極板中最靠近上述閑極 有在上述配線下方的切斷處； 2108-6699~PFl;Ahddub/forever769 68 1277208 1場ΐϋ述開極電極及最接近㈣2場極板之外的上述複數第 :位於上述配線下方的部分至少在上述開極電㈣ W位移至比位於其它部分的上述端部更接近上」 8· —種半導體裝置，包括： 第1導電型的半導體基板，· 第2導電型的半導體層，設置於上述半導體基板上； 上述第i導電型的第1雜質區域，設置於由上述半導體声的 上上述半導體基板的界面中的上述半導體層内部且^定 上述半钕體層中的既定區域； 第、1，導體元件，設置於上述既定區域内的上述半導體層中; 上述第2導電型的第2雜質區域，在上述既定區域内， 於上述第1半導體元件與上述第1雜質區域間的上述半導體層的 上表面内，雜質濃度比上述半導體層高； 曰 ，2半導體元件，設置於上述既定區域外的上述半導體層中. 第1絕緣膜，設置於上述第i雜質區域與上述第2雜質3區域 間的上述半導體層上； 、一 複數第1場極板，設置於上述第丨絕緣膜上，沿著由上述第1 雜質區域往上述第2雜質區域的方向互相分離設置； 第2絶緣膜，覆蓋上述複數第丨場極板且設置於 緣膜上; 4乐」、、、巴 複數苐2場極板，設置於上述第2絕緣膜上，沿著由上述第1 雜質區域往上述第2雜質區域的方向互相分離設置； 弟3絕緣膜，覆蓋上述複數第2場極板且設置於上述第2絕 緣膜上；以及 心 配線，設置於上述第3絕緣膜上，通過上述複數第丨場極板 及上述複數第2場極板的上方，電氣連接上述第1半導體元件和 上述第2半導體元件； 其中’上述複數苐2場極板分別設置於上述複數第1場極板 2108-6699-PF1;Ahddub/forever7 69 69 1277208 間的間隙上方； 板且ίίίΐ。場極板中最靠近上述第1雜質區域的第2場極 扳具有在上述配線下方的切斷處；以及 劳位 过、接近上述第1雜質區域的第1及第2場極板之外的上 極板和上述複數第2場極板令，至少位於第2靠近 =雜《域的第i場極板中，位於上述配線 = iii述弟1雜質區域侧的端部位移至比位於其它部分的上述端 部更接近上述第1雜質區域側。刀上攻為 9· 一種芈導體裝置，包括： 第1導電型的半導體基板； 第2導電型的半導體層，設置於上述半導體基板上； 上述第2導電型的第j雜質區域，設置於上述半導體層的上 =面=且界定上述半導體層中的既定區域，雜質濃度比上述半導 體層面， 上述第1 V電型的第2雜質區域，設置於由上述既定區域内 的上述半導體層的上表面至與上述半導體基板的界面中的上述 導體層内部； 半V體元件’設置於上述既定區域外的上述半導體層内丨以 及 M0S電晶體’設置於上述既定區域内的上述半導體層中； 其中，上述M0S電晶體包括： 上述第1導電型的第3雜質區域，在上述既定區域内，設置 於的上述第1雜質區域與上述第2雜質區域間的上述半導體層的 上表面内；以及 汲極電極，電氣連接至上述第3雜質區域； 上述半導體裝置更包括： 第1絕緣膜’設置於上述第1雜質區域與上述第3雜質區域 間的上述半導體層上； 複數第1場極板，設置於上述第1絕緣膜上，沿著由上述第1 雜質區域往上述第3雜質區域的方向互相分離設置； 2108-6699-PFl; Ahddub./forever769 1277208 第2絕緣膜，覆蓋上述複數第丨場極板且設置於上 緣膜上； 複數第2場極板，設置於第2絕緣膜上，沿著由上述第j雜 質區域往上述第3雜質區域的方向互相分離設置； 第3絶緣膜，覆蓋上述複數第2場極板且設置於上述2 緣膜上；以及 、、 配線，設置於上述第3絕緣膜上，通過上述複數第丨場極板 、酋i述複㈣2場極板的上方，f氣連接上歧極電極和上述半 體7〇件； Γ，上述複數第1場極板中最靠近上述第1雜質區域的第1 %極板係上述M0S電晶體的閘極電極； 隙上3複數第2場極板分麟置於上述複數第1場極板間的間 =複數第2場極板中最靠近上述閘極電極的第2場極板且 有在上述配線下方的切斷處； /、 1場^^上^極電極及最靠近的第2場極板之外的上述複數第 的端二立Λ :位於ΐ述配線下方的部分至少在上述閘極電極侧 7抑&至比位於其它部分的上述端部更接近上述閘極電極 ιο· —種半導體裝置，包括： 第1導電型的半導體基板； 電型的半導體層，設置於上述半導體基板上； 上表面U 型的第1雜質區域，設置於由上述半導體層的 上述半導體層;的界㈣的上述半導體層内部且界定 牛’設置於上述既定區域内的上述半導體層甲； 於上述第1丰莫】型的第2雜質區域，在上述既定區域内，設置 上丰而肉 蛤體70件與上述第1雜質區域間的上述半導體層的 上表面内，雜質濃度比上述半導體層高； 2108 6699~PFl;Ahddub/f〇rever769 1277208 ϊ =導體70件，B又置於上述既^區域外的上述半導體層中； 間的上述半ϊΐ層：置於上述第1雜質區域與上述第2雜質區域 複數第1場極板，設置於上述帛j絕緣媒上，、沿著由 雜質區域往上述第2雜質區域的方向互相分離設置； 緣膜ί 7絕緣膜’覆蓋上述複數第1場極板且設置於上述第1絕 併j數第、^極板’設置於第2絕緣膜上，沿著由上述第1雜 貝品/在上述弟2雜質區域的方向互相分離設置； 第3絕緣膜，覆蓋上述複數第2場極板且設置於 2 緣膜上；以及不巴 配線，言免置於上述第3、絕緣膜上，通過上述複數第i場極板 及上述稷數第2場極板的上方，電氣連接上述第丨半導體元件和 上述第2半導體元件； 其中，上述複數第2場極板分別設置於上述複數第i 間的間隙上方； 极 上述複數第2場極板中最靠近上述第2雜質區域的第2場極 板具有在上述配線下方的切斷處； 、十除I最接近上述第2雜質區域的第丨及第2場極板之外的上 述複數第1場極板和上述複數第2場極板中，至少第2靠近上述 第2雜質區域的第1場極板中，位於上述配線下方的部分至少在修 上述第2雜質區域側的端部位移至比位於其它部分的上述端部更 接近上述第2雜質區域側。 · 2108-6699-PFl; Ahddub/forever7 69 72