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JP6996247B2 - 半導体集積回路装置 - Google Patents

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Description

この発明は、半導体集積回路装置に関する。
ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）インバータ等の電力逆変換（直流交流変換）用ブリッジ回路の上アームを構成するスイッチングパワーデバイスを駆動させる半導体集積回路装置として、高耐圧接合を利用した素子分離方式の高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられている。ＨＶＩＣでは、スイッチングパワーデバイスの異常時の過電流検出手段や温度検出手段を備えることで高機能化や、トランスやフォトカプラ等による電位絶縁を行わないことで電源システムの小型化・低コスト化を図ることができる。
従来のＨＶＩＣの接続構成について、インバータなどの電力変換装置を構成するスイッチングパワーデバイスとして用いた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を駆動するＨＶＩＣを例に説明する。図１９は、一般的な高耐圧集積回路装置の接続構成を示す回路図である。図１９には、２つのスイッチングパワーデバイス（ＩＧＢＴ２０４，２０５）を直列に接続したハーフブリッジ回路を備えた一般的な電力変換装置を示す。
図１９に示す電力変換装置は、ＨＶＩＣ、低電圧電源（第１，２低電圧電源）２０２，２０３、ＩＧＢＴ２０４，２０５、還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）２０６，２０７およびＬ負荷（誘導負荷）２０８を備える。この電力変換装置は、ハーフブリッジ回路の上アームであるＩＧＢＴ２０５と下アームであるＩＧＢＴ２０４とを交互にオンさせることで出力端子であるＶｓ端子２０１から高電位または低電位を交互に出力し、Ｌ負荷２０８に交流電力を供給している（交流電力を流している）。
すなわち、ＨＶＩＣは、ハーフブリッジ回路の上アームであるＩＧＢＴ２０５と下アームであるＩＧＢＴ２０４とを相補にオン・オフさせる駆動素子である。ハーフブリッジ回路のＶｓ端子２０１から高電位を出力する場合、ＨＶＩＣは、上アームのＩＧＢＴ２０５をオンし、かつ下アームのＩＧＢＴ２０４をオフする。一方、ハーフブリッジ回路のＶｓ端子２０１から低電位を出力する場合、ＨＶＩＣは、上アームのＩＧＢＴ２０５をオフし、かつ下アームのＩＧＢＴ２０４をオンする。
ＨＶＩＣの動作期間中、ＨＶＩＣは、ＧＮＤ電位（グランド（接地）電位）を基準にしてＬ－ＯＵＴ端子から下アームのＩＧＢＴ２０４のゲートへゲート信号を出力する。かつ、ＨＶＩＣは、Ｖｓ端子２０１の電位を基準にしてＨ－ＯＵＴ端子から上アームのＩＧＢＴ２０５のゲートへゲート信号を出力する。このため、ＨＶＩＣは、外部からの入力信号をハイ（Ｈ）レベルまたはロー（Ｌ）レベルに変換するレベルシフト機能（レベルアップ回路やレベルダウン回路）を備える必要がある。
具体的には、ＨＶＩＣは、内部回路として、レベルアップ回路、レベルダウン回路（不図示）、ローサイド（低電位側）駆動回路（不図示）およびハイサイド（高電位側）駆動回路を備える。また、ＨＶＩＣは、Ｈ－ＩＮ端子、Ｈ－ＯＵＴ端子、Ｈ－ＶＤＤ端子、Ｌ－ＩＮ端子、Ｌ－ＯＵＴ端子、Ｌ－ＶＤＤ端子、ＧＮＤ端子、Ｖｓ端子、ＡＬＭ－ＩＮ端子およびＡＬＭ－ＯＵＴ端子等の外部接続用端子を有する。
レベルアップ回路は、Ｈ－ＩＮ端子から入力されたロジックレベルの入力信号をレベルアップしてハイサイド駆動回路のゲートへ供給するＣＭＯＳ（相補型ＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路である。レベルダウン回路は、上アームのＩＧＢＴ２０５の過熱や過電流などの異常検出信号２０９が検出されたときに、ＡＬＭ－ＩＮ端子から異常検出信号２０９の入力を受けてアラーム信号を形成し、当該アラーム信号をレベルダウンしてＡＬＭ－ＯＵＴ端子から外部へ出力するＣＭＯＳ回路である。
ローサイド駆動回路は、Ｌ－ＩＮ端子から入力されたロジックレベルの入力信号に基づいて下アームのＩＧＢＴ２０４のゲート信号を生成するＣＭＯＳ回路である。Ｌ－ＩＮ端子は、ローサイド駆動回路のゲートに供給される入力信号の入力を受ける入力端子である。ローサイド駆動回路の出力（下アームのＩＧＢＴ２０４にゲート信号）は、Ｌ－ＯＵＴ端子から下アームのＩＧＢＴ２０４のゲートへ出力される。ハイサイド駆動回路は、レベルアップ回路から入力された入力信号に基づいて上アームのＩＧＢＴ２０５のゲート信号を生成するＣＭＯＳ回路である。
ハイサイド駆動回路の出力（上アームのＩＧＢＴ２０５のゲート信号）は、Ｈ－ＯＵＴ端子から上アームのＩＧＢＴ２０５のゲートに出力される。Ｈ－ＶＤＤ端子は、Ｖｓ端子の電位を基準とする第２低電圧電源２０３の高電位側に接続される。Ｌ－ＶＤＤは、ＧＮＤ端子の電位を基準とする第１低電圧電源２０２の高電位側に接続される。Ｖｓ端子は、高電圧電源（主回路電源）の高電位側Ｖｓｓの電位（高電位側電位）からＧＮＤ端子の電位まで変動する中間電位（浮遊電位）Ｖｓの端子である。ＧＮＤ端子は、ＧＮＤ電位が印加される接地端子である。
第１低電圧電源２０２は、ＨＶＩＣのＬ－ＶＤＤ端子とＧＮＤ端子との間に接続されたローサイド駆動電源である。第２低電圧電源２０３は、ＨＶＩＣのＨ－ＶＤＤ端子とＶｓ端子との間に接続されたハイサイド駆動電源である。第２低電圧電源２０３は、ブートストラップ回路方式の場合、ＨＶＩＣのＬ－ＶＤＤ端子とＨ－ＶＤＤ端子との間に接続される外付けのブートストラップダイオード（不図示）によって充電される外部コンデンサ（不図示）から構成される。
下アームのＩＧＢＴ２０４のエミッタは高電圧電源の低電位側ＧＮＤに接続され、コレクタは上アームのＩＧＢＴ２０５のエミッタに接続されている。上アームのＩＧＢＴ２０５のコレクタは高電圧電源の高電位側Ｖｓｓに接続されている。また、ＩＧＢＴ２０４，２０５には、それぞれ逆並列にＦＷＤ２０６，２０７が接続されている。
下アームのＩＧＢＴ２０４のコレクタと上アームのＩＧＢＴ２０５のエミッタとの接続点は、ハーフブリッジ回路の出力端子（Ｖｓ端子２０１）であり、ＨＶＩＣのＶｓ端子およびＬ負荷２０８に接続されている。Ｌ負荷２０８は、ハーフブリッジ回路（ＩＧＢＴ２０４，２０５）により駆動される例えばモーターや照明などの交流抵抗（リアクタンス）である。
次に、ＨＶＩＣの内部回路であるレベルアップ回路について説明する。図２０は、図１９のＨＶＩＣの内部回路であるレベルアップ回路の構成を示す回路図である。図２０のＨ－ＩＮ端子、Ｈ－ＯＵＴ端子、Ｈ－ＶＤＤ端子、Ｌ－ＶＤＤ端子およびＶｓ端子は外部接続用端子であり、それぞれ、図１９のＨ－ＩＮ端子、Ｈ－ＯＵＴ端子、Ｈ－ＶＤＤ端子、Ｌ－ＶＤＤ端子およびＶｓ端子である。
図２０には、レベルアップ回路（第３回路部）２１０の周辺回路として、レベルアップ回路２１０へ入力信号を伝達するローサイド（前段）のＣＭＯＳ回路（以下、ローサイド回路部（第１回路部）とする）２２０と、レベルアップ回路２１０の出力信号を後段（上アームのＩＧＢＴ２０５のゲート）に伝達するハイサイド（後段）のＣＭＯＳ回路（ハイサイド駆動回路（第２回路部））２３０と、を示す。
図２０に示すレベルアップ回路２１０は、高耐圧ｎチャネル型絶縁ゲート型電界効果トランジスタ（Ｈｉｇｈ Ｖｏｌｔａｇｅ ｎ－ｃｈａｎｎｅｌ ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）、以下、ＨＶＮＭＯＳとする）２１１、レベルシフト抵抗２１２およびダイオード２１３を備える。
ＨＶＮＭＯＳ２１１のドレインはレベルシフト抵抗２１２の一端に接続され、ソースは接地されている。ＨＶＮＭＯＳ２１１とレベルシフト抵抗２１２との接続点は、レベルアップ回路２１０の出力点２１４である。レベルシフト抵抗２１２の他端は、Ｈ－ＶＤＤ端子に接続されている。ダイオード２１３は、レベルシフト抵抗２１２に並列に接続されている。ダイオード２１３は、過電圧によりレベルシフト抵抗２１２の両端間に生じる電圧降下をクランプするためのクランプ素子である。
レベルアップ回路２１０の周辺回路として、レベルアップ回路２１０の前段にローサイド回路部２２０が配置され、後段にハイサイド駆動回路２３０が配置されている。ローサイド回路部２２０およびハイサイド駆動回路２３０は、ともに、ｐチャネルＭＯＳＦＥＴ（ＰＭＯＳ）とｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）とを相補うように接続したＣＭＯＳ回路を備える。ローサイド回路部２２０のＣＭＯＳ回路のゲートは、Ｈ－ＩＮ端子に接続され、外部からＨＶＩＣのＨ－ＩＮ端子に入力される入力信号の入力を受ける。
ローサイド回路部２２０のＣＭＯＳ回路のｐチャネルＭＯＳＦＥＴ２２２のソースはＬ－ＶＤＤ端子に接続され、ｎチャネルＭＯＳＦＥＴ２２１のソースは接地されている。ローサイド回路部２２０のＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴ２２２とｎチャネルＭＯＳＦＥＴ２２１との接続点（出力端子）２２３は、レベルアップ回路２１０へ入力信号を伝達する出力端子であり、レベルアップ回路２１０のＨＶＮＭＯＳ２１１のゲートに接続されている。
ハイサイド駆動回路２３０のＣＭＯＳ回路のゲートは、レベルアップ回路２１０の出力点２１４に接続され、レベルアップ回路２１０から入力信号の入力を受ける。ハイサイド駆動回路２３０のＣＭＯＳ回路のｐチャネルＭＯＳＦＥＴ２３２のソースはＨ－ＶＤＤ端子に接続され、ｎチャネルＭＯＳＦＥＴ２３１のソースはＶｓ端子に接続されている。ハイサイド駆動回路２３０のＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴ２３２とｎチャネルＭＯＳＦＥＴ２３１との接続点２３３は、Ｈ－ＯＵＴ端子に接続されている。
このようなレベルアップ回路２１０では、Ｈ－ＩＮ端子からローサイド回路部２２０のＣＭＯＳ回路のゲートに入力信号が入力されると、この入力信号はローサイド回路部２２０のＣＭＯＳ回路を経由してレベルアップ回路２１０のＨＶＮＭＯＳ２１１のゲートに入力される。この入力信号の入力を受けてＨＶＮＭＯＳ２１１がオン・オフし、レベルアップ回路２１０の出力点２１４から出力信号がハイサイド駆動回路２３０のＣＭＯＳ回路のゲートに出力される。
レベルアップ回路２１０からの出力信号がハイサイド駆動回路２３０のＣＭＯＳ回路のゲートに入力されると、この入力信号の入力を受けてハイサイド駆動回路２３０のＣＭＯＳ回路がオン・オフし、ハイサイド駆動回路２３０のＣＭＯＳ回路の出力信号（レベルアップ回路２１０によりレベルアップされた信号）がＨ－ＯＵＴ端子から外部へ出力される。この出力信号は、Ｖｓ端子の電位を基準とした信号に変換され、ハーフブリッジ回路の上アームのＩＧＢＴ２０５のゲートに入力され、当該ＩＧＢＴ２０５がオン・オフする。
このような電力変換装置は、モーター制御用のインバータの他、アミューズメント機器、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で広く利用されている。また、近年、チップ面積縮小の観点から、自己分離型や接合分離型のＨＶＩＣは、レベルシフト回路（ｎチャネルＭＯＳＦＥＴ）と、高耐圧接合終端領域（ＨＶＪＴ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ ｒｅｇｉｏｎ）と、を一体化したセルフシールディング（自己遮蔽）方式を用いるのが主流となっている。
次に、従来のセルフシールディング方式を用いた自己分離型のＨＶＩＣの断面構造について説明する。図２１は、従来の高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウト示す平面図である。図２２は、図２１の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。図２３は、図２１の切断線ＢＢ－ＢＢ’における断面構造を示す断面図である。図２１のＨ－ＶＤＤパッド、Ｈ－ＯＵＴパッド、ＶｓパッドおよびＧＮＤパッドは、それぞれ、図１９のＨ－ＶＤＤ端子、Ｈ－ＯＵＴ端子、Ｖｓ端子およびＧＮＤ端子と同電位の電極パッドである。
図２１～２３に示す従来のＨＶＩＣは、同一の半導体基板（半導体チップ）２５０に設けられた高電位側（ハイサイド）回路領域２４１と低電位側（ローサイド）回路領域２４２とを、これらの回路領域の間に設けたＨＶＪＴ２４３で電気的に分離する高耐圧接合を用いた自己分離型のＨＶＩＣである。高電位側回路領域２４１は、半導体基板２５０のおもて面の表面層に選択的に設けられ、略矩形状の平面形状を有するｎ型ウエル領域２５３で構成される。
高電位側回路領域２４１には、高電位領域２４４や、中間電位領域２４５、Ｈ－ＶＤＤパッド、Ｈ－ＯＵＴパッドおよびＶｓパッドが配置される。高電位領域２４４は、Ｈ－ＶＤＤパッドに電気的に接続され、Ｈ－ＶＤＤパッドの電位（第２低電圧電源２０３の高電位側の電位）が印加される領域である。高電位領域２４４には、図２０のハイサイド駆動回路２３０のｐチャネルＭＯＳＦＥＴ２３２のｐ+型ソース領域およびｎ型ベース領域などが配置される。
中間電位領域２４５は、Ｖｓパッドに電気的に接続され、Ｖｓパッドの電位（中間電位Ｖｓ）が印加される領域である。中間電位領域２４５には、図２０のハイサイド駆動回路２３０のｎチャネルＭＯＳＦＥＴ２３１のｎ+型ソース領域、ｐ型ベース領域およびｎ型オフセット領域（ｎ型ドレイン拡散領域）や、ｐチャネルＭＯＳＦＥＴ２３２のｐ型オフセット領域（ｐ型ドレイン拡散領域）などが配置される。
また、ｎ型ウエル領域２５３には、略矩形状の平面形状のｎ型ウエル領域２５３の外周の３辺に沿った略Ｕ字状のレイアウトにｐ-型領域（以下、ｐ-型分離領域とする）２６１が設けられている。ｐ-型分離領域２６１は、ｎ型ウエル領域２５３の、ｐ-型分離領域２６１よりも内側（チップ中央部側）の部分と外側（チップ外周部側）の部分と、を接合分離する。ｎ型ウエル領域２５３の、ｐ-型分離領域２６１よりも内側の部分とは、ｎ型ウエル領域２５３の、高電位領域２４４、中間電位領域２４５および各電極パッドなどが配置された部分である。
ｎ型ウエル領域２５３の、ｐ-型分離領域２６１が配置されていない１辺には、ｎ型ウエル領域２５３の外周に沿った直線状に、ｎ+型ピックアップコンタクト領域２６２が設けられている。ｎ+型ピックアップコンタクト領域２６２上には、ピックアップ電極２６３が設けられている。ピックアップ電極２６３は、ｎ+型ピックアップコンタクト領域２６２に接する。ピックアップ電極２６３は、Ｈ－ＶＤＤパッドに電気的に接続されている。ピックアップ電極２６３は、ｎ+型ピックアップコンタクト領域２６２に沿って直線状に配置されている。
低電位側回路領域２４２は、ｐ-型の半導体基板２５０の、ｎ型ウエル領域２５３以外の部分であるｐ-型領域２５２で構成される。低電位側回路領域２４２は、高電位側回路領域２４１の周囲を囲む。低電位側回路領域２４２には、ローサイド駆動回路（不図示）や図２０のローサイド回路部２２０、ＧＮＤパッドなどが配置される。ｐ-型領域２５２とｎ型ウエル領域２５３との間には、ｎ-型ウエル領域（耐圧領域）２５４およびｐ型ウエル領域（ＧＮＤ電位領域）２５５が設けられている。
ｎ-型ウエル領域２５４は、ｎ型ウエル領域２５３に接し、ｎ型ウエル領域２５３の周囲を囲む。このｎ-型ウエル領域２５４で、ＨＶＪＴ２４３が構成される。ＨＶＪＴ２４３には、図２０のレベルアップ回路２１０のＨＶＮＭＯＳ２１１が配置される。図２１には、ＨＶＮＭＯＳ２１１のｎ+型ドレイン領域２７１、ドレイン電極２７２およびゲート電極２７３を図示する。また、図２１では、セット（ＳＥＴ）用およびリセット（ＲＥＳＥＴ）用の各ＨＶＮＭＯＳ２１１およびその図示した各部をそれぞれ符号の末尾にａ，ｂを付して示す。
ｐ型ウエル領域２５５は、ｎ-型ウエル領域２５４に接し、ｎ-型ウエル領域２５４の外周に沿った環状にｎ-型ウエル領域２５４の周囲を囲む。ｐ型ウエル領域２５５は、共通電位（例えばＧＮＤ電位）が印加される共通電位領域である。ｐ型ウエル領域２５５とｎ-型ウエル領域２５４とのｐｎ接合で、ｐ-型領域２５２とｎ型ウエル領域２５３とが電気的に分離されている。ｐ型ウエル領域２５５には、ｐ+型ピックアップコンタクト領域２６４が選択的に設けられている。
ｐ+型ピックアップコンタクト領域２６４は、ｎ-型ウエル領域２５４と離して配置され、ｎ-型ウエル領域２５４の外周に沿った環状にｎ-型ウエル領域２５４の周囲を囲む。ｐ+型ピックアップコンタクト領域２６４上には、ピックアップ電極２６５が設けられている。ピックアップ電極２６５は、ｐ+型ピックアップコンタクト領域２６４に接する。ピックアップ電極２６５は、ＧＮＤパッドに電気的に接続されている。ピックアップ電極２６５は、ｐ+型ピックアップコンタクト領域２６４に沿って環状に配置されている。
図２１の各黒四角は、チップおもて面を覆う図示省略する層間絶縁膜上に堆積された電極２６３，２６５，２７２の、コンタクトホールに埋め込まれた部分である。すなわち、図２１には、ｎ+型ピックアップコンタクト領域２６２とピックアップ電極２６３とのコンタクト（電気的接触部）を、符号２６３を付した黒四角で示す。ｐ+型ピックアップコンタクト領域２６４とピックアップ電極２６５とのコンタクトを、符号２６５を付した黒四角で示す。ｎ+型ドレイン領域２７１とドレイン電極２７２とのコンタクトを、符号２７２を付した黒四角で示す。
図２１において、Ｈ－ＶＤＤパッドとｎ+型ピックアップコンタクト領域２６２とをつなぐ破線は、Ｈ－ＶＤＤパッドとピックアップ電極２６３とを接続する配線層である。Ｖｓパッドと中間電位領域２４５とをつなぐ破線は、Ｖｓパッドと中間電位領域２４５とを接続する配線層である。符号２５１は、ｐ-型の半導体基板２５０の、各領域２５２～２５５が形成されずにそのままの導電型および不純物濃度で残る部分である。符号２５６～２５８は、それぞれフィールド酸化膜、層間絶縁膜および保護膜である。
この従来のＨＶＩＣでは、上述したようにｎ型ウエル領域２５３の外周の３辺に沿った略Ｕ字状のレイアウトにｐ-型分離領域２６１を配置するため、ｎ型ウエル領域２５３の、ｎ+型ピックアップコンタクト領域２６２と各ＨＶＮＭＯＳ２１１ａのｎ+型ドレイン領域２７１ａとの間、ｎ+型ピックアップコンタクト領域２６２とＨＶＮＭＯＳ２１１ｂのｎ+型ドレイン領域２７１ｂとの間、および、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域２７１ａ，２７１ｂ間、にそれぞれ寄生抵抗Ｒｓ１０１，Ｒｒ１０１，Ｒｓｒ１０１が存在する。
セルフシールディング方式のＨＶＩＣにおいて、レベルシフト回路の安定動作を実現する方法として、レベルシフト回路（例えばレベルアップ回路２１０）を構成するＨＶＮＭＯＳ２１１（２１１ａ，２１１ｂ）のｎ+型ドレイン領域２７１（２７１ａ，２７１ｂ）と、Ｈ－ＶＤＤパッドの電位に固定されたｎ+型ピックアップコンタクト領域２６２と、の間の寄生抵抗Ｒｓ１０１、Ｒｒ１０１を高くすることが挙げられる。
レベルシフト回路を構成するＨＶＮＭＯＳのｎ+型ドレイン領域と、Ｈ－ＶＤＤパッドの電位に固定されたｎ+型ピックアップコンタクト領域と、の間の寄生抵抗を高くした従来のＨＶＩＣとして、高電位側回路領域を構成するｎ型ウエル領域の周囲を囲む耐圧領域（ＨＶＪＴを構成するｎ-型ウエル領域）に、高電位側回路領域の外周の３辺に沿った略Ｕ字状のレイアウトにｐ-型分離領域を配置した装置が提案されている（例えば、下記特許文献１～３参照）。
また、従来のＨＶＩＣとして、ＨＶＪＴのレベルシフタ（レベルシフト回路を構成するｎチャネルＭＯＳＦＥＴ）を配置した領域を、その周囲を囲むｐ-型分離領域によってリサーフ（ＲＥＳＵＲＦ）構造とすることで他の領域と完全に接合分離した装置が提案されている（例えば、下記特許文献４参照）。下記特許文献４では、レベルシフタのｎ+型ドレイン領域と、Ｈ－ＶＤＤパッドの電位に固定されたｎ+型ピックアップコンタクト領域と、の間の寄生抵抗を完全になくし、ポリシリコン（ｐｏｌｙ－Ｓｉ）抵抗のみをレベルシフト抵抗として用いている。
また、従来の別のＨＶＩＣとして、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の半導体層の素子領域を、半導体層の下層の埋め込み絶縁層と、高耐圧半導体素子の周囲を囲むトレンチ内部に埋め込まれて埋め込み絶縁層につながる絶縁膜と、トレンチ内部の絶縁膜につながる、ＳＯＩ基板表面のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：局所酸化）膜と、によって囲まれた島状とすることで他の素子領域と絶縁分離した装置が提案されている（例えば、下記特許文献５，６参照）。
特許第３９４１２０６号公報 特許第５７２０７９２号公報 特開２０１５－１７３２５５号公報 特許第３９１７２１１号公報 特許第５６７０６６９号公報 特開２０１１－０９６９６７号公報
図２１～２３に示すＨＶＩＣや上記特許文献１～３の記載のＨＶＩＣでは、上述したように、高電位側回路領域２４１の外周に沿って略Ｕ字状に高電位側回路領域２４１の周囲を囲むｐ-型分離領域２６１により、ｐ-型分離領域２６１の内側とｐ-型分離領域２６１の外側とを接合分離する。これによって、ｐ-型分離領域２６１よりも外側においてＨＶＪＴ２４３に形成される寄生抵抗Ｒｓ１０１，Ｒｒ１０１を増大させ、図２０のレベルシフト抵抗２１２として機能させている。または、寄生抵抗Ｒｓ１０１，Ｒｒ１０１と並列に接続した、寄生抵抗Ｒｓ１０１，Ｒｒ１０１よりも低抵抗なポリシリコン抵抗などをレベルシフト抵抗２１２としている。
しかしながら、ＨＶＪＴ２４３に形成される寄生抵抗Ｒｓ１０１，Ｒｒ１０１をレベルシフト抵抗２１２とする構成において、レベルシフト抵抗２１２の所定の抵抗値を確保するために、当該寄生抵抗Ｒｓ１０１，Ｒｒ１０１を例えば数十Ω程度に設定しようとしたとする。この場合、ｐ-型分離領域２６１を、ＨＶＮＭＯＳ２１１のｎ+型ドレイン領域２７１から、Ｈ－ＶＤＤパッドの電位に固定されたｎ+型ピックアップコンタクト領域２６２まで延在させる長さ（以下、ｐ-型分離領域２６１の張り出し長とする）Ｌ１０１を１００μｍ以上にする必要がある。ｐ-型分離領域２６１の張り出し長Ｌ１０１が長くなる場合、チップレイアウトにおいて、ＨＶＮＭＯＳ２１１の配置やＨＶＪＴ２４３の平面形状などの制約を大きく受けてしまう。
また、レベルアップ回路２１０がセット（ＳＥＴ）信号およびリセット（ＲＥＳＥＴ）信号の２入力方式である場合、ＨＶＪＴ２４３に配置したセット用のＨＶＮＭＯＳ２１１ａとリセット用のＨＶＮＭＯＳ２１１ｂとの相互干渉による悪影響をなくすために、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域２７１ａ，２７１ｂ同士を離す長さＬ１０２を十分に長くする（例えば１０００μｍ以上程度）必要がある。ＨＶＮＭＯＳ２１１ａ，２１１ｂ同士の相互干渉による悪影響をなくすには、ＨＶＮＭＯＳ２１１ａ，２１１ｂのオン電流やレベルシフト抵抗２１２の抵抗値にもよるが、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域２７１ａ，２７１ｂ間の寄生抵抗Ｒｓｒ１０１を１００ｋΩ以上に設定する必要がある。
この場合、ｎ-型ウエル領域２５４のシート抵抗（ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）を５．０ｋΩ／□（ｋｉｌｏ ｏｈｍｓ ｐｅｒ ｓｑｕａｒｅ）であると、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域２７１ａ，２７１ｂ同士を離す長さＬ１０２は、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域２７１ａ，２７１ｂ間に２０シート（＝１００［ｋΩ］／５．０［ｋΩ／□］）以上確保可能な程度に長くしなければならない。このため、ＨＶＮＭＯＳ２１１ａ，２１１ｂ同士の配置に制約を受ける。ひいては、高電位側回路領域２４１の最低限必要な表面積（半導体チップの占有面積）に対してＨＶＪＴ２４３の表面積が大きくなり、素子動作に寄与しない無効領域が増え、かつチップサイズの増大につながる。これらの問題はＨＶＪＴ２４３にレベルダウン回路を配置した場合にも同様に生じる。
上記特許文献４に記載の技術では、高電位側から低電位側へスリット状（直線状）に延在するｐ-型分離領域がＨＶＪＴに設けられている。このため、Ｈ－ＶＤＤパッドの電位が高電位に持ち上がった際に、ｐ-型分離領域の高電位側付近および低電位側付近においてＨＶＪＴが均一に空乏化せず、ＨＶＪＴにおいて半導体基板のおもて面で電界集中を引き起こす虞がある。また、半導体基板のおもて面を覆う樹脂（層間絶縁膜や保護膜、封止樹脂）中に経時的に蓄積する可動イオンの悪影響により、ｐ-型分離領域付近においてｎ-型ウエル領域（ドリフト領域）の電位分布が乱れて長期信頼性が低下する虞がある。
また、ＨＶＪＴ内のｎ-型ウエル領域とｐ-型分離領域とのチャージバランスが崩れることで耐圧低下が生じる虞がある。すなわち、上記特許文献４に記載の技術では、ＨＶＪＴの、ｐ-型分離領域によるリサーフ構造により分離した島状の部分の長期信頼性を得るために、ＨＶＪＴ内におけるｎ-型ウエル領域およびｐ-型分離領域の不純物濃度を最適化したり、抵抗性フィールドプレートなどの蓄積電荷耐性の高いフィールドプレート構造を組み合わせるなどの工夫が必要となる。さらに、半導体チップを覆う封止樹脂の含有電荷量を規定したり、封止樹脂や層間絶縁膜等の材料を特定する必要がある。
この発明は、上述した従来技術による問題点を解消するため、セルフシールディング方式の高耐圧集積回路装置であって、耐圧および長期信頼性を維持することができるとともに、レイアウト設計の制約が少なく、かつ半導体チップの小型化を図ることができる半導体集積回路装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路装置は、次の特徴を有する。第１導電型半導体層の一方の面の表面層に、第１の第２導電型ウエル領域が設けられている。前記第１の第２導電型ウエル領域内に、回路領域が形成されている。前記第１導電型半導体層の一方の面の表面層に、前記第１の第２導電型ウエル領域に接して、第２の第２導電型ウエル領域が設けられている。前記第２の第２導電型ウエル領域は、前記第１の第２導電型ウエル領域の周囲を囲む。前記第２の第２導電型ウエル領域は、前記第１の第２導電型ウエル領域よりも不純物濃度が低い。前記第１導電型半導体層の一方の面の表面層に、前記第２の第２導電型ウエル領域と接して、第１導電型ウエル領域が設けられている。前記第１導電型ウエル領域は、前記第２の第２導電型ウエル領域の周囲を囲む。
前記第１導電型ウエル領域よりも所定距離内側に、前記第１導電型ウエル領域と離して、第１導電型の第１分離領域が設けられている。前記第１分離領域は、一部が開口したレイアウトで前記回路領域と前記第１導電型ウエル領域の間の一部に介在し、前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域の表面から前記第１導電型半導体層にまで達する深さで設けられている。前記第１の第２導電型ウエル領域に、第２導電型高濃度領域が設けられている。前記第２導電型高濃度領域は、前記第１の第２導電型ウエル領域よりも不純物濃度が高い。第１電極は、前記第２導電型高濃度領域に接する。第１フィールドプレートは、前記第１電極の、前記第１の第２導電型ウエル領域の外周よりも外側に延在した部分である。
絶縁ゲート型半導体素子は、第２導電型領域をドレイン領域とし、前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域、もしくは前記第１の第２導電型ウエル領域および前記第２の第２導電型ウエル領域をドリフト領域とし、前記第１導電型ウエル領域をベース領域とする。前記第２導電型領域は、前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域の、前記第１分離領域よりも所定距離外側に設けられている。前記第１分離領域は、突起部または追加部を有する。前記突起部は、層間絶縁膜を挟んで前記第１フィールドプレートに覆われており、前記第１フィールドプレートの外周よりも内側で、かつ前記第１フィールドプレートの外周の近くに位置する。前記追加部は、層間絶縁膜を挟んで前記第１フィールドプレートに覆われており、前記第１フィールドプレートの外周よりも内側で、かつ前記第１フィールドプレートの外周の近くに位置する。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記突起部は、前記第２導電型領域と前記第２導電型高濃度領域との間に設けられている。前記追加部は、前記第２導電型領域と前記第２導電型高濃度領域との間に設けられていることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記絶縁ゲート型半導体素子は互いに離して２つ配置されている。前記突起部は、２つの前記絶縁ゲート型半導体素子の前記第２導電型領域の間に設けられている。前記追加部は、２つの前記絶縁ゲート型半導体素子の前記第２導電型領域の間に設けられていることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、第２分離領域、第１導電型高濃度領域、第２電極および第２フィールドプレートをさらに備える。前記第２分離領域は、前記第２の第２導電型ウエル領域に設けられ、内側の前記第１分離領域と対向する。前記第１導電型高濃度領域は、前記第１導電型ウエル領域に設けられている。前記第１導電型高濃度領域は、前記第１導電型ウエル領域よりも不純物濃度が高い。前記第２電極は、前記第１導電型高濃度領域に接する。前記第２フィールドプレートは、前記第２電極の、前記第１導電型ウエル領域の内周よりも内側に延在した部分である。前記第２分離領域は、前記ドレイン領域の外側以外の個所において、層間絶縁膜を挟んで前記第２フィールドプレートに覆われており、前記第２フィールドプレートの内周よりも内側で、かつ前記第２フィールドプレートの内周の近くに位置することを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記突出部は、Ｔ字状部、Ｌ字状部、または、前記Ｔ字状部および前記Ｌ字状部の両方、を有する。前記Ｔ字状部は、前記第１分離領域と直交するように当該第１分離領域に連結されてＴ字状をなし、かつ当該第１分離領域との連結箇所から前記第１の第２導電型ウエル領域の外周よりも外側へ突出する。前記Ｌ字状部は、前記第１分離領域の一部を当該第１分離領域の残りの部分と直交するように折り曲げてＬ字状をなし、かつ当該折り曲げた箇所から前記第１の第２導電型ウエル領域の外周よりも外側へ突出することを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記突出部は、第１傾斜部、第２傾斜部、または、前記第１傾斜部および前記第２傾斜部の両方、を有する。前記第１傾斜部は、前記第１分離領域と鈍角または鋭角をなすように傾斜して当該第１分離領域に連結され、当該第１分離領域との連結箇所から前記第１の第２導電型ウエル領域の外周よりも外側へ突出する。前記第２傾斜部は、前記第１分離領域の一部を当該第１分離領域の残りの部分と鈍角または鋭角をなして傾斜するように折り曲げて、当該折り曲げた箇所から前記第１の第２導電型ウエル領域の外周よりも外側へ突出することを特徴とする。また、この発明にかかる半導体集積回路装置は、上述した発明において、前記突出部は、前記第１の第２導電型ウエル領域の外周よりも外側へ直線状に突出するか、または円弧状に突出することを特徴とする。また、この発明にかかる半導体集積回路装置は、上述した発明において、前記追加部は、前記第１分離領域に平行に延びる直線状であることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記追加部と前記第１分離領域とを連結する連結部をさらに備えることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路装置は、次の特徴を有する。第１導電型半導体層の一方の面の表面層に、第１の第２導電型ウエル領域が設けられている。前記第１の第２導電型ウエル領域内に、回路領域が形成されている。前記第１導電型半導体層の一方の面の表面層に、前記第１の第２導電型ウエル領域に接して、第２の第２導電型ウエル領域が設けられている。前記第２の第２導電型ウエル領域は、前記第１の第２導電型ウエル領域の周囲を囲む。前記第２の第２導電型ウエル領域は、前記第１の第２導電型ウエル領域よりも不純物濃度が低い。前記第１導電型半導体層の一方の面の表面層に、前記第２の第２導電型ウエル領域と接して、第１導電型ウエル領域が設けられている。前記第１導電型ウエル領域は、前記第２の第２導電型ウエル領域の周囲を囲む。
前記第１導電型ウエル領域よりも所定距離内側に、前記第１導電型ウエル領域と離して、第１導電型の第１分離領域が設けられている。前記第１分離領域は、一部が開口したレイアウトで前記回路領域と前記第１導電型ウエル領域の間の一部に介在し、前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域の表面から前記第１導電型半導体層にまで達する深さで設けられている。前記第１の第２導電型ウエル領域に、第２導電型高濃度領域が設けられている。前記第２導電型高濃度領域は、前記第１の第２導電型ウエル領域よりも不純物濃度が高い。第１電極は、前記第２導電型高濃度領域に接する。前記第２の第２導電型ウエル領域に、第２分離領域が設けられている。前記第２分離領域は、内側の前記第１分離領域と対向する。前記第１導電型ウエル領域に、第１導電型高濃度領域が設けられている。前記第１導電型高濃度領域は、前記第１導電型ウエル領域よりも不純物濃度が高い。第２電極は、前記第１導電型高濃度領域に接する。
第１フィールドプレートは、前記第１電極の、前記第１の第２導電型ウエル領域の外周よりも外側に延在した部分である。第２フィールドプレートは、前記第２電極の、前記第１導電型ウエル領域の内周よりも内側に延在した部分である。絶縁ゲート型半導体素子は、第２導電型領域をドレイン領域とし、前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域、もしくは前記第１の第２導電型ウエル領域および前記第２の第２導電型ウエル領域をドリフト領域とし、前記第１導電型ウエル領域をベース領域とする。前記第２導電型領域は、前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域の、前記第１分離領域よりも所定距離外側に設けられている。前記第２分離領域は、前記ドレイン領域の外側以外の個所において、層間絶縁膜を挟んで前記第２フィールドプレートに覆われており、前記第２フィールドプレートの内周よりも内側で、かつ前記第２フィールドプレートの内周の近くに位置する。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第２分離領域は、前記第２導電型領域と前記第２導電型高濃度領域との間に設けられていることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記絶縁ゲート型半導体素子は互いに離して２つ配置されている。前記第２分離領域は、２つの前記絶縁ゲート型半導体素子の前記第２導電型領域の間に設けられていることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、第３の第２導電型ウエル領域および第１～３回路部をさらに備える。前記第３の第２導電型ウエル領域は、前記第１導電型半導体層の一方の面の表面層に、前記第１導電型ウエル領域を挟んで前記第１の第２導電型ウエル領域と反対側に設けられている。前記第１回路部は、前記第３の第２導電型ウエル領域に設けられている。前記第２回路部は、前記第１の第２導電型ウエル領域に設けられている。前記第３回路部は、前記第２の第２導電型ウエル領域および前記第１導電型ウエル領域に設けられている。前記第３回路部は、前記第１回路部と前記第２回路部との間に接続され、前記第１回路部から入力された信号の電圧レベルを変換して前記第２回路部に出力する。前記第３回路部は、前記絶縁ゲート型半導体素子と、抵抗体と、を有する。前記抵抗体は、前記第２導電型領域から前記第２導電型高濃度領域までの寄生抵抗からなる。前記第２回路部は、前記第２導電型領域と前記抵抗体との接続点から出力された信号に基づいて、直列に接続された２つのトランジスタの高電位側の前記トランジスタのゲート信号を出力することを特徴とする。
上述した発明によれば、第２導電型高濃度領域（第２電位のピックアップコンタクト領域）とレベルシフタ（絶縁ゲート型半導体素子）の第２導電型領域（ドレイン領域）との間の寄生抵抗の抵抗値を、第１分離領域に突起部を設けない場合と比べて高くすることができる。このため、当該寄生抵抗をレベルシフト抵抗として用いることができる。また、当該寄生抵抗をレベルシフト抵抗として用いた場合に、当該寄生抵抗の所定の抵抗値を得るための、絶縁ゲート型半導体素子の第２導電型領域から第２導電型高濃度領域までの距離を、第１分離領域に突起部を設けない場合と比べて短くすることができる。
本発明にかかる半導体集積回路装置によれば、レベルシフタ（レベルシフト回路のｎチャネルＭＯＳＦＥＴ）と、高耐圧接合終端領域（ＨＶＪＴ）と、を一体化したセルフシールディング方式の高耐圧集積回路装置であって、耐圧および長期信頼性を維持することができるとともに、レイアウト設計の制約が少なく、かつ半導体チップの小型化を図ることができるという効果を奏する。
実施の形態１にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１の切断線Ａ－Ａ’における断面構造を示す断面図である。 図１の切断線Ｂ－Ｂ’における断面構造を示す断面図である。 図１の切断線Ｃ－Ｃ’における断面構造を示す断面図である。 実施の形態にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。 実施の形態にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。 実施の形態２にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態３にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態３にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。 実施の形態４にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態４にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。 実施の形態５にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態５にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。 実施の形態６にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１４の切断線Ｄ－Ｄ’における断面構造を示す断面図である。 実施の形態７にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１６の切断線Ｅ－Ｅ’における断面構造を示す断面図である。 実施の形態８にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 一般的な高耐圧集積回路装置の接続構成を示す回路図である。 図１９のＨＶＩＣの内部回路であるレベルアップ回路の構成を示す回路図である。 従来の高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウト示す平面図である。 図２１の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。 図２１の切断線ＢＢ－ＢＢ’における断面構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体集積回路装置の構造について説明する。図１は、実施の形態１にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図３は、図１の切断線Ｂ－Ｂ’における断面構造を示す断面図である。図４は、図１の切断線Ｃ－Ｃ’における断面構造を示す断面図である。図１のＨ－ＶＤＤパッド、Ｈ－ＯＵＴパッド、ＶｓパッドおよびＧＮＤパッドは、それぞれ、図１９のＨ－ＶＤＤ端子、Ｈ－ＯＵＴ端子、Ｖｓ端子およびＧＮＤ端子と同電位の電極パッドである。
図２には、ハイサイド（高電位側）回路領域１からｐ-型分離領域（第１分離領域）３１のＵ字状部３１ａおよびＨＶＪＴ３を通ってローサイド（低電位側）回路領域２に至る切断線における断面構造の一例として切断線Ａ－Ａ’における断面構造を示す。図３には、高電位側回路領域１からｐ-型分離領域３１のＴ字状部３１ｂ（またはＬ字状部３１ｃ）およびＨＶＪＴ３を通って低電位側回路領域２に至る切断線における断面構造の一例として切断線Ｂ－Ｂ’における断面構造を示す。図４には、高電位側回路領域１の、ｐ-型分離領域３１を配置していない部分の断面構造の一例として切断線Ｃ－Ｃ’における断面構造を示す。
図１～４に示す実施の形態１にかかる半導体集積回路装置は、同一の半導体基板（半導体チップ）２０に設けられた高電位側回路領域１と低電位側回路領域２とを、これらの回路領域の間に設けられた高耐圧接合終端領域（ＨＶＪＴ）３で電気的に分離する高耐圧接合を用いたセルフシールディング（自己遮蔽）方式の高耐圧集積回路装置（ＨＶＩＣ）である。このＨＶＩＣは、図１９に示す電力変換装置を構成するＨＶＩＣに対応する駆動素子であり、ハーフブリッジ回路のＩＧＢＴ２０４，２０５のオン・オフを制御する機能を有する。
実施の形態１にかかるＨＶＩＣの接続構成（電力変換装置の回路構成）およびレベルシフト機能（レベルシフト回路（レベルアップ回路２１０））の回路構成や、ＨＶＩＣによる出力回路（ＩＧＢＴ２０４，２０５を直列接続してなるハーフブリッジ回路）の駆動方法については説明を省略するが、例えば図１９に示す電力変換装置のＨＶＩＣおよび図２０に示すＨＶＩＣの内部回路であるレベルシフト回路と同様である（図１９，２０およびその説明を参照）。
まず、実施の形態１にかかるＨＶＩＣを半導体基板２０のおもて面側から見たレイアウトについて説明する。高電位側回路領域１は、半導体基板２０のおもて面側の例えば略チップ中央部に設けられている。高電位側回路領域１の周囲は、ＨＶＪＴ３に囲まれている。高電位側回路領域１は、ｎ型ウエル領域（第１の第２導電型ウエル領域）２３内に構成される。ｎ型ウエル領域２３は、例えば略矩形状の平面形状を有する。高電位側回路領域１は、Ｈ－ＶＤＤパッドの電位（第２電位）およびＶｓパッドの電位（第１電位）が印加される領域である。高電位側回路領域１には、高電位領域４や、中間電位領域５、Ｈ－ＶＤＤパッド、Ｈ－ＯＵＴパッドおよびＶｓパッド等が配置される。
高電位領域４およびｎ型ウエル領域２３は、Ｈ－ＶＤＤパッドに電気的に接続され、Ｈ－ＶＤＤパッドの電位（第２低電圧電源２０３（図１９参照）の高電位側の電位）が印加される領域である。Ｈ－ＶＤＤパッドの電位は、ｎ型ウエル領域２３に配置された回路の電源電圧となる。高電位領域４には、ハイサイド駆動回路２３０のｐチャネルＭＯＳＦＥＴ２３２（図２０参照）のｐ+型ソース領域およびｎ型ベース領域などが配置される。ｎ型ウエル領域２３は、ｐチャネルＭＯＳＦＥＴ２３２のｎ型ベース領域を兼ねる。
中間電位領域５は、Ｖｓパッドに電気的に接続され、Ｖｓパッドの電位（中間電位Ｖｓ）が印加される領域である。図１には、中間電位領域５とＶｓパッドとを接続する配線層を、中間電位領域５とＶｓパッドとをつなぐ破線で示す。中間電位領域５には、ハイサイド駆動回路２３０のｎチャネルＭＯＳＦＥＴ２３１（図２０参照）のｎ+型ソース領域、ｐ型ベース領域およびｎ型オフセット領域（ｎ型ドレイン拡散領域）や、ｐチャネルＭＯＳＦＥＴ２３２のｐ型オフセット領域（ｐ型ドレイン拡散領域）などが配置される。図１には、隣り合う高電位領域４および中間電位領域５を平行に配置した場合を示す。また、図１では、高電位領域４と中間電位領域５とを分けて示しているが、高電位領域４および中間電位領域５に配置される各領域は、混在して配置されてもよい。
また、ｎ型ウエル領域２３には、ｎ型ウエル領域２３の外周に沿って、一部が開口（欠落）した平面レイアウトにｎ型ウエル領域２３の一部の周囲を囲むｐ-型領域（ｐ-型分離領域）３１が設けられている。平面レイアウトとは、半導体基板２０のおもて面側から見た各部の配置および平面形状である。具体的には、ｐ-型分離領域３１は、ｎ型ウエル領域２３の外周の、中間電位領域５が対向する１辺２３ｓ１から当該１辺２３ｓ１に連続する２辺２３ｓ２，２３ｓ３に沿って延在する。ｐ-型分離領域３１は、中間電位領域５が対向する１辺２３ｓ１から当該辺２３ｓ１の対辺２３ｓ４にまで延在してもよい。
また、ｐ-型分離領域３１は、ｎ型ウエル領域２３の外周の３辺２３ｓ１～２３ｓ３に沿った略Ｕ字状の部分（以下、Ｕ字状部とする）３１ａと、後述するｐ型グランド領域（第１導電型ウエル領域）２５側に突出する突出部と、を備える。当該突出部は、当該Ｕ字状部３１ａに連結することにより略Ｔ字状をなす部分（以下、Ｔ字状部とする）３１ｂまたは略Ｌ字状をなす部分（以下、Ｌ字状部とする）３１ｃもしくはその両方である。ｐ-型分離領域３１のＴ字状部３１ｂおよびＬ字状部３１ｃの配置や平面形状についての説明は後述する。ｐ-型分離領域３１は、ｎ型ウエル領域２３の一部の領域とＨＶＪＴ３との間に接合分離構造を形成する。ｐ-型分離領域３１の配置および平面形状で、後述する寄生抵抗Ｒｓ１，Ｒｒ１，Ｒｓｒ１の抵抗値が決まる。
ｎ型ウエル領域２３の一部には、ｎ型ウエル領域２３の外周に沿って、ｎ+型ピックアップコンタクト領域３２が設けられている。具体的には、ｎ+型ピックアップコンタクト領域３２は、ｎ型ウエル領域２３の、中間電位領域５が対向する１辺２３ｓ１の対辺２３ｓ４と、当該対辺２３ｓ４に連続する２辺２３ｓ２，２３ｓ３の一部分と、にそれぞれ設けられている。各ｎ+型ピックアップコンタクト領域３２は、それぞれ対応する辺２３ｓ２～２３ｓ４に沿って直線状のレイアウトに、例えば互いに離して配置されている。ｎ型ウエル領域２３の１辺（図１では辺２３ｓ４）に平行に２つ以上のｎ+型ピックアップコンタクト領域３２が配置されていてもよい。
また、ｎ型ウエル領域２３の一部には、ｎ+型ピックアップコンタクト領域３２よりも内側に、Ｈ－ＶＤＤパッド、Ｈ－ＯＵＴパッドおよびＶｓパッドが設けられている。Ｈ－ＶＤＤパッド、Ｈ－ＯＵＴパッドおよびＶｓパッドは、例えば高電位領域４が直線状に延在する方向に並列に配置されている。Ｈ－ＶＤＤパッドは、高電位領域４およびピックアップ電極（以下、Ｈ－ＶＤＤピックアップ電極（第１電極）とする）３３に電気的に接続されている。Ｈ－ＯＵＴパッドは、ハーフブリッジ回路の上アームであるＩＧＢＴ２０５のゲート（図１９参照）に電気的に接続されている（不図示）。Ｖｓパッドは、中間電位領域５に電気的に接続されている。Ｈ－ＶＤＤピックアップ電極３３は、ｎ+型ピックアップコンタクト領域３２に電気的に接続されている。
Ｈ－ＶＤＤピックアップ電極３３は、フィールド酸化膜２６および層間絶縁膜２７（図１には不図示、図２，３参照）を介して、ｎ+型ピックアップコンタクト領域３２上およびＨ－ＶＤＤパッド上にわたって設けられた金属層である。Ｈ－ＶＤＤピックアップ電極３３は、ｎ+型ピックアップコンタクト領域３２を選択的に露出する複数のコンタクトホールそれぞれにおいて、ｎ+型ピックアップコンタクト領域３２（図４参照）とのオーミック性のコンタクト（電気的接触部）３６を形成する。図１には、ｎ+型ピックアップコンタクト領域３２とＨ－ＶＤＤピックアップ電極３３とのコンタクト３６を複数の黒四角で示すが、コンタクト３６はｎ+型ピックアップコンタクト領域３２に沿って延びる帯状に形成されていてもよい。
Ｈ－ＶＤＤピックアップ電極３３は、すべてのｎ+型ピックアップコンタクト領域３２およびＨ－ＶＤＤパッドに深さ方向に対向するように、例えば略Ｕ字状のレイアウトに配置されている。具体的には、Ｈ－ＶＤＤピックアップ電極３３は、ｎ型ウエル領域２３の、Ｈ－ＯＵＴパッドおよびＶｓパッド以外の部分を、フィールド酸化膜２６および層間絶縁膜２７を介して覆う。かつ、Ｈ－ＶＤＤピックアップ電極３３は、ｎ型ウエル領域２３の外周に沿って延在し、フィールド酸化膜２６および層間絶縁膜２７を介してｎ型ウエル領域２３の外周を覆う。
Ｈ－ＶＤＤピックアップ電極３３は、層間絶縁膜２７上をｎ型ウエル領域２３の外周よりも外側（すなわちＨＶＪＴ３上）に延在している。Ｈ－ＶＤＤピックアップ電極３３のＨＶＪＴ３上に張り出した（延在した）部分は、高電位側のフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ、第１フィールドプレート）３８として機能する。図１には、Ｈ－ＶＤＤピックアップ電極３３を、Ｈ－ＶＤＤパッドおよびｎ+型ピックアップコンタクト領域３２を囲む破線で示す。Ｈ－ＶＤＤピックアップ電極３３は、ｎ型ウエル領域２３の、高電位領域４および中間電位領域５を配置した部分上と、ｎ型ウエル領域２３の外周の、ｐ-型分離領域３１を挟んで高電位領域４に対向する１辺２３ｓ１上と、には設けられていない。
ｎ型ウエル領域２３の、ｐ-型分離領域３１よりも所定距離だけ外周側には、レベルアップ回路２１０を構成するＨＶＮＭＯＳ２１１のｎ+型ドレイン領域（第２導電型領域）４１が配置されている。ｎ+型ドレイン領域４１は、例えば、ｎ型ウエル領域２３の１辺２３ｓ１に沿って延在する略直線状の平面形状を有する。ｎ+型ドレイン領域４１上には、フィールド酸化膜２６および層間絶縁膜２７を介して、ドレイン電極４２が設けられている。ドレイン電極４２は、フィールド酸化膜２６および層間絶縁膜２７を介して、ｎ+型ドレイン領域４１上に設けられた金属層である。
ドレイン電極４２は、ｎ+型ドレイン領域４１を選択的に露出する複数のコンタクトホールそれぞれにおいて、ｎ+型ドレイン領域４１とのオーミック性のコンタクト（電気的接触部）４４を形成する。図１には、ｎ+型ドレイン領域４１とドレイン電極４２とのコンタクト４４を複数の黒四角で示すが、コンタクト４４はｎ+型ドレイン領域４１に沿って延びる帯状に形成されていてもよい。また、ドレイン電極４２は、層間絶縁膜２７上をｎ型ウエル領域２３の外周よりも外側（すなわちＨＶＪＴ３上）に延在している。ドレイン電極４２のＨＶＪＴ３上に張り出した（延在した）部分は、高電位側のフィールドプレート４５として機能する。
図１には、ＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１、ドレイン電極４２および後述するゲート電極４３のみを図示する。ＨＶＮＭＯＳ２１１のドレイン電極４２を、ｎ+型ドレイン領域４１を囲む破線で示す。レベルアップ回路２１０からハイサイド駆動回路２３０および出力回路（ＩＧＢＴ２０４，２０５からなるハーフブリッジ回路）への信号伝達は、セット（ＳＥＴ）信号およびリセット（ＲＥＳＥＴ）信号の２入力方式で行う場合を示す。このため、図１には、セット用およびリセット用の各ＨＶＮＭＯＳ２１１を示し、各ＨＶＮＭＯＳ２１１の図示した各部をそれぞれ符号の末尾にａ，ｂを付して示す。
セット用およびリセット用のＨＶＮＭＯＳ２１１ａ，２１１ｂのドレイン電極４２ａ，４２ｂ間には、ピックアップ電極４６が設けられている。ピックアップ電極（以下、Ｖｓピックアップ電極とする）４６は、Ｖｓパッドに電気的に接続されている。Ｖｓピックアップ電極４６は、フィールド酸化膜２６および層間絶縁膜２７を介して、ｐ-型分離領域３１上に設けられた金属層である。Ｖｓピックアップ電極４６をｐ-型分離領域３１上に設けることにより、半導体装置外部の電荷がフィールド酸化膜２６および層間絶縁膜２７に蓄積することを抑制することができ、ｐ-型分離領域３１の表面層に蓄積電荷によるｎ型の反転層が形成されることを抑制することができる。Ｖｓピックアップ電極４６は、層間絶縁膜２７上をｎ型ウエル領域２３の外周よりも外側（すなわちＨＶＪＴ３上）に延在している。Ｖｓピックアップ電極４６のＨＶＪＴ３上に張り出した（延在した）部分は、フィールドプレート４７として機能する。
Ｈ－ＶＤＤピックアップ電極３３に代えて、Ｈ－ＶＤＤピックアップ電極３３と略同じ配置でＶｓピックアップ電極を設けてもよい。Ｈ－ＶＤＤピックアップ電極３３に代えてＶｓピックアップ電極を設ける場合、当該Ｖｓピックアップ電極は、フィールド酸化膜２６および層間絶縁膜２７を介して、ｎ+型ピックアップコンタクト領域３２上およびＶｓパッド上にわたって設けられ、Ｖｓパッドに電気的に接続される。また、Ｖｓピックアップ電極４６に代えて、Ｖｓピックアップ電極４６と略同じ配置でＨ－ＶＤＤピックアップ電極を設けてもよい。Ｖｓピックアップ電極４６に代えてＨ－ＶＤＤピックアップ電極を設ける場合、当該Ｈ－ＶＤＤピックアップ電極は、Ｈ－ＯＵＴパッドに電気的に接続される。
低電位回路領域２は、ＨＶＩＣのＬ－ＶＤＤパッド（不図示）の電位（第４電位）やＧＮＤパッドの電位（第３電位）が印加される領域である。具体的には、低電位回路領域２は、ｎ型ウエル領域２３よりも外側に配置されたｎ-型ウエル領域（第３の第２導電型ウエル領域）２２である。ｎ-型ウエル領域２２は、ｐ-型の半導体基板の、後述するｐ型グランド領域（第１導電型ウエル領域）２５よりも外側の部分である。低電位回路領域２には、ローサイド回路部２２０（図２０参照）やＧＮＤパッド、Ｌ－ＶＤＤパッド（不図示）、Ｈ－ＩＮパッド（不図示）などが配置される。Ｌ－ＶＤＤパッドおよびＨ－ＩＮパッドは、それぞれ図１９のＬ－ＶＤＤ端子およびＨ－ＩＮ端子と同電位の電極パッドである。ＨＶＪＴ３は、耐圧領域であるｎ-型ウエル領域（第２の第２導電型ウエル領域）２４で構成される。ＨＶＪＴ３には、レベルアップ回路２１０のＨＶＮＭＯＳ２１１が配置される。
ｎ-型ウエル領域２４は、ｎ型ウエル領域２３とｎ-型ウエル領域２２との間に設けられている。ｎ-型ウエル領域２４は、ｎ型ウエル領域２３に接して、ｎ型ウエル領域２３の周囲を囲む。ｎ-型ウエル領域２４の一部は、上述したようにｐ-型分離領域３１によりｎ型ウエル領域２３の一部と接合分離されている。これによって、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域４１ａ，４１ｂと、これらｎ+型ドレイン領域４１ａ，４１ｂにそれぞれ最も近いｎ+型ピックアップコンタクト領域３２と、の間に、ｎ型ウエル領域２３およびｎ-型ウエル領域２４の拡散抵抗（内部抵抗）で寄生抵抗Ｒｓ１，Ｒｒ１が形成されている。これら寄生抵抗Ｒｓ１，Ｒｒ１は、レベルアップ回路２１０のレベルシフト抵抗２１２を構成する。
すなわち、セット用のＨＶＮＭＯＳ２１１ａのドレイン電極４２ａは、ｎ+型ドレイン領域４１ａ、寄生抵抗Ｒｓ１、ｎ+型ピックアップコンタクト領域３２およびピックアップ電極３３を介してＨ－ＶＤＤパッドに電気的に接続されている。リセット用のＨＶＮＭＯＳ２１１ｂのドレイン電極４２ｂは、ｎ+型ドレイン領域４１ｂ、寄生抵抗Ｒｒ１、ｎ+型ピックアップコンタクト領域３２およびピックアップ電極３３を介してＨ－ＶＤＤパッドに電気的に接続されている。寄生抵抗Ｒｓ１，Ｒｒ１にそれぞれ並列にポリシリコン抵抗（不図示）が接続されていてもよい。
このポリシリコン抵抗をレベルアップ回路２１０のレベルシフト抵抗２１２として用いてもよい。寄生抵抗Ｒｓ１，Ｒｒ１にそれぞれ並列にポリシリコン抵抗を設ける場合、ポリシリコン抵抗は、ＨＶＪＴ３において、層間絶縁膜２７の内部や層間絶縁膜２７上に設けられ、層間絶縁膜２７によって内側のフィールドプレート３８，４５，４７および後述する外側のフィールドプレート３９と電気的に絶縁される。ＨＶＮＭＯＳ２１１のドレイン電極４２とポリシリコン抵抗、および、ポリシリコン抵抗とＨ－ＶＤＤパッドとは、ポリシリコン抵抗と異なる階層に配置された表面金属配線（不図示）によって接続される。
ＨＶＮＭＯＳ２１１と寄生抵抗Ｒｓ１，Ｒｒ１（またはポリシリコン抵抗）との接続部（例えばドレイン電極４２）がレベルアップ回路２１０の出力部２１５となる。この出力部２１５からの出力は、ＨＶＮＭＯＳ２１１のオン時は低電位であり、オフ時には高電位となる。このため、ＨＶＩＣは、異なる基準電位間の信号伝達であるレベルシフト動作を行うことができる。ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域４１ａ，４１ｂ間には、ｎ型ウエル領域２３およびｎ-型ウエル領域２４の拡散抵抗で寄生抵抗Ｒｓｒ１が形成されている。この寄生抵抗Ｒｓｒ１は、セット用およびリセット用のＨＶＮＭＯＳ２１１ａ，２１１ｂが同時にオンすることを防止する機能を有する。ＨＶＪＴ３にレベルダウン回路（不図示）が設けられていてもよい。
ｎ-型ウエル領域２４とｎ-型ウエル領域２２との間には、共通電位領域が設けられている。共通電位領域とは、共通電位（例えばＧＮＤパッドの電位（接地電位））が印加される領域である。具体的には、共通電位領域は、ｎ-型ウエル領域２４とｎ-型ウエル領域２２との間に両領域に接して設けられたｐ型ウエル領域（以下、ｐ型グランド領域とする）２５である。以下、共通電位をＧＮＤ電位として説明する。ｐ型グランド領域２５は、ｎ-型ウエル領域２４の周囲を囲む略矩形状のレイアウトに配置されている。ｐ型グランド領域２５とｎ-型ウエル領域２４とのｐｎ接合で、ｐ型グランド領域２５の内側の部分と外側の部分とが接合分離されている。
ｎ-型ウエル領域２４およびｐ型グランド領域２５は、それぞれＨＶＮＭＯＳ２１１のｎ-型ドリフト領域およびｐ型ベース領域を兼ねる。ｐ型グランド領域２５の内部には、ＨＶＮＭＯＳ２１１のｎ+型ソース領域（不図示）が選択的に設けられている。ｐ型グランド領域２５の、ｎ+型ソース領域とｎ-型ウエル領域２４とに挟まれた部分の表面上には、ゲート絶縁膜を介してゲート電極４３（４３ａ，４３ｂ）が設けられている。ゲート電極４３ａ，４３ｂは、それぞれ対応するｎ+型ドレイン領域４１ａ，４１ｂに対向する。ゲート電極４３ａ，４３ｂは、それぞれセット信号およびリセット信号の入力を受ける。
また、ｐ型グランド領域２５には、ｎ-型ウエル領域２４の外周に沿って環状にｐ+型ピックアップコンタクト領域（第１導電型高濃度領域）３４が選択的に設けられている。ｐ+型ピックアップコンタクト領域３４は、ＨＶＮＭＯＳ２１１のｐ+型コンタクト領域を兼ねる。ｐ+型ピックアップコンタクト領域３４上には、ｐ+型ピックアップコンタクト領域３４に沿って環状にピックアップ電極（第２電極）３５が設けられている。ピックアップ電極３５は、ｐ+型ピックアップコンタクト領域３４を選択的に露出する複数のコンタクトホールそれぞれにおいて、ｐ+型ピックアップコンタクト領域３４（図２～４参照）とのオーミック性のコンタクト３７を形成する。
ピックアップ電極（以下、ＧＮＤピックアップ電極とする）３５は、ＧＮＤパッドに電気的に接続されている。ＧＮＤパッドの周囲を囲む破線は、ＧＮＤピックアップ電極３５とＧＮＤパッドとを接続する配線層である。また、ＧＮＤピックアップ電極３５には、ＨＶＮＭＯＳ２１１のｎ+型ソース領域が電気的に接続されている。図１には、ｐ+型ピックアップコンタクト領域３４とＧＮＤピックアップ電極３５とのコンタクト３７を複数の黒四角で示すが、コンタクト３７はｐ+型ピックアップコンタクト領域３４に沿って延びる帯状に形成されていてもよい。
ＧＮＤピックアップ電極３５は、層間絶縁膜２７上をｐ型グランド領域２５の内周よりも内側（すなわちＨＶＪＴ３上）に延在している。ＧＮＤピックアップ電極３５のＨＶＪＴ３上に張り出した（延在した）部分は、低電位側のフィールドプレート（第２フィールドプレート）３９として機能する。図１には、ＧＮＤピックアップ電極３５の内周を、符号３５を付した破線で示す。フィールドプレート３９は、フィールドプレート（Ｈ－ＶＤＤパッドの電位を有するフィールドプレート）３８，４５，４７と離して配置され、かつＨＶＪＴ３を挟んでフィールドプレート３８，４５，４７と対向する。
次に、ｐ-型分離領域３１のＵ字状部３１ａおよび突出部（Ｔ字状部３１ｂおよびＬ字状部３１ｃ）の配置や平面形状について説明する。ｐ-型分離領域３１のＵ字状部３１ａは、上述したようにｎ型ウエル領域２３の一部に配置されている。ｐ-型分離領域３１のＵ字状部３１ａは、ｎ型ウエル領域２３の、１辺２３ｓ１に平行な１つの直線部と、当該直線部の端部にそれぞれ連結された、ｎ型ウエル領域２３の当該辺２３ｓ１と略直交する２辺２３ｓ２，２３ｓ３に平行な２つの直線部と、でＵ字状をなす。
ｐ-型分離領域３１のＵ字状部３１ａは、Ｈ－ＶＤＤピックアップ電極３３よりも内側に配置され、Ｈ－ＶＤＤピックアップ電極３３と深さ方向に対向しない。ｐ-型分離領域３１は、Ｈ－ＶＤＤピックアップ電極３３よりも内側において一部が開口した略環状にｎ型ウエル領域２３の中央部の周囲を囲んでいればよく、その平面形状は種々変更可能である。例えば、ｐ-型分離領域３１は、Ｕ字状部３１ａに代えて、ｎ型ウエル領域２３の外周の３辺２３ｓ１～２３ｓ３に沿った（または、さらに残りの１辺２３ｓ４の一部にまで延在する）略Ｃ字状の部分（以下、Ｃ字状部（不図示）とする）を有していてもよい。
ｐ-型分離領域３１のＴ字状部３１ｂは、ｐ-型分離領域３１のＵ字状部３１ａのいずれかの直線部と略直交するように当該直線部に連結されてＴ字状をなし、かつＵ字状部３１ａとの連結箇所からｎ型ウエル領域２３の外周の辺２３ｓ１～２３ｓ３よりも外側（ｎ-型ウエル領域２４）へ突出する直線部である。ｐ-型分離領域３１のＴ字状部３１ｂは、ｎ+型ピックアップコンタクト領域３２とＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１との間、および、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域４１ａ，４１ｂ間、に配置されている。
また、ｐ-型分離領域３１のＴ字状部３１ｂは、フィールドプレート３８またはフィールドプレート４７（Ｈ－ＶＤＤピックアップ電極３３またはＶｓピックアップ電極４６の外側への張り出し部）と深さ方向に対向し、フィールド酸化膜２６および層間絶縁膜２７を挟んでフィールドプレート３８，４７に覆われている。すなわち、ｐ-型分離領域３１のＴ字状部３１ｂの外側の開放端（Ｕ字状部３１ａと連結する端部（連結箇所）に対して反対側の端部）は、フィールドプレート３８，４７の外周よりも内側で終端している。
ｐ-型分離領域３１のＬ字状部３１ｃは、ｐ-型分離領域３１のＵ字状部３１ａの開放端を端部とする直線部と略直交するように当該直線部に連結されて（もしくはＵ字状部３１ａの開放端を折り曲げて）Ｌ字状をなし、かつＵ字状部３１ａとの連結箇所（折り曲げた箇所）からｎ型ウエル領域２３の外周の辺２３ｓ２，２３ｓ３よりも外側（ｎ-型ウエル領域２４）へ突出する直線部である。ｐ-型分離領域３１のＬ字状部３１ｃは、ｎ+型ピックアップコンタクト領域３２とＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１との間に配置されている。
また、ｐ-型分離領域３１のＬ字状部３１ｃは、フィールドプレート３８（Ｈ－ＶＤＤピックアップ電極３３の外側への張り出し部）と深さ方向に対向し、フィールド酸化膜２６および層間絶縁膜２７を挟んでフィールドプレート３８に覆われている。すなわち、ｐ-型分離領域３１のＬ字状部３１ｃの外側の開放端（Ｕ字状部３１ａと連結する端部（連結箇所）に対して反対側の端部）は、フィールドプレート３８の外周よりも内側で終端している。
ｐ-型分離領域３１のＴ字状部３１ｂ同士、および、ｐ-型分離領域３１のＴ字状部３１ｂとＬ字状部３１ｃと、は互いに離して配置される。図１には、ｎ+型ピックアップコンタクト領域３２とＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１との間に、ｐ-型分離領域３１のＴ字状部３１ｂおよびＬ字状部３１ｃを１つずつ配置し、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域４１ａ，４１ｂ間にｐ-型分離領域３１のＴ字状部３１ｂを２つ配置した場合を示す。
ｐ-型分離領域３１のＴ字状部３１ｂおよびＬ字状部３１ｃは、Ｕ字状部３１ａの直線部と略直交するように当該直線部に連結されて形成されているが、Ｕ字状部３１ａの直線部と直交していなくてもよく、Ｔ字状やＬ字状でなく単に、Ｕ字状部３１ａの直線部より外側に突出する突出部を有していればよい。例えば、ｐ-型分離領域３１は、Ｔ字状部３１ｂおよびＬ字状部３１ｃに代えて、Ｕ字状部３１ａの直線部に対して鈍角または鋭角をなすように傾斜して連結された直線部を有していてもよい。また、ｐ-型分離領域３１の突出部は、直線状でなくてもよく、例えば湾曲していてもよい。さらに、ｐ-型分離領域３１の突出部の幅は、ｐ-型分離領域３１のＵ字状部３１ａの直線部の幅と略等しいことが望ましい。
このようにｐ-型分離領域３１の突出部（図１ではＴ字状部３１ｂおよびＬ字状部３１ｃ）を設けることで、ｐ-型分離領域３１のＵ字状部３１ａからフィールドプレート３８，４７の外周までの距離Ｄｓ１，Ｄｒ１，Ｄｓｒ１、および、ｐ-型分離領域３１のＵ字状部３１ａからＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１までの距離Ｄ２を疑似的に短くすることができる。これによって、狭い範囲で所望の寄生抵抗Ｒｓ１，Ｒｒ１，Ｒｓｒ１を得るための後述する長さＬｓ１，Ｌｒ１，Ｌ２を確保することができる。また、寄生抵抗Ｒｓ１，Ｒｒ１，Ｒｓｒ１の抵抗値は、ｐ-型分離領域３１のＴ字状部３１ｂおよびＬ字状部３１ｃの個数を増やすほど高くすることができる。
具体的には、ｎ+型ピックアップコンタクト領域３２とＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１との間に、ｐ-型分離領域３１の突出部（Ｔ字状部３１ｂまたはＬ字状部３１ｃ、もしくはその両方）を配置することで、ｎ+型ピックアップコンタクト領域３２とＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１との間の寄生抵抗Ｒｓ１，Ｒｒ１の抵抗値を高くすることができる。このため、寄生抵抗Ｒｓ１，Ｒｒ１の所望の抵抗値を得るためにｐ-型分離領域３１を、ＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１からｎ+型ピックアップコンタクト領域３２まで延在させる長さ（ｐ-型分離領域３１のＵ字状部３１ａの直線部の長さ：以下、ｐ-型分離領域３１の張り出し長とする）Ｌｓ１，Ｌｒ１を従来構造（図２１参照）よりも短くすることができる。
また、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域４１ａ，４１ｂ間にｐ-型分離領域３１のＴ字状部３１ｂを配置することで、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域４１ａ，４１ｂ間の寄生抵抗Ｒｓｒ１の抵抗値を高くすることができる。このため、寄生抵抗Ｒｓｒ１の所望の抵抗値を得るためにＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域４１ａ，４１ｂ同士を離す長さＬ２を従来構造よりも短くすることができる。このようにｐ-型分離領域３１にＵ字状部３１ａおよび突出部（Ｔ字状部３１ｂおよびＬ字状部３１ｃ）を備えることで、従来構造のようにｎ+型ドレイン領域から所定距離内側に沿ってｐ-型分離領域２６１を構成した場合よりも、レイアウトの制約を受けにくくなり、レベルアップ回路２１０の配置の自由度が増したり、チップ面積を縮小することができる。
図５，６は、実施の形態にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。図５，６に示すＨＶＩＣが図１に示すＨＶＩＣと異なる点は、ｐ-型分離領域５１のＵ字状部５１ａをフィールドプレート３８，４７の外周に近づけることで、ｐ-型分離領域５１のＵ字状部５１ａからフィールドプレート３８，４７の外周までの距離Ｄｓ１，Ｄｒ１，Ｄｓｒ１を直接短くすることで、Ｕ字状部５１ａの一部を突出部とした点である。図５，６に示すＨＶＩＣにおいては、ｐ-型分離領域５１，５２がＵ字状部５１ａ，５２ａ、Ｌ字状部５１ｃ（突出部）および部分Ｕ字状部５１ｄ，５２ｄ（突出部）のみで構成されており、ｐ-型分離領域５１，５２にＴ字状部は設けられていない。
具体的には、図５に示すＨＶＩＣのｐ-型分離領域５１には、Ｕ字状部５１ａの開放端を端部とする直線部の開放端側を外側へ略直角に折り曲げたレイアウトのＬ字状とし、かつ当該直線部の開放端側を内側へ略直角に折り曲げてＬ字状とすることで階段状のＬ字状部５１ｃが形成されている。ここで、Ｕ字状部５１ａの開放端を端部とする直線部の開放端側を略直角に折り曲げてＬ字状とすることに代えて、Ｕ字状部５１ａの開放端を端部とする直線部の開放端側を、略直角でなく、Ｕ字状部５１ａの直線部に対して鈍角をなすように折り曲げてもよい。
また、図５に示すＨＶＩＣのｐ-型分離領域５１には、Ｕ字状部５１ａの開放端をもたない直線部の一部を外側へ略矩形状に突出するように折り曲げたレイアウトのＵ字状とすることで、Ｕ字状部５１ａの当該直線部に部分的に階段状にＵ字状となる部分（以下、部分Ｕ字状部とする）５１ｄが形成されている。ここで、Ｕ字状部５１ａの開放端をもたない直線部の一部を略矩形状に突出するように折り曲げることを例に説明しているが、Ｕ字状部５１ａの当該直線部の一部が外側へ突出するように折り曲げられていればよく、部分Ｕ字状部５１ｄに代えて、例えば、外側へ略台形状に突出させるように折り曲げた部分が形成されていてもよい。
このようにｐ-型分離領域５１のＵ字状部５１ａにＬ字状部５１ｃおよび部分Ｕ字状部５１ｄを形成することで、ｐ-型分離領域５１は、Ｕ字状部５１ａの一部をフィールドプレート３８，４７の外周に直接近づけたレイアウトとなる。このため、ｐ-型分離領域５１のＵ字状部５１ａの各直線部の一部で当該Ｕ字状部５１ａからフィールドプレート３８，４７の外周までの距離Ｄｓ１，Ｄｒ１、Ｄｓｒ１を短くすることができる。
図６に示すＨＶＩＣのｐ-型分離領域５２は、Ｕ字状部５２ａの開放端を端部とする直線部をｎ-型ウエル領域２４に設けることで、当該直線部のｎ-型ウエル領域２４に設けた部分を突出部としている。この突出部は、Ｕ字状部５２ａの開放端を端部とする直線部のほぼ全体をフィールドプレート３８，４７の外周に直接近づけたレイアウトとなっている。このため、図６に示すＨＶＩＣにおいては、ｐ-型分離領域５２のＵ字状部５２ａの開放端を端部とする直線部のほぼ全体を当該Ｕ字状部５１ａの直線部からフィールドプレート３８の外周までの距離Ｄｓ１，Ｄｒ１を短くすることができる（図６では、距離Ｄｓ１，Ｄｒ１の寸法線を図示省略する）。
かつ、図６に示すＨＶＩＣのｐ-型分離領域５２において、Ｕ字状部５２ａの開放端をもたない直線部には、図５に示すＨＶＩＣの部分Ｕ字状部５１ｄと同様に、部分Ｕ字状部５２ｄが形成されている。このため、図６に示すＨＶＩＣにおいても、図５に示すＨＶＩＣと同様に、ｐ-型分離領域５２のＵ字状部５２ａの開放端をもたない直線部の一部で当該Ｕ字状部５１ａの直線部からフィールドプレート４７の外周までの距離Ｄｓｒ１を短くすることができる。
すなわち、ｐ-型分離領域３１，５１，５２（図１，５，６参照）は、ｐ型グランド領域の所定距離内側に一部が開口した略矩形状のレイアウトで配置され、かつフィールドプレート３８，４５の外周よりも内側に位置していればよい。ｐ-型分離領域３１のＵ字状部３１ａ、Ｔ字状部３１ｂおよびＬ字状部３１ｃや、ｐ-型分離領域５１のＵ字状部５１ａ、Ｌ字状部５１ｃおよび部分Ｕ字状部５１ｄ、ｐ-型分離領域５２のＵ字状部５２ａおよび部分Ｕ字状部５２ｄはフィールドプレート３８，４５の外周に近い位置に配置または近い位置まで延在していることが好ましく、その配置は種々変更可能である。
次に、実施の形態１にかかるＨＶＩＣの断面構造について説明する。図２には、ｐ型グランド領域２５、ｎ-型ウエル領域２４およびｎ型ウエル領域２３の外周の辺２３ｓ２を通る切断線Ａ－Ａ’における断面構造を示す。図３には、ｐ型グランド領域２５、ｎ-型ウエル領域２４およびｎ型ウエル領域２３の外周の辺２３ｓ３を通る切断線Ｂ－Ｂ’における断面構造を示す。図４には、ｐ型グランド領域２５、ｎ-型ウエル領域２４およびｎ型ウエル領域２３の外周の辺２３ｓ４を通る切断線Ｃ－Ｃ’ における断面構造を示す。
図２～４に示すように、実施の形態１にかかるＨＶＩＣにおいて、ｐ-型の半導体基板（半導体チップ）２０のおもて面の表面層には、上述したレイアウトでｎ-型ウエル領域２２，２４、ｎ型ウエル領域２３およびｐ型グランド領域２５がそれぞれ選択的に設けられている（図２にはｎ-型ウエル領域２２を不図示）。ｎ型ウエル領域２３とｎ-型ウエル領域２４との境界からチップ中央部側が高電位側回路領域１である。ｎ-型ウエル領域２４とｐ型グランド領域２５との境界からチップ外周部側が低電位側回路領域２である。
ｎ型ウエル領域２３とｎ-型ウエル領域２４との境界から、ｎ-型ウエル領域２４とｐ型グランド領域２５との境界までがＨＶＪＴ３である。ｐ-型の半導体基板２０の裏面側の、ｎ-型ウエル領域２２，２４、ｎ型ウエル領域２３およびｐ型グランド領域２５が形成されていないことで半導体基板２０の導電型および不純物濃度のまま残るｐ-型領域（以下、ｐ-型基板裏面側領域（第１導電型半導体層）とする）２１は、ＧＮＤ電位に固定されている。
ｎ型ウエル領域２３は、ｎ+型ピックアップコンタクト領域３２およびＨ－ＶＤＤピックアップ電極３３を介してＨ－ＶＤＤパッドに電気的に接続されている。ｎ型ウエル領域２３には、半導体基板２０のおもて面側に、中間電位領域５および図示省略する高電位領域４が設けられている。また、ｎ型ウエル領域２３には、高電位領域４および中間電位領域５よりも外側（ｎ-型ウエル領域２４側、すなわちチップ外周部側）に、ｐ-型分離領域３１が設けられている。
ｐ-型分離領域３１は、半導体基板２０のおもて面からｎ型ウエル領域２３を貫通してｐ-型基板裏面側領域２１に達し、ｐ-型基板裏面側領域２１の電位（ＧＮＤ電位）に固定されている。ｐ-型分離領域３１のＵ字状部３１ａの幅（内側から外側に向う方向の幅）ｗ１は、Ｈ－ＶＤＤパッドの電位が１２００Ｖ程度の高電位に跳ね上った場合においても耐圧特性を維持可能な幅とする。
具体的には、ｐ-型分離領域３１のＵ字状部３１ａの幅ｗ１は、ｐ-型分離領域３１のＵ字状部３１ａの内側および各ｎ型ウエル領域２３との間のｐｎ接合（内周側および外周側）からそれぞれ伸びる空乏層同士がｐ-型分離領域３１のＵ字状部３１ａ内で接するように設定すればよい。すなわち、ｐ-型分離領域３１のＵ字状部３１ａの幅ｗ１は、ｐ-型分離領域３１のＵ字状部３１ａが空乏化されるように設定する。より具体的には、ｐ-型分離領域３１のＵ字状部３１ａの幅ｗ１は、例えば１５μｍ以上３０μｍ以下程度であることがよい。
ｐ-型分離領域３１のＴ字状部３１ｂおよびＬ字状部３１ｃは、ｐ-型分離領域３１のＵ字状部３１ａと同様に、半導体基板２０のおもて面からｎ型ウエル領域２３を貫通してｐ-型基板裏面側領域２１に達し、ｐ-型基板裏面側領域２１の電位（ＧＮＤ電位）に固定されている。ｐ-型分離領域３１のＵ字状部３１ａ、Ｔ字状部３１ｂおよびＬ字状部３１ｃは、フィールドプレート３８（Ｈ－ＶＤＤピックアップ電極３３の外側への張り出し部）の外周よりも内側に位置する。
ｐ型グランド領域２５は、ｐ+型ピックアップコンタクト領域３４およびＧＮＤピックアップ電極３５を介してＧＮＤパッドに電気的に接続され、ｐ-型基板裏面側領域２１をＧＮＤ電位に固定する固定電位領域である。ｐ型グランド領域２５は、ｎ-型ウエル領域２２と、ｎ型ウエル領域２３およびｎ-型ウエル領域２４とを電気的に分離する自己分離領域として機能する。
ｐ型グランド領域２５は、ｎ-型ウエル領域（ｎ-型ウエル領域２２，２４）の、ローサイド回路部２２０が設けられた領域よりもｎ型ウエル領域２３側に、ｎ型ウエル領域２３と離して、かつ当該ｎ-型ウエル領域を半導体基板２０のおもて面から深さ方向に貫通してｐ-型基板裏面側領域２１に達する深さで設けられていればよい。
ｎ+型ピックアップコンタクト領域３２は、ｎ型ウエル領域２３の表面領域（半導体基板２０のおもて面の表面層）に選択的に設けられている。ｐ+型ピックアップコンタクト領域３４は、ｐ型グランド領域２５の表面領域に選択的に設けられている。半導体基板２０のおもて面の、ｎ+型ピックアップコンタクト領域３２およびｐ+型ピックアップコンタクト領域３４など電極とのコンタクトを形成する部分以外には、ＬＯＣＯＳなどのフィールド酸化膜２６が設けられている。フィールド酸化膜２６上には、半導体基板２０のおもて面を覆うように層間絶縁膜２７が設けられている。
Ｈ－ＶＤＤピックアップ電極３３は、層間絶縁膜２７を深さ方向に貫通するコンタクトホールを介してｎ+型ピックアップコンタクト領域３２に接し、当該ｎ+型ピックアップコンタクト領域３２とのオーミック性のコンタクト３６を形成する。ＧＮＤピックアップ電極３５は、層間絶縁膜２７を深さ方向に貫通するコンタクトホールを介してｐ+型ピックアップコンタクト領域３４に接し、当該ｐ+型ピックアップコンタクト領域３４とオーミック性のコンタクト３７を形成する。
Ｈ－ＶＤＤピックアップ電極３３は、層間絶縁膜２７上を外側（ＨＶＪＴ３）へ延在してフィールドプレート３８を構成する。ＧＮＤピックアップ電極３５は、層間絶縁膜２７を内側（ＨＶＪＴ３）へ延在してフィールドプレート４５を構成する。層間絶縁膜２７上には、Ｈ－ＶＤＤピックアップ電極３３およびＧＮＤピックアップ電極３５を覆うようにパッシベーション膜などの保護膜２８が設けられている。
次に、実施の形態１にかかるＨＶＩＣの製造方法について説明する。ここでは、拡散領域（ｎ-型ウエル領域２２，２４、ｎ型ウエル領域２３、ｐ型グランド領域２５、ｐ-型分離領域３１、ｎ+型ピックアップコンタクト領域３２、ｐ+型ピックアップコンタクト領域３４）、Ｈ－ＶＤＤピックアップ電極３３およびＧＮＤピックアップ電極３５の形成方法について説明する。
実施の形態１にかかるＨＶＩＣのその他の構成部（例えばハイサイド駆動回路２３０のＣＭＯＳ回路、ローサイド回路部２２０のＣＭＯＳ回路およびレベルアップ回路２１０のＨＶＮＭＯＳ２１１等の各部）の形成方法については説明を省略するが、一般的なＣＭＯＳ技術により所定のタイミングで（例えば不純物濃度や拡散深さ等の条件が同じ上記拡散領域と同時に）半導体基板２０に形成すればよい。
まず、フォトリソグラフィおよびイオン注入を繰り返し複数回行い、半導体基板（半導体ウエハ）２０のおもて面の表面層に、ｎ-型ウエル領域２２，２４およびｎ型ウエル領域２３を選択的に形成する。ｎ-型ウエル領域２２，２４、ｎ型ウエル領域２３は、例えばリン（Ｐ）等のｎ型不純物をイオン注入した後、例えば１１００℃以上１２００℃以下程度の温度での熱処理により不純物を拡散させることで所定の拡散深さに形成される。
次に、フォトリソグラフィおよびイオン注入により、半導体基板２０のおもて面の表面層にｐ型グランド領域２５を選択的に形成するとともに、ｎ型ウエル領域２３にｐ-型分離領域３１を形成する。ｐ型グランド領域２５およびｐ-型分離領域３１は、例えばボロン（Ｂ）等のｐ型不純物をイオン注入した後、例えば１１００℃以上１２００℃以下程度の温度での熱処理により不純物を拡散させることで所定の拡散深さに形成される。
ｎ-型ウエル領域２２，２４およびｎ型ウエル領域２３を形成する順序は種々変更可能である。ｎ-型ウエル領域２２，２４は、例えば１回のイオン注入により同時に形成されてもよい。不純物拡散のための熱処理は、ｎ-型ウエル領域２２，２４、ｎ型ウエル領域２３、ｐ型グランド領域２５およびｐ-型分離領域３１を形成するためのイオン注入ごとに行ってもよいし、すべてのイオン注入が終了した後にまとめて１回行ってもよい。
次に、フォトリソグラフィおよびイオン注入により、ｎ型ウエル領域２３の表面領域に、ｎ+型ピックアップコンタクト領域３２を選択的に形成する。ｎ+型ピックアップコンタクト領域３２は、例えば砒素（Ａｓ）等のｎ型不純物をイオン注入した後、例えば７５０℃以上９００℃以下程度の温度での熱処理により不純物を拡散させることで所定の拡散深さに形成される。ｎ+型ピックアップコンタクト領域３２の表面不純物濃度は、例えば１×１０20／ｃｍ3程度であってもよい。
次に、フォトリソグラフィおよびイオン注入により、ｐ型グランド領域２５の表面領域に、ｐ+型ピックアップコンタクト領域３４を選択的に形成する。ｐ+型ピックアップコンタクト領域３４は、例えばフッ化ボロン（ＢＦ2）等のｐ型不純物をイオン注入した後、例えば７５０℃以上９００℃以下程度の温度での熱処理により不純物を拡散させることで所定の拡散深さに形成される。ｐ+型ピックアップコンタクト領域３４の表面不純物濃度は、例えば１×１０20／ｃｍ3程度であってもよい。
次に、一般的な方法により、フィールド酸化膜２６や層間絶縁膜２７、コンタクトホールを形成する。次に、スパッタリングによる金属層の形成、および当該金属層のパターニングなどにより、コンタクトホールを埋める金属層からなるＨ－ＶＤＤピックアップ電極３３およびＧＮＤピックアップ電極３５を形成する。その後、一般的な方法によりパッシベーション膜などの保護膜２８を形成した後、半導体ウエハを切断してチップ状に個片化することで、図１に示すＨＶＩＣが完成する。
以上、説明したように、実施の形態１によれば、ｐ-型分離領域により、ｐ-型分離領域の内側と外側とが接合分離されている。このｐ-型分離領域を一部が開口（欠落）した平面レイアウトに配置することで、高電位側回路領域の一部の外側にはｐ-型分離領域が形成されていない状態となっている。かつ、ｐ-型分離領域は、高電位側回路領域に配置されたｎ+型ピックアップコンタクト領域（Ｈ－ＶＤＤ端子の電位をピックアップするコンタクト領域）と、レベルシフタ（レベルアップ回路のＨＶＮＭＯＳ）のｎ+型ドレイン領域との間にＴ字状部またはＬ字状部（もしくはその両方）などの突出部を有する。このようにｐ-型分離領域に突出部を設けることで、ｎ+型ピックアップコンタクト領域とレベルシフタのｎ+型ドレイン領域との間の寄生抵抗の抵抗値を、ｐ-型分離領域に突出部を設けない場合と比べて高くすることができる。
ｎ+型ピックアップコンタクト領域とレベルシフタのｎ+型ドレイン領域との間の寄生抵抗の抵抗値を高くすることができることで、当該寄生抵抗をレベルシフト抵抗として用いることができる。また、当該寄生抵抗をレベルシフト抵抗として用いた場合に、当該寄生抵抗の所定の抵抗値を得るための、レベルシフタのｎ+型ドレイン領域からｎ+型ピックアップコンタクト領域までの距離を、ｐ-型分離領域に突出部を設けない場合と比べて短くすることができる。また、レベルシフタのｎ+型ドレイン領域からｎ+型ピックアップコンタクト領域までの寄生抵抗の抵抗値を高くすることができることで（例えば一般的な仕様のＨＶＩＣでは、レベルシフト抵抗として用いる寄生抵抗での電圧降下は２０ｋΩ～３０ｋΩ程度）、レベルシフタの飽和ドレイン電流を小さく設定することができる（例えば２ｍＡ～３ｍＡ程度）。このため、ＨＶＩＣの発熱を抑制することができる。
また、実施の形態１によれば、ｐ-型分離領域は、セット用およびリセット用のレベルシフタのｎ+型ドレイン領域間にＴ字状部または部分Ｕ字状部（もしくはその両方）などの突出部を有する。これにより、レベルシフタのｎ+型ドレイン領域間の寄生抵抗の抵抗値を、突出部を設けない場合と比べて高くすることができる。これにより、２つのレベルシフタ間で相互に悪影響が及ぶことを抑制することができる。また、当該寄生抵抗の所定の抵抗値を得るための、２つのレベルシフタのｎ+型ドレイン領域間の距離を、ｐ-型分離領域に突出部を設けない場合と比べて短くすることができる。また、実施の形態１によれば、ｐ-型分離領域に突出部を設けるだけで２つのレベルシフタのｎ+型ドレイン領域間の寄生抵抗の抵抗値を高くすることができる。このため、当該寄生抵抗の所定の抵抗値を得るための、レベルシフタのレイアウト設計の制約や、レベルシフタが配置される部分のチップ面積の増大を防ぐことができる。
また、上記特許文献４のようにレベルシフタの周囲を完全に囲むｐ-型分離領域によってリサーフ構造を形成し、かつ層間絶縁膜内に設けたポリシリコン抵抗を用いてレベルシフト抵抗を構成したり、２つのレベルシフタ間の抵抗を高くした場合、高電位側および低電位側のフィールドプレート付近で層間絶縁膜内に蓄積される可動イオンの悪影響により、ｐ-型分離領域のｐ型不純物濃度が部分的に高くなる箇所と低くなる箇所とが生じる。この場合、ｐ-型分離領域のｐ型不純物濃度が部分的に高くなる箇所と低くなる箇所とに高電界がかかるため、ＨＶＩＣの耐圧特性の長期信頼性が低くなる虞がある。それに対して、本願発明によれば、上述したようにｐ-型分離領域を一部が開口した略矩形状のレイアウトに配置し、かつポリシリコン抵抗を用いなくてよいため、ＨＶＩＣの耐圧特性の長期信頼性を犠牲にせずに、レベルシフタのｎ+型ドレイン領域からｎ+型ピックアップコンタクト領域までの抵抗値や、２つのレベルシフタ間の抵抗を高くすることができる。
また、実施の形態１によれば、ｐ-型分離領域の突出部は、フィールドプレートの外周よりも内側に位置するように配置される。このため、ｐ型グランド領域（共通電位領域）とｎ-型ウエル領域（耐圧領域）とのｐｎ接合が逆バイアス状態となったときに、ｐ-型分離領域の突出部を設けたことによって耐圧領域の内部に広がる空乏層に悪影響が及ぶことはほぼない。このため、耐圧特性や長期信頼性に悪影響を与えることなく、上記寄生抵抗の抵抗値を高くすることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図７は、実施の形態２にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態２にかかるＨＶＩＣが図１に示す実施の形態１にかかるＨＶＩＣと異なる点は、ｐ-型分離領域３１’をｎ-型ウエル領域２４’に配置した点である。
ｐ-型分離領域３１’は、ｎ-型ウエル領域２４’の、ｐ-型分離領域３１’よりも内側（チップ中央部側）の部分と外側（チップ外周部側）の部分と、を接合分離する。ｐ-型分離領域３１’のＵ字状部３１ａ’、Ｔ字状部３１ｂ’およびＬ字状部３１ｃ’の構成は、ｐ-型分離領域３１’をｎ-型ウエル領域２４’に配置する点以外の配置、フィールドプレート３８，４５との位置関係および平面形状ともに実施の形態１と同様である。
すなわち、ｐ-型分離領域３１’のＴ字状部３１ｂ’は、ｐ-型分離領域３１’のＵ字状部３１ａ’のいずれかの直線部と略直交するように当該直線部に連結されてＴ字状をなし、かつＵ字状部３１ａ’との連結箇所から外側（ｐ型グランド領域２５側）へ突出する直線部である。ｐ-型分離領域３１’のＬ字状部３１ｃ’は、ｐ-型分離領域３１’のＵ字状部３１ａ’の開放端を端部とする直線部と略直交するように当該直線部に連結されてＬ字状をなし、かつＵ字状部３１ａ’との連結箇所から外側（ｐ型グランド領域２５側）へ突出する直線部である。
ｐ-型分離領域３１’のＵ字状部３１ａ’の幅は、実施の形態１と同様に、Ｈ－ＶＤＤパッドの電位が１２００Ｖ程度の高電位に跳ね上った場合にｐ-型分離領域３１’のＵ字状部３１ａ’が空乏化されるように設定する。具体的には、ｐ-型分離領域３１’のＵ字状部３１ａ’の幅は、例えば５μｍ以上２０μｍ以下程度であってもよい。
ＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１とｎ+型ピックアップコンタクト領域３２と、の間の寄生抵抗Ｒｓ１’，Ｒｒ１’、および、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域４１ａ，４１ｂ間の寄生抵抗Ｒｓｒ１’は、ｎ-型ウエル領域２４の拡散抵抗で形成される。
実施の形態２においては、例えば、ｎ型ウエル領域２３’の表面積を実施の形態１よりも小さくする。そして、ｎ型ウエル領域２３’の表面積を小さくした分だけｎ-型ウエル領域２４’の表面積を実施の形態１よりも大きくすることで、チップサイズを実施の形態１と同程度に維持することができる。
実施の形態２にかかる半導体集積回路装置の製造方法は、実施の形態１にかかる半導体集積回路装置の製造方法において、イオン注入および熱処理により、ｐ-型分離領域３１’をｎ-型ウエル領域２４’に形成すればよい。ｐ-型分離領域３１’の拡散深さは、ｎ-型ウエル領域２４’を貫通してｐ-型基板裏面側領域２１に達する深さとすればよい。
実施の形態２を、図５，６に示す実施の形態１にかかるＨＶＩＣに適用してもよい。
以上、説明したように、実施の形態２によれば、ｐ-型分離領域を耐圧領域（ｎ-型ウエル領域）に配置した場合においても、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図８は、実施の形態３にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図９は、実施の形態３にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。
実施の形態３にかかるＨＶＩＣが図１に示す実施の形態１にかかるＨＶＩＣと異なる点は、耐圧領域であるｎ-型ウエル領域２４の内部において、低電位側のフィールドプレート３９に深さ方向に対向する位置に、ｐ-型分離領域（以下、低電位側のｐ-型分離領域（第２分離領域）とする）６１，６１’を選択的に配置した点である。
図８，９に示すように、低電位側のｐ-型分離領域６１，６１’は、例えば、ｐ型グランド領域２５と略直交するように当該ｐ型グランド領域２５に連結されてＴ字状をなし、かつｐ型グランド領域２５との連結箇所から内側（高電位側のｐ-型分離領域５３，３１側）へ突出する直線部である。低電位側のｐ-型分離領域６１，６１’は、ｐ型グランド領域２５と接していなくてもよい。もちろん、ｐ-型分離領域６１，６１’は、ｐ型グランド領域２５と直交していなくてもよく、ｐ型グランド領域２５に対して斜度を有していてもよい。また、ｐ-型分離領域６１，６１’は、直線状でなくてもよく、例えば湾曲していてもよい。高電位側のｐ-型分離領域５３，３１は、ｐ-型分離領域の内側とｐ-型分離領域の外側の領域とを接合分離する領域である。
また、ｐ-型分離領域６１，６１’は、フィールドプレート３９（ＧＮＤピックアップ電極３５の、ｐ型グランド領域２５の内周よりも内側へ張り出した部分）と深さ方向に対向し、フィールド酸化膜２６および層間絶縁膜２７（図２～４参照）を挟んでフィールドプレート３９に覆われている。すなわち、ｐ-型分離領域６１，６１’の内側の開放端（ｐ型グランド領域２５と連結する端部（連結箇所）に対して反対側の端部）は、フィールドプレート３９の内周よりも外側で終端している。すなわち、ｐ-型分離領域６１，６１’は、低電位側のフィールドプレート３９の直下（層間絶縁膜２７およびフィールド酸化膜２６を挟んで深さ方向に対向する部分）のみに配置されている。
また、低電位側のｐ-型分離領域６１，６１’は、高電位側のｐ-型分離領域５３，３１に対向する位置に、ｎ型ウエル領域２３および高電位側のｐ-型分離領域５３，３１と離して配置されている。この低電位側のｐ-型分離領域６１，６１’は、高電位側のｐ-型分離領域５３，３１と同様に、半導体基板２０のおもて面からｎ-型ウエル領域２４を貫通してｐ-型基板裏面側領域２１（図２～４参照）に達し、ｐ-型基板裏面側領域２１の電位（ＧＮＤ電位）に固定されている。このため、低電位側のｐ-型分離領域６１，６１’は、ｐ-型分離領域３１のＴ字状部３１ｂおよびＬ字状部３１ｃ（図９参照）と同様の機能を有する。
実施の形態３においては、高電位側のｐ-型分離領域５３は、Ｕ字状部５３ａのみで構成されていてもよい（図８）。また、高電位側のｐ-型分離領域３１は、実施の形態１と同様に、突出部を有していてもよい（図９）。
実施の形態３を、図５，６に示す実施の形態１にかかるＨＶＩＣに適用してもよい。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、低電位側のフィールドプレートの直下にｐ-型分離領域を配置することで、高電位側のｐ-型分離領域と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図１０は、実施の形態４にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１１は、実施の形態４にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。実施の形態４にかかるＨＶＩＣは、実施の形態２に実施の形態３を適用したＨＶＩＣである。
すなわち、実施の形態４においては、実施の形態２と同様に、耐圧領域であるｎ-型ウエル領域２４’に、ｐ-型分離領域５３’，３１’が配置されている。かつ、実施の形態３と同様に、ｐ-型分離領域５３’，３１’に対向するように、低電位側のｐ-型分離領域６１，６１’が配置されている。この場合、図１０に示すように、ｐ-型分離領域５３’は、Ｕ字状部５３ａ’のみで構成されていてもよい。また、図１１に示すように、ｐ-型分離領域３１’は、実施の形態２と同様に、Ｕ字状部３１ａ’、Ｔ字状部３１ｂ’およびＬ字状部３１ｃ’で構成されてもよい。
以上、説明したように、実施の形態４によれば、実施の形態２に実施の形態３を適用した場合においても、実施の形態１～３と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図１２は、実施の形態５にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１３は、実施の形態５にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。実施の形態５にかかるＨＶＩＣは、低電位側のｐ-型分離領域６２，６３の平面形状が図１０に示す実施の形態４にかかるＨＶＩＣと異なる。
図１２に示すように、低電位側のｐ-型分離領域６２は、例えば、ｐ型グランド領域２５と略直交するように当該ｐ型グランド領域２５に連結されてＴ字状をなし、かつｐ型グランド領域２５との連結箇所から内側（ｐ-型分離領域５３’側）へ突出する隣り合う２つの直線部６２ａと、当該２つの直線部６２ａを連結する直線部６２ｂと、で構成された略Ｕ字状の平面形状を有する。ｐ-型分離領域６２は、ｐ型グランド領域２５と接していなくてもよい。もちろん、ｐ-型分離領域６２は、ｐ型グランド領域２５と直交しなくてもよく、ｐ型グランド領域２５に対して斜度を有していてもよい。
また、図１３に示すように、低電位側のｐ-型分離領域６３は、例えば、ｐ型グランド領域２５に平行な直線部のみで構成されていてもよい。これらｐ-型分離領域６２，６３は、ｐ型グランド領域２５側から内側へ延在して可能な限りフィールドプレート３９の内周に近い位置で終端するか、可能な限りフィールドプレート３９の内周に近い位置に配置されていることが好ましく、その形状は種々変更可能である。
実施の形態５を、実施の形態３に適用してもよい。また、実施の形態５を、図１１に示す実施の形態４にかかるＨＶＩＣに適用してもよい。
以上、説明したように、実施の形態５によれば、低電位側のｐ-型分離領域の配置が実施の形態３，４と同じであれば、当該ｐ-型分離領域の平面形状が異なる場合においても、実施の形態１～４と同様の効果を得ることができる。
（実施の形態６）
次に、実施の形態６にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図１４は、実施の形態６にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１５は、図１４の切断線Ｄ－Ｄ’における断面構造を示す断面図である。実施の形態６にかかるＨＶＩＣが図１に示す実施の形態１にかかるＨＶＩＣと異なる点は、次の２点である。
１つ目の相違点は、高電位側のｐ-型分離領域（以下、第１ｐ-型分離領域とする）５３が図８に示すＨＶＩＣ（実施の形態３）と同様にＵ字状部５３ａのみで構成されている点である。すなわち、第１ｐ-型分離領域５３は、Ｔ字状部およびＬ字状部を有していない。
２つ目の相違点は、ｎ型ウエル領域２３の内部において、ｎ型ウエル領域２３の外周の３辺２３ｓ１～２３ｓ３と、第１ｐ-型分離領域５３のＵ字状部５３ａと、の間に、第１ｐ-型分離領域５３と離して、第２ｐ-型分離領域５４（追加部）が設けられている点である。
第２ｐ-型分離領域５４は、ｎ型ウエル領域２３の外周の各辺２３ｓ１～２３ｓ３（すなわち第１ｐ-型分離領域５３のＵ字状部５３ａを構成する３辺）それぞれに平行な直線状の平面形状を有する。なお、図示省略するが、第１ｐ-型分離領域５３と第２ｐ-型分離領域５４とを接続する連結部が設けられていてもよい。この連結部は、第１ｐ-型分離領域５３および第２ｐ-型分離領域５４と同じ幅以下の幅で形成することが望ましい。
第２ｐ-型分離領域５４は、ｎ+型ピックアップコンタクト領域３２とＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１との間、および、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域４１ａ，４１ｂ間、に配置されている。また、第２ｐ-型分離領域５４は、第１ｐ-型分離領域５３と同様に、半導体基板２０のおもて面からｎ型ウエル領域２３を貫通してｐ-型基板裏面側領域２１に達し、ｐ-型基板裏面側領域２１の電位（ＧＮＤ電位）に固定されている（図１５）。
第２ｐ-型分離領域５４は、実施の形態１のｐ-型分離領域の突出部と同様の機能を有する。すなわち、第２ｐ-型分離領域５４を設けることで、ｎ+型ピックアップコンタクト領域３２とＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１との間の寄生抵抗Ｒｓ２，Ｒｒ２の抵抗値、および、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域４１ａ，４１ｂ間の寄生抵抗Ｒｓｒ２の抵抗値、を高くすることができる。
実施の形態６を、図８に示すＨＶＩＣ（実施の形態３）や、図１０に示すＨＶＩＣ（実施の形態４）、図１２，１３に示すＨＶＩＣ（実施の形態５）に適用してもよい。
以上、説明したように、実施の形態６によれば、第１ｐ-型分離領域をＵ字状部のみで構成した場合においても、第１ｐ-型分離領域のＵ字状部と、ｎ型ウエル領域２３の外周の各辺と、の間に、第１ｐ-型分離領域に平行に第２ｐ-型分離領域（追加部）を配置することで、実施の形態１～５と同様の効果を得ることができる。
（実施の形態７）
次に、実施の形態７にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図１６は、実施の形態７にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１７は、図１６の切断線Ｅ－Ｅ’における断面構造を示す断面図である。実施の形態７にかかるＨＶＩＣは、実施の形態２に実施の形態６を適用したＨＶＩＣである。すなわち、実施の形態７にかかるＨＶＩＣが図１に示す実施の形態２にかかるＨＶＩＣと異なる点は、次の２点である。
１つ目の相違点は、耐圧領域であるｎ-型ウエル領域２４’に配置されて、高電位側のｐ-型分離領域（第１ｐ-型分離領域）５３’が図１０に示すＨＶＩＣ（実施の形態４）と同様にＵ字状部５３ａ’のみで構成されている点である。すなわち、第１ｐ-型分離領域５３’は、突出部を有していない。
２つ目の相違点は、ｎ-型ウエル領域２４’の内部において、高電位側のフィールドプレート３８，４７の外周と、第１ｐ-型分離領域５３’のＵ字状部５３ａ’と、の間に、第１ｐ-型分離領域５３’と離して、第２ｐ-型分離領域５４’（追加部）が設けられている点である。第２ｐ-型分離領域５４’は、高電位側のフィールドプレート３８，４７の外周（すなわち第１ｐ-型分離領域５３のＵ字状部５３ａを構成する３辺）それぞれに平行な直線状の平面形状を有する。また、第２ｐ-型分離領域５４’は、高電位側のフィールドプレート３８，４７の直下に配置される。なお、第２ｐ-型分離領域５４’の平面形状は、フィールドプレート３８，４７の外周に平行でなくてもよい。
この第２ｐ-型分離領域５４’は、実施の形態６と同様に、ｎ+型ピックアップコンタクト領域３２とＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１との間、および、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域４１ａ，４１ｂ間、に配置されている。また、第２ｐ-型分離領域５４’は、第１ｐ-型分離領域５３’と同様に、半導体基板２０のおもて面からｎ-型ウエル領域２４’を貫通してｐ-型基板裏面側領域２１に達し、ｐ-型基板裏面側領域２１の電位（ＧＮＤ電位）に固定されている（図１７）。
このように第１，２ｐ-型分離領域５３’，５４’を耐圧領域（ｎ-型ウエル領域２４）に配置した場合においても、実施の形態６と同様に、ｎ+型ピックアップコンタクト領域３２とＨＶＮＭＯＳ２１１のｎ+型ドレイン領域４１との間の寄生抵抗Ｒｓ２’，Ｒｒ２’の抵抗値、および、ＨＶＮＭＯＳ２１１ａ，２１１ｂのｎ+型ドレイン領域４１ａ，４１ｂ間の寄生抵抗Ｒｓｒ２’の抵抗値、を高くすることができる。
以上、説明したように、実施の形態７によれば、第２ｐ-型分離領域を耐圧領域（ｎ-型ウエル領域）に配置した場合においても、実施の形態１～６と同様の効果を有する。
（実施の形態８）
次に、実施の形態８にかかる半導体集積回路装置（ＨＶＩＣ）の構造について説明する。図１８は、実施の形態８にかかる高耐圧集積回路装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態８にかかるＨＶＩＣが実施の形態７にかかるＨＶＩＣと異なる点は、半導体基板のおもて面側から見て２つ以上の第２ｐ-型分離領域５４’（追加部）をストライプ状のレイアウトに配置した点である。すべての第２ｐ-型分離領域５４’はｎ-型ウエル領域２４に配置され、かつ高電位側のフィールドプレート３８，４７の直下に配置される。
実施の形態８を実施の形態６に適用してもよい。
以上、説明したように、実施の形態８によれば、半導体基板のおもて面側から見て２つ以上の第２ｐ-型分離領域をストライプ状のレイアウトに配置した場合においても、実施の形態１～７と同様の効果を有する。
以上において本発明では、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、ハイサイド回路部とＨＶＪＴとの間に寄生のｐｎ接合部（寄生ｐｎダイオード）が形成される様々な集積回路に適用可能である。また、本発明は、セルフシールディング方式を用いた自己分離型に代えて、ｐ-型基板裏面側領域となるｐ-型半導体基板上にｎ型またはｐ型のエピタキシャル層をエピタキシャル成長させたエピタキシャル基板を用いてもよい。
ｐ-型半導体基板上にｐ型ウエル領域（ｐ型グランド領域）となるｐ型エピタキシャル層をエピタキシャル成長させたエピタキシャル基板を用いる場合、ｐ-型半導体基板と、ｐ型エピタキシャル層のｐ型グランド領域となる部分と、の間にｎ型埋め込み層を設けてもよい。また、ｐ-型基板裏面側領域からｐ-型半導体基板のおもて面に達するようにｐ-型半導体基板の一部をそのまま残してｐ-型分離領域としてもよい。また、各実施の形態は、半導体層または半導体領域の導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体集積回路装置は、例えばＰＷＭインバータ、スイッチング電源等における、パワーデバイスのゲートに、オン・オフの駆動信号を伝達する場合などに使用される高耐圧集積回路装置に有用である。
１ 高電位側回路領域
２ 低電位側回路領域
３ 高耐圧接合終端領域（ＨＶＪＴ）
４ 高電位領域
５ 中間電位領域
２０ ｐ-型の半導体基板
２１ ｐ-型基板裏面側領域
２２ ｎ-型ウエル領域（ＧＮＤ基準の低電位回路側領域）
２３，２３’ ｎ型ウエル領域（Ｖｓ基準の高電位側回路領域）
２３ｓ１～２３ｓ４ ｎ型ウエル領域（Ｖｓ基準の高電位側回路領域）の４辺
２４，２４’ ｎ-型ウエル領域（耐圧領域）
２５ ｐ型グランド領域（共通電位領域）
２６ フィールド酸化膜
２７ 層間絶縁膜
２８ 保護膜
３１，３１’，５１，５２，５３，５３’ 高電位側のｐ-型分離領域（第１ｐ-型分離領域）
３１ａ，３１ａ’，５１ａ，５２ａ，５３ａ，５３ａ’ 高電位側のｐ-型分離領域のＵ字状部
３１ｂ，３１ｂ' 高電位側のｐ-型分離領域のＴ字状部
３１ｃ，３１ｃ'，５１ｃ，５２ｃ 高電位側のｐ-型分離領域のＬ字状部
３２ ｎ+型ピックアップコンタクト領域
３３ Ｈ－ＶＤＤピックアップ電極
３４ ｐ+型ピックアップコンタクト領域
３５ ＧＮＤピックアップ電極
３６，３７，４４ コンタクト
３８，４５，４７ 高電位側のフィールドプレート
３９ 低電位側のフィールドプレート
４１（４１ａ，４１ｂ） ｎ+型ドレイン領域
４２（４２ａ，４２ｂ） ドレイン電極
４３（４３ａ，４３ｂ） ゲート電極
４６ Ｖｓピックアップ電極
５１ｄ，５２ｄ 高電位側のｐ-型分離領域の部分Ｕ字状部
５４ 高電位側のｐ-型分離領域（第２ｐ-型分離領域）
６１，６１’，６２，６３ 低電位側のｐ-型分離領域
６２ａ、６２ｂ 低電位側のｐ-型分離領域の直線部
２０１ Ｖｓ端子
２０２，２０３ 低電圧電源
２０４，２０５ ＩＧＢＴ（ハーフブリッジ回路）
２０６，２０７ 還流ダイオード（ＦＷＤ）
２０８ Ｌ負荷
２０９ 異常検出信号
２１０ レベルアップ回路
２１１ ＨＶＮＭＯＳ
２１２ レベルシフト抵抗
２１３ ダイオード
２１４ レベルアップ回路の出力点
２２０ ローサイド回路部
２２１ ローサイド回路部のＣＭＯＳ回路のｎチャネルＭＯＳＦＥＴ
２２２ ローサイド回路部のＣＭＯＳ回路のｐチャネルＭＯＳＦＥＴ
２３０ ハイサイド駆動回路
２３１ ハイサイド駆動回路のＣＭＯＳ回路のｎチャネルＭＯＳＦＥＴ
２３２ ハイサイド駆動回路のＣＭＯＳ回路のｐチャネルＭＯＳＦＥＴ
２３３ ハイサイド駆動回路のＣＭＯＳ回路を構成するｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの接続点

Claims (13)

  1. 第１導電型半導体層の一方の面の表面層に設けられた第１の第２導電型ウエル領域と、
    前記第１の第２導電型ウエル領域内に形成された回路領域と、
    前記第１導電型半導体層の一方の面の表面層に、前記第１の第２導電型ウエル領域に接して設けられ、前記第１の第２導電型ウエル領域の周囲を囲む、前記第１の第２導電型ウエル領域よりも不純物濃度の低い第２の第２導電型ウエル領域と、
    前記第１導電型半導体層の一方の面の表面層に、前記第２の第２導電型ウエル領域と接して設けられ、前記第２の第２導電型ウエル領域の周囲を囲む第１導電型ウエル領域と、
    前記第１導電型ウエル領域よりも所定距離内側に、前記第１導電型ウエル領域と離して設けられ、一部が開口したレイアウトで前記回路領域と前記第１導電型ウエル領域の間の一部に介在し、前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域の表面から前記第１導電型半導体層にまで達する深さで設けられた第１導電型の第１分離領域と、
    前記第１の第２導電型ウエル領域に設けられた、前記第１の第２導電型ウエル領域よりも不純物濃度の高い第２導電型高濃度領域と、
    前記第２導電型高濃度領域に接する第１電極と、
    前記第１電極の、前記第１の第２導電型ウエル領域の外周よりも外側に延在した部分である第１フィールドプレートと、
    前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域の、前記第１分離領域よりも所定距離外側に設けられた第２導電型領域をドレイン領域とし、前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域、もしくは前記第１の第２導電型ウエル領域および前記第２の第２導電型ウエル領域をドリフト領域とし、前記第１導電型ウエル領域をベース領域とする絶縁ゲート型半導体素子と、
    を備え、
    前記第１分離領域は、
    前記ドレイン領域の内側以外の個所において前記第１の第２導電型ウエル領域の外周よりも外側へ突出する突出部、
    または、当該第１分離領域よりも外側に、当該第１分離領域と離して設けられた追加部、を有し、
    前記突出部は、層間絶縁膜を挟んで前記第１フィールドプレートに覆われており、前記第１フィールドプレートの外周よりも内側で、かつ前記第１フィールドプレートの外周の近くに位置し、
    前記追加部は、層間絶縁膜を挟んで前記第１フィールドプレートに覆われており、前記第１フィールドプレートの外周よりも内側で、かつ前記第１フィールドプレートの外周の近くに位置することを特徴とする半導体集積回路装置。
  2. 前記突出部は、前記第２導電型領域と前記第２導電型高濃度領域との間に設けられ、
    前記追加部は、前記第２導電型領域と前記第２導電型高濃度領域との間に設けられていることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記絶縁ゲート型半導体素子は互いに離して２つ配置され、
    前記突出部は、２つの前記絶縁ゲート型半導体素子の前記第２導電型領域の間に設けられ、
    前記追加部は、２つの前記絶縁ゲート型半導体素子の前記第２導電型領域の間に設けられていることを特徴とする請求項１または２に記載の半導体集積回路装置。
  4. 前記第２の第２導電型ウエル領域に設けられ、内側の前記第１分離領域と対向する第２分離領域と、
    前記第１導電型ウエル領域に設けられた、前記第１導電型ウエル領域よりも不純物濃度の高い第１導電型高濃度領域と、
    前記第１導電型高濃度領域に接する第２電極と、
    前記第２電極の、前記第１導電型ウエル領域の内周よりも内側に延在した部分である第２フィールドプレートと、
    をさらに備え、
    前記第２分離領域は、前記ドレイン領域の外側以外の個所において、層間絶縁膜を挟んで前記第２フィールドプレートに覆われており、前記第２フィールドプレートの内周よりも内側で、かつ前記第２フィールドプレートの内周の近くに位置することを特徴とする請求項１に記載の半導体集積回路装置。
  5. 前記突出部は、
    前記第１分離領域と直交するように当該第１分離領域に連結されてＴ字状をなし、かつ当該第１分離領域との連結箇所から前記第１の第２導電型ウエル領域の外周よりも外側へ突出するＴ字状部、
    または、前記第１分離領域の一部を当該第１分離領域の残りの部分と直交するように折り曲げてＬ字状をなし、かつ当該折り曲げた箇所から前記第１の第２導電型ウエル領域の外周よりも外側へ突出するＬ字状部、
    または、前記Ｔ字状部および前記Ｌ字状部の両方、
    を有することを特徴とする請求項１～４のいずれか一つに記載の半導体集積回路装置。
  6. 前記突出部は、
    前記第１分離領域と鈍角または鋭角をなすように傾斜して当該第１分離領域に連結され、当該第１分離領域との連結箇所から前記第１の第２導電型ウエル領域の外周よりも外側へ突出する第１傾斜部、
    または、前記第１分離領域の一部を当該第１分離領域の残りの部分と鈍角または鋭角をなして傾斜するように折り曲げて、当該折り曲げた箇所から前記第１の第２導電型ウエル領域の外周よりも外側へ突出する第２傾斜部、
    または、前記第１傾斜部および前記第２傾斜部の両方、
    を有することを特徴とする請求項１～４のいずれか一つに記載の半導体集積回路装置。
  7. 前記突出部は、前記第１の第２導電型ウエル領域の外周よりも外側へ直線状に突出するか、または円弧状に突出することを特徴とする請求項１～６のいずれか一つに記載の半導体集積回路装置。
  8. 前記追加部は、前記第１分離領域に平行に延びる直線状であることを特徴とする請求項１～４のいずれか一つに記載の半導体集積回路装置。
  9. 前記追加部と前記第１分離領域とを連結する連結部をさらに備えることを特徴とする請求項１に記載の半導体集積回路装置。
  10. 第１導電型半導体層の一方の面の表面層に設けられた第１の第２導電型ウエル領域と、
    前記第１の第２導電型ウエル領域内に形成された回路領域と、
    前記第１導電型半導体層の一方の面の表面層に、前記第１の第２導電型ウエル領域に接して設けられ、前記第１の第２導電型ウエル領域の周囲を囲む、前記第１の第２導電型ウエル領域よりも不純物濃度の低い第２の第２導電型ウエル領域と、
    前記第１導電型半導体層の一方の面の表面層に、前記第２の第２導電型ウエル領域と接して設けられ、前記第２の第２導電型ウエル領域の周囲を囲む第１導電型ウエル領域と、
    前記第１導電型ウエル領域よりも所定距離内側に、前記第１導電型ウエル領域と離して設けられ、一部が開口したレイアウトで前記回路領域と前記第１導電型ウエル領域の間の一部に介在し、前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域の表面から前記第１導電型半導体層にまで達する深さで設けられた第１導電型の第１分離領域と、
    前記第１の第２導電型ウエル領域に設けられた、前記第１の第２導電型ウエル領域よりも不純物濃度の高い第２導電型高濃度領域と、
    前記第２導電型高濃度領域に接する第１電極と、
    前記第２の第２導電型ウエル領域に設けられ、内側の前記第１分離領域と対向する第２分離領域と、
    前記第１導電型ウエル領域に設けられた、前記第１導電型ウエル領域よりも不純物濃度の高い第１導電型高濃度領域と、
    前記第１導電型高濃度領域に接する第２電極と、
    前記第１電極の、前記第１の第２導電型ウエル領域の外周よりも外側に延在した部分である第１フィールドプレートと、
    前記第２電極の、前記第１導電型ウエル領域の内周よりも内側に延在した部分である第２フィールドプレートと、
    前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域の、前記第１分離領域よりも所定距離外側に設けられた第２導電型領域をドレイン領域とし、前記第１の第２導電型ウエル領域または前記第２の第２導電型ウエル領域、もしくは前記第１の第２導電型ウエル領域および前記第２の第２導電型ウエル領域をドリフト領域とし、前記第１導電型ウエル領域をベース領域とする絶縁ゲート型半導体素子と、
    を備え、
    前記第２分離領域は、前記ドレイン領域の外側以外の個所において、層間絶縁膜を挟んで前記第２フィールドプレートに覆われており、前記第２フィールドプレートの内周よりも内側で、かつ前記第２フィールドプレートの内周の近くに位置することを特徴とする半導体集積回路装置。
  11. 前記第２分離領域は、前記第２導電型領域と前記第２導電型高濃度領域との間に設けられていることを特徴とする請求項４または１０に記載の半導体集積回路装置。
  12. 前記絶縁ゲート型半導体素子は互いに離して２つ配置され、
    前記第２分離領域は、２つの前記絶縁ゲート型半導体素子の前記第２導電型領域の間に設けられていることを特徴とする請求項４、１０、１１のいずれか一つに記載の半導体集積回路装置。
  13. 前記第１導電型半導体層の一方の面の表面層に、前記第１導電型ウエル領域を挟んで前記第１の第２導電型ウエル領域と反対側に設けられた第３の第２導電型ウエル領域と、
    前記第３の第２導電型ウエル領域に設けられた第１回路部と、
    前記第１の第２導電型ウエル領域に設けられた第２回路部と、
    前記第２の第２導電型ウエル領域および前記第１導電型ウエル領域に設けられ、前記第１回路部と前記第２回路部との間に接続され、前記第１回路部から入力された信号の電圧レベルを変換して前記第２回路部に出力する第３回路部と、
    をさらに備え、
    前記第３回路部は、
    前記絶縁ゲート型半導体素子と、
    前記第２導電型領域から前記第２導電型高濃度領域までの寄生抵抗からなる抵抗体と、を有し、
    前記第２回路部は、前記第２導電型領域と前記抵抗体との接続点から出力された信号に基づいて、直列に接続された２つのトランジスタの高電位側の前記トランジスタのゲート信号を出力することを特徴とする請求項４、１０、１１、１２のいずれか一つに記載の半導体集積回路装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141303B1 (en) * 2017-09-20 2018-11-27 Cree, Inc. RF amplifier package with biasing strip
JP7188026B2 (ja) * 2018-11-29 2022-12-13 富士電機株式会社 半導体集積回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014041921A1 (ja) 2012-09-13 2014-03-20 富士電機株式会社 半導体集積回路装置
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3917211B2 (ja) 1996-04-15 2007-05-23 三菱電機株式会社 半導体装置
JP3941206B2 (ja) 1998-02-26 2007-07-04 富士電機デバイステクノロジー株式会社 高耐圧ｉｃ
JP4667756B2 (ja) * 2004-03-03 2011-04-13 三菱電機株式会社 半導体装置
JP5458809B2 (ja) 2009-11-02 2014-04-02 富士電機株式会社 半導体装置
JP5670669B2 (ja) 2010-08-30 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8704328B2 (en) * 2011-06-24 2014-04-22 Fuji Electric Co., Ltd. High-voltage integrated circuit device
CN103797572B (zh) 2011-09-16 2016-06-22 富士电机株式会社 高耐压半导体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014041921A1 (ja) 2012-09-13 2014-03-20 富士電機株式会社 半導体集積回路装置
JP2015173255A (ja) 2014-02-19 2015-10-01 富士電機株式会社 高耐圧集積回路装置
WO2016002508A1 (ja) 2014-07-02 2016-01-07 富士電機株式会社 半導体集積回路装置
JP2017174858A (ja) 2016-03-18 2017-09-28 富士電機株式会社 半導体装置

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