JPH09213895A

JPH09213895A - 高耐圧横型半導体装置

Info

Publication number: JPH09213895A
Application number: JP8019217A
Authority: JP
Inventors: Hiroshi Shimabukuro; 浩島袋
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1996-02-06
Filing date: 1996-02-06
Publication date: 1997-08-15
Anticipated expiration: 2016-02-06
Also published as: JP3334027B2

Abstract

(57)【要約】【課題】接合分離基板に形成された高耐圧の横型ＭＯＳ
デバイスの耐圧が配線の影響で低下することを防止し、
且つ、半導体チップの小型化と低コスト化を図る。【解決手段】ｐ基板１上にｐ埋め込み層３およびｎ埋め
込層４が形成され、その上にｎ形のエピタキシャル層を
形成した後、エピタキシャル層の表面から選択的にｐア
イソレーション領域５とｎドレイン領域６が形成され、
各埋め込み層とつながり、素子形成領域となるｎエピ層
２と分離領域となるｎエピ層２ａとが形成され、ｎエピ
層２ａの表面層にｐ低濃度領域２０が形成され、ｎドレ
イン領域６とｐアイソレーション領域５の上にＬＯＣＯ
Ｓ酸化膜１６を介してフィールドプレートＡ１５、Ｂ１
９とが形成され、各フィールドプレートはドレイン電極
１１またはグランド電極１２と接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、主として半導体
スイッチング素子の耐圧設計に係わるもので、特に電極
配線等の影響を低減した構造をもつ高耐圧横型半導体装
置に関する。

【０００２】

【従来の技術】高耐圧の出力回路とこれを駆動するため
の制御回路（一般的に，制御回路の印加電圧はグランド
電位に対して５Ｖである）を、一つの半導体チップ上に
集積化したいわゆる「パワーＩＣ」の分野において、出
力段の素子耐圧が１００〜２００Ｖの範囲では、埋め込
み層を配したエピタキシャルウエハに接合分離技術を適
用した半導体基板が広く採用されている。（ここで説明
する半導体基板は，ケイ素（シリコンＳｉ）であるが、
炭化ケイ素（ＳｉＣ）等でもよい）。また出力段の素子
耐圧が１００Ｖ程度である場合には安価で最も単純なＣ
Ｚウエハ上に接合分離技術を用いた半導体基板が多用さ
れている。一方、出力段の素子耐圧が２００Ｖ以上の場
合にはＳＯＩウエハを用い誘電体分離技術で各素子間を
分離した半導体基板を用いると理想的ではあるが、ＳＯ
Ｉウエハの価格がＣＺウエハーの３倍強、エピタキシャ
ルウエハの２倍程度であり、かつ、誘電体分離技術にか
かる製造コストは，接合分離の場合の約５倍であり、そ
の出力電流が２５０ｍＡを越えるような特殊用途でのみ
採用されている。

【０００３】前記の埋め込みエピタキシャルウエハに接
合分離技術を用いて製作される「パワーＩＣ」の具体的
な応用例として、プラズマディスプレイ用のスキャン側
ドライバＩＣ（ディスプレイ上の画素に画像データを書
き込むためのＩＣ）が有り、定格電圧１５０Ｖ／最大出
力電流４０ｍＡである。図５は一般的な高耐圧横型半導
体装置の要部断面図である。同図は埋め込みエピタキシ
ャルウエハと接合分離技術による素子分離をした半導体
基板（ｐ基板）にｎチャネルのＭＯＳ−ＦＥＴ（以下、
n-ch MOSFET と記す）を作り込んだ場合の、特に拡散層
及び電極配置に着目して描写した断面図である。

【０００４】素子分離耐圧を考慮して比抵抗を設定した
ｐ基板１の上部に、高比抵抗のｎエピタキシャル層があ
る。また各部の名称の前に記したｐもしくはｎは、該当
部分の導電型を示している。ｐ基板１とｎ形のエピタキ
シャル層の境界部には，部分的にｐ埋め込み層３および
ｎ埋め込層４があり、これらの上部にはエピタキシャル
層の表面から選択的にｐアイソレーション領域５とｎド
レイン領域６がそれぞれ熱拡散により形成され、各埋め
込み層とつながり、このエピタキシャル層は素子を形成
するｎエピ層２と分離領域となるｎエピ層２ａに分かれ
る。ここではエピ層とはｎドレイン領域６とｐアイソレ
ーション領域５を拡散した後のエピタキシャル層のこと
をいう。この熱拡散工程でｐ埋め込み層３およびｎ埋め
込層４からエピタキシャル層にｐ形およびｎ形不純物が
拡散して埋め込み層が拡大する。結果的に素子を形成す
るｎエピ層２は、ｐアイソレーション領域５とｐ埋め込
み層３で分断された構造となる。ｎドレイン領域６で周
囲を取り囲まれたｎエピ層２の表面には、ｐウェル領域
７が設けられ、さらにｐウェル領域７を突き抜けること
無しにｎソース領域８が形成されている。またｎエピ層
２とｎソース領域８を挟む半導体上部には、図示されて
いない薄いゲート絶縁膜を介してゲート電極９が配置さ
れ、ｐウェル領域７とｎソース領域８を同時にコンタク
トをしたソース電極１０およびｎドレイン領域６とコン
タクトをしたドレイン電極１１がそれぞれ配置されてい
る。またｐ基板１の電位を固定するために、ｐアイソレ
ーション領域５にはグランド電極１２がコンタクトして
いる。

【０００５】図５に示したn-ch MOSFET は、電気回路の
上ではハイサイド側に用いられるもので、ドレイン電極
１１とグランド電極１２は、それぞれ電源電位ＶdHとグ
ランド電位（アース）に固定される（ｐ基板１の露出し
た面に電極を設け、グランド電位に落とす場合もあ
る）。ソース電極１０は他の分離領域に形成された回路
などへと接続され、同様に、ゲート電極９は、他の分離
領域に形成された制御回路と電気的に接続される。ゲー
ト電極およびソース電極の電位は接続された回路構成に
もよるが、グランド電位から電源電位ＶdHの間をゲート
信号の切り換えにより変化しうる（当然、ゲート・ソー
ス間電圧は薄いゲート絶縁膜の性能を劣化させることの
ない様に配慮されなければならない）。説明を明確にす
るために、低い電位の状態をＬレベル、高い電位の状態
をＨレベルと呼ぶこととする。

【０００６】ドレイン電極１１が電源電位ＶdHに印加さ
れたＨレベルの場合、ｐアイソレーション領域５とｐ埋
め込み層３とｐ基板１およびｎエピ層２ａとｎ埋め込み
層４からなるｐｎ接合部は逆バイアスされた状態となる
ので、半導体内部で空乏層が形成され、耐圧が確保され
る。またゲート電極９およびソース電極１０がＬレベル
の場合にも、ｎドレイン領域６とｎ埋め込層４に囲まれ
るｎエピ層２とｐウェル領域７からなるｐｎ接合部は逆
バイアスされた状態となる。従って、耐圧設計する場合
にはこれら各部分の導電形を決めている不純物濃度や間
隔、形状および半導体表面部分の耐圧構造に留意する必
要がある。

【０００７】

【発明が解決しようとする課題】同一チップ内に形成さ
れた素子同士は、それぞれの分離領域（ｐアイソレーシ
ョン領域５とｎエピ層２ａ）の上部をこえて配線材によ
って接続される。当然、半導体部分と配線材が不用意に
接触しない様に層間絶縁膜が配置されている。この様な
分離領域の上部を越えて配線材が配置される部分の耐圧
構造について各種考慮して図５に示す素子を含む「パワ
ーＩＣ」を設計・試作し、１８０Ｖの耐圧を得ることが
できた。

【０００８】しかしながら、試作したＩＣを１２５℃の
高温状態での加速試験すると、約３００時間で、２０Ｖ
程度低下することがわかった。この耐圧低下現象を様々
な観点から調査した結果、所謂、「ゲートコントロール
ダイオード構造による劣化現象」であることが判った。
この現象については、エレクトロニクス技術全書３「Ｍ
ＯＳデバイス」（徳山巍著１９７３年８月２０日
初版 (株) 工業調査会出版）の第７章「ｐｎ接合とＭ
ＯＳ構造」に詳しく報告されている。この報告内容は次
の通りである。ｐｎ接合の表面上部にＭＯＳ構造を形成
した場合、ゲート電位の影響で、例えばｐ領域表面部に
反転層が形成された状態でｐｎ接合に長時間逆バイアス
を印加すると、リーク電流の増加がみられるというもの
である（逆電流の大きさで、耐圧を規定するので、リー
ク電流が増えると耐圧低下と判断される）。試作した素
子では、ゲートおよびソースの引き出し配線が、分離領
域の上部に配置される部分が「ゲートコントロールダイ
オード構造」に類似することが分かった。

【０００９】図６は高耐圧横型半導体装置で耐圧低下を
招く問題となる箇所の要部構成図で、同図（ａ）は平面
図、同図（ｂ）は同図（ａ）のＡ−Ａ線で切断した断面
図である。図６において、通常ゲート電極９は、導電性
の良いｐｏｌｙ−Ｓｉ（シート抵抗にして３０〜８０Ω
／□）からなり、これとコンタクトホール１３ｅを介し
て電気的に接続されたゲート配線１４が、ｐアイソレー
ション領域５の上部を横断し制御回路と接続される。ｐ
アイソレーション領域５とｎドレイン領域６もそれぞれ
のコンタクトホール１３ｂ、１３ｃを介してグランド電
極１２及びドレイン電極１１と接続されている。またド
レイン電極１１は、耐圧を得るために設けられたドレイ
ン側のフィールドプレートＡ１５にもコンタクトホール
１３ｄを介して接続されている。このフィールドプレー
トＡ１５は、通常、ゲート電極９と同時に形成されるの
で同じ材料で同じ厚さである。またドレイン電極１１と
グランド電極１２とゲート配線１４は、通常Ａｌ−Ｓｉ
等の金属からなりこれら３つの電極等も同時に形成す
る。同図（ｂ）の断面図はＡ−Ａ線に沿ってカットした
様子を示している。半導体の表面には、ＬＯＣＯＳ酸化
膜１６が配置され、次にドレイン側のフィールドプレー
トＡ１５、さらに層間絶縁膜１７（通常、減圧ＣＶＤ装
置を用いてＢＰＳＧ膜を形成する）、ゲート配線１４が
積層されている。実際の素子はさらにファイナルパッシ
ベーション膜で覆われるが、ここでは直接関係がないの
で省略している。半導体表面層には、ｐアイソレーショ
ン領域５に重なる様にｐオフセット領域１８が設けられ
ている。これも、耐圧を確保する目的で導入したもので
ある。ＬＯＣＯＳ酸化膜１６を形成する以前にレジスト
マスクで選択的にイオン注入法で不純物を導入するもの
である。この工程は、図示されていない別の箇所のｐア
イソレーション領域５で囲まれたｎエピ層２ａ上に形成
する高耐圧のｐチャネルＭＯＳ−ＦＥＴを構成するため
にも必要なので、必ずしも製造コストの増加にはならな
いが、兼用すると、耐圧設計に最適な不純物導入量及び
拡散深さを選べない。ここでは、表面のホール（正孔）
濃度が１×１０¹⁶〔atm/cm³ 〕で深さを２．０μｍとし
た。従って、設計要素はｐアイソレーション領域からの
はみ出した寸法のみである。

【００１０】ＬＯＣＯＳ酸化膜１６と層間絶縁膜１７の
厚さは、それぞれ０．７μｍ、１．３μｍである。ｐオ
フセット領域１８の上部にもこれらの絶縁膜を介してゲ
ート配線１４が配置されており、この部分がＭＯＳ構造
をしている。しかも、ドレイン電極１１−グランド電極
１２間に高い逆バイアス電圧が印加された状態でも、ゲ
ート配線９は、ＬレベルとＨレベルの電位をくりかえす
ので、劣化現象がおこると考えられる。

【００１１】劣化の対策として、先ず、ＬＯＣＯＳ酸化
膜１６と層間絶縁膜１７の厚さを厚くすることが考えら
れるが、定格電圧１５０Ｖの３分の２である１００Ｖで
の加速試験でも劣化が観測されることから、単純には、
トータル膜厚を３μｍよりも大きくしなければならな
く、事実上、量産レベルでの製造は不可能である。次の
対策として、グランド側にもフィールドプレートＢ１９
を設けた場合を想定した。

【００１２】図７はドレイン電極側とグランド電極側の
双方にフィールドプレートを設けた断面図である。フィ
ールドプレートＢ１９は、図示されていないグランド電
極１２およびｐアイソレーション領域５と接続してお
り、ｐアイソレーション領域５と常に同じ電位であり、
ＭＯＳ構造による反転層の形成はない（上部のゲート配
線１４から半導体表面がフィールドプレートＡ、Ｂによ
りシールドされている）。この構造で、改めて耐圧設計
を行い条件を絞り込んで、２次試作をした。

【００１３】図８は耐圧計算に用いたデバイスシミュレ
ーションの基本モデルと計算結果の例で、同図（ａ）は
計算に用いた素子の断面図、同図（ｂ）は計算による電
子濃度分布、同図（ｃ）は計算による正孔濃度分布であ
る。同図（ａ）は計算領域を表しており、全体の半導体
領域の大きさを幅３０μｍ、厚さ３５μｍとし、ｎエピ
層２の表面部からは、ｐアイソレーション領域５とｎド
レイン領域６が１５．２μｍの間隔を隔てて配置され、
それぞれには、グランド電位（アース電位）とＶdHの電
位を与える電極を設けた。また半導体表面には厚さ２μ
ｍの絶縁膜（シリコン酸化膜を想定）を介してゲート電
極９を設けた。これは実際の素子ではゲート配線を模し
ており、このゲート電極９の電位ＶGLは、自由に設定で
きる様にした。またｎエピ層２ａの厚さを１４μｍ、内
部に各埋め込み層を配置した。ｐ基板１の厚さは、２１
μｍで、この値は実際と大きく異なるが、空乏層がこれ
ほど広がらないことがすでに分かっており、耐圧計算に
与える影響はない。図８（ｂ）、（ｃ）は、Ｂ視野方向
から見た熱平衡状態（温度３００Ｋ）の電子およびホー
ル密度分布を表している。電子の最大密度は５．０×１
０¹⁹〔atm/cm³〕でホールの最大密度は５．０×１０
¹⁹[atm/cm³] とした。またｎエピ層２、２ａの電子密度
は１. ０×１０¹⁵[atm/cm³] 、またｐ基板１の正孔密度
は５．５×１０ ¹⁴[atm/cm³] とした。ｐ基板１の厚さ以
外は，試作した素子と同じである。

【００１４】図９はフィールドプレートがない場合のキ
ャリア濃度分布図で、同図（ａ）はＶGL＝０のＬレベル
での電位の鳥瞰図、同図（ｂ）ＶGL＝０のＬレベルでの
等電位線図、同図（ｃ）はＶGL＝ＶdHのＨレベルでの電
位の鳥瞰図、同図（ｄ）はＶGL＝ＶdHのＨレベルでの等
電位線図である。尚、鳥瞰図で示された電位の範囲は０
〜２００Ｖであり、一本あたりの等電位線は２０Ｖであ
る。同図（ａ）、（ｂ）はＶGL＝０Ｖに固定しＶdHを１
Ｖきざみで上昇させ、アバランシェ電流が流れ出す直前
の様子である。この時ＶdH＝１１３Ｖであり、この値を
分離耐圧の設計値とした。同様に、同図（ｃ）、
（ｄ）はＶGL＝ＶdHの場合で、ＶdH＝１１８Ｖが設計耐
圧である。鳥瞰図から、ＶGLがＶdHと同様に上昇してい
ることが分かる。また等電位線が詰まっている箇所がｎ
エピ層２ａとｎドレイン領域６の表面境界部からｎエピ
層２とｐアイソレーション領域５の表面境界部へと移動
している事がわかる。

【００１５】図１０は図７に相当したフィールドプレー
トＡ、Ｂを設置した場合での計算例で、同図（ａ）は素
子断面図とＶGL＝０のＬレベルでの２次元の電位分布
図、同図（ｂ）は素子断面図とＶGL＝ＶdHのＨレベルで
の２次元の電位分布図である。等電位線の本数が増え，
またｎエピ層２ａ表面に移動していることが分かる。ま
たフィールドプレートＡは主にＶGLがＬレベルの場合
に、フィールドプレートＢはＶGLがＨレベルの場合に効
果を発揮する事が分かる。

【００１６】図１１はフィールドプレートＡ、Ｂの長さ
と分離耐圧の関係を示す図である。前記の様な計算か
ら、フィールドプレートの長さは、図７の様にｎドレイ
ン領域６からｎエピ側２ａへ突き出た長さをＬ_FPD、ｐ
アイソレーション領域５から突き出た長さをＬ_FPIとし
た。条件として、Ｌ_FPD＝４μｍ，ＶGL＝ＶdHの場合
で、横軸にＬ_FPI、縦軸に分離耐圧をとり、計算結果を
○印で示した。参考までにフィールドプレートＢが無い
場合と、最初の試作の様にｐオフセット領域を設けた場
合の結果も示している。Ｌ_FPI＝３〜６μｍでは、ほぼ
ＶdH＝１８０Ｖの値を示し、最初の試作のレベルが得ら
れる事が計算結果から分かった。フィールドプレートＢ
を設けることにより、図９の等電位線からも分かる様に
ｐｎ接合部に反転層が出来ないので、耐圧低下も防止す
る事が期待出来る。そこで前記結果に基づいて、Ｌ_FPI
＝４μｍ、Ｌ_FPD＝４μｍのフィールドプレートを持つ
２次試作を行っい、その結果を図１０中の×印（平均
値）と最大値、最小値をエラーバーで示した。同図から
分かるように、平均値はほぼ設計値通りであるが，ばら
つきが最初の試作と比べ大きいことが分かった。１６０
Ｖ以上を良品としているので約１０％が不良品となり、
この時点で歩留りが低下することが判明した。ばらつき
に違いがでた理由として、ｐ基板１の比抵抗のばらつき
によって、同基板内の空乏層の拡がり方に違いを来た
し、結果として微妙に表面の電圧分布に影響したと考え
られる。ｐオフセット領域１８を設けた場合は、この揺
らぎに対して冗長性が高いと考えられる。

【００１７】フィールドプレート構造では、間隔を拡げ
ることで、この不具合を回避可能であるが、チップ面積
が増加するので不利である。また、特開平３−２１１７
７１号公報などで開示されているように、フィールドプ
レートにもｐオフセット領域１８を配置した場合と同様
な効果を持たせるために，高抵抗のｐｏｌｙ−Ｓｉで、
これを成す例が示されており、この構造を応用すること
も考えられが、この場合はゲート電極９と同時に作製す
ることが出来ないので、製造コストの増加につながると
いう不具合が生じる。

【００１８】この発明は，前記の課題を解決して、製造
コストの増加なしに、高耐圧で、且つ、劣化の無い高耐
圧横型半導体装置を提供することを目的としている。ま
た、場合によっては、高耐圧横型半導体装置の小型化を
図ることも目的の一つである。

【００１９】

【課題を解決するための手段】前記の目的を達成するた
めに、第１導電形の第１半導体層の一主面に第１半導体
層より高濃度の第１導電形の第１領域および第２導電形
の第２領域が所定の間隔を隔て形成され、第１半導体
層、第１領域および第２領域のそれぞれの表面に一括し
て第２導電形の第２半導体層が積層され、第２半導体層
の表面から第１領域に達する第１導電形の分離領域およ
び第２領域に達する第２導電形の第３領域が形成され、
第１半導体層、分離領域および第３領域に囲まれる第４
領域および第２領域、第３領域に囲まれる第５領域が形
成される接合分離基板の第２領域、第３領域および第５
領域にＭＯＳデバイスが形成される横型半導体装置にお
いて、該接合分離基板の表面に絶縁膜が選択的に形成さ
れ、第４領域上の絶縁膜の表面に金属配線が形成され、
分離領域および第３領域上の絶縁膜内に第１導電膜およ
び第２導電膜がそれぞれ埋め込まれ、第１導電膜が絶縁
膜を貫通して分離領域と選択的に固着され、第２導電膜
が絶縁膜を貫通して第３領域と選択的に固着され、且つ
少なくとも前記金属配線の下の第４領域の表面層に第１
導電形の第６領域が形成される構成とする。この第６領
域が第４領域全周に亘って形成されるとよい。また第５
領域に複数個のＭＯＳデバイスが形成される場合には、
第６領域が分離して形成されると効果的である。さらに
この第６領域の電位を浮遊電位とすることで第４領域で
の電界強度を弱めることができる。

【００２０】この構成にすると、少なくともｐｎ接合の
上部に位置する領域まで、電位がある固定電位であるフ
ィールドプレートを配置することで、更に上部に位置し
電位が大きく変化する配線等の影響を遮断するととも
に、ｐｎ接合部に例えば反転層が形成される等の現象が
無くなるので、劣化を防ぐことが可能である。またｎエ
ピ層表面部の電圧分布を均等にする為に、浮遊電位とな
るｐ−領域を設けた。フィールドプレートとｐ−領域の
両方の働きにより高耐圧に適用可能な分離間距離を縮め
る効果がある。

【００２１】またｐ−領域を分離領域に円形上に不連続
に配置することで、常に該当する部分の電圧分布が自然
と自己整合する様に決定されるので、冗長性に優れたも
のとなる。またこの特性を利用することで、高耐圧素子
でも一つの分離領域に複数の素子を形成することが可能
となり、全体的に分離領域の面積を小さくすることが可
能になった。

【００２２】

【発明の実施の形態】図１はこの発明の第１の実施例の
要部構成図で、同図（ａ）は平面図、同図（ｂ）は同図
（ａ）のＡ−Ａ線で切断した断面図である。図中の番号
は，従来の構造と同じものについては，同じ番号を用
い、また同図（ａ）では層間絶縁膜は省略されている。
図７の従来構造と異なる主な点はｐ低濃度領域２０をｎ
ドレイン領域６とｐアイソレーション領域とに挟まれる
ｎエピ層２の表面層に形成し、ｐ低濃度領域２０上をゲ
ート配線が横切るようにしたことと、フィールドプレー
トＡ１５とフィールドプレートＢ１９を、ｎドレイン領
域６の上部とｐアイソレーション領域５の上部から分離
領域のｎエピ層２ａにはみ出さないようにしてそれぞれ
配置した点である。またグランド電極１２はコンタクト
ホール１３ａでｐアイソレーション領域６と接続され、
コンタクトホール１３ｂでフィールドプレートＢと接続
される。尚、この実施例ではｐ低濃度領域がｎエピ層２
の全周に亘って配置されているがゲート配線１４下にの
みにｐ低濃度領域２０を設けた場合はゲート配線１４下
以外に配置されるフィールドプレートＡ１５とフィール
ドプレートＢ１９とは図７のようにｎエピ層２ａにはみ
出すよう配置してその長さの最適化を図る必要がある。
また当然、ｐ低濃度領域をｎエピ層２ａの全周に亘って
配置し、且つフィールドプレートＡ１５とフィールドプ
レートＢ１９とを図７のようにｎエピ層２ａにはみ出す
よう配置してその長さを最適化しても勿論よい。またゲ
ート電極９のあるｎエピ層２ａにはＭＯＳデバイスの図
示されていないｐウエル領域やソース領域が形成され
る。

【００２３】図２はこの発明の耐圧計算結果を示し、同
図（ａ）はＶGL＝０〔Ｖ〕の場合の電位の鳥瞰図、同図
（ｂ）はＶGL＝０〔Ｖ〕の場合の等電位線図、同図
（ｃ）はＶGL＝０〔Ｖ〕の場合のアバランシェキャリア
の生成量の分布図、同図（ｄ）はＶGL＝ＶdHの場合の電
位の鳥瞰図、同図（ｅ）はＶGL＝ＶdHの場合の等電位線
図、同図（ｆ）はＶGL＝ＶdHの場合のアバランシェキャ
リアの生成量の分布図である。尚、ここで鳥瞰図で示し
た電位の範囲は０〜２００Ｖであり、一本当たりの等電
位線は２０Ｖであり、キャリアの生成量の範囲は１０¹⁷
〜１０²² [atm/cm³]である。

【００２４】図２において、同図（ａ）〜同図（ｃ）の
ＶGL＝０〔Ｖ〕の場合は、従来のｐオフセット領域を設
け最適化した場合とほとんど違いが無く、浮遊電位でも
同様な効果があることが分かった。これは、例えば縦型
素子に於ける耐圧構想に広く用いられるガードリングと
同じである。アバランシェキャリアの発生箇所はｎドレ
イン領域６とｎエピ層２ａの表面部およびｎ埋め込み層
４とｐ基板１の各境界部分の２箇所であることが分か
り、表面構造が最適化されている。尚、このときの分離
耐圧の設計値は１９２Ｖである。

【００２５】次に、同図（ｄ）〜同図（ｆ）のＶGL＝Ｖ
dHの場合は、アバランシェキャリアの発生箇所が、ｐア
イソレーション領域５とｎエピ層２の表面部およびｎ埋
め込み層４とｐ基板１の各境界部分になっている。この
時の分離耐圧の設計値は１８９Ｖであった。詳しくみる
と，表面部のピーク箇所は、ｎエピ層２ａに当たり、フ
ィールドプレートＢ１９を配置することで、ｐアイソレ
ーション領域５の部分の電界強度は弱められていること
が分かる。一方、ｐ低濃度領域２０はおよそ１２０Ｖか
ら１８０Ｖの間の電位になっている。従って、上部にあ
るゲート配線９との電位差は９〜６９Ｖである。これで
は２μｍの絶縁膜を通してｐアイソレーション領域の表
面層に充分な反転層を形成させることは出来ないと考え
られる。ちなみに、従来のｐオフセット領域を有する構
造の様にｐオフセット領域１８がｐアイソレーション領
域５と連続していれば、電位差は大きいものとなり、何
処かで反転層が形成されると推測できる。

【００２６】この実施例に示す構造は、ｐ低濃度領域２
０の幅とｐアイソレーション領域５からの距離が設計ポ
イントであり、ｐ低濃度領域２０の幅を４．５μｍ〜
５．５μｍの範囲で変化させて試作した場合、ｐ低濃度
領域２０の幅が５μｍで、拡散の位置がｐアイソレーシ
ョン領域の端から１１μｍに設計したものが総合的に特
性を満足することが出来た。先ず、素子の平均耐圧がＬ
レベルの時に１９５Ｖ、Ｈレベルの時に１８７Ｖであっ
た。また１ロット内での素子耐圧の範囲は１６５Ｖ〜２
０５Ｖで、ばらつき具合は最初の試作（従来のｐオフセ
ット構造品）程度であり問題がないことが判った。

【００２７】図３は１２５℃の高温状態での加速試験
を、従来構造品と本発明品で比較した結果を示してい
る。各試作品とも、初期耐圧が１８０Ｖ程度のものを５
個用意し試験時間による耐圧の平均値をプロットしたも
のである（試験中は，ＶdH＝１５０Ｖを印加したままＬ
レベルとＨレベルを繰り返し、耐圧測定は室温でＬレベ
ルにした時の耐圧をプロットした）。最初の試作品（×
印）では前述した様に３００時間で約２０Ｖの耐圧低下
が見られる。これに対して、フィールドプレートにより
「ゲートコントロールダイオード構造」を阻害した２次
試作品（Ｌ_FLI＝４μｍ、△印）と本発明品（Ｌ_FPI＝
０μｍ，○印）では、１０００時間後も顕著な耐圧低下
は見られなかった。しかし２次試作品では初期耐圧のば
らつきが大きいので不可である。また、設計諸元をＬ
_FPI＝０．５μｍとしｐアイソレーション領域５とｎド
レイン領域６の距離を拡散マスク上２４μｍで拡散後１
４．２μｍ（Ｌ_FPI＝０μｍでは拡散マスク上２５μｍ
で拡散後１５．２μｍ）、ｐ低濃度領域の幅を４μｍ
（Ｌ_FPI＝０μｍでは５μｍ）に変更し小型化を図った
素子を試作して同様の加速試験を試みた結果、素子耐圧
の低下は全くみられなかった。尚、素子を製作するとき
のマスク精度は±０．３以下である。

【００２８】この実施例１では，一つの分離領域に一個
のハイサイド側のn-ch MOSFET を形成した場合で、ｎド
レイン領域６を取り囲む様にｐアイソレーション領域５
を配置しなくてはならず、従って、ｎドレイン領域６−
ｐアイソレーション領域５間の占める面積も大きくな
る。一般に、５Ｖ駆動のロジック回路では比較的大きな
ｐアイソレーション領域５を確保しその中に複数の素子
を形成することで、面積を極力小さくしている。この場
合、５Ｖ程度と電圧が低いために、特別な配慮をしなく
ても分離領域で「ゲートコントロールダイオード構造に
よる劣化現象」は観測されていない。これと同様な構造
を高耐圧横型半導体装置に適用した実施例を次に示す。

【００２９】図４はこの発明の第２の実施例の要部平面
図である。図中の番号は前記と同じものについては同一
番号とした。また図を見やすくするために、フィールド
プレートＡおよびＢを描写していないが、実際には配置
されている。図面の上下に二つのn-ch MOSFET を組み込
んでいるが、ハイサイド側に用いるので、ドレイン電極
１１とｎドレイン領域６は共通でかまわない。ｎドレイ
ン領域６を取り囲むようにｐアイソレーション領域５が
配置され、ｎドレイン領域６とｐアイソレーション領域
５の間のｎエピ層２ａの表面部分には、ｐ低濃度領域２
０が配置されている。第１の実施例との違いは、ｐ低濃
度領域２０が連続して周囲を取り囲むのではなく、上部
に位置する配線の電位が実際にどの様に変化するのかを
考慮して断続的に設けた点である。尚、ｎドレイン領域
６および図示されていないフィールドプレートＡ１５と
ドレイン電極１１とを接続するコンタクトホール１３ｇ
は図１（ａ）のコンタクトホール１３ｃ、１３ｄを兼ね
ている。またコンタクトホール１３ｈも同様に１３ａ、
１３ｂを兼ねている。

【００３０】当初、実施例１の様に連続したｐ低濃度領
域２０を設けたが、これでは次の様な不具合が生じた。
上下二つのn-ch MOSFET のゲート配線１４及びソース電
極１０を，すべてＬレベルあるいはＨレベルの状態で平
均分離耐圧を測定したところ、それぞれの状態で、１９
５Ｖ及び１８７Ｖと実施例１と同じ結果を得ることが出
来た。しかしながら実際には、上下二つのn-ch MOSFET
は別々のスイッチング状態をとる。１個のn-ch MOSFET
内のゲート配線及びソース電極を同じレベルとして、上
下の各n-ch MOSFET でＬレベル／Ｈレベルを違えて分離
耐圧を測定した結果、設計値の１８７Ｖに対して１８１
Ｖと約６Ｖ低くなる場合がある。これは、隣接して２個
のn-ch MOSFET を配置した場合でも、ｐアイソレーショ
ン領域５をそれぞれのn-ch MOSFET に設けた場合は、完
全に隣の素子の影響は遮断でき、耐圧低下は起こらない
ことから、２個のn-ch MOSFET でできたｐ低濃度領域２
０内の電位が相互干渉するためと考えられる。

【００３１】そこで図４のように、ｐ低濃度領域２０内
の電位の相互干渉を抑えるために、分離した構造とする
と、分離耐圧の低下を防止できた。このとき、電位の高
いドレイン電極１１の下のｐ低濃度領域２０と電位の低
いソース電極１０およびゲート配線１４の下のｐ低濃度
領域２０を分離すると効果がある。さらにドレイン電極
１１、ソース電極１０およびゲート配線の下のｐ低濃度
領域２０をそれぞれ分離しても勿論よい。この場合、ｐ
低濃度領域２０同士の間隔も重要で、最も不純物濃度が
低いｎエピ層２ａの部分に電位が大きく変化する部分を
分担させるとよい。試作した結果、この間隔が５μｍと
すると良好な結果が得られた。こうすることで、上下の
各n-ch MOSFET でＬレベルおよびＨレベルを違えて分離
耐圧を測定したところ、１８５Ｖとなり前回より分離耐
圧が改善した。この第２の実施例で分かるように、複数
個の素子を集積する場合でもｐアイソレーション領域５
の占める面積を大幅に低減することができ、半導体チッ
プの小型化が図れる。

【００３２】実施例１，２では、１００〜２００Ｖの横
型素子の特に分離耐圧の設計に言及して示したが、より
高耐圧の素子にも適用可能である。この様な場合、耐圧
設計部分の幅は１００μｍを越える事もある。従って、
上部配線の下部に沿って複数個のｐ低濃度領域２０を配
置する応用も考えられる。このとき、留意すべき設計上
のポイントは、（１）上部配線の電位変動幅（別電源の
場合は、設計する耐圧より高い場合や電位がプラス・マ
イナス反転する場合等もあり得る）に応じてｐ低濃度領
域２０の幅、間隔および個数を決定すること、（２）必
要な箇所には、ｐ低濃度領域と同電位を有するフィール
ドプレートを配置し劣化現象を回避することである。こ
れは、従来の縦型素子用いられているガードリング設計
の様に常にｐ低濃度領域２０の一方の縁において、電界
が高くなるような設計方針とは異なるものである。また
ｐアイソレーション領域５、ｎエピ層２ａおよびｐ低濃
度領域２０などの分離領域の設計に限らず、将来、積層
構造を有する３次元デバイス等に置いても、その配置が
耐圧構造上部に位置する場合などは、部分的にｐ低濃度
領域を設ける（座蒲団の様に）などの発展・応用が類推
できる。

【００３３】

【発明の効果】この発明によれば、フィールドプレート
Ａ、Ｂには、主として半導体表面上の電位が大きく変動
しない様な働きを担わすことで、信頼性の向上を図り、
また浮遊電位であるｐ低濃度領域には、主に電界集中を
自動的に緩和する働きを担わすことで、製造上のばらつ
きを軽減させた。またこれらの組合せにより、耐圧構造
部の占有幅（面積）を小さくすることが可能となった。

【００３４】これらの構成の素子を製作する場合に、新
たなプロセス導入は必要なく、設計変更のみで対応可能
であるので安価な高耐圧横型半導体装置を供給できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例の高耐圧横型半導体装
置の要部構成図で、（ａ）は平面図、（ｂ）は（ａ）の
Ａ−Ａ線で切断した断面図

【図２】この発明により最適化された耐圧設計の計算例
を示す図

【図３】この発明により改善された特性例を示す図

【図４】この発明第２の実施例の高耐圧横型半導体装置
の平面図

【図５】一般的な高耐圧横型半導体装置を説明するため
の断面図

【図６】従来の高耐圧横型半導体装置において問題とな
った部分の図で、（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ線で切断した断面図

【図７】従来技術による別の耐圧構造を示す断面図

【図８】耐圧計算に用いた基本モデルで、（ａ）は断面
図、（ｂ）は電子濃度分布図、（ｃ）は正孔濃度分布図

【図９】従来技術でフィールドプレートがない場合の耐
圧設計の計算例で、（ａ）および（ｂ）はＶGL＝０Ｖの
場合（ｃ）および（ｄ）はＶGL＝ＶdHの場合を示す図

【図１０】従来技術でフィールドプレートを最適化した
場合の耐圧設計の計算例で、（ａ）はＶGL＝０Ｖの場合
の電位分布図、（ｂ）はＶGL＝ＶdHの場合の電位分布図

【図１１】従来技術による不具合を示す図で、フィール
ドプレート長（Ｌ_FPI）と分離耐圧（ＶdH）の関係図

【符号の説明】

１ｐ基板２ｎエピ層２ａｎエピ層３ｐ埋め込み層４ｎ埋め込み層５ｐアイソレーション領域６ｎドレイン領域７ｐウェル領域８ｎソース領域９ゲート電極１０ソース電極１１ドレイン電極１２グランド電極１３ａコンタクトホール１３ｂコンタクトホール１３ｃコンタクトホール１３ｄコンタクトホール１３ｅコンタクトホール１３ｆコンタクトホール１３ｇコンタクトホール１３ｇコンタクトホール１４ゲート配線１５フィールドプレートＡ（ドレイン側）１６ＬＯＣＯＳ酸化膜１７層間絶縁膜１８ｐオフセット領域１９フィールドプレートＢ（グランド側）２０ｐ低濃度領域

Claims

【特許請求の範囲】

【請求項１】第１導電形の第１半導体層の一主面に第１
半導体層より高濃度の第１導電形の第１領域および第２
導電形の第２領域が所定の間隔を隔て形成され、第１半
導体層、第１領域および第２領域のそれぞれの表面に一
括して第２導電形の第２半導体層が積層され、第２半導
体層の表面から第１領域に達する第１導電形の分離領域
および第２領域に達する第２導電形の第３領域が形成さ
れ、第１半導体層、分離領域および第３領域に囲まれる
第４領域および第２領域、第３領域に囲まれる第５領域
が形成される接合分離基板の第２領域、第３領域および
第５領域にＭＯＳデバイスが形成される横型半導体装置
において、該接合分離基板の表面に絶縁膜が選択的に形
成され、第４領域上の絶縁膜の表面に複数個の金属配線
が形成され、分離領域および第３領域上の絶縁膜内に第
１導電膜および第２導電膜がそれぞれ埋め込まれ、第１
導電膜が絶縁膜を貫通して分離領域と選択的に固着さ
れ、第２導電膜が絶縁膜を貫通して第３領域と選択的に
固着され、且つ、少なくとも金属配線の下の第４領域の
表面層に第１導電形の第６領域が形成されることを特徴
とする高耐圧横型半導体装置。
【請求項２】第６領域が第４領域全周に亘って形成され
ることを特徴とする請求項１記載の高耐圧横型半導体装
置。
【請求項３】第６領域が分離して形成されることを特徴
とする請求項１記載の高耐圧横型半導体装置。
【請求項４】第６領域の電位が浮遊電位であることを特
徴とする請求項１記載の高耐圧横型半導体装置。