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CN119325267A - 半导体器件 - Google Patents

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CN119325267A
CN119325267A CN202410792023.4A CN202410792023A CN119325267A CN 119325267 A CN119325267 A CN 119325267A CN 202410792023 A CN202410792023 A CN 202410792023A CN 119325267 A CN119325267 A CN 119325267A
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CN
China
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semiconductor substrate
extension
trench
field plate
groove
Prior art date
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Pending
Application number
CN202410792023.4A
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English (en)
Inventor
前川径一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
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Pending legal-status Critical Current

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Abstract

本公开涉及半导体器件。场板电极FP和栅极电极GE形成在多个沟槽TR1内。外围沟槽TR2在平面图中围绕多个沟槽TR1。场板电极FP(引出部分FPa)形成在外围沟槽TR2内。外围沟槽TR2具有在Y方向上延伸的延伸部TR2a、在X方向上延伸的延伸部TR2b、以及在平面图中在与X和Y方向不同的方向上延伸并且连接延伸部TR2a和延伸部TR2b的角部TR2c。在Y方向上，最靠近延伸部TR2a的最接近沟槽TR1的端部10与延伸部TR2b之间的距离L2长于另一沟槽TR1的端部10与延伸部TR2b之间的距离L3。

Description

半导体器件
技术领域
于2023年7月11日提交的日本专利申请第2023-113605号的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
背景技术
本公开涉及半导体器件，并且更具体地涉及在沟槽内包括栅极电极和场板电极的半导体器件。
在包括诸如功率MOSFET(金属氧化物半导体场效应晶体管)等半导体元件的半导体器件中，应用沟槽栅极结构，在该沟槽栅极结构中，栅极电极被嵌入沟槽中。作为一种类型的沟槽栅极结构，已经开发出分离栅极结构，在该结构中，场板电极被形成在沟槽的下部处，并且栅极电极被形成在沟槽的上部处。源电势从源极电极被供应给场板电极。通过利用场板电极扩展漂移区中的耗尽层，可以增加漂移区的浓度，并且可以降低漂移区的电阻。
此外，半导体器件的外围被构造为提高耐受电压。例如，在专利文献1中，外围沟槽被形成为围绕其中形成有多个MOSFET的单元区域。场板电极也被形成在外围沟槽内。
下面列出了一种公开的技术。
[专利文献1]日本特开专利申请公开第2021-82770号
发明内容
外围沟槽在平面图中在X方向和Y方向上延伸以围绕单元区域。然而，在X方向上的外围沟槽和Y方向上的外围沟槽彼此交叉的角部中，与分别在X方向和Y方向上独立的外围沟槽的平面部分相比，在单元区域中从X方向和Y方向两者延伸的耗尽层以及从沟槽的端部延伸的耗尽层倾向于局部地彼此重叠。因此，电荷平衡被偏置，并且可能发生诸如部分耗尽或电场集中等现象。也就是说，存在击穿电压可能在角部附近降低的问题。
本申请的主要目的是通过减少耗尽层在X方向上的外围沟槽和Y方向上的外围沟槽相交的角部周围的重叠来增加外围沟槽周围的击穿电压，从而使半导体器件的击穿电压稳定。
通过本说明书和附图的描述，其他目的和新颖特征将变得很清楚。以下将简要描述本申请中公开的实施例中的典型实施例。
根据一个实施例的一种半导体器件包括：具有上表面和下表面的第一导电类型的半导体衬底；多个沟槽，该多个沟槽被形成在半导体衬底中以从半导体衬底的上表面向半导体衬底的下表面达到预定深度，多个沟槽在平面图中在第一方向上延伸并且在平面图中在与第一方向正交的第二方向上彼此相邻；分别被形成在多个沟槽内并且与半导体衬底电绝缘的多个第一场板电极；分别被形成在多个第一场板电极上方并且分别与半导体衬底和多个场板电极电绝缘的多个第一栅极电极；外围沟槽，该外围沟槽被形成在半导体衬底中以从半导体衬底的上表面朝向半导体衬底的下表面达到预定深度，外围沟槽在第一方向和第二方向上延伸以在平面图中围绕多个沟槽；以及被形成在外围沟槽内并且与半导体衬底电绝缘的第二场板电极。外围沟槽包括：在第一方向上延伸的第一延伸部；在第二方向上延伸的第二延伸部；以及在平面图中在与第一方向和第二方向不同的方向上延伸并且互连第一延伸部和第二延伸部的角部。多个沟槽包括：在第二方向上最靠近第一延伸部的第一沟槽；以及在第二方向上在第一沟槽之后下一最靠近第一延伸部的第二沟槽。第一沟槽具有在第一方向上位于第二延伸部附近的第一端部。第二沟槽具有在第一方向上位于第二延伸部附近的第二端部。在第一方向上，第一端部与第二延伸部之间的距离长于第二端部与第二延伸部之间的距离。
根据一个实施例的半导体器件包括：具有上表面和下表面的第一导电类型的半导体衬底；多个沟槽，该多个沟槽被形成在半导体衬底中以从半导体衬底的上表面向半导体衬底的下表面达到预定深度，多个沟槽在平面图中在第一方向上延伸并且在平面图中在与第一方向正交的第二方向上彼此相邻；分别被形成在多个沟槽内并且与半导体衬底电绝缘的多个第一场板电极；分别被形成在多个第一场板电极上方并且分别与半导体衬底和多个场板电极电绝缘的多个第一栅极电极；外围沟槽，该外围沟槽被形成在半导体衬底中以从半导体衬底的上表面朝向半导体衬底的下表面达到预定深度，外围沟槽在第一方向和第二方向上延伸以在平面图中围绕多个沟槽；以及被形成在外围沟槽内并且与半导体衬底电绝缘的第二场板电极。外围沟槽包括：在第一方向上延伸的第一延伸部；在第二方向上延伸的第二延伸部；以及在平面图中在与第一方向和第二方向不同的方向上延伸并且互连第一延伸部和第二延伸部的角部。多个沟槽包括：在第二方向上最靠近第一延伸部的第一沟槽；以及在第二方向上在第一沟槽之后下一最靠近第一延伸部的第二沟槽。第一沟槽具有在第一方向上位于第二延伸部附近的第一端部。第二沟槽具有在第一方向上位于第二延伸部附近的第二端部。第一端部的形状与第二端部的形状不同。
根据一个实施例的半导体器件包括：具有上表面和下表面的第一导电类型的半导体衬底；多个沟槽，该多个沟槽被形成在半导体衬底中以从半导体衬底的上表面向半导体衬底的下表面达到预定深度，多个沟槽在平面图中在第一方向上延伸并且在平面图中在与第一方向正交的第二方向上彼此相邻；分别被形成在多个沟槽内并且与半导体衬底电绝缘的多个第一场板电极；分别被形成在多个第一场板电极上方并且分别与半导体衬底和多个场板电极电绝缘的多个第一栅极电极；外围沟槽，该外围沟槽被形成在半导体衬底中以从半导体衬底的上表面朝向半导体衬底的下表面达到预定深度，外围沟槽在第一方向和第二方向上延伸以在平面图中围绕多个沟槽；被形成在外围沟槽内并且与半导体衬底电绝缘的第二场板电极；以及第一杂质区，该第一杂质区被形成在位于多个沟槽与外围沟槽之间的半导体衬底中并且具有与第一导电类型相反的第二导电类型。外围沟槽包括：在第一方向上延伸的第一延伸部；在第二方向上延伸的第二延伸部；以及在平面图中在与第一方向和第二方向不同的方向上延伸并且互连第一延伸部和第二延伸部的角部。多个沟槽包括在第二方向上最靠近第一延伸部的第一沟槽。第二杂质区被形成在位于角部与第一沟槽之间的半导体衬底中。第二杂质区的杂质浓度高于第一杂质区的杂质浓度。
根据一个实施例，可以稳定半导体器件的击穿电压。
附图说明
图1是指示第一实施例中的半导体器件的平面图；
图2是指示第一实施例中的半导体器件的主要部分平面图；
图3是指示第一实施例中的半导体器件的主要部分平面图；
图4是指示第一实施例中的半导体器件的截面图；
图5是示出第一实施例中的外围沟槽的角部的外围的主要部分平面图；
图6是示出第一实施例中的围绕外围沟槽的角部延伸的耗尽层的主要部分平面图；
图7是指示本发明人的测定结果的曲线图；
图8是示出第一实施例中的半导体器件的制造工艺的截面图；
图9是图示图8之后的制造工艺的截面图；
图10是图示图9之后的制造工艺的截面图；
图11是图示图10之后的制造工艺的截面图；
图12是图示图11之后的制造工艺的截面图；
图13是图示图12之后的制造工艺的截面图；
图14是图示图13之后的制造工艺的截面图；
图15是图示图14之后的制造工艺的截面图；
图16是图示图15之后的制造工艺的截面图；
图17是示出第二实施例中的外围沟槽的角部的外围的主要部分平面图；
图18是示出第二实施例中的围绕外围沟槽的角部延伸的耗尽层的主要部分平面图；
图19是示出第三实施例中的外围沟槽的角部的外围的主要部分平面图；
图20是示出第三实施例中的围绕外围沟槽的角部延伸的耗尽层的主要部分平面图；
图21是指示第三实施例中的半导体器件的截面图；
图22是示出第四实施例中的外围沟槽的角部的外围的主要部分平面图；
图23是示出第四实施例中的围绕外围沟槽的角部延伸的耗尽层的主要部分平面图；
图24是示出检查示例中的外围沟槽的角部的外围的主要部分平面图；以及
图25是示出检查示例中的围绕外围沟槽的角部延伸的耗尽层的主要部分平面图。
具体实施方式
在下文中，参考附图详细描述实施例。在用于解释实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略其重复描述。在以下实施例中，除非特别必要，否则原则上不重复对相同或相似部件的描述。
此外，本申请中描述的X方向、Y方向和Z方向彼此交叉并且彼此正交。在本申请中，Z方向被描述为特定结构的竖直方向、高度方向或厚度方向。此外，本申请中使用的“平面视图”表示由X方向和Y方向形成的平面是“平面”并且该“平面”是从Z方向观看的。
(第一实施例)
＜半导体器件的结构＞
下面将参考图1至图7描述第一实施例中的半导体器件100。半导体器件100包括沟槽栅极结构MOSFET作为半导体元件。第一实施例的MOSFET具有分离栅极结构，该分离栅极结构包括栅极电极GE和在沟槽TR1内的场板电极FP。
图1是作为半导体器件100的半导体芯片的平面图。图2和图3是图1所示的区域1A的放大主要部分平面图。图3示出了图2下的结构，主要示出了被形成在半导体衬底SUB中的沟槽栅极结构。此外，图2中的虚线所示的孔CH1、CH2、CH3的位置与图3所示的孔CH1、CH2、CH3的位置一致。图4是沿着图2和图3所示的A-A和B-B线的截面图。
图5和图6示出了图3所示的外围沟槽TR2的角部TR2c的放大外围。虽然本申请的主要特征在于围绕角部TR2c的构造，但是这样的特征在下文中详细描述。
图1示出了主要被形成在半导体衬底SUB上方的布线图案。半导体器件100具有单元区域CR和在平面图中围绕单元区域CR的外围区域OR。在单元区域CR中，形成有诸如多个MOSFET等主要半导体元件。外围区域OR用于将栅极布线GW连接到栅极电极GE，以形成用作端接区域的外围沟槽TR2等。如图1和图2所示，单元区域CR的大部分被源极电极SE覆盖。在平面图中，栅极布线GW在俯视图中围绕源极电极SE。尽管这里没有示出，但是源极电极SE和栅极布线GW被诸如聚酰亚胺膜等保护膜覆盖。在保护膜的部分中设置有开口，并且暴露在开口中的源极电极SE和栅极布线GW成为源极垫SP和栅极垫GP。外部连接构件连接到源极垫SP和栅极垫GP，使得半导体器件100电连接到另一半导体芯片、引线框、布线衬底等。外部连接构件例如是由铝、金或铜制成的导线，或者由铜板制成的夹子。
如图3所示，在单元区域CR的半导体衬底SUB中形成有多个沟槽TR1。多个沟槽TR1形成为条形，在Y方向上延伸，并且在X方向上彼此邻接。
如图4所示，在沟槽TR1内，场板电极FP被形成在沟槽TR1的下部处，并且栅极电极GE被形成在沟槽TR1的上部处。场板电极FP和栅极电极GE沿着沟槽TR1在Y方向上延伸。
此外，场板FP的一部分形成引出部分FPa。构成引出部分FPa的场板电极FP不仅被形成在沟槽TR1的下部中，而且被形成在沟槽TR1内的沟槽TR1的上部中。
如图3所示，外围区域OR的半导体衬底SUB中形成有外围沟槽TR2。在X方向上，多个沟槽TR1和外围沟槽TR2以相同间距布置。此外，外围沟槽TR2的宽度与沟槽TR1的宽度相似。外围沟槽TR2在Y方向和X方向上延伸以在平面图中围绕多个沟槽TR1。外围沟槽TR2在在Y方向上延伸的部分与在X方向上延伸的部分相交的部分处具有角部TR2c。场板电极FP(引出部分FPa)被形成在外围沟槽TR2内。
这里，尽管示例了两个外围沟槽TR2，但是外围沟槽TR2的数目可以是一个或三个或更多个。
孔CH3被形成在单元区域CR和外围区域OR的每个引出部分FPa上。引出部分FPa经由孔CH3电连接到源极电极SE。在外围区域OR中，在栅极电极GE上形成有孔CH2，栅极电极GE经由孔CH2电连接到栅极布线GW。
下面将参考图4描述半导体器件100的横截面配置。
注意，除了沟槽的附图标记TR2不同之外，图2和图3所示的沿着C-C线的截面图与沿着B-B线的截面图基本相同。因此，在下文中，沿着B-B线的截面图的描述包括沿着C-C线的截面图的描述。
如图4所示，半导体器件100包括具有上表面TS和下表面BS的n型半导体衬底SUB。半导体衬底SUB由n型硅制成。半导体衬底SUB具有低浓度n型漂移区NV。在第一实施例中，n型半导体衬底SUB本身构成漂移区NV。半导体衬底SUB可以是n型硅衬底和在通过外延生长方法引入磷(P)的同时在n型硅衬底上生长的n型半导体层的堆叠。在这种情况下，低浓度n型半导体层构成漂移区NV，并且高浓度n型硅衬底构成漏极区ND。
半导体衬底SUB的下部处形成有n型漏极区ND。漏极区ND具有比漂移区NV高的杂质浓度。漏极电极DE被形成在半导体衬底SUB的下表面BS上。漏极电极DE由单层金属膜组成，诸如铝膜、钛膜、镍膜、金膜或银膜、或者具有相应地层压的这些金属膜的层压膜。漏极区ND和漏极电极DE被形成在单元区域CR和外围区域OR之上。漏极电势从漏极电极DE被供应给半导体衬底SUB(漏极区ND、漂移区NV)。
在半导体衬底SUB中，形成有多个沟槽TR1，该沟槽从半导体衬底SUB的上表面TS朝向半导体衬底SUB的下表面BS达到预定深度。每个沟槽TR1的深度例如在5μm(5微米)以上且10μm(10微米)以下。在沟槽TR1内，场板电极FP经由绝缘膜IF1被形成在沟槽TR1的下部处。此外，在沟槽TR1内，栅极电极GE经由栅极绝缘膜GI被形成在场板电极FP上方。场板电极FP和栅极电极GE中的每个电极由例如n型掺杂多晶硅膜形成。
绝缘膜IF1的上表面的位置比场板电极FP的上表面的位置低。栅极绝缘膜GI被形成在绝缘膜IF1上的沟槽TR1内。绝缘膜IF2被形成以覆盖从绝缘膜IF1暴露的场板电极FP。栅极电极GE也经由栅极绝缘膜GI和绝缘膜IF2被形成在从绝缘膜IF1暴露的场板电极FP与半导体衬底SUB之间。
绝缘膜IF1被形成在半导体衬底SUB与场板电极FP之间。绝缘膜IF2被形成在栅极电极GE与场板电极FP之间。栅极绝缘膜GI被形成在半导体衬底SUB与栅极电极GE之间。半导体衬底SUB、栅极电极GE和场板电极FP通过这些绝缘膜彼此电绝缘。
绝缘膜IF1、绝缘膜IF2和栅极绝缘膜GI由例如氧化硅膜制成。绝缘膜IF1的厚度大于绝缘膜IF2和栅极绝缘膜GI中的每个绝缘膜的厚度。在沟槽TR1内，绝缘膜IF1的厚度例如在400nm以上且600nm以下。在沟槽TR1中，绝缘膜IF2和栅极绝缘膜GI的厚度分别例如在50nm以上且100nm以下。这些厚度是在X方向上的厚度。
半导体衬底SUB中形成有p型体区PB，该p型体区从半导体衬底SUB的上表面TS朝向半导体衬底SUB的下表面BS达到预定深度。体区PB从半导体衬底SUB的上表面TS的深度比沟槽TR1从半导体衬底SUB的上表面TS的深度浅。在体区PB中，形成有n型源极区NS。源极区NS具有比漂移区NV高的杂质浓度。
层间绝缘膜IL被形成在半导体衬底SUB的上表面TS上以覆盖沟槽TR1。层间绝缘膜IL例如由氧化硅膜形成。层间绝缘膜IL的厚度例如在700nm以上且900nm以下。
层间绝缘膜IL中形成有孔CH1。孔CH1延伸穿过层间绝缘膜IL和源极区NS并且到达体区PB。在孔CH1的底部处，在体区PB中形成有高浓度扩散区PR。高浓度扩散区PR具有比体区PB高的杂质浓度。提供高浓度扩散区PR主要是为了降低与源极电极SE的接触电阻并且防止闩锁。
源极电极SE被形成在层间绝缘膜IL上。源极电极SE经由孔CH1电连接到源极区NS、体区PB和高浓度扩散区PR，并且向这些杂质区供应源极电势。
如图4的B-B截面所示，场板电极FP的一部分形成场板电极FP的引出部分FPa。与引出部分FPa接触的绝缘膜IF1的上表面的位置高于除引出部分FPa之外与场板电极FP接触的绝缘膜IF1的上表面的位置。绝缘膜IF2被形成在引出部分FPa的侧表面上。此外，半导体衬底SUB中形成有与其中形成有引出部分FPa的沟槽TR1接触的体区PB，但是源极区NS未被形成在该体区PB中。
如图4的B-B截面所示，层间绝缘膜IL具有延伸穿过层间绝缘膜IL并且到达引出部分FPa的孔CH3。源极电极SE经由孔CH3电连接到引出部分FPa，并且向场板电极FP供应源极电势。
尽管这里未示出，但是层间绝缘膜IL具有延伸穿过层间绝缘膜IL并且到达栅极电极GE的孔CH2。栅极布线GW经由孔CH2电连接到栅极电极GE，并且向栅极电极GE供应栅极电势。
源极电极SE也被嵌入在孔CH1和孔CH3中。栅极布线GW也被嵌入在孔CH2中。源极电极SE和栅极布线GW由例如阻挡金属膜和被形成在阻挡金属膜上的导电膜制成。阻挡金属膜例如是钛钨膜，并且导电膜例如是添加有铜或硅的铝合金膜。
源极电极SE和栅极布线GW可以由填充孔CH1、CH2、CH3内部的插塞层和被形成在层间绝缘膜IL上的布线层形成。在这种情况下，布线层由阻挡金属膜和导电膜形成。插塞层例如由诸如氮化钛膜等阻挡金属膜和诸如钨膜等导电膜的堆叠膜形成。
＜第一实施例的主要特征＞
图5是示出外围沟槽TR2的角部TR2c的外围的主要部分平面图。图6示出了在角部TR2c周围延伸的耗尽层。
如图5所示，外围沟槽TR2具有在Y方向上延伸的延伸部TR2a、在X方向上延伸的延伸部TR2b、以及将延伸部TR2a和延伸部TR2b彼此连接的角部TR2c。角部TR2c在平面图中在与Y方向和X方向不同的方向延伸，并且例如在与Y方向和X方向倾斜45度的方向上延伸。
当这样的角部TR2c未提供时，延伸部TR2a和延伸部TR2b以直角连接。在这种情况下，绝缘膜IF1的厚度的变化倾向于在直角部分处发生，并且场板电极FP的嵌入的缺陷倾向于发生。此外，由于从直角部分到沟槽TR1的距离较长，所以从直角部分延伸的耗尽层难以从最靠近延伸部TR2a的沟槽TR1到达耗尽层。耗尽层不以这种方式扩散的部分导致部分击穿电压降。因此，为了防止这些缺陷的发生，优选地在外围沟槽TR2中提供有角部TR2c。
在以下描述中，当描述如图5和图6所示的角部TR2c的外围时，在X方向上最靠近延伸部TR2a的沟槽TR1称为“最接近沟槽TR1”，并且除最接近沟槽TR1之外的沟槽TR1称为“其他沟槽TR1”。这里，作为其他沟槽TR1中的一个，示例了在延伸部TR2a的相对侧在X方向上与最接近沟槽TR1相邻的沟槽TR1。也就是说，作为其他沟槽TR1中的一个，示例了在X方向上在最接近沟槽TR1之后，次最靠近延伸部TR2a的沟槽TR1。
此外，当描述如图6所示的耗尽层时，从沟槽TR1内的场板电极FP延伸到漂移区NV的耗尽层可以称为“来自沟槽TR1的耗尽层”，并且从外围沟槽TR2内的场板电极FP延伸到漂移区NV的耗尽层可以称为“来自外围沟槽TR2的耗尽层”。
如图5所示，多个沟槽TR1中的每个沟槽具有在Y方向上靠近延伸部TR2b的端部10。然而，在Y方向上，最接近沟槽TR1的端部10的位置从其他沟槽TR1的端部10位置缩回距离L1。换言之，在Y方向上，最接近沟槽TR1的端部10与延伸部TR2b之间的距离L2长于其他沟槽TR1的端部10与延伸部TR2b之间的距离L3。换言之，在Y方向上，最接近沟槽TR1的端部10比其他沟槽TR1的端部10更远离延伸部TR2b。
以下将参考检查示例来描述其原因。图24和图25示出了本发明人研究的检查示例的半导体器件。
如图24所示，在检查示例中，在Y方向上，最接近沟槽TR1的端部10与延伸部TR2b之间的距离L3与其他沟槽TR1的端部10与延伸部TR2b之间的距离L3相同。此时，如图25所示，耗尽层分别从沟槽TR1和外围沟槽TR2扩散，但存在“过度区域”，在该区域中，来自角部TR2c及其外围的耗尽层和来自最接近沟槽TR1的耗尽层在大范围内重叠。
这里，在分裂栅极结构的MOSFET中，已知在雪崩击穿时在沟槽TR1和外围沟槽TR2中的每个沟槽的底部附近发生冲击电离，并且在该时间生成的热空穴被注入到绝缘膜IF1中。当雪崩击穿被重复并且这样的热空穴注入被累积在绝缘膜IF1中时，单元区域的电荷平衡改变并且击穿电压变得不稳定。
耗尽层未到达的部分是部分击穿电压降的原因。为了防止生成这样的部分，优选地，来自沟槽TR1的耗尽层和来自外围沟槽TR2的耗尽层在某种程度上重叠。然而，在如图25所示的“过度区域”中，由于电场浓度的原因，冲击电离倾向于从低电场发生，并且很多热空穴被注入到绝缘膜IF1中。
在第一实施例中，距离L2比距离L3长，如图5所示，以抑制这样的“过度区域”的生成。如图6所示，减少了来自角部TR2c及其外围的耗尽层与来自最接近沟槽TR1的耗尽层之间的重叠，使得冲击电离被缓和并且注入到绝缘膜IF1中的热空穴的数量可以得到抑制。也就是说，根据第一实施例，可以提高外围沟槽TR2周围的击穿电压，并且可以稳定半导体器件100的击穿电压。
图7是示出漏极电流Id与漏极电压Vd之间的关系的曲线图，并且示出了本申请的发明人在对检查示例和第一实施例执行若干击穿操作之后测量的结果。如图7所示，可以看出，在检查示例中，当漏极电压Vd较低时，漏极电流Id开始流动。也就是说，在检查示例中，已经发现，在单元中存在具有局部低耐压的区域。另一方面，可以看出，在第一实施例中可以抑制这样的问题。
＜半导体器件的制造方法＞
下面将参考图8至图16描述半导体器件100的制造方法中包括的相应制造工艺。
首先，如图8所示，制备具有上表面TS和下表面BS的n型半导体衬底SUB。如上所述，半导体衬底SUB可以是n型硅衬底和通过外延生长在硅衬底上形成的n型半导体层的堆叠。
接下来，在半导体衬底SUB中形成沟槽TR1以从半导体衬底SUB的上表面TS朝向半导体衬底SUB的下表面BS达到预定深度。为了形成沟槽TR1，例如，首先通过例如CVD(化学气相沉积)在半导体衬底SUB上形成氧化硅膜。接下来，通过光刻技术和各向异性蚀刻工艺对氧化硅膜进行图案化以形成硬掩膜HM。接下来，使用硬掩膜HM作为掩膜执行各向异性蚀刻处理以在半导体衬底SUB中形成沟槽TR1。之后，例如使用含氢氟酸溶液通过湿法蚀刻工艺来去除硬掩膜HM。
接下来，如图9所示，在沟槽TR1内和在半导体衬底SUB的上表面TS上形成绝缘膜IF1。绝缘膜IF1例如是通过热氧化处理形成的氧化硅膜。绝缘膜IF1可以是通过热氧化处理形成的第一氧化硅膜和通过CVD在第一氧化硅膜上形成的第二氧化硅膜的堆叠膜。
接下来，通过例如CVD在绝缘膜IF1上形成导电膜CF1以填充沟槽TR1内部。导电膜CF1例如是n型多晶硅膜。为了用导电膜CF1令人满意地填充沟槽TR1内部，导电膜CF1可以形成多次(例如，形成两次，包括形成第一多晶硅膜和形成第二多晶硅膜)。
接下来，如图10所示，使用例如CMP(化学机械抛光)通过抛光工艺去除位于沟槽TR1外部的导电膜CF1。结果，形成留在沟槽TR1中的导电膜CF1作为场板电极FP。
接下来，如图11所示，选择性地去除场板电极FP的其他部分，使得场板电极FP的一部分被留下作为引出部分FPa。
具体地，首先，如B-B截面所示，形成抗蚀剂图案RP1，该抗蚀剂图案选择性地覆盖场板电极FP的成为引出部分FPa的一部分。接下来，使用抗蚀剂图案RP1作为掩膜来执行使用例如SF6气体的蚀刻工艺，以去除场板电极FP的未成为引出部分FPa的部分。也就是说，如A-A截面所示，场板电极FP的未成为引出部分FPa的另一部分选择性地朝向沟槽TR1的底部缩回。场板电极FP的未缩回的部分成为引出部分FPa。此后，通过灰化工艺去除抗蚀剂图案RP1。
接下来，如图12所示，使用含有氢氟酸的溶液对绝缘膜IF1进行各向同性蚀刻处理。因此，位于半导体衬底SUB的上表面TS上的绝缘膜IF1被去除，并且位于沟槽TR1内的绝缘膜IF1朝向沟槽TR1的底部缩回，使得在截面图中位于沟槽TR1内的绝缘膜IF1的上表面的位置低于场板电极FP的上表面的位置。
此时，除引出部分FPa之外与场板电极FP接触的绝缘膜IF1的上表面的位置低于与引出部分FPa接触的绝缘膜IF1的下表面的位置。此外，如B-B截面所示，由于半导体衬底SUB的上表面TS上的绝缘膜IF1被去除，所以引出部分FPa的上表面的位置高于半导体衬底SUB的上表面TS的位置。
接下来，如图13所示，通过执行热氧化处理，在位于绝缘膜IF1上的沟槽TR1内形成栅极绝缘膜GI，并且形成绝缘膜IF2以覆盖从绝缘膜IF1暴露的场板电极FP。
接下来，通过例如CVD方法在栅极绝缘膜GI和绝缘膜IF2上形成导电膜CF2以填充沟槽TR1内部。导电膜CF2例如是n型多晶硅膜。
接下来，如图14所示，使用CMP方法对导电膜CF2进行抛光处理。结果，导电膜CF2的厚度减小，并且导电膜CF2的上表面被平坦化。接下来，在导电膜CF2上执行各向异性蚀刻工艺以去除位于沟槽TR1外部的导电膜CF2。因此，留在沟槽TR1中的导电膜CF2被形成为场板电极FP上的栅极电极GE。
为了完全去除沟槽TR1外部的导电膜CF2，通过过蚀刻来执行各向异性蚀刻工艺。因此，如A-A截面所示，栅极电极GE的上表面的位置略低于半导体衬底SUB的上表面TS的位置。此外，通过各向异性蚀刻工艺去除被形成在与引出部分FPa接触的绝缘膜IF2上的导电膜CF2。
接下来，如图15所示，通过光刻和离子注入引入例如硼(B)，在单元区域CR的半导体衬底SUB上选择性地形成p型体区PB。
接下来，通过光刻和离子注入引入例如砷(As)，在单元区域CR的体区PB中选择性地形成n型源极区NS。注意，源极区NS未被形成在与引出部分FPa邻接的体区PB中。此后，对半导体衬底SUB进行热处理，以使源极区NS和体区PB中包含的杂质扩散。
接下来，如图16所示，首先，通过例如CVD方法在半导体衬底SUB的上表面TS上形成层间绝缘膜IL以覆盖沟槽TR1。
接下来，在层间绝缘膜IL中形成孔CH1、CH2和CH3。首先，在层间绝缘膜IL上，形成抗蚀剂图案，该抗蚀剂图案具有用于打开其中形成有源极区NS的半导体衬底SUB的图案。接下来，使用抗蚀剂图案作为掩膜来执行各向异性蚀刻工艺，以形成延伸穿过层间绝缘膜IL和源极区NS并且到达体区PB内部的孔CH1。接下来，通过离子注入法将例如硼(B)引入到孔CH1的底部处的体区PB中，形成p型高浓度扩散区PR。此后，通过灰化工艺去除抗蚀剂图案。
接下来，在层间绝缘膜IL上，形成抗蚀剂图案，该抗蚀剂图案在引出部分FPa和栅极电极GE上具有图案开口。接下来，使用抗蚀剂图案作为掩膜来执行各向异性蚀刻工艺，以形成延伸穿过层间绝缘膜IL并且到达引出部分FPa的孔CH3。尽管这里未示出，但是在形成孔CH3的步骤中，还形成延伸穿过层间绝缘膜IL并且到达栅极电极GE的孔CH2。此后，通过灰化工艺去除抗蚀剂图案。
注意，可以首先执行孔CH1的形成以及孔CH2和孔CH3的形成中的任何一个。
接下来，在层间绝缘膜IL上形成源极电极SE以填充孔CH1、CH3内部，并且在层间绝缘膜IL上形成栅极布线GW以填充孔CH2内部。
具体地，首先，通过溅射法在孔CH1、CH2、CH3内和在层间绝缘膜IL上形成第一阻挡金属膜。第一阻挡金属膜由例如钛钨膜形成。接下来，通过溅射在第一阻挡金属膜上形成第一导电膜。第一导电膜例如是添加有铜或硅的铝合金膜。接下来，通过图案化第一阻挡金属膜和第一导电膜来形成源极电极SE和栅极布线GW。
接下来，尽管这里未示出，但是通过例如涂覆方法在源极电极SE和栅极布线GW上形成由例如聚酰亚胺膜制成的保护膜。通过在保护膜的部分中形成开口，源极电极SE和栅极布线GW的成为源极垫SP和栅极垫GP的区域被暴露。
之后，通过以下制造工艺获取图4所示的结构。首先，根据需要对半导体衬底SUB的下表面BS进行抛光。接下来，通过离子注入将例如砷(As)等引入半导体衬底SUB的下表面BS中，形成n型漏极区ND。当半导体衬底SUB由n型硅衬底和n型半导体层的堆叠构成时，高浓度n型硅衬底形成漏极区ND，并且因此通过上述离子注入来形成漏极区ND可以被省略。接下来，通过溅射法在半导体衬底SUB的下表面BS上形成漏极电极DE。
(第二实施例)
下面将参考图17和图18描述第二实施例中的半导体器件100。注意，在以下描述中，将主要描述与第一实施例的区别，并且将省略与第一实施例的重叠之处的描述。
在第一实施例中，为了抑制图25所示的“过度区域”的生成，最接近沟槽TR1的端部10在Y方向上比其他沟槽TR1中的端部10更远离延伸部TR2b。
在第二实施例中，如图17所示，最接近沟槽TR1的端部10的形状与其他沟槽TR1的端部10的形状不同。例如，最接近沟槽TR1的端部10的形状远离角部TR2c而凹陷。换言之，最接近沟槽TR1的端部10在X方向上的宽度比除端部10之外最接近沟槽TR1在X方向的宽度窄，并且朝向延伸部TR2b连续地变窄。
为了改变最接近沟槽TR1的端部10的形状，可以改变图8所示的硬掩膜HM的图案。
在第二实施例以及第一实施例中，可以抑制“过度区域”的生成，并且可以提高外围沟槽TR2周围的击穿电压。因此，可以稳定半导体器件100的击穿电压。
此外，当将第二实施例的图18与第一实施例的图6进行比较时，第二实施例具有从相应沟槽TR1、TR2延伸的耗尽层的重叠的更高的均匀性。因此，在第二实施例中，外围沟槽TR2周围的击穿电压比第一实施例中更容易稳定。
另一方面，如果最接近沟槽TR1的端部10太薄，则难以将绝缘膜IF1和场板电极FP令人满意地被嵌入端部10中。因此，在绝缘膜IF1和场板电极FP的可嵌入性方面，第一实施例优于第二实施例。
(第三实施例)
下面将参考图19至图21描述第三实施例中的半导体器件100。注意，在以下描述中，将主要描述与第一实施例的区别，并且将省略与第一实施例的重叠之处的描述。图21是沿着图19的D-D线的截面图。
在第三实施例中，如图19所示，最接近沟槽TR1的端部10与延伸部TR2b之间的距离和另一沟槽TR1的端部10与延伸部TR2b之间的距离是相同距离L3。然而，如图19和图21所示，位于角部TR2c与最接近沟槽TR1之间的半导体衬底SUB中形成有作为p型杂质区的浮置区PF。
浮置区PF的杂质浓度高于p型体区PB的杂质浓度。此外，浮置区PF距半导体衬底SUB的上表面TS的深度比p型体区PB距半导体衬底SUB的上表面TS的深度深。浮置区PF与体区PB物理上分离，未电连接到源极电极SE，并且电浮置。
为了形成这样的浮置区PF，执行附加离子注入步骤。在图15的体区PB的制造工艺之前和之后，使用光刻技术和离子注入方法，将诸如硼(B)等杂质选择性地注入到位于角部TR2c与最接近沟槽TR1之间的半导体衬底SUB中。结果，形成浮置区PF。
如图20所示，通过提供这样的浮置区PF，抑制了耗尽层从角部TR2c及其外围的扩展以及耗尽层从最接近沟槽TR1的端部10的扩展。因此，在第三实施例以及第一实施例中，可以抑制“过多区域”的生成，并且可以提高外围沟槽TR2周围的击穿电压。因此，可以稳定半导体器件100的击穿电压。
(第四实施例)
下面将参考图22和图23描述第四实施例中的半导体器件100。注意，在以下描述中，将主要描述与第一实施例的区别，并且将省略与第一实施例的重叠之处的描述。
如图22所示，第四实施例的最接近沟槽TR1的端部10比其他沟槽TR1的端部10更远离延伸部TR2b。沟槽TR3被形成在位于最接近沟槽TR1的端部10与延伸部TR2b之间的半导体衬底SUB中，以从半导体衬底SUB的上表面TS朝向半导体衬底SUB的下表面BS达到预定深度。沟槽TR3在沟槽TR1和外围沟槽TR2的制造工艺中形成，但不与沟槽TR1和外围沟槽TR2连通，并且被形成为独立沟槽。
沟槽TR3内形成有浮置栅极电极FG。浮置栅极电极FG与半导体衬底SUB电隔离并且是电浮置的。浮置栅极电极FG被形成为使角部TR2c周围的电场松弛。
沟槽TR3的内部结构可以与单元区域CR的沟槽TR1的内部相同，也可以由绝缘膜IF1、栅极绝缘膜GI、绝缘膜IF2、场板电极FP和栅极电极GE构成。在这种情况下，场板电极FP和栅极电极GE分别成为浮置栅极电极FG，并且沟槽TR3内有两个浮置栅极电极FG。
此外，沟槽TR3的内部结构可以由绝缘膜IF1和场板电极FP(引出部分FPa)以及外围区域OR的外围沟槽TR2的内部组成。在这种情况下，场板电极FP(引出部分FPa)成为浮置栅极电极FG。
然而，当简单地提供沟槽TR3和浮置栅极电极FG时，存在最接近沟槽TR1、其他沟槽TR1或外围沟槽TR2中的任何一个的耗尽层都没有到达的位置的情况。
因此，如图23所示，优选的是，调节沟槽TR3的形状，使得从最接近沟槽TR1、其他沟槽TR1或外围沟槽TR2起的所有耗尽层在平面图中与浮置栅极电极FG重叠。因此，如果需要，沟槽TR3的形状被调节为与最接近沟槽TR1、其他沟槽TR1或外围沟槽TR2相似。
例如，如图22所示，在Y方向上，沟槽TR3与延伸部TR2b之间的距离L4和沟槽TR3与最接近沟槽TR1的端部10之间的距离L6短于另一沟槽TR1的端部10与延伸部TR2b之间的距离L5。此外，在X方向上，沟槽TR3与延伸部TR2a之间的距离L7和沟槽TR3与另一沟槽TR1之间的距离L8短于最接近沟槽TR1与延伸部TR2a之间的距离L9和最接近沟槽TR1与另一沟槽TR1之间的距离L10。
在第四实施例以及第一实施例中，可以抑制“过度区域”的生成，并且可以提高外围沟槽TR2周围的击穿电压。因此，可以稳定半导体器件100的击穿电压。
尽管已经基于上述实施例详细描述了本发明，但是本发明不限于上述实施例，并且可以在不偏离其要点的情况下进行各种修改。

Claims (17)

1.一种半导体器件，包括：
第一导电类型的半导体衬底，具有上表面和下表面；
多个沟槽，被形成在所述半导体衬底中、以从所述半导体衬底的所述上表面向所述半导体衬底的所述下表面达到预定深度，所述多个沟槽在平面图中在第一方向上延伸并且在平面图中在与所述第一方向正交的第二方向上彼此相邻；
多个第一场板电极，被分别形成在所述多个沟槽内并且与所述半导体衬底电绝缘；
多个第一栅极电极，被分别形成在所述多个第一场板电极上方并且分别与所述半导体衬底和所述多个场板电极电绝缘；
外围沟槽，被形成在所述半导体衬底中以从所述半导体衬底的所述上表面朝向所述半导体衬底的所述下表面达到预定深度，所述外围沟槽在所述第一方向和所述第二方向上延伸以在平面图中围绕所述多个沟槽；以及
第二场板电极，被形成在所述外围沟槽内并且与所述半导体衬底电绝缘，
其中所述外围沟槽包括：
第一延伸部，在所述第一方向上延伸；
第二延伸部，在所述第二方向上延伸；以及
角部，在平面图中在与所述第一方向和所述第二方向不同的方向上延伸并且将所述第一延伸部与所述第二延伸部互连，
其中所述多个沟槽包括：
第一沟槽，在所述第二方向上最靠近所述第一延伸部；以及
第二沟槽，在所述第二方向上在所述第一沟槽之后，次靠近所述第一延伸部，
其中所述第一沟槽具有在所述第一方向上位于所述第二延伸部附近的第一端部，
其中所述第二沟槽具有在所述第一方向上位于所述第二延伸部附近的第二端部，并且
其中在所述第一方向上，所述第一端部与所述第二延伸部之间的距离长于所述第二端部与所述第二延伸部之间的距离。
2.根据权利要求1所述的半导体器件，其中栅极电势被供应给所述多个第一栅极电极，并且源极电势被供应给所述第二场板电极和所述多个第一场板电极。
3.根据权利要求1所述的半导体器件，其中所述角部在平面图中在与所述第一方向和所述第二方向倾斜45度的方向上延伸。
4.根据权利要求1所述的半导体器件，
其中，在位于所述第一端部与所述第二延伸部之间的所述半导体衬底中，第三沟槽被形成以从所述半导体衬底的所述上表面朝向所述半导体衬底的所述下表面达到预定深度，并且
其中与所述半导体衬底电隔离的浮置栅极电极被形成在所述第三沟槽内。
5.根据权利要求4所述的半导体器件，
其中，在所述第一方向上，所述第三沟槽与所述第二延伸部之间的距离和所述第三沟槽与所述第一端部之间的距离，短于所述第二端部与所述第二延伸部之间的所述距离，并且
其中，在所述第二方向上，所述第三沟槽与所述第一延伸部之间的距离和所述第三沟槽与所述第二沟槽之间的距离，短于所述第一沟槽与所述第一延伸部之间的距离和所述第一沟槽与所述第二沟槽之间的距离。
6.根据权利要求4所述的半导体器件，
其中栅极电势被供应给所述多个第一栅极电极，
其中源极电势被供应给所述第二场板电极和所述多个第一场板电极，并且
其中所述浮置栅极电极是电浮置的。
7.根据权利要求4所述的半导体器件，其中所述角部在平面图中在与所述第一方向和所述第二方向倾斜45度的方向上延伸。
8.一种半导体器件，包括：
第一导电类型的半导体衬底，具有上表面和下表面；
多个沟槽，被形成在所述半导体衬底中以从所述半导体衬底的所述上表面向所述半导体衬底的所述下表面达到预定深度，所述多个沟槽在平面图中在第一方向上延伸并且在平面图中在与所述第一方向正交的第二方向上彼此相邻；
多个第一场板电极，被分别形成在所述多个沟槽内并且与所述半导体衬底电绝缘；
多个第一栅极电极，被分别形成在所述多个第一场板电极上方并且分别与所述半导体衬底和所述多个场板电极电绝缘；
外围沟槽，被形成在所述半导体衬底中以从所述半导体衬底的所述上表面朝向所述半导体衬底的所述下表面达到预定深度，所述外围沟槽在所述第一方向和所述第二方向上延伸以在平面图中围绕所述多个沟槽；以及
第二场板电极，被形成在所述外围沟槽内并且与所述半导体衬底电绝缘，
其中所述外围沟槽包括：
第一延伸部，在所述第一方向上延伸；
第二延伸部，在所述第二方向上延伸；以及
角部，在平面图中在与所述第一方向和所述第二方向不同的方向上延伸并且将所述第一延伸部与所述第二延伸部互连，
其中所述多个沟槽包括：
第一沟槽，在所述第二方向上最靠近所述第一延伸部；以及
第二沟槽，在所述第二方向上在所述第一沟槽之后，次靠近所述第一延伸部，
其中所述第一沟槽具有在所述第一方向上位于所述第二延伸部附近的第一端部，
其中所述第二沟槽具有在所述第一方向上位于所述第二延伸部附近的第二端部，并且
其中所述第一端部的形状与所述第二端部的形状不同。
9.根据权利要求8所述的半导体器件，其中所述第一端部具有朝着远离所述角部的方向被凹陷的形状。
10.根据权利要求8所述的半导体器件，其中所述第一端部在所述第二方向上的宽度窄于所述第一沟槽在所述第二方向上除所述第一端部之外的宽度，并且朝向所述第二延伸部连续地变窄。
11.根据权利要求8所述的半导体器件，
其中栅极电势被供应给所述多个第一栅极电极，并且
其中源极电势被供应给所述第二场板电极和所述多个第一场板电极。
12.根据权利要求8所述的半导体器件，其中所述角部在平面图中在与所述第一方向和所述第二方向倾斜45度的方向上延伸。
13.一种半导体器件，包括：
第一导电类型的半导体衬底，具有上表面和下表面；
多个沟槽，被形成在所述半导体衬底中以从所述半导体衬底的所述上表面向所述半导体衬底的所述下表面达到预定深度，所述多个沟槽在平面图中在第一方向上延伸并且在平面图中在与所述第一方向正交的第二方向上彼此相邻；
多个第一场板电极，被分别形成在所述多个沟槽内并且与所述半导体衬底电绝缘；
多个第一栅极电极，被分别形成在所述多个第一场板电极上方并且分别与所述半导体衬底和所述多个场板电极电绝缘；
外围沟槽，被形成在所述半导体衬底中以从所述半导体衬底的所述上表面朝向所述半导体衬底的所述下表面达到预定深度，所述外围沟槽在所述第一方向和所述第二方向上延伸以在平面图中围绕所述多个沟槽；以及
第二场板电极，被形成在所述外围沟槽内并且与所述半导体衬底电绝缘；以及
第一杂质区，被形成在位于所述多个沟槽与所述外围沟槽之间的所述半导体衬底中并且具有与所述第一导电类型相反的第二导电类型，
其中所述外围沟槽包括：
第一延伸部，在所述第一方向上延伸；
第二延伸部，在所述第二方向上延伸；以及
角部，在平面图中在与所述第一方向和所述第二方向不同的方向上延伸并且将所述第一延伸部和所述第二延伸部互连，
其中所述多个沟槽包括在所述第二方向上最靠近所述第一延伸部的第一沟槽，
其中第二杂质区被形成在位于所述角部与所述第一沟槽之间的所述半导体衬底中，并且
其中所述第二杂质区的杂质浓度高于所述第一杂质区的杂质浓度。
14.根据权利要求13所述的半导体器件，其中所述第二杂质区距所述半导体衬底的所述上表面的深度比所述第一杂质区距所述半导体衬底的所述上表面的深度深。
15.根据权利要求13所述的半导体器件，
其中所述多个沟槽还包括第二沟槽，所述第二沟槽在所述第二方向上在所述第一沟槽之后，次靠近所述第一延伸部，
其中所述第一沟槽包括第一端部，所述第一端部在所述第一方向上位于所述第二延伸部附近，
其中所述第二沟槽包括第二端部，所述第二端部在所述第一方向上位于所述第二延伸部附近，并且
其中，在所述第一方向上，所述第一端部与所述第二延伸部之间的距离与所述第二端部与所述第二延伸部之间的距离相同。
16.根据权利要求13所述的半导体器件，
其中栅极电势被供应给所述多个第一栅极电极，
其中源极电势被供应给所述第二场板电极和所述多个第一场板电极，并且
其中所述第一杂质区和所述第二杂质区是电浮置的。
17.根据权利要求13所述的半导体器件，其中所述角部在平面图中在与所述第一方向和所述第二方向倾斜45度的方向上延伸。
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