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TWI237272B - Memory module and memory system - Google Patents

Memory module and memory system Download PDF

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Publication number
TWI237272B
TWI237272B TW093111082A TW93111082A TWI237272B TW I237272 B TWI237272 B TW I237272B TW 093111082 A TW093111082 A TW 093111082A TW 93111082 A TW93111082 A TW 93111082A TW I237272 B TWI237272 B TW I237272B
Authority
TW
Taiwan
Prior art keywords
chip
signal
dram
chips
memory
Prior art date
Application number
TW093111082A
Other languages
English (en)
Other versions
TW200428404A (en
Inventor
Yoshinori Matsui
Toshio Sugano
Hiroaki Ikeda
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of TW200428404A publication Critical patent/TW200428404A/zh
Application granted granted Critical
Publication of TWI237272B publication Critical patent/TWI237272B/zh

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    • F24C—DOMESTIC STOVES OR RANGES ; DETAILS OF DOMESTIC STOVES OR RANGES, OF GENERAL APPLICATION
    • F24C15/00—Details
    • F24C15/20—Removing cooking fumes
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Description

1237272
【發明所屬之技術領域】 憶模組例如記憶子系統的 記憶模組内具有複數記憶 單 本發明係有關於具有複數記 吕己板、糸統’且特別有關於在各 元的一記憶系統。 【先前技術】 正如同此型的記憶系統’迄今有_咖記憶系統，具 有複數記憶模組附在一主機板上的一結構，並且這些記憶 模組由-晶片組（記憶控制器）控制，以及複數酬a安裝在 各記憶模組上作為記憶單元。 對於上述DRAM記憶系統，已提出_系統，纟中線腳串 終結收發器邏輯（SSTL)用作界面標準，且使用雙資料速率 (DDR)法與時脈的前後緣同步輸入/輸出資料以高速率及低 信號振福寫/讀資料。 作為此記憶系統的範例，日本專利申 娜"膽(以下稱為專利文件η中已系“ 括複數δ己憶模組（即D R A Μ模組），記憶模組上安裝複數 DRAM，且圯憶模組附在一主機板上。特別是，記憶模組包 括一矩形圯憶模組基板、在記憶模組基板的縱方向排成列 的複數DRAM、DRAM間的一指令/位址緩衝器、及分佈時脈 至各DRAM的一PLL晶片，而各記憶模組構成一記憶子系
統0 在此，在記憶模組上的各DRAM向模組基板的短方向延 伸並連接至一模組資料配線，並且指令/位址緩衝器及pLL
2130-6302-PF(N2);Ahddub.ptd 第7頁 1237272 五、發明說明（2) iL連ft向模組基板的短方向延伸的模組指令/位址配 線及板組時脈配線。 7 1 in 模丄:Ϊ f指令/位址分佈配線及模組時脈分佈配線向 縱方向被拉出用以從指令/位址緩衝器及μ晶 片刀佈&々、位址、及時脈至各DRAM 〇 在此結構中，一資料信號從位於主 =r:r至組成各記憶子系統的 位址：：二,二指令/位址信號及一時脈信號經由指令/ 、、，。&PLL晶片從記憶控制器被傳送至各$ _ #組 上的dram晶片。 τ <王合忑隱模組 盘系ϊΐίΓ憶模組結構，即使t#DRAM晶片的讀寫速率 了以以一冋速率被傳輸至一外部電路。 不k 士專利文件I所述，明顯地其中複數D R A Μ曰>! 記憶模組机8GBP〜高速率要^構無^到㈣下一代 由另方面，在日本專利申請公開號62 9 1 25 0 (專利文件 2 一半導體積體電路包括長寬被標準化的結 / 一致化的/位晉具有们虎接點的複數1 c晶片被堆疊在標準化 連接至另^ 層的堆中叠在其一中位作址為解一石弓具哭體声範y範例說明中，^ lL , 你仅址解碼裔層（第8圖及〇〇25節）上。 此日可’位址解碼器層待西蓄么楚 厲你配置為弟一層，且SRAM層係配置為 第8頁 2130-6302-PF(N2);Ahddub.ptd 1237272
第二至，層。用以個別選擇別純的晶片致能匯流排連接至 配置於第一至五層的SRAM。因此，各SRAM被個別選擇和活 化0 專利文件2中，在位址解碼層上選出複數SRM層其中 之一，而來自選出的SRAM層的資料信號被輸出，即從位址 解碼層到外部。 又’在日本專利刊物第9-5046 54號（專利文件3)中， ^說明一記憶封裝體，其中一單1C晶片由-1(：晶片疊層取 r 用以轉換主系統和I c晶片疊層間的信號的界面電路 ^包括在I c，片疊層内（申請專利範圍第2項）。即使在此 範例中，堆豐的I c晶片疊層由一界面電路選擇性地控制， 因此豐層彼此獨立操作。此時，纟系統和IC晶片疊層間的 育料信號的信號及傳輸速率等於Ic晶片疊層内的—内部 料信號的信號及傳輸速率。 、 換句活f，在引證的文件3中，不考慮任何IC晶片疊 1内的内部資料寬度大於1C晶片疊層外部的資料信號寬度 時的情況。 ^ 又’具有二度結構的記憶體在美國專利第6 1 33640號 (專利文/4)中已有說明。專利文件4中，已說明一結構， 其中記憶電路和控制邏輯係個別#列在複數物理十生分開的 層上，各層的记憶電路由單一控制邏輯電路個別優化，於 疋複數圮憶電路在操作，並降低了成本。 、 上述的專利文件1到4中，專利文件2到4内，有關專利 文件1中所述記憶系統和DRAM模組（記憶模組）並不作任何 1237272 五、發明說明（4) 建議。又， 同於模組外 憶系統内的 專利文 料係以記憶 組基板上的 不過， 板上的dram 是下一代的 本發明 果’記憶控 號及時脈信 的平面排列 拓樸的差異 生時滯，明 正這種時滯 f關其中模組内資料信號的寬度和傳輸速度不 貝料信號的寬度和傳輸速度的記憶系統以及記 問題，上述的專利文件1到4中並未提及。 件1中所述的記憶系統中，來自複數DRAM的資 子系統資料被傳送/接收，以及複數DRAM在模 一平面上被排成列。 明，地，隨著安裝在此記憶子系統内的模組基 數量的增加，無法達到更高速度的要求，特別 記憶模組内12· 8GBps的高資料速率的要求。 者加強研究阻礙上述DRAM模組加速原因的結 制斋與各DRAM晶片間的資料信號、位址指令信 號的配線拓樸由於在安裝基板上複數⑽龍晶片 而在女裝基板上有幾⑽差異。因此，由於配線 程度而造成信號到達時間的差異，也就是說發 顯地即使是使用傳輸速率增加的PLL也無法矯 又有一問題’即當傳輸速率提高時記憶子系統内的消 耗電流隨之增加。用以接收/傳送高頻傳送信號的DLL電路 係安裝在記憶模組上的各DRAM晶片上，消耗電流在80 OMbp 時約佔讀/寫電流的1 5 %，導致了無法避免消耗電流增加的 情況。 以下參考第4 0圖，具體說明上述問題。 記憶子系統’即本發明的目的的記憶模組，將參考第 40圖概要說明。首先，第4〇圖所示的記憶模組包括一模組
1237272 五、發明說明（5) 基/反200、在模組基板2〇〇上的平面排成列的複數⑽—晶片 ^九個晶片）201、及排列在模組基板2〇〇的中間部分的暫存 、PLL 2 0 3及串聯式檢測器（SPD)2〇4，且模組基板 經由連接器（未顯示）附在主機板（未顯示）上。 在此，^除了顯不的模組，另一記憶模組與一晶片組 曰思k制_ )起安瓜在主機板上，而這些複數記憶模組 和日日片組組成一記憶系統。 料配線在圖中係置於各⑽越2〇1下方，也就是 fr的短方向。另一方面，I组指令/位置配線 方:二二存态下。又，模組時脈配線在圖中PLL 0 3下 接5 一/並t這些模組指令/位址配線及模組時脈配線連 # _ M立於板組基板20 0的縱方向的連接器。SPD204係一 操::件用：^=1 模組基咖 的縱二片：ΓΓ線：配置給模組基板200 0伊4 士 AM日日片201 ’即所示暫存器202的樺方向， 組時脈分佈配線從PLL203同樣地配置、給各dram晶片 排的=:b、r“記憶模組中’根據記憶存取資料匯流 被輸入/々'輸出見又不而尚具，有厂&凡數字的資料可以以模組資料
k，在此結構中，模組資料配線的拓；P 、、一彳、、、且守脈配線和模組時脈分佈配線的拓樸。 另一方面，所示的記憶模組結構中，使用其中用以達 2130-6302-PF(N2);Ahddub.ptd 1237272 五、發明說明（6) 成處理器（例如DDR，使用SDRAM的一般資料處备、 科速率的手段的寬匯流排寬度的方法以及傳送速率以 匯流排寬度（RDRAM的系統）提高的方法。 运、…、 這些方法中，對於由大匯流排寬度組成的 壯4到16個具有16、8、4的10數量的單一 drm形成 二列女U模組基板上的平面以組成6 4到7 2條的資料匯流 另一方面，模組指令/位址信號和模組時脈通常由模 組基板2 0 0上的所有DRAM晶片2〇1共用。因此，對於這些配 線，如所示，暫存器202和PLL203係安裝在模电臭妬； ^些暫存器2。2和四。3調整模組上的緩 令/位址信號及模組時脈信號係被供 如上所述，從記憶控制器（晶片組）分佈 =號、及時脈信號具有物理性相異二二拓 樸，且#唬的傳送特性不同。 ^ PLL無法更正的信號到達時間或時滯係因資料信_、 模組時脈信號、及指令/位址作骑 、 、，及扣W位址乜唬内的物理配線拓樸的相 /了問ί。’亚且這是更提高傳輪速率的大阻礙，因而產生 放置的記憶系統内的另一問題，係因可能另加 放置§己It模、、且所引起資料配線上的分流配線問題。通 杈組的增加係f由有關連接至匯流排配線的插座的插入/ 刀離因此貝料信號在此匯流排配線分流並供應至模組
2130-6302-PF(N2);Ahddub.ptd 1237272 五、發明說明（7) :„晶片201。產生了一個問題，即此分流配線引起 勺&號反射所導致的高速率信號傳送的阻礙。 ^ 又，當圯憶模增加時，增加了分流配線導致的信號品 質惡化或寄生於DRAM封裝上的!^導致的信號品質惡^^ 此，使用此結構的DMIi中另加的模組數在實際狀況有兩 插槽的限制。實際上，使用此結構的〇1)1?11在記憶子系統 所執行的資料速率係每資料接腳為533Mbps以及每系涵 道約 4.26GBps。 ' 另一方面，已提出一方法，其中係以一已顯示形式 (RDRAM)的記憶模組中的小匯流排寬度來提高傳輸速率。 此方法中，具有I 〇數量1 6的單一 RAM在匯流排配線中 聯連接並配置。因此，從記憶控制器分佈的資料信號、模 組位址/指令信號、及模組時脈信號具有物理性相同的配果 線拓樸，並且各RDRAM内的信號到達時間差異即時滯不合 產生。 曰 又，由於各RDRAM係安裝在匯流排上，信號配線不 分流。 "因此，目前，使用此結構的RDRAM在記憶子系統所執 行的匯流排的傳輸速率係每資料接腳為l 〇66Gbps。不 過，由於資料寬度只有兩位元組，系統資料速率約為 2· 13GBps。又，使用組成兩通道系統的一種方法以提 憶系統的貧料速率，但即使在這樣的狀況，速率只 26GBps。 、，。4· 在RDRAM的結構中，匯流排不分流，但需要4倍或更多 第13頁 2130-6302-PF(N2);Ahddub.ptd 1237272 ----------- 五、發明說明（8) ---- 的RDRjlM連接至相同的匯流排以達成所需的記憶容量。當 大數里的RDRAM以此方式連接至一長匯流排，增加了因寄 生在RDRAM封裝上的Lc的信號品質惡化。因此，產生了附 加記憶容量的限制，並難以達到系統所需的記憶容量。在 如負載的大數量的DRAM連接並固定至一長匯流排的狀態 下’難以達到高需求的資料速率。 又’還考慮到RDRAM内的10數量增加，但RDRAM晶片和 封裝增加’且單一RDRAM的成本增加。當1〇數量在相 内增加時，10單元降低了可存取的分頁尺寸，=不 月色滿足糸統需求。 【發明内容】 本發明的目的係提供能夠解決記憶模組内撞撞問並 高速操作的記憶系統。 ' 本發明的目的係提供可以高速操作並且可以降低電流 消耗的DRAM記憶模組。 本發明的目的係提供可以處理甚至是下一代的記障系 統所需的1 2. 8GBps的資料速度的記憶模組和記情系^ ” 本發明中，可達成其中下一代的記憶系統所需資料速 率（12· 8GBps)維持在足夠的記憶空間（擴充牲^而、 ^ ... ^ ’、 付性）且制止電 流湞耗增加的記憶模組。 特別是，根據本發明的第一模式，得到—^ A 1 < Ώ 4 一圮憶模組， 包括：一系統輸入/輸出端點，而具有一既定資
2130-6302-PF(N2);Ahddub.ptd 第14頁 1237272 五、發明說明（9) 輸/接收的内部資料信號比系統輸入/輸出端點寬；此記憶 模組更包括：一 I 〇晶片，包括執行系統輸入/輸出端點内 的系統資料信號和内部資料信號間的轉換，複數記憶晶片 堆疊在I 0晶片上並經由延伸通過複數堆疊記憶晶片的透電 極連接至I 〇晶片。 在此狀況下’模組更包括一插入基板，用以安裝I 0晶 片’並且插入基板具有用以安裝的端點，構成系統的輸入 /輸出端點。 ^根據本發明的第二模式，得到一包括複數個記憶模組 的兄憶系統，而記憶模組輸入/輸出具有一既定資料寬度 的^統資料信號並傳送/接收比系統資料信號寬的内部資 料仏號’其中各複數記憶模組包括一結構，其中堆疊有j 〇 晶片及1疊在10晶片上的複數記憶晶片。 此可複數5己fe核組可以也是在一^平面附在一共同的 主機板，或是複數記憶模組安裝在一共同的安裝基板上， 並且也可以是具有安裝基板附在主機板上的結構。 立曰根據本發明的第三模式，得到一系統，包括複數個記 t:曰片’兄憶晶片以一既定傳輸速率輸入/輸出系統資料 t 5虎且以低於傳輸速率的内部處理速率輸入/輸出一内部 資料信，；此系統更包括一10晶片，此10晶片包括的一端 點以既疋傳輸速率輸入/輸出系統資料信號且執行内部處 理速率的内部資料信號和傳輸速率的系統資料信號間的轉 換，且複數記憶晶片堆疊在10晶片上。 根據本發明的另一模式，得到一dram記憶模組，包
2130-6302-PF(N2);Ahddub.ptd 第15頁 1237272 五、發明說明（10) 括·一 I 0晶片；複數DRAM，堆疊在I 〇晶片上；以及一插入 基板’具有組成通道的記憶子系統功能所需的所有系統信 號、系統位址信號、系統控制信號及系統時脈信號的BGA 端點’並包括一結構，其中連接至用以輸入/輸出的接點 及I 〇晶片上的各輸入/輸出電路的輸入接點並堆疊在〗〇晶 片上的複數DRAM晶片藉由透電極黏接至j 〇晶片的資料信號 端點、位址信號端點、及控制信號端點，晶片間的資料信 號、位址信號及控制信號係經由透電極接收/傳送，以及 電源供應及GND係從BGA端點供應給1〇晶片上的接點，並經 由透電極供應給各DRAM和GND端點的電源供應。此時，sPD 晶片也可以堆疊在堆疊的⑽越晶片上。 根據本發明的另一模式，得到一⑽纽模組，包括：一 1〇晶片；堆疊在10晶片上的複數DRAM晶片；以及一插入基 板，具有組成通道的記憶子系統功能所需的所有系統信 號、系統位址信號、系統控制信號及系統時脈信鲈的 f點；其中各DRAM晶片包括一計數電路，用以H 一校對 信號，而利用此校對信號校對從1〇晶片傳送的位 控制信號以接收一信號，且各DRAM晶片並具有一妙^，其 ^具有至少兩種不同透電極形成圖案的卯賴晶片^交互^ 豐0 根據本發明另一實施例，得到一DRAM模組，：一 10晶片；堆疊在1〇晶片上的複數DRAM晶片；以= 美
板，具有組成通道的記憶子系統功能所需的所土 號、系統位址信號、系統控制信號及系統時脈信的二A
2130-6302-PF(N2);Ahddub.ptd 第16頁 1237272 五、發明說明αυ -〜一 端點:且所有堆疊的DRAM晶片具有相同的圖案、包括複數 熔絲7L件、並產生藉由熔絲元件的切斷位置指示堆疊位 的校對信號。 £ 根據本發明另一模式，得到—DRAM模組，包括：_系 統輸入/輸出端點，而具有既定資料寬度的系統資料信號、 經由此端點輸入/輸出；複數記憶晶片，傳輸/接收的内^ 資料f號比系統輸入/輸出端點寬；此記憶模組更包括： 一 I 0 a曰片，具有執行系統輸入/輸出端點内的系統資料信 號和内部資料信號間的轉換功能；複數記憶晶片，堆疊在 I 0晶片上並經由延伸通過複數堆疊記憶晶片的透電極連接 至10晶;各堆疊的別0晶片，具有一庫結構，並且由 晶片從系統庫選擇信號邏輯性地產生的庫選擇信號選擇性 地操作。 根據本發明的另一模式，得到—DRAM模組，包括：一 插入基板’具有一系統資料信號經由輸入/輸出的BGA端 點；以及兩I 0晶片，安裝在插入基板上，各Γ 〇晶片連接至 系統資料信號BGΑ端點的1 /2並具有除了如信號、指令及時 脈之外共用BGA端點的結構，複數DRAM晶片堆疊在兩1〇晶 片上。此時，堆疊在兩個1〇晶片上的⑽^晶片組成兩排以 同步存取。此結構中，資料信號的端點容量未增加，記憶 容量的結構自由度加強了，插入基板的配線線長度可減 少，特性因而改善了。 又’ SPD晶片最好安裝在兩DRAM晶片壓層之一的最上 階上。
1237272 五、發明說明（12) /根據本發明的又另一模式，得到-DRAM模組，包括： 「系統輸=/輸出端點，具有既定資料寬度的系統資料信 ，經由此系統輸出/輸入端點而輸入/輸出；以及複數記憶 晶片+，傳送/接收比系統輸入/輸出端點寬的一内部信號； 此模組更-包括：—10晶片，具有執行系統輸出/輸入口端點 内的糸統貧料信號和内部資料信號間的轉換功能；複數記 憶曰:曰片堆疊在10晶片上並經由延伸通過複數堆疊記憶晶片 的電極連接至1Q晶片，複數庫係由在各dram晶片内部組 成的個別陣列控列電路所控制。 根據本發明的再一模式，得到一記憶模挺，包括··一 2輸y輸出端點，具有既定資料寬度的系統資料信號 Γ :韋:糸統接輸//輪入端點而輸入/輸出；卩及複數記憶晶 π έ ::权 糸統輸入/輸出端點寬的-内部信號；此 ^ t •一10晶片，具有執行系統輸出/輸入端點内 曰只摊晶乂 τη曰Μ 的轉換功能，·複數記憶 日日月隹$在10日日片上並經由延伸通過複數堆 透電極連接至ίο晶片，各堆疊的DRAM曰 、曰曰片的 特殊用途的接點以及一測試電 2 用於測試 點。 、电峪逑接至測忒特殊用途的接 在此結構中，測試指令、測試位址及測 =測試特殊用it的接點在DRAM晶 h =係 號同，供應，以及測試電路產生的㈣、指；信 操作。 座生的列5式鎖存信號接收以起動―内部 第18頁 2130-6302-PF(N2);Ahddub.ptd 1237272 五、發明說明（13) 【實施方式】 參考第1圖，顯示根據本發明第一實施例的一記憶模 組。第1圖所示的記憶模組能夠輸入/輸出對應複數DRAM晶 片的資料寬度的資料信號，如同在第40圖所示的記憶模組 内同樣方式的記憶資料匯流排寬度。第4 0圖所示的記憶模 組可形成第1圖所示的堆疊結構，以此方式組成包括整個 記憶系統中的複數記憶子系統的一記憶系統，並且在各記 憶子系統中具有1 2· 8GBps的資料速率並能夠藉由擴充增加 記憶容量並降低安裝區域。 所示的記憶模組包括一插入基板21 〇、一安裝在插入 基板210上的10晶片211、以及八個堆疊在晶片21；[上的 DRAM晶片210。在此，從鄰接1〇晶片211的最低層的DRAM晶 片開始往上稱作第1至第8的DRAM晶片。在此提及的記憶模 組係指包括複數DRAM單體的記憶子系統的一組成單位，以 滿足晶片組（CPU)及資料速率（資料匯流排寬度（用於⑽mm 的6 4、7 2、1 2 8、1 4 4、1 6 ) X傳輸速率）所需的記憶容量。 其-人，將說明組成g己憶模組的元件。各⑽Α μ晶片2 〇 1 具有約50//m的厚度’10晶片211藉由透電極215連接至各 DRAM晶片201 ’以及有關1〇晶片211的資料信號的傳送/接 收係經由透電極215。在此，透電極215係一連接至電極的 晶片，而各電極從各DRAM晶片201的一矣品“^ σ 士 J 表面延伸至另一表 面，並且假設此例中係安置由銅或鋁形成的72χ4(=288)個
1237272 五、發明說明（14) 又，插入基板2 10係由矽形成，具有BGA端點，對應組 成通道的記憶子系統功能所需的所有系統資料信號、系統 位址信號、系統控制信號、及系統時脈信號的板上安裝間 距’並包括能夠藉由基板配線和凸塊連接各信號β G a端點 至由矽晶片形成的I 0晶片上的各信號接點的功能。 又’ I 0晶片2 11包括組成通道的記憶子系統功能所需 的所有系統資料信號、系統位址信號、系統控制信號、及 系統時脈信號的接點及界面電路。在此，通道係一由晶片 組（C P U)處理的資料單元，且此時例如假設是6 4或7 2位 元。 大致上而言，I 0晶片2 1 1包括重組從晶片組輸入以操 作DRAM晶片201的信號的功能、由透電極215端點傳送至 DRAM晶片201的功能、由透電極215端點從DRAM晶片201接 收信號的功能、及重組從DRAM晶片20 1接收的資料信號以 傳送系統資料信號的功能。 顯示的記憶模組包括插入基板2 1 〇，具有通道的記憶 子系統功能所需的所有系統資料信號、系統位址信號、系 統控制信號、及系統時脈信號的B (j A端點。插入基板2 1 〇的 BGA端點連接至輸入/輸出接點及10晶片211上的各輸入/輪 出電路的輸入接點。堆豐在I 〇晶片211上的資料信號端 點、位址信號端點、及控制信號端點與I 〇晶片2丨1的黏接 係經由電極2 1 5，而晶片間的資料信號、位址信號、及押 制信號係經由透電極21 5傳送/接收。電源供應和GNI)係^ 插入基板2 1 〇的B G A端點提供給10晶片211上的接點，祐奸 1237272 五、發明說明（15) 由透電極215供應至各DRAM晶片201的電源供應和—GNI)端 在此’各DRAM晶片201所具有用於寫讀的透電極資料 信號端點、或雙向端點的數量係系統資料匯流排數量的 2n(n係1或更大的自然數）。另一方面，晶片211所具有 用於寫讀的透電極資料信號端點、或雙向端點的數量係系 統資料匯流排數量的2 η倍。 共同資料的傳送係在DRAM晶片201和具有此結構的1〇 晶片2 11間經由透電極2 1 5的資料端點來執行。 在此情況中’ I 0晶片2 1 1具有一串聯/並聯電路，串聯 /並轉換由連績的端點傳輸的2 η資料信號，以經由系統 資料匯流排同步傳送資料信號至DRAM晶片2 0 1。又，I 〇晶 片2 11包括一率聯/並聯電路，並串聯/並聯轉換經由端點 從DRAM晶片201傳輸的2n資料信號以輸出連續的2n資料至 系統資料匯流排。 又，10晶片包括一界面，具有包括同位位元的64m位 元或72m位元（m係1或更大的自然數）的系統資料匯流排。 各DRAM晶片201的資料信號端點經由透電極2 1 5連接至 I 0晶片211的端點。此k ’透電極2 1 5係資料信號線，由 D R A Μ晶片2 0 1所共用。各D R A Μ晶片2 0 1的位址信號端點共用 作為位址信號線的透電極2 1 5，並連接至〗〇晶片2丨丨的位址 信號端點。又，各DRAM晶片20 1的控制信號端點共用作為 控制信號線的透電極2 1 5，並連接至丨〇晶片2丨1的控制信號 端點。
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1237272 五、發明說明（16) --------- 注意在此例中由晶圓封裝處理（WPP)重寫後，在；[〇晶 片2 1 1上形成凸塊。 又’ SPD也可以如第40圖所示以同樣方式安置在記憶 杈組中’此時’ SPD寫入如記憶容量、庫結構、及記憶模 f的保証操作速度的信息，@晶片組包括關於在系統開機 枯間自動設定控制條件的信息的功能。當spD晶片安置在 DRAM晶片201的疊層上時，SPD晶片的輸入/輸出信號端點 經由透電極215連接至10晶片211上的spD輸入/輸出端點的 接點。各DRAM晶片201包括用於SPD輸入/輸出信號的透電 極’而SPD輸入/輸出信號並不用於DRAM晶片2(n。 在此’組成疊層的])RAM晶片2〇 1具有除了透電極21 5圖 案之外的相同的形成圖案。由於在所有DRAM晶片2 〇丨上形 成的相同的圖案將以此方式堆疊，熔絲元件分別地事前放 置’並為各DRAM晶片2 0 1斷開，因此可以辨識從j 〇晶片2工J 到各D R A Μ晶2 0 1的信號。 參考第2圖說明根據本發明的第二實施例的記憶模 組。第2圖所示的各DRAM晶片201包括一計數電路30 0，計 數電路3 0 0產生一校對信號，而從丨〇晶片2丨丨傳送的控制信 號或位址信號利用校對信號來校對以接收一信號，且一晶 片辨識碼產生電路3〇1置於10晶片2 11内。 又’如第2圖所示，DRAM晶片2 0 1 a和2 0 1 c包括相同的 透電極形成圖案251。另一方面，DRAM晶片包括透電極形 成圖案252 ’透電極形成圖案252不同於DRAM晶片201a和 201c的透電極形成圖案mi。ίο晶片211藉由透電極2 15a連
2130-6302-PF(N2);Ahddub.ptd 第22頁 1237272 五、發明說明（17) 接至DRAM晶片201a的透電極形成圖案251，DRAM晶片201a 藉由透電極215b連接至201b，又DRAM晶片201b藉由透電極 2 1 5 a連接至2 0 1 c。只顯示兩透電極，係顯示的透電極2 1 5 a 及215b，而安置有兩或更多的電極。注意其它透電極215 被省略係為了簡化圖式。 特別地，DRAM晶片201a上的透電極形成圖案251從透 電極2 15a輸入關於DRAM晶片201a上的計數器3 0 0，並從計 數器300輸出一輸出至透電極215b。又，DRAM晶片201b的 透電極形成圖案252供應關於DRAM晶片201b上的計數器300 的DRAM晶片201a的輸出，且DRAM晶片201b的計數器3 0 0的 輸出係經由透電極2 15a輸出至上層的DRAM晶片201c的透電 極形成圖案251。在此結構中，各DRAM晶片201a、201b、 201c的計數值連續輸出至上層的DRAM晶片。 此 不相同 堆疊。 係輸入 的輸出 續傳送 中可以 輸出值 DRAM 晶 當 光罩圖 τ 方式中’顯示的記憶模組包括一結構，穴τ六$丘 的透電極形成圖案251和2 5 2的DRAM晶片201係交互 根據此結構，從1〇晶片211輸出的複數位元的信號 至最下層的DRAM晶片201a的計數器3 0 0，計數器3〇〇 係供應至下一層的計數器3 0 0，且增加的信號係連 至最上層的dram晶片。在此結構中，在各⑽am晶片 得到不同的計數器輸出值，因此利用内部的計^器 各DRAM晶片201能夠產生校對信號以辨識有關各 片2 0 1的控制信號和位址信號。 計數器3 0 0的輸入/輸出在透電極形成時期口由兩種 案取代時，可以輕易地製造出包括上述兩種透電極
2130-6302-PF(N2);Ahddub.ptd 第23頁 1237272 五、發明說明（18) 形成圖案251和252的DRAM晶片201。 其次’第3圖顯示第2圖所示的整個的記憶模組的具體 範例。第3圖中’如第2圖所示，八個dram晶片201 (DRAM-1 至DRAM-8)係安裝在單1〇晶片211上。第4圖更具體顯示第3 圖所示的10晶片211的部分結構。第5圖顯示第3圖所示的 DRAM晶片2 0 1的具體結構，又第β圖更詳細顯示用於第&圖 所示的DRAM晶片201的DRAM晶片選擇電路。 參考第3圖，10晶片211包括一輸入/輸出電路ιη、輸 入電路112、内部控制電路113、DLL 114、及用以傳送/接 收有關插入基板（未顯示）的各種信號計數器起始值產生部 11 5。又，此晶片包括資料控制電路、串聯/並聯轉換電 路、並聯/串聯轉換電路、位址控制電路、及庫選擇俨號 產生電路。第3圖以參數116顯示f料控制電路、串聯^ 聯轉換電路、及並聯/串聯轉換電路的結合，以彖 示位址控制電路和庫選擇信號產生電路的結合/第4圖'、 中，位址控制電路和庫選擇信號產生電 和117b表示。 給刀別以參數117a 如第3圖所示，系統時脈信號CK、/CK、 A0至Ai、备μ @ & 糸統位址化唬 /MS、/CA^ WP址信號BA〇至“2係與控制信號如
晶片也（Γ顯亍/CS、及閃光信號_從記憶控制器的 至__卿在晶片組和10晶片211J傳J料= 使用-習知電路，作為第3圖所示的資料』= 接收。可 並聯/並聯串聯轉換電路116 '電路和串和 …、禾砰細說明，内
1237272 五、發明說明（19) 信號1DQ〇_255、IDM〇-31係在電路116和各晶片 ^ 送/接收。注意，在本發明的實施例中，DLL 11 4只 女置於10晶片211内’並不置於各㈣龍晶片2〇1内。 系，位址信號A0至Ai、及系統庫位址信號βΑ〇至βΑ2係 仏應至第3圖所示的I 〇晶片2 11的電路丨丨7，且電路連接至 計數器起始值產生部115。又，計數器起始值產生部ιΐ5供 應3位元計數信號S0到S2給最下層的DRAM晶片2〇i (dram_ 的計數器電路。 圖也具體顯示第3圖所示的1〇晶片211的部分。 第4圖顯不I 〇晶片211内的内部控制電路丨丨3、計數器 起始值產生部1 1 5、位址控制電路丨丨7a、及庫選擇信號產 生電路117b。這此電路中，内部控制電路113輸出一起始 信號RE。起始信號⑽通常接受高位，且通常是在模組上的 DRAM晶片20 1的起始時段具有低位的一脈衝信號，並在系 統内執行。 卜 第3圖所不的記憶模組中，4個DRAM晶片2 0 1也可以如 第7圖所示^堆豐在單晶片1〇晶片21工上，及8個⑽—晶片2^ 也y以如第8圖所示堆疊在單晶片1〇晶片211上。在第7圖 或第8圖内，如斜線所示，只有一⑽龍晶片從td dram晶片 201中選出。此方式中，對於根據本發明的模組，堆疊在 10曰曰片2 1 1上的DRAM晶片2 0 1的數量可以改變，因此j 〇晶片 211需要能夠判斷堆疊DRAM晶片2(n的數量。 在第7或8圖所示的範例中，各DRAM晶片2〇1組成一單 庫，而且各DRAM晶片201包括χ2 56的資料端點。另一方 第25頁 2130-6302-PF(N2);Aliddub.ptd 1237272 五、發明說明（20) 面’ 10晶片211包括x64的系統資料線。因此，DRAM晶片的 資料端點及10晶片2 11的系統資料線具有$ : 1的關係。因 此，在此結構中，DRAM晶2 0 1的輸出操作頻率降至j 4，且 在晶圓狀態的測試也很容易。有關記憶模組的一讀/寫存 取的執行與一DRAM晶片201相關。 參考第9圖，顯示第7、8圖中所示的各DRAM晶片2〇1的 庫結構。第9圖所示的DRAM晶片201包括5 12M位元的容量， 且包括與存在的512M位元DDRII DRAM中相同方式的一單庫 結構。顯示的DRAM晶片201分成4個12諸位元的晶胞陣列， 且互連區和測試接點係安置在中間位置。當⑽龍晶片的位 置被指定時，各晶胞陣列内的兩區域被活化，且可以讀或 寫總共25 6位元的資料信號，而各陣列64位元。在此，一 /舌=狀係私其中感測放大态可操作的狀態，且此狀態下 的資料單元稱為分頁。結果，顯示的肫〇晶片2〇1具有8Κ 位元組的分頁。 在假定為第7至9圖所示的結構下，將說明第3至6圖所 示的記憶模組，作。明顯地’第3圖中除了系統位址信號 Α0至Αι之一外，還有系統的系統庫位址信號βα〇至供應至 第4圖所示的1〇晶片2η的位址控制電路^以。 〜 上在此狀態下，第4圖所示的位址控制電路丨丨以從庫位 址信號ΒΑ0至BA2判斷目標DRAM晶片2〇1的庫，在此，係一 堆疊位，用以輪出位置至庫選擇信號產生電路丨以匕。” 一璺層數辨識信號經由疊層數辨識信號 r、 應至庫信號產生電路117b。 ^ 1237272 五、發明說明（21) 此例中，如第8圖所示，當8個DRAM晶片2 0 1堆疊時， 兩$層數辨識7虎線C 8 R、C 4 R變高。結果，從I q晶片2 11 的庫遥擇彳&號產生電路117b產生的庫選擇信號BAON/T至 BA2N/T全都被致能，而記憶模組接收系統的庫位址信號 BAO、1、2以便在8庫的結構内操作。 另一方面，當4層的DRAM晶片201如第γ圖所示地堆疊 時，疊層數辨識信號線C8R在低位，C4R在高位，從；[〇晶片 211的庫選擇彳§號產生電路117b產生的庫選擇信號βα〇Ν/Τ 至BA1N/T被致能，且BA2N/T被固定在高位。結果，記憶模 組接收系統的庫位址信號ΒΑ0、1以便在4庫的結構内操 作。 、 第4圖所示的内部控制電路113產生起始信號RE，起始 信號RE通常具有一高位並轉變成在模組上的⑽―晶片2〇ι 的起始時段具有一低位的脈衝信號。起始信號RE分別啟動 連接至宜層數辨識彳g 5虎線（C 4 R ’ C 8 R)的疊層數辨識信號線 上的電位。一旦由起始信號RE啟動時，疊層數辨認信號線 (C4R ’ C8R)的狀態具有的電位係依據如上述將堆疊的⑽龍 晶片201數量。 又’第4圖的計數器起始值產生部丨丨5輸出3位元的計 數化號S 0至S 2。此例中’計數信號s 〇至s 2假設為111。結 果’最下層的DRAM晶片2 0 1的計數器3 〇 〇只增加1 ，並輸出 0 0 0。接著’各層的DRAM晶片2 0 1的計數器3 〇 〇同樣只增加 1 ’並連續送出計數值至較上層。
結果，當DRAM晶片201堆疊時，疊層數辨識信號線C4R
2130-6302-PF(N2);Ahddub.ptd 第 27 頁 1237272 五、發明說明（22) 藉由較下層的第4 DRAM晶片201的輸出而變高。由於較下 層的第8 DRAM晶片201不堆疊，疊層數辨識信號線C8R維持 低位。當8層的D R A Μ晶片2 0 1堆豐時’豐層數辨識信號線、 C4R藉由較下層的第4 DRAM晶片201的輸出而變高，而疊層 數辨識信號線C8R藉由較下層的第8 DRAM晶片201的輸出: 變高。因此，DRAM晶片20 1的疊層數可辨識。 其次’弟5圖所示的DRAM晶片201包括DRAM晶片選擇電 路區塊150，DRAM晶片選擇電路區塊150包括連接至10晶片 211的計數器起始值產生部11 5的計數器電路3 〇 〇。除了包 括行解碼器、感測放大器、資料放大器、及列解碼器的記 憶晶胞陣列170之外，顯示的DRAM晶片201還包括一控制電 路1 71、位址緩衝器1 7 2、及資料緩衝器1 7 3。 又’考慮到在顯示的D R A Μ晶片2 0 1的堆疊關係中無法 測試DRAM晶片201，顯示的DRAM晶片201係由於測試接點 1 75及測試電路1 76安裝在DRAM晶片20 1上而被特性化。 在此，還參考第6圖，上述計數信號s〇至82係當作計 數輸入信號SO — ιη至S2 — in供應至DRAM晶片選擇電路區塊 1 5 0的計數器電路3 〇 〇，而只增加i的計數值係當作計數輸 出信號S0一οΜ至S2 — out被送出至較上層的帅龍晶片2〇1。 又，顯不的計數電路300產生校對信號（s〇T/Ns S2T/N)以回應計數輸出so 一 〇ut至S2—〇ut，並輸出信號至 in-DRAM問鎖信號產生電路151。in —DRAM閃鎖信號產生電 路151杈對計數電路3〇〇施加的校對信號（s〇T/N至“了/㈦與 伙I 0晶片2 11的庫選擇信號產生電路丨丨7b傳送的庫選擇信
第28頁 五、發明說明（23) 號（BAOT/N至BA2T/N)，以便在一致的情況下在——晶片内 產生h-DRAM問鎖信號。注意，如第3圖所示，閂鎖信號 LAT係由I 0晶片2 11内的内部控制電路丨丨3供應至顯示的 i n_DRAM閂鎖信號產生電路1 5 1。 in-DRAM問鎖信號係施加於第5圖的控制電路171、位 址缓衝器172、及資料緩衝器173 ’且25 6位元的資料信號 係由記憶晶胞陣列170讀出’或是達到有關記憶晶胞陣歹； 170的可寫狀態。 注意，當第6圖所示的計數電路3〇〇具有4層和8層結 構，位置控制信號C4和C8經由邏輯電路輸出至C4R、c8R以 確認位於最上層的DRAM晶片201。 包括此結構的各DRAM晶片20 1接收庫選擇信號（βΑ〇τ/Ν 至ΒΑ2Τ/Ν)，庫選擇信號（BA〇T/N至ΒΑ2Τ/Ν)係由ι〇晶片邏 輯性地產生，以選擇性地由⑽趟晶片選擇電路區塊15〇的 又，如第5圖所示，in — DRAM閂鎖信號輸入至肫-晶片 =的控制電路171，DRAM晶片201的控制信號係回應指令信 k而產生並輸入至位址緩衝器1 7 2和資料緩衝器1 7 3，且 從1〇晶片211傳送出的資料信號會被帶入⑽龍晶片2〇ι。 ^可看出堆豐dram晶片數係藉由疊層數辨識信號線 尺、C8R的電位來辨識以分配控制信號或位址 電位至各DRAM晶片。 又’顯不的測試電路1 7 6連接至控制電路1 71、位址缓 衝器172、及資料緩衝器173，測試用的閃鎖信號輸出至這 1237272 五、發明說明（24) ' 一~*- $電路U1和緩衝器17 2、17 3，並且也輸出測試指令信 ^ ’則试位址信號、及測試資料信號。因此，可以個別測 減堆疊的DRAM晶片。 多考第10圖’第6圖中所示的DRAM晶片選擇電路區塊 的計數輸入信號so — in至32—in、輸出信號S0—〇ut至 —〇ia、杈對信號（S0T/NsS2T/N)及位置控制信號以和⑶ 的值係以第1層到第8圖層的順序顯示，而第1層係最下 層。 p 在第6圖所示的DRAM晶片201中，計數器電路3〇〇置於 迟擇電路區塊15〇 _，而dram晶片201中的校對信號（s〇T/N 至SjT/N)係由計數器電路3〇〇產生。以此方式，在使用計 數器電路3 0 0的結構中，如參考第2圖所述，在DRM晶片 201内需要形成互為不同的透電極形成圖案251和252。 第11圖所示的DRAM晶片選擇電路區塊丨5 0a，包括一結 構’其中堆豐D R A Μ晶片2 0 1的所有圖案都相同，且校對信 號（S0T/N至S2T/N)可根據堆疊晶片201的堆疊位置而產 生。特別是，顯示的DRAM晶片選擇電路區塊丨5〇a包括一熔 絲電路180，熔絲電路180代替計數器電路3〇〇(第6圖）接收 起始信號RE以操作。在此3熔絲電路1 8 〇的安置係考慮8個 D R A Μ晶片2 0 1堆疊的情況。 圖中，明顯地，各熔絲電路1 8 〇包括一結構，其中溶 絲元件1 8 1係置於Ν通道Μ 0 S和Ρ通道Μ 0 S的没極間，一對反 相電路係置於絲元件1 8 1的一端上，而一對反相電路的 相反端的輸出係施加於in —DRAM閂鎖信號產生電路151。炫
1237272 五、發明說明（25) 絲元件1 8 1係根據DRAM晶片20 1的堆疊位置而斷開，而校對 信號可以以第6圖中同樣的方式產生。 根據此結構，DRAM晶片20 1的圖案不一定每層改變， 但具有不同斷開處的熔絲元件181的DRAM晶片201需根&據疊 層數而製作。 且 注意，顯示的DRAM晶片20 1經由透電極回應校對信號 改Ic各D R A Μ晶片2 0 1和I 0晶片2 11共用的疊層數辨識信號線 (C4R、C8R)，因此可以確認最上層的DRAM晶片。 b 參考第12至14圖，將說明根據本發明的另一選擇dram 曰一曰片的方法範例。第1 2圖所示的記憶模組不同於第3圖所 示的記憶模組，由於模組包括10晶片211和8個卯賴晶片 201且對應DRAM晶片201的晶片選擇信號CSEL丨到8從内部 控制電路113通過8個透電極輸出至肫賴晶2〇1。因此，記 憶模組不同於第3圖的記憶模組，由於系統位址信號A〇到 Ai及系統庫位址信號BA〇到2係供應至位址控制電路11化且 不放置庫選擇信號產生電路U7b(第3圖）。 /第13圖所示的10晶片211的位址控制電路n7a 糸統庫位址信號BA0至2的一内部庫位址信號，且輸出信麥 至内部控制電路11 3 a。内部控制# ^ ^ 9Π1 . y ^ 丨？工市J電路1133根據堆疊DRAM晶 片201的堆璺位置從内部庫位址信 CSEL1至8。從8端點選出的任 日日j达擇心唬 CSEI1 δ 仃透電極輸出晶片選擇信號 至8至透電極知點。由於計數器起始值 疊層數辨信號線C4R、C8R已表# 生邛 矛 細說明。 /亏弟4圖說明過，在此不詳 第31頁 2130-6302-PF(N2);Ahddub.ptd 五、發明說明（26) 參考第14圖，顯示DRAM晶片選擇電路區塊15()，DRAM 晶片選擇電路區塊150接受晶片選擇信號CSEU至8，且計 數信號S0至S2從第13圖輸出以操作。第14圖所示的⑽越選 擇電路區塊150接收計數信號so至52作為計數輸入信號 SO—ιη至S2 —in以輸出計數輸出信號s〇 —〇ut至“ —〇討以及對 應DR AM晶片201的疊層數輸出端點β1至㈣的數量。 此例中，根據計數器值，計數器電路3〇〇選擇輸出端 點bl至b8以輸出信號至in —MAM閂鎖信號產生電路151。此 時:對^輸出端B1至B8，只有對應DRAM晶片2〇1數量的端 點指示鬲電位’而其它端點指示低電位。 、 其中任一接受高電位的晶片選擇信號CSEL1至δ係經由 透電極供f至顯示的；^ —DRAM晶片閂鎖信號產生電路151。 口此堆宜位置（層數）的⑽AM晶片211的i n-DRAM問鎖信號 產生電路1 51輸出in — DRAM閂鎖信號，且只有來自選出的透 電極的信號被收入DRAM晶片201。 在此，其中in-DRAM問鎖信號由晶片選擇信號CSEL產 生、’且操，的執行係以上述方法同樣的方式，但本系統的 方法可以疋接收/傳送I 〇晶片211及個別dram晶片2 〇 1的信 號的方式。 第14圖中，已說明DRAM晶片選擇電路區塊15〇，drm 晶片選擇電路區塊丨5利用計數器3〇 〇確認堆疊位置以輸出 in-DjAM閃鎖信號，但也可以根據各晶片選擇信號cseu至
3以第11圖中同樣的方式安置焊絲電路1 8 〇以代替計數器電 路3 0 0 〇 P 1237272 五、發明說明（27) 參考第1 5圖，如同修正的第〗4圖，顯示一實施例，其 中焊絲電路1 80的安置數量係對應dRAM晶片20 1的疊層數。 一顯示的DRAM晶片選擇電路區塊15〇b包括8個連接至起始 信號RE端點的焊絲電路18〇，並且焊絲電路180的輸出端點 連接至NAND閉，NAND閘的安置係對應晶片選擇信ecseu 至8。由於焊絲電路1 80的結構與第丨丨圖的結構相似，省略 說明，但各焊絲電路1 8 0的焊絲元件1 8 1可以斷開以產生對 應B1至B8的信號。 參考第1 6圖，顯示根據本發明第三實施例的記憶模 組。記憶模組的記憶容量可以等於傳統的2列記憶模組'。 對於顯示的記憶模組，顯示了適合兩⑽―2〇1晶片同時為 存取目標的情況的的結構。 特別地，對於記憶模組，安裝在插入基板（未顯示）上 的兩I 0晶片2 11 a和2 11 b以及在I 〇晶片2 11 a、2 1 1 b上4層 DRAM晶片201a、201b係堆疊的，而在各1〇晶片2Ua、2Ub 上的DR AM晶片2 0 1 a、2 0 1 b係一個接一個同時被存取以組成 一2列記憶模組。此時，256位元的資料信號在同步存取的 DRAM晶片201a、201b與10晶片21 la和211b間傳送/接收， 且32位元的系統資料信號在各1〇晶片211a^2nb與晶片組 間傳送/接收。圖巾，-對同時為存取目標的drm晶片 201a、201b組成相同的庫〇至3。 另一方面’系統位址信?虎、指令、及時脈信號係共同 t、應至兩10晶片211a、211b。又，各1〇晶片211a、2Ub連 接至插入基板上的一半的系統資料信號bga端點，且除了
2130-6302-PF(N2);Ahddub.ptd 第33頁 1237272 五、發明說明（28) 資料#號的信號端點所使用的結構係由兩I q晶片2 11 &、 21 lb共用。當1〇晶片211a、21 lb連接至插入基板上的一半 的資料信號BGA端點，可降低因輸入容量的增加之信號的 傳送特性惡化。 參考第1 7圖，如同第1 6圖所示的記憶模組的修正，顯 示的記憶模組中，8個DRAM晶片201a、201b堆疊在/兩1〇晶 片2 11 a、2 11 b上，且在此關係中，庫〇至7的d R a Μ晶片 201a、201b從最低層的第1層至最上層的第8層堆疊在各1〇 晶片 211a、211b 上。 又’在此例中，兩10晶片211a、211b連接至插入基板 上一半的系統資料信號BGA端點，且共用除了資料以外的 位址、指令、及時脈的BGA端點。 已確認當兩10晶片211&、2111)以此方式安裝在插入基 板上時，可降低從插入基板上的系統資料信號的BGA端點 到I 0晶片2 11 a、2 11 b上的接點之配線長度。 第16、17圖所示的範例中，DRAM晶片201a、201b具有 x2 5 6的資料端點，在1〇晶片211a、211b的並聯串聯轉&電 路内具有關於系統的x32資料線的輸入/輸出，因此⑽—晶 片201a、201b的資料端點及資統的資料線具有8 : i的結 構’並且此結構能夠處理更高的操作頻率。 除了上述實施例，各DRAM晶片201也可以在2庫結構内 形成。 參考第18圖，顯示的範例中，512M位元DRAM晶片2〇ι 在包括256M位元庫A及B的2庫結構内形成。在2庫結構中，
2130-6302-PF(N2);Ahddub.ptd 第34頁 1237272 五、發明說明（29) 只有D R A Μ晶片2 0 1内部的一半被活化，且2 5 6位元資料彳古號 可從被活化的庫Α讀出。當各DRAM晶片201在2庫結構内形 成時，被活化的分頁尺寸與第9圖相較變成一半，而第工8 圖中的分頁尺寸係4k位元組。 參考第1 9圖，根據本發明第四實施例的記憶模組包括 一結構，其中堆疊的DRAM晶片各具有2庫結構。顯示的範 例具有一結構’其中兩I 0晶片2 11 a和2 11 b係安装在插入基 板210(未顯示）上以及兩DRAM晶片2〇la和201b堆疊在兩1〇 晶片21 la和21 lb上。堆疊在10晶片21 la和21 lb上的各DRAM 晶片2 0 1 a和2 0 1 b具有如第1 9圖所示的2庫結構。 在顯示的DRAM晶片201a、201b中，庫0、2係分配至最 鄰近10晶片21 la和2 lib的DRAM晶片201a、201b，也就是 說，在最下層。另一方面，庫i、3係分配至較上層的DRAM 晶片201a 、 201b 。 在此’各I 0晶片2 11 a和2 11 b係連接至系統資料信號 BGR端點的1 /2，並共用除了資料以外的位址、指令、及時 脈的BGR端點。 根據此結構，可以強化記憶容量的結構自由度而不增 加資料信號的端點容量，且可以減少插入基板上的配線長 度來改善特性。 —參考第2 0圖，如同第丨9圖所示的記憶模組修正，顯示 的範例中，各具有2庫結構的4個⑽純晶片2〇la、2〇lb堆疊 在兩I 0晶片2 11 a和2 11 b上。此時，庫（〇，4) (1，5 ) ( 2，6 ) (3 ’ 7)係從最上層到最下層分配至4個DRAM晶片2〇la、
2130-6302-PF(N2);Ahddub.ptd 第35頁 1237272 五、發明說明（30) 2 0 1 b上’且X1 2 8資料信號係在各庫與丨〇晶片2丨丨a和2 u b間 傳送/接收。另一方面，x32系統資料信號在各1〇晶片2Ua 和21 lb與晶片組間傳送/接收。 參考第2 1圖，顯示另一修正的第丨9圖所示的記憶模 組。圖中，明顯地，除了各具有2庫結構的8個⑽―晶片 2〇la、201b堆疊在兩1〇晶片211a和2Ub上之外，與第19、 2 0圖的模組相似。
如第19至21圖所示，當各DRAM晶片2〇la、2〇lb由複數 庫組成時，記憶模組可以完全組成具有一等kDRAM晶片數 x(DRAM晶片中的庫數）的庫數。此時，當DRAM晶片2〇la、 2〇lb的内部以複數庫（n庫）操作時，分頁尺寸係1/n。又， 也可此藉由BGA端點電位來選擇是否操作⑽越晶片2〇la、 2 〇 1 b的内部為複數庫（n庫）。
第1 9至21圖所示的記憶模組的具體電路結構將參考第 22至24圖來說明。用以控制各具有2庫結構的各DRAM晶片 γ、20 lb的控制信號MIO、MB係供應至第22圖所示的各 晶片2 11，且控制信號M j 0、〇係供應至j 〇晶片2 j i的内 部f制電路11 3。在此，控制信號MB係一庫模式信號，指 示是否記憶模組中的複數DRAM晶片201a、201b在2庫結構 中形成’且控制信號Μ I 〇係一用以選擇j 〇晶片2丨丨^、2丨j ^ 的信號。 一内部控制電路11 3a接收控制信號μ I 〇、MB來操作， 且控制位址控控制信號、庫選擇信琥控制電路丨丨7。顯示 的内部控制電路11 3a在產生控信號及閂鎖信號方面與第3
1237272 五、發明說明（31) " ' "~------ 圖所示的内邛控制電路丨1 3相同。位址控制電路、庫 信號，制電路117產生庫選擇信號BSELT/N，如之後所述 /第22圖所示的10晶片211將參考第23圖具體說明/接。 收系統庫位址信號BAO至BA3的位址以個別操作的資料控 信號117&輸出内部庫選擇信號（]^〇17肿至^3了/評）至=」 擇信號產生電路117b。 選 另一方面，内部控制電路丨丨3接收一庫模式Μβ以輪出 一設=D^AM晶片210的庫結構的内部庫模式信號〇s，更輪 出一設定I 0晶片2 11 a、2 11 b結構的控制信號MI 〇s。注意^ 内部庫模式信號MBS係一決定是否DRAM在2庫結構内形^的 偵號。即顯示的記憶模組可以選擇性地在兩庫或單一內 操作。 /鬥 第23圖所示的庫選擇信號產生電路1171}邏輯地計算内 部庫選擇信號（ΒΑ0Τ/ΝΡ至BA3T/NP)及在疊層數識別線 (C4R ’ C8R)的信號以輸出庫選擇信號（ba〇t/n sBA2T/N)用 以選擇I 0晶片2 11 a或2 11 b上的庫。另一方面，庫結構選擇 信號BSELT、BSELN代表各DRAM晶片201a、201b内的庫結 構。 、口 參考第24圖’堆疊在第23圖所示的1〇晶片211a、211b 上的各D R A Μ晶片2 0 1 (省略附加的字母）具有一記憶晶胞陣 列1 (庫A )及一記憶晶胞陣列（庫b )，且這些庫a、B回應内 部庫模式信號MBS選擇性地在單一庫或2庫結構操作。 特別是，第24圖所示的DRAM晶片20 1包括具有計數器 電路30 0的DRAM晶片選擇電路區塊1 50，並更包括控制電路
2130-6302-PF(N2);Ahddub.ptd 第37頁 1237272 五、發明說明（32) 1 71、、位址緩衝器1 7 2、資料緩衝器1 7 3、測試電路1 7 6、及 3試接點176。在此，由於DRAM晶月選擇電路區塊15〇及測 试電路1 76已在上述實施例中說明，在此省略說明。 顯示的控制電路171回應MBS及MIOS接收内部庫模式传 號MBS及控制信號Mi〇s以輸出控制信號1及2至記憶晶胞陣。 列1及2。又，代表各DRAM晶片2〇la、2〇lb中的庫電位的庫 電位選擇信號BSELC、BSELN係供應至位址緩衝器丨72。位 址緩衝器1 72根據BSELT、BSELN輸出一行位址信號至記憶 晶胞陣列1及2，並輸出列位址信號丨、2至記憶晶胞陣列匕 A、B 〇 據此，明顯地，第24圖所示控制電路丨71、位址緩衝 = 172、及資料緩衝器173的操作如同控制記憶陣列的陣列 控制電路。 由於除此之外的操作與上述實施例相同，省略說明。 在第23圖所不的1〇晶片211中，内部控制電路ιΐ3產生 回應系統的庫模式信號抓的庫模式信號卵$。 第25圖顯示1〇晶片211的另一範例。⑽频晶片疊層數 確認信號MC8及MC4係從插入基板上的BGA端點供應至 的1〇晶片2U的内部控制電路113。内部控制電路ιΐ3 ^堇
參考系統的庫模式信號MB還有MC8及MC4所代表的 生庫模式信號MBS。 A 上述的實施例中，是否形成2庫結構_AM内部係由 供應至BGA端點MB的信號所控制。因此，内部庫壯構可以 依據主系統的要求而變化。可以由系統供應固定^電位至 2130-6302-PF(N2);Ahddub.ptd 第38頁 1237272 ——— ---- 五、發明說明（33) MB端點，或是也可以以系統指令信號内同樣方式切換端 點。 如上述，當2庫結構在DRAM晶片上形成，甚至可以以 兩個的DRAM的疊層數處理最小的Dram容量。又，4層、8層 的結構可以由相同的I 〇晶片和DRAM晶片形成，可以處理^ 同的記憶容量需求，並增強產能。 將說明增加庫數的效果。使用記憶庫的方法隨著系統 不同。不過，當分頁命中比率高時，在庫活化狀態中等待 來自系統的要求，因此較長的分頁長度在增強命中比率方 面是有效的。當分頁命中比率低時，在庫關閉狀態中等待 來自系統的要求，因此較大的庫數較佳。 在此，例如記憶容量、庫結構、及模組確定操作速度 的信息係在製造時間寫入記憶模組，且有時安裝的spD晶 片具有一功能，晶片組參考此功能在系統開機時間自動設 定控制條件。本發明甚至可同樣應用於包括SPD晶片的記 憶模組。 參考第26圖，安置根據本發明第四實施例的記憶模 組。對於顯示的記憶模組，一 I 〇基板，即丨〇晶片2丨i，係 安裝在插入基板上，且由8層形成的DRAM晶片201係堆疊在 10晶片211上。又，一SPD晶片4〇〇係安裝在最上層的DRM 晶片2 0 1上。S P D晶片4 0 0係一 R Ο Μ，其中記憶容量等係如上 述寫入’ S P D晶片4 0 0的控制條件在系統開機時間從晶片讀 出’且條件在系統内自動設定。 SPD晶片40 0藉由透電極21 5如同DRAM晶片201内同樣的
1237272
方式連接至10晶片211 ’且經由I 〇晶片211上的接點更連 至插入基板2 11。 除了開機時間的操作，顯示的記憶模組操作與根據本 發明第二實施例的記憶模組的操作相同。 參考第2 7圖，顯示另一實施例中使用SPD晶片4 〇 〇。在 此，兩I 0晶片2 11 a和2 11 b係安裝在插入基板2 1 〇上。8個 DRAM晶片201a、201b係堆疊在各1〇晶片21 la和21 lb上。 又，在顯示的範例中，SPD晶片4 0 0只附在I 〇晶片2 1 1 a上的 DRAM晶片201a上。SPD晶片400經由透電極215連接至1〇晶 片 211a。 在此結構中，SPD信號可以經由透電極2 1 5由I 〇晶片 2 1 1 a讀出。 晶片組在系統開機時間讀出寫入SPD晶片4〇〇的信息。 10晶片21 la和21 lb接受信息以產生DRAM晶片2〇la、2〇ib的 控制信號（MBS ; DRAM晶片中的庫結構，Ml〇S ; DRAM晶片的 10結構）。 士 ^ 1 0晶片2 11 a和2 11 b以此方式在記憶模組的起始設定 時間讀出/存取SPD晶片400時，在製造時間寫入spd晶片 4 0 0如内部時序設定及模組結構的設定信息也可以被讀出 以設定内部電路。 又’如第2 7圖所示，當安裝兩j 〇晶片2 J i a和2 i j b時， SPD曰曰片400只安裝在dr AM晶片20 1 a上的一面，經由透電極 21 5連接至1〇晶片21 ia上的接點，更藉由插入基板21 〇上的 配線連接至其它I 〇晶片2 1 j b的接點。因此，來自spD晶片
1237272 1^ » 五、發明說明（35) 40〇的信號可由兩10晶片211a和211b讀出。 參考第2 8圖，顯示第2 7圖所示的記憶模組的疊層結 構。圖中，明顯地，SPD晶片40 0只安置於左邊的DRAM晶片 201a上，而不安置在右邊的DRAM晶片2〇lb上。又，各顯示 的DRAM晶片201a、201b具有2庫結構，且兩庫電位係供應 至此關係中的DRAM晶片201a、201b。 系統位址、指令、及時脈信號係共同地供應至兩I 〇晶 片2 11 a、2 11 b，且S P D晶片4 0 0係在系統開機時間被存取。 當存取SPD晶片40 0時，SPD信號（SCL、SDA、SA0至SA2)係 輸出至I 0晶片2 11 a、2 11 b及晶片組。 第29圖顯示第28圖所示的1〇晶片211a、DRAM晶片 2〇la、及SPD晶片的連接關係，而第3〇圖顯示1〇晶片21 lb 和D R A Μ晶片2 0 1 b間的連接關係。顯示的I 〇晶片2 11 a包括一 連接至SPD晶片400的SPD解碼電路500，且SPD解碼電路500 解SPD信號以輸出一解碼結果至内部控制電路1丨3。内部控 制電路11 3根據解碼結果供應一 I 〇内部的調整信號至輸入/ 輸出電路111及輸入電路112以執行起始設定。又，控制信 號MBS和MIOS係供應至1〇晶片21 la上的DRAM晶片201a以初 步地設定各DRAM晶片201a。 SPD信號也經由I 〇晶片2 11 a供應至第3 〇圖所示的I 〇晶 片211b的SPD解碼電路5 0 0，且解碼結果係以1〇晶片211a上 的DRAM晶片2 0 1 a内的同樣方式供應至j 〇晶片21 1匕内的内部 控制電路113以執行DRAM晶片201b的起始設定。 根據本發明的記憶模組的操作將參考第3 1圖說明。注
2130-6302-PF(N2);Ahddub.ptd 第41頁 1237272 五、發明說明（36) 意，所有實施例中的記憶模組的操作基本上相同。一接收 到來自晶片組的系統指令信號（ACT、RED、PRE)，10晶片 2 11傳送閂鎖信號LAT、位址信號I a 〇至IA i、庫選擇信號 BA0至2T/N、指令信號及内部信資料號（x25 6 )至DRAM晶片 201 0 在顯示的範例t，4 0 0MHz係供應作系統時脈信號，系 統指令（ACT、RED、PRE)係與系統時脈信號同步供應，以 及閂鎖信號LAT和DRAM内的閃鎖信號在既定時序後回應系 統指令A C T、R E D被輸出。圖中，明顯地，閃鎖信號[a τ和 DRAM内的問鎖信號在同一時間間隔内產生。 藉由從10晶片211傳出的閂鎖信號LAT，DRAM晶片2〇1 接收位址、指令、資料信號以起動一内部操作。在此，由 於才曰令k號藉由閂鎖^號LAT與系統時脈同步被傳送至 DRAM晶片20 1，記憶模組内的指令信號間的時序與系统上 的時間間隔相同。 μ ' 如顯示，當系統指令ACT係與位址信號ADD 一起供應 時，對應的DRAM晶片被活化。當讀出指令動在此狀能 供應時，2 5 6位元的内部資料以6 4位元的單位 ^
為系統資料。 胃& H 參考第32圖，顯示的操作係在讀出指令red與系統位 址Add —起連繽被供應作為系統指令的情況，且甚至在 :二：2!6位广，部資料連續被讀出作為WAS期間内 的6 4位兀早兀的系統資料。 另一方面，第33圖顯示的操作，其中寫入指令（wr丁） 1237272 五、發明說明（37) 在系統才曰令ACT之後被供應。此時，在DRAM晶片内，DRAM 内的閃鎖信號、指令信號及内部位址信號係與系統指令 ACT和WRT 步產生，且系統資料信號與⑽龍問鎖信號同步 以6 4位兀單位寫入作為2 5 6位元的内部資料信號。 如上所述’測試接點1 75及測試電路1 76建立在根據本 發明的記憶模組内的DRAM晶片201内。 、^參考第34圖，係一寫入操作，其中各仰〇晶片2〇1被 測试。此時’測試指令信號（ACT、RED、PRE)係與一測試 觸發信號同步供應自測試接點175。一接收到測試指令信 ，γ測試電路1 76傳送測試用閂鎖信號、測試位址、測試 1令、及測試信號至位址緩衝器丨7 2、控制電路、及資料 ，衝姦1 7 3。在顯示的範例中，由於測試接點數降低，測 "式用k號連續輸入至測試觸發信號的上升、下降，並在測 試電路17β内調變以產生測試位址、測試指令。 、 一 測5式仏號從一接腳輸入，且内部X 2 5 6 I 0會退化及被測 f。DRAM晶片20 1接收位址、指令、及資料信號係藉由測 試電路1 76傳出的測試用閂鎖信號以起動内部操作。 σ在此，由於測試指令在内部操作信號内與測試觸發信 號同步由測试用閂鎖“號形成，指令⑽隸晶片内的指令間 的時序等於測試指令的時序間隔。 第35圖係一時序圖，顯示一操作情況，其中各⑽—晶 、片2 0 1的讀出操作被測試。在一讀出操作時間，期望值資 料係從測試資料輸入/輸出被輸入，並與 比較，而比較結果被鎖住。
第43頁 2130-6302-PF(N2)；Ahddub.ptd 1237272 ----____ 五、發明說明（38) '一' -----—1 重置在第36圖中所示的比較週期中係一判斷結果的輸出及 第36圖顯示的結構係問鎖住判斷結果的 片信號閃鎖電路。第37圖所示的閃鎖電路用於測試二 f包括：—1路部’電路部藉由測試用制信號問鎖住測 /位址、指令、貢料信號；以及一輸出部，用在正常操 期間並由藉由DRAM中的閃鎖信號以閃鎖位址、指令、資 佗唬的電路部共用。在此結構中，由於閂鎖在電路部内的 化號的DRAM内晶片產生時序間隔在一測試時間及一安裝時 間内可以相等，可以移除晶圓狀態下的DRAM晶片的缺點。 利用根據本發明的記憶模組組成的記憶系統將參考第 38圖說明。在所示的記憶系統中，包括第j圖所示的⑽賴 晶片201疊層的記憶模組（由4〇〇a至4〇〇(1所示）等係與一記 fe控制裔（晶片組）4 0 2 —起安裝在一主機板4 〇 1上。 在所示的範例中，各記憶模組4〇〇a至4〇〇d係安裝在主 機板4 0 1上的一平面内。此結構中，平面安裝插座4 〇 3係安 置在土 fe模組4 0 0 a至4 0 0 d安裝位置内，且記憶模組4 〇 〇 a至 40 0d係經由插入基板210的BGA端點電氣連接至平面安裝插 座403的接點。 < 此時’資料信號、位址指令信號、時脈信號、及控制 信號係供應至安置於記憶模組4〇〇a至400d内的插入基板 2 1 0的BG A端點。這些信號係供應至記憶模組4 〇 〇 a至4 〇 〇b的 I 0晶片2 11上的信號接點並更一步供應至界面電路。由於 各記憶模組40 0a至40Ob的連接係顯著地短，只有分流可電
2130-6302-PF(N2);Ahddub.ptd 第44頁 1237272 五、發明說明（39) ' 性忽略（@ 1 · 6 Gbps )程度的分流在信號配線上產生。 在所示的範例中，資料信號、位址指令信號、及時脈 信號的配線可以在物理性相同的配線拓樸中形成。因此， 在各記憶模組40 0a至40Ob(特別是10晶片輸入接點）中，各 信號到達時間並未有差異（即時滯）。 在此結構中，由於每通道的匯流排寬度可以等於或大 於DDR I I的匯流排寬度，優點係連接至匯流排的封裝數不 會如同在RDRAM内般地增加。 其次，第39圖所示的記憶系統具有一結構，其中第38 圖所示的記憶模組40 0a至40 Ob係經由平面安裝插座40 3安 衣在女叙基板410上，且安裝基板41〇經由一插槽和連接器 (未顯示）安裝在主機板4 1 〇上。此方式中，本發明的記憶 系統也可以使用一結構，其中具有堆疊及安裝記憶模組 40 0a至40 Ob的安裝基板410係垂直安置在主機板4〇1上。即 使在圖中所示的結構中，資料信號（DQ)、位址指令信號、 及時脈信號的配線係在物理性相同的配線拓樸中實體地形 成。因此，可以抑制在各記憶模組4 〇 〇 a至4 b (特別是， 10晶片輸入接點）内的時滯。 當寫入、項出模擬參考具 41 0的記憶系統以1 · 6Gbps執行 認打開的視足夠一眼型。同樣 得到一足夠的視窗。 有第39圖所示的安裝基板 時’安裝在兩插槽内，已確 地’即使在4插槽内也可以 另一方面，當執行關於具有安妒 ^ 丄 文衣在兩插槽内的1 6兀件 的RDRAM同樣的杈擬，未得到任何及 ^ 心约的視窗。
2130-6302-PF(N2);Ahddub.ptd 第45頁 五、發明說明（40) 這被^為疋因為在遠端元件内接收的波型受到另一並 中1 6 το件，接至匯流排的元件輸〜L(：的反射信號的影響了 上述實施例中，只有說明過DRAM晶片，但本發明^ j革辛：£度不R於核、组巾的内部資料信號的傳輸速率和寬 如上所述，根據本發明的卯龍晶片具有一結構，盆 堆璺有一插入基板、一 I 〇晶^ ^ r η艮據此結構，位址、：：二電=複數_晶 ϊί:匕2之前儀由習知記憶模組上的機於晶片 ==二Γ時脈的輸入電路的電流消耗，只-組 Ί ，一之前安裝在各⑽AM晶片上的 \魏口了衣,/ 記憶模組内的1〇晶片上，且電流 岸= 月的結構中，模組基板上的配線對
Lf : ί有個約50疊層的透電極的尺寸也只 有450 /zm :且配線的充電/放電非常地小。因 中’習知模組中的基板上的配線充電： 在根據本發明的記憶模組中電了大為降低。 回應記憶控制器的存取指令而m有-DRAM晶片 DRAM晶片或1/2的DRAM晶片如同習^知°，果模組上所有的 控制電路部的冗餘操作和卯^晶 R拉組中地被存取， 去，以降低整個模組的操作電流。的控制信號可以除 又’在根據本發明的記憒槎 有關如習知的DDR的系統内的模、电’卩前用卩時序調整 的棋、、且上的配線延遲而安裝的 1237272 、發明說明（41) :存器或PLL不再需要，因此這些活化元件的電流消耗 低了。 干 又，由於DDRII系統内所需的DRAM晶片内的資 配線（DQ)的端點不再需要，一消耗的⑽晶片在此可以化 低。 牛 在本發明的記憶模組中 控制器的一存取指令，模 又對於堆疊的dram晶片 透電極的圖案是共用的。當 產生了難以個別從I 0晶片傳 題。不過，此問題的解決可 用以藉由校對從I 〇晶片傳送 一位址信號來接收信號的一 係置於晶圓上，而在晶圓上 成後已經形成。 ’有關用以降低操作電流的記 組中只有一DRAM晶片被存取。 ’考慮到量產’最好所有包括 所有的圖案以此方式共用時， 送信號至DRAM晶片並操作=問 以藉由安置計數器電路來產生 至各DRAM晶片的一控制作 校對信號。計數^⑽= 的DRAM晶片的圖案在透電極形
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第47頁 1237272 圖式簡單說明 第1圖係顯示根據本發明的記憶模組的圖式結構； 第2圖係分解圖，顯示根據本發明實施例的記憶模組 結構； 第3圖係方塊圖，顯示第2圖所示整個的記憶模組結 構； 第4圖係方塊圖，更具體顯示第3圖所示的I 0晶片2 1 1 的部分結構； 第5圖係方塊圖，顯示第3圖所示的DRAM晶片201的具 體結構； 第6圖係方塊圖，更詳細地顯示用於第5圖所示的DRAM 晶片201中的DR AM晶片選擇電路； 第7圖係說明圖，顯示根據本發明的記憶模組範例以 及一存取方法； 第8圖係說明圖，顯示根據本發明的另一記憶模組範 例以及存取方法； 第9圖係圖示第7圖和第8圖所示的DRAM晶片的活化狀 態。 第1 0圖係圖示第6圖中所示的信號關係； 第11圖係方塊圖，顯示另一用於第5圖所示的DRAM晶 片20 1的DRAM晶片選擇電路的結構範例； 第1 2圖係方塊圖，顯示根據本發明選擇DRAM晶片的另 一方法範例； 第1 3圖係方塊圖，具體顯示第1 2圖所示的I 0晶片結 構；
2130-6302-PF(N2);Ahddub.ptd 第48頁 1237272 圖式簡單說明 第14圖係方塊圖，顯示第12圖所示的dr am晶片的具體 結構； / 第1 5圖係方塊圖，顯示修正的第1 2圖所示的])r a Μ晶 片； 第1 6圖係方塊圖，顯示根據本發明的另一實施例的 DRAM模組的圖式結構及存取方法； 弟1 7圖係方塊圖’顯不根據本發明的另一實施例的修 正的DRAM模組及存取方法； 弟1 8圖係說明圖，顯示根據本發明的再另一實施例的 DRAM模組内的各DRAM晶片結構； 第1 9圖係顯示第1 8圖所示的DR AM模組的結構範例圖； 第2 0圖係顯示第1 8圖所示的DR AM模組的另一結構範例 圖， 第21圖係顯示第1 8圖所示的DR AM模組的再另一結構範 例圖； 第22圖係顯示第1 8至21圖所示的DRAM模組的操作； 第2 3圖係方塊圖，具體顯示第2 2圖所示的〗〇晶片的姓 構； 、、’ 第24圖係方塊圖，具體顯示第22圖所示的dram晶片的 結構； 第25圖係方塊圖，顯示第22圖所示的1〇晶片的另一姓 構範例； ^ 第26圖係顯示根據本發明的另一實施例的DRAM模組的 圖解結構；
圖式簡單說明 第2 7圖係g _ 的圖解結構；”、、不根據本發明的再另一實施例的DRAM模組 第2 8圖係顯示第2 7 第29圖係方 7所不的DRAM模組的庫及配線圖； DRAM疊層之―处圖’顯示第28圖所示的帅―模組中的 第30圖係：：構； ^ 191係方塊圖，顯+铱0 〇 -咖疊層的結構；^弟28 圖所示的DRAM模組中的另 顯不根據本發明的DRAM模組的讀出 顯7F根據本發明的DRAM模組中執行 顯不根據本發明的DRAM模組内的寫 顯不根據本發明的DRAM模組内測試 顯示根據本發明的DRAM模組内的測 顯示在根據本發明的DRAM模組内測 ί、、員示用於測式時的資料閂鎖電路； 顯示包括複數根據本發明的DRAM模 1237272 ^1 «係時序圖 才呆作； 士第3 2圖係時序圖 連續讀出操作的情況 第3 3圖係時序圖 入操作； 苐3 4圖係時序圖 資料的寫入操作； 弟3 5圖係時序圖 試資料的寫入操作； 弟3 6圖係時序圖 試資料的比較操作； 第37圖係電路圖 第3 8圖係透視圖 組的記憶系統的一範例； 弟3 9圖係透視圖’顯示包括複數板 組的記憶系統的另一範例；以及 乂 據本發明的DRAM模
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〜---- 第50頁 1237272 圖式簡單說明 第40圖係平面圖，顯示習知的DR AM模組。 【符號說明】 111 〜輸入/輸出電路； 1 1 2〜輸入電路； 11 3 a〜内部控制電路； 113- -内部控制電路； 114 〜DLL ; 1 17a 〜資料控制信號 170 〜記憶晶胞陣列； 171 - 、控制電路； 172 〜位址緩衝器； 1 73 - 、資料緩衝器； 175 〜測試接點； 1 76 - ^測試電路； 180 〜熔絲電路； 1 8 1〜焊絲元件； 202 〜暫存器； 210 - -插入基板； 211 a、2 11 b 〜I 0 晶片； 2 11〜I 0晶片； 215 、215a、215b〜透電極 ;215， i透電極； 4 0 0 a至4 0 0 d〜記憶模組； 3 0 0〜計數器電路； 402 〜記憶控制器（晶片組） ;4 0 3， 。平面安裝插座； 410 〜安裝基板； 5 0 0〜SPD解碼電路； A0至Ai〜系統位址信號； ADD〜位址信號； ΒΑ0 、1、2〜庫位址信號； bl至b8〜輸出端點； ΒΑ0至2T/N〜庫選擇信號； BSELT/N〜庫選擇信號 CK、 /CK〜系統時脈信號； 4 0 0〜SPD晶片； C4、 C8〜位置控制信號； 401、 v主機板； CSEL1至8〜晶片選擇信號； CSEL 〜晶片選擇信號 DQS 〜閃光信號； DQ〜 資料信號配線； IA 0至IA i〜位址信號； LAT〜閃鎖信號；
2130-6302-PF(N2);Aliddub.ptd 第51頁 1237272 圖式簡單說明 MBS〜庫模式信號； MB〜庫模式； RED〜讀出指令； R E〜起始信號； S0T/N至S2T/N〜校對信號； S0至S2〜計數信號 WRT〜寫入指令； 庫A〜記憶晶胞陣列 11 5〜計數器起始值產生部；庫B〜記憶晶胞陣列； 117b〜庫選擇信號產生電路； 251、252〜透電極形成圖案； BAO至BA3〜系統庫位址信號； 150〜DRAM晶片選擇電路區塊； C8R、C4R〜疊層數辨識信號線； 15 0b〜DRAM晶片選擇電路區塊； 15 0a〜DRAM晶片選擇電路區塊； S 0 _ i η至S 2 _ i η〜計數輸入信號； ΒΑ0Ν/Τ至ΒΑ2Ν/Τ〜庫選擇信號； ACT、RED、PRE〜測試指令信號； BSELC、BSELN〜庫電位選擇信號； 151〜in-DRAM閂鎖信號產生電路； S0_out至S2_out〜計數輸出信號； DQ0至DQ63、DM0至DM7〜資料信號； /RAS、/CAS、/WE、/CS 〜控制信號； IDQ0 -2 5 5、IDM0-31〜内部資料信號； 201 、 201a 、 201b 、 201c 〜DRAM 晶片； ΒΑ0Τ/ΝΡ至BA3T/NP〜内部庫選擇信號； 11 7〜位址控制電路和庫選擇信號產生電路；
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第53頁

Claims (1)

1237272 六、申請專利範圍 1 · 一種記憶模組，包括. :系統輸入/輪出端點，具有—既定資料寬度的— ，，先貝料信號經由上述端點輸入/輸出；以及 ,、 禝數記憶晶片’傳輸/接收比上述系統輸 寬的一内部資料信號； ％ ”、、占 上述記憶模組更包括：—IQ晶片，具有執行上 :二輪出端點内的上述系統資料信號和上述内部資料作、 :::轉換的功能、;而上述複數記憶晶片堆疊在上述10°晶 =由延伸通過上述複數堆疊記憶晶片的透電極 至上述I 0晶片。 < 牧 2 ·如申清專利範圍第1項所述的記憶模組，其中，更 ::田-插入基板’用以安裝上述10晶片，上述插入基板 /、有用以安裝的一端‘點’構成上述系統輸入/輸出端點。 3. —種記憶模組，包括： 一 10晶片； 複數DRAM，堆疊在上述10晶片上；以及 + ^ π Ϊ入基板，具有組成一個通道的記憶子系統功能所 統資料信號、系統位址信號、•統控制信號及 曰、二日:脈“唬的BGA端點，並包括一結構，其中複數DRM : '接至用以輸入/輸出的一接點及上述10晶片上的各 輸=輸出電路的一輸入接點並堆疊在上述1〇晶片上，上 述=數dram晶片藉由上述透電極黏接至上述1〇晶片的一資 料，號端點二-位址信號端點、及一控制信號端點，上述 晶間的-資料信號、一位址信號及一控制信號係經由上
1237272 六、申請專利範圍 述透電極接收/傳送，以及一電源供應及GND係從上述BGA 端點供應給上述I 〇晶片上的接點，並經由上述透電極供應 給各DRAM晶片的一電源供應器和一GND端點。 4 ·如申請專利範圍第3項所述的記憶模組，其中，上 述各DRAM的上述資料信號端點經由上述透電極共用一資料 ^號線’並連接至上述I Q晶片的上述資料信號端點；上述 各DRAM的上述位址信號端點經由上述透電極共用一位址信 號線’並連接至上述丨〇晶片的上述位址信號端點；以及上 述各DRAM的上述控制信號端點經由上述透電極共用一控制 信號線，並連接至上述丨〇晶片的上述控制信號端點。 5 ·如申請專利範圍第3項所述的記憶模組，其中，上 述DRAM晶片所具有用於寫讀的透電極資料信號端點、或雙 向端點的數量係系統資料匯流排數量的2η(η代表1或更大 !!自^數）倍，且又上述10晶月所具有用於寫讀的透電極 貝料化號端點、或雙向端點的數量係系統資料匯流排數量 的2 η倍。 …6 ·如申請專利範圍第3項所述的記憶模組，其中，上 述DRAM曰曰片和上述j〇晶片經由一透電極資料端點互相傳 資料，而上述1〇晶片具有·· ^串聯/並聯電路，串聯/並聯轉換每連續端點的2n資 H =上述&資料信號的傳輸係藉由一系統資料匯流 排同二傳輸上述資料信號至上述DRAM晶片；以及 $ 0T(串如電路，並聯/串聯轉換每端點的2n資料信 述為資料信號由上述DRAM晶片傳輸以輸出連續的
第55頁 2130-6302-PF(N2);Ahddub.ptd 1237272 六、申請專利範圍 2n資料信號至上述系統資料匯流排。 7·如申請專利範圍第3項所述的記憶模組，其中，Spd 晶片也可以堆疊在上述堆疊DRAM晶片上。 、8.如申請專利範圍第7項所述的記憶模組，其中，上 述SPD晶片的一輸入/輸出信號端點經由上述透電極連接至 上述10晶片上的一SPD輸入/輸出端點接點，且各DRAM晶片 具有一用於一SPD輸入/輸出信號的透電極，而上述SpD晶 片輸入/輸出信號不使用於上述晶片内。 9 ·如申請專利範圍第3項所述的記憶模組，其中，除 了用於形成上述透電極圖案之外的一圖案係利用用於堆疊 的上述DRAM晶片的相同的圖案來形成。 I 0 ·如申請專利範圍第3項所述的記憶模組，其中，所 有堆疊的上述DRAM晶片形成同一圖案，且切斷一焊絲資料 以確認來自上述I〇晶片用於上述個別DRAM晶片的信號。 II · 一種記憶模組，包括： 一 10晶片， 複數D R A Μ晶片’堆疊在上述I 〇晶片上；以及 一插入基板，具有組成一個通道的一記憶子系統功能 所需的所有系統資料信號、系統位址信號、系統控制信號 及系統時脈#號的B G Α端點，其中各d R A Μ晶片包括一計數 器，用以產生一校對信號，而從上述10晶片傳送的一控制 信號或一位址信號利用上述校對信號以校對接收一化號， 各DRAM晶片並具有一結構，其中具有至少兩種不同^ =極 形成圖案的上述DRAM晶片係交互堆疊。
2130-6302-PF(N2);Ahddub.ptd 第 56 頁 1237272 六、申請專利範圍 1 2·如申請專利範圍第丨丨 從上述10晶片輸出的複數位元 ,τ ^ 只所述的挹憶模組，立中， 的信號係輸入至一最低層的 輸出係輸入至下一層的 DRAM晶片上的上述計數器電路，— DRAM晶片> 上的上述計數器電路，且一連續增加信號因而傳 达至一較上層的DRAM晶片，所以各上述DRAM晶片同 的計數器輸出值。 1 3 ·如申請專利範圍第1 1項所述的記憶模組，其中， 上述DRAM晶片回應一計數器輸出值產生上述校對信號，校 對上述校對信號與上述10晶片傳出的上述控制信號或上述 位址信號，並在符合的情況下接收一上述I 〇晶片傳送的信 號。 1 4 ·如申請專利桃圍第11項所述的記憶模組，其中， 上述DRAM晶片包括一邏輯電路，產生一上述DRAM晶片的疊 層數的一邏輯，用於根據一計數器輸出值從上述I 〇晶片傳 送的一DRAM晶片選擇信號。 1 5 ·如申請專利範圍第1 4項所述的記憶模組，其中， 如果在上述10晶片傳出的上述DRAM晶片選擇信號的一邏輯 值與上述邏輯一致的情況下，各DRAM晶片的上述邏輯電路 接收上述10晶片傳送的信號。 1 6. —種記憶模組，包括： 一 10晶片； 複數DRAM晶片，堆疊在10晶片上；以及 一插入基板，具有組成一個通道的記憶子系統功能所 需的所有系統資料信號、系統位址信號、系統控制信號及
2130-6302-PF(N2);Ahddub.ptd 第57頁 1237272 六、申請專利範圍 系統時脈信號的BGA端點； 其中，所有堆疊的上述DRAM晶片具有相同的圖案、包 括複數熔絲元件、並產生藉由上述熔絲元件的切斷位置指 示堆疊位置的校對信號。 1 7·如申請專利範圍第1 6項所述的記憶模組，其中， 上述DRAM晶片經由上述透電極回應上述校對信號改變各 DRAM晶片和1〇晶片共用的一疊層數辨識信號線（C4R、C8R) 的電位。 1 8.如申請專利範圍第1 7項所述的記憶模組，其中， 上述I 〇晶片藉由上述疊層數辨識信號線的電位來辨識堆疊 DRAM晶片數，並分配上述控制信號或上述位址信號的一邏 輯電位至各DRAM晶片。 19· 一種DRAM模組，包括： 一系統輸入/輸出端點，而具有一既定資料寬度的一 系統資料信號經由上述端點輸入/輸出； 複數5己憶晶片’傳輸/接收比上述系統輸入/輸出端點 寬的一内部資料信號； 上述記憶模組更包括： 一 I 0晶片’具有執行上述系統輸入/輸出端點内的上 述系統資料信號和上述内部資料信號間的一轉換功能； 上述複數記憶晶片，堆疊在上述J 0晶片上並經由延伸 通過上述複數堆疊記憶晶片的透電極連接至上述J 〇晶片； 及
1237272 六、申請專利範圍 一一"· 片從一系統庫選擇信號邏輯性地產生的一庫選擇 性地操作。 琥璉擇 2 〇 ·如申請專利範圍第1 9項所述的記憶模組，其中 各上述堆疊的DRAM晶片校對上述1〇晶片邏輯性地產生’ 述庫選擇信號與一指示各DRAM晶片的疊層數的校對信 > 上 以產生在上述DRAM内的一DRAM晶片活化信號或— =’ 號。 Ί頸化 、2丨.如申請專利範圍第20項所述的記憶模組，其中， 上述10晶片具有一根據上述堆疊的DRAM晶片的結構改變上 述庫選擇信號的邏輯的功能。 、2 2 ·如申請專利範圍第1 9項所述的記憶模組，其中， 上述10晶片藉由指示上述1〇晶片上堆疊的DRAM晶片的疊層 數之豐層數辨識信號改變上述庫選擇信號的邏輯。 2 3 ·如申請專利範圍第2 2項所述的記憶模組，其中， 上述10晶片藉由供與上述疊層數辨識信號及上述BGA端點 的一電位改變上述庫選擇信號的邏輯。 24·如申請專利範圍第1 9項所述的記憶模組，其中， 上述10晶片包括用於與一些上述堆疊的DRAM晶片個別接收 /傳送信號的一透電極端點。 25·如申請專利範圍第丨g項所述的記憶模組，其中， 上述堆疊的DRAM晶片各包括用於上述1〇晶片及上述個別 DRAM的複數透電極端點以接收/傳出信號、以及連接至上 述透電極端點的一計數器電路，立上述DRAM晶片的選擇係 根據上述計數器電路的一計數值。
1237272 ----_一 六、申請專利範圍 2 6 ·如申請專利範圍第1 g項 各dram晶片句扛只叮疋的忑隐挺組，其中， 開j g 4 f 固具有熔絲元件的熔絲電路，並且斷 開备k絲電路的熔 /工 號。 貝Tt Μ座生用以4擇堆疊DRAM的信 卜、+、ϋ Μ如申請專利範圍第19項所述的記憶模組，其中， 二 晶片觸發一經由透電極從10晶片傳出的俨號以接 收另-從上述10晶片傳出的信號。 漏 、、28·如申請專利範圍第1 9項所述的記憶模組，其中， 士述DRAM曰曰片藉由從上述1〇晶片經上述透電極傳出的上述 4吕號控制一 D R A Μ内部電路。 2 9 · —種記憶模組，包括：一插入基板具有一系統資 料信號經由輸入/輸出的BGA端點，且安裝在插入基板上的 兩ίο晶片’各ίο晶片連接至1/2的系統資料信號BGa端點且 包括一結構，其中除了例如位址、指令、及時脈之外的資 料共用上述BGA端點，而複數DRAm晶片堆疊在兩1〇晶片 上。 3 0 ·如申請專利範圍第2 9項所述的記憶模組，其中， 堆疊在上述DRAM晶片上的上述兩I 〇晶片結構組成兩排以同 步存取。 31 ·如申請專利範圍第2 9項所述的記憶模組，一 SPD晶 片安裝在一最上階的上述兩DRAM晶片受層之一上。 3 2 · —記憶模組，包括： 一系統輸入/輸出端點，一具有〆既定資料寬度的系 統資料信號經由上述端點輸入/輸出；以及
2130-6302-PF(N2);Ahddub.ptd 第60頁 1237272 六、申請專利範圍 --- 複數記憶晶片，傳送/接接比上述系統輸入/輸出端點 寬的一内部資料信號； 上述記憶模組更包括·· 一 I/O晶^ ’具有在上述的系統輸入/輸出端點中執行 一上，系統資料信號和上述内部資料信號間轉換的功能， 上，複數記憶晶片堆疊在上述10晶片上且經由延伸通過上 述複數堆疊記憶晶片的透電極連接至上述j 〇晶片，複數庫 由在各DRAM晶片内構成的個別的陣列控制電路所控制。 3 3 ·如申請專利範圍第3 2項所述的記憶模組，其中， 亡述DRAM晶片的庫係選擇性地回應一由各DRAM晶片的活化 信號接收的庫選擇信號而操作，且上述整個模組的庫數由 DRAM晶片數X DRAM内部庫而得。 34·如申請專利範圍第32項所述的記憶模組，其中， 當上述DRAM晶片的内部以複數庫在操作時，一次的一 尺寸係1/n。 3 5 ·如申睛專利範圍第3 2項所述的記憶模組，其中， 上述10晶片包括用以傳送一庫模式信號的裝置，上述信號 用以選擇是否以上述的DRAM晶片的複數庫（n庫）來操作各 D R A Μ晶片内部。 36·如申請專利範圍第35項所述的記憶模組，其中， 上述庫模式信號由_記憶控制器傳出作為一端點電位信 號。 " 3 7 ·如申請專利範圍第3 2項所述的記憶模組，更包括 一結構，其中一SPD晶片經由一共同電極和安裝在上述1〇
第61頁 2130-6302-PF(N2);Ahddub.ptd 1237272 --------- ---------- 六、申請專纖目 ' -- 晶片上，以及一信號端經由上述ι〇晶片上的一接點連接至 上述插入基板以讀出上述10晶片中的一SPD信號。 38·如申請專利範圍第打項所述的記憶模組，其中， 資訊也在上述10晶片中讀出並用於產生〆上述dram晶片的 #工制仏號’當時寫入SPD的上述資訊由一記憶控制器在一 系統開機時間讀出以自動設定一控制條件時。 3 9 ·如申請專利範圍第3 7項所述的記憶模組，其中， 上述I 0晶片讀出設定資訊，例如在〆製造時間寫入Spd的 内部時脈設定，以及一模組結構，用以設定一讀出内部電 路在上述記憶模組的一起始設定時間内設定一内部電路。 4 〇 · —種記憶模組，包括·· 一系統輸入/輸出端點，一具有一既定資料寬度的系 統資料信號經由上述端點輸入/輸出；以及 複數δ己憶晶片’傳送/接接比上述糸統輸入/輸出端點 寬的一内部資料信號； 上述記憶模組更包括： 一 10晶片，具有在上述的系統輸入/輸出端點中執行 一上述系統資料信號和上述内部資料信號間轉換的功能， 上述複數記憶晶片堆疊在上述I 〇晶片上且經由延伸通過上 述複數堆豐記憶晶片的透電極連接至上述I Q晶片· 上述各堆疊的DRAM晶片包括： 一接點，用於一測試特殊用途；及 點。
一測試電路’連接至用於上述測試特殊用途的上述接 1237272
4 1 ·如申請專利範圍第4 〇項所述的記憶模組，其中， 測忒指令、一測試位址、及一測試資料信號係在一DRAM 晶片測試時間與一測試觸發信號同步由上述測試特殊用途 的上述接點供應；以及上述測試電路產生的位址、指令、 及資料信號由一閃鎖信號接收，用於 上述測試電路產生的一測試以啟動一内部操作。 42. 一種記憶系統，包括複數記憶模組以及一記憶控 制為；各上述複數記憶模組具有/結構，其中堆疊有一 j 〇 晶片及堆疊在上述1〇晶片上的複數記憶晶片係，在上述複 數記憶模組内的上述1〇晶片由一共同信號配線連接至上述 冗憶控制器，上述j 〇晶片經由透電極多於經由上述信號配 線連接至堆疊在上述J 〇晶片上的上述記憶晶片。 43·如申請專利範圍第42項所述的記憶系統，其中， 上述複數記憶模組與上述記憶控制器經由上述插入基板一 同安裝在一共同主機板的一平面上，且上述信號配線置於 上述主機板上。 4 4 ·如申請專利範圍第4 2項所述的記憶系統，其中， 上述複數記憶模組安裝在一共同的安裝基板上，上述安裝 基板與一記憶控制器一同安裝在一主機板上，且上述信^ 配線置於上述主機板和上述安裝基板上。 儿 4 5. 種5己fe糸統，包括：複數€ fe晶片，以一既定 傳輸速率傳送/接收一系統資料信號，並以低於上述傳^ 速率的一内部處理速率傳送/接收一内部資料信號；上= 系統更包括：一 I 〇晶片，具有一端點，以上述既定傳輪逮
2130-6302-PF(N2);Ahddub.ptd 第63頁 1237272 六、申請專利範圍 率傳送/接收一資料信號並執行上述内部處理速率的上述 内部資料信號和上述傳輸速率的系統資料信號間的轉換， 而上述複數記憶晶片堆疊在上述I 〇晶片上。
2130-6302-PF(N2);Ahddub.ptd 第64頁
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