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JP5654855B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、複数のメモリチップが積層されてなる積層型の半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリに要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにおいては、各メモリチップとパッケージ基板とを接続するワイヤをチップごとに設ける必要があることから、多数のメモリチップを積層するのは困難である。
これに対し、近年においては、貫通電極が設けられた複数のメモリチップを積層するタイプの半導体装置が提案されている（特許文献１，２参照）。このタイプの半導体装置においては、各メモリチップに設けられた貫通電極のうち、積層方向から見て同じ平面位置に設けられた貫通電極が電気的に短絡されることから、積層数が増えてもパッケージ基板に接続される電極の数が増えることがない。このため、より多数のメモリチップを積層することが可能となる。
貫通電極を用いた積層型の半導体装置においては、積層による記憶容量の増大をアドレス拡張に利用することが一般的である。例えば、８枚のメモリチップを積層した場合、１枚のメモリチップの８倍のアドレス空間を持つ大容量チップとして取り扱うことが可能となる。この場合、アクセス毎に異なるメモリチップが選択されることから、メモリチップ間において共通接続された貫通電極は時分割で使用されることになり、貫通電極上におけるデータの競合は生じない。
これに対し、積層による記憶容量の増大をアドレス拡張に利用するのではなく、データ入出力幅の拡張に利用する方式も考えられる。例えば、８個のデータ入出力端子を有するメモリチップを８枚積層した場合には、データ入出力幅を６４ビットとすることができ、当該半導体装置を一つのメモリモジュールとして取り扱うことが可能となる。
特開２００２−３０５２８３号公報 特開２００３−１１００８６号公報
しかしながら、データ入出力幅を拡張した場合、アクセス毎に全てのメモリチップが選択されることから、各メモリチップは互いに異なる貫通電極を介してデータの転送を行う必要がある。その一方で、各メモリチップには同じアドレス信号が入力されることから、例えばリード動作時においては、積層方向から見て同じ平面位置に設けられたメモリバンクからのリードデータをチップ毎に異なる貫通電極に振り分けて供給する必要がある。また、各メモリバンクと貫通電極とを接続するリードライトバスは、各メモリバンクに対して等長配線とする必要があるため、リードデータをチップ毎に異なる貫通電極に振り分けるためには、必要となるリードライトバスの本数が非常に多くなるばかりでなく、その配線長も非常に長くなるという問題が生じる。
本発明による半導体装置は、積層された複数のメモリチップを備える半導体装置であって、前記複数のメモリチップのそれぞれは、複数のメモリバンクと、前記複数のメモリバンクにそれぞれ割り当てられた複数のリードライトバスと、前記複数のリードライトバスにそれぞれ割り当てられ当該メモリチップを貫通して設けられた複数の貫通電極とを備え、前記複数のメモリチップにそれぞれ設けられた前記複数の貫通電極のうち、積層方向から見て互いに同じ位置に設けられた複数の貫通電極は、前記複数のチップ間において共通接続されており、前記複数のメモリチップのそれぞれは、アクセスが要求されたことに応答して、前記積層方向から見て互いに異なる位置に設けられた前記メモリバンクを同時に活性化し、これにより、前記積層方向から見て互いに異なる位置に設けられた前記貫通電極を介してデータの入出力を同時に行うことを特徴とする。
本発明によれば、積層方向から見て互いに異なる位置に設けられたメモリバンクが同時に活性化されることから、各メモリチップにおいてメモリバンクと貫通電極との距離を全て最短とすることができる。これにより、必要となるリードライトバスの本数は最小限となり、且つ、その配線長も最小限となる。
本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。 図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。 図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。 各コアチップにおける貫通電極ＴＳＶ３の接続関係を説明するための模式図である。 半導体装置１０の主要部の構成を示すブロック図である。 バンクアドレス生成回路４２の回路図である。 各メモリバンクとリードライトバスＲＷＢＳ及びデータ用の貫通電極ＴＳＶ１（ｄａｔａ）との関係を説明するための模式図であり、積層方向から見たコアチップＣＣ０〜ＣＣ７のレイアウトを示している。 半導体装置１０の動作を説明するための模式図である。 比較例による半導体装置の動作を説明するための模式図である。 図１１の機能を実現するために必要な各コアチップＣＣ０〜ＣＣ７の構成を説明するための模式図であり、積層方向から見たコアチップＣＣ０〜ＣＣ７のレイアウトを示している。 本発明の第２の実施形態による半導体装置１０ａの主要部の構成を示すブロック図である。 第２の実施形態におけるバンクアドレス生成回路４２の回路図である。 層アドレス比較回路４１ａの回路図である。 第２の実施形態におけるコアチップＣＣ０〜ＣＣ３の論理的なバンクアドレス配置を説明するための模式図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップ（メモリチップ）ＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクで製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細については後述する。
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述するチップアドレス情報が挙げられる。
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
図４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。
図４に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＰ１とパッドＰ２を直接接続するスルーホール電極ＴＨ２が削除されている点において、図３に示した貫通電極ＴＳＶ１と相違している。パッドＰ１は図２に示す内部回路５の例えば出力ノードに接続され、パッドＰ２は図２に示す内部回路５の例えば入力ノードに接続される。これにより、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されることになる。
図５は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
図５に示すように、貫通電極ＴＳＶ３は、同じ平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されるのではなく、異なる平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されている。図５では貫通電極ＴＳＶ３を３個だけ示しているが、貫通電極ＴＳＶ３は各コアチップＣＣ０〜ＣＣ７において１信号当たりコアチップの枚数分（８個）設けられる。そして、これら８個の貫通電極ＴＳＶ３は、図６に示すように循環的に接続される。図６において実線で示しているのは表面バンプ８５であり、破線で示しているのは裏面バンプ８４である。図６に示すように、貫通電極ＴＳＶ３を循環的に接続すれば、各コアチップＣＣ０〜ＣＣ７の回路構成を互いに同一としつつ、インターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ７に個別の情報を与えることができる。例えば、裏面バンプ８４−７の位置に内部回路６を接続した場合、インターフェースチップＩＦから最下層のコアチップＣＣ７の裏面バンプ８４−０〜８４−７に供給する信号は、それぞれコアチップＣＣ０〜ＣＣ７の内部回路６に選択的に供給されることになる。
図７は、本実施形態による半導体装置１０の主要部の構成を示すブロック図である。
図７に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１、コマンド端子１２、アドレス端子１３、バンクアドレス端子１４、データ入出力端子１５が含まれている。その他、データストローブ端子や電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェースチップＩＦに接続されており、コアチップＣＣ０〜ＣＣ７には直接接続されない。
クロック端子１１は外部クロック信号ＣＫが供給される端子であり、供給された外部クロック信号ＣＫは、クロック生成回路２１に供給される。クロック生成回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫはインターフェースチップＩＦ内の各種回路ブロックに供給されるとともに、ＴＳＶバッファ３１を介してコアチップＣＣ０〜ＣＣ７に供給される。
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢなどからなるコマンド信号ＣＭＤが供給される端子である。コマンド信号ＣＭＤはコマンドデコーダ２２に供給される。コマンドデコーダ２２は、コマンド信号ＣＭＤを解読することによって内部コマンド信号ＩＣＭＤを生成する回路であり、生成された内部コマンド信号ＩＣＭＤはＴＳＶバッファ３１を介してコアチップＣＣ０〜ＣＣ７に供給される。
アドレス端子１３はアドレス信号ＡＤＤが入力される端子であり、バンクアドレス端子１４はバンクアドレスＢＡが入力される端子である。これらアドレス信号ＡＤＤ及びバンクアドレスＢＡはアドレスラッチ回路２３，２４にそれぞれラッチされ、ＴＳＶバッファ３１を介してコアチップＣＣ０〜ＣＣ７に供給される。
データ入出力端子１５は、リードデータの出力及びライトデータの入力を行うための端子であり、本実施形態ではＤＱ０〜ＤＱ６３からなる６４個の端子からなる。各データ入出力端子１５は、データ入出力回路２５を介してパラレルシリアル変換回路Ｐ／Ｓ及びシリアルパラレル変換回路Ｓ／Ｐに接続されている。これにより、リード動作時においては、ＴＳＶバッファ３１を介してコアチップＣＣ０〜ＣＣ７から出力されたパラレルなリードデータは、パラレルシリアル変換回路Ｐ／Ｓによってシリアル変換され、６４個のデータ入出力端子１５からバースト出力される。また、ライト動作時においては、６４個のデータ入出力端子１５からシリアルにバースト入力されるライトデータがシリアルパラレル変換回路Ｓ／Ｐによってパラレル変換され、ＴＳＶバッファ３１を介してコアチップＣＣ０〜ＣＣ７に出力される。
本実施形態においてはコアチップＣＣ０〜ＣＣ７がＤＤＲ３（Double Data Rate 3）型のＤＲＡＭのバックエンド部からなり、プリフェッチ数は８ビットである。つまり、パラレルシリアル変換回路Ｐ／Ｓは１個のデータ入出力端子１５当たり８ビットのパラレルシリアル変換を行い、シリアルパラレル変換回路Ｓ／Ｐは１個のデータ入出力端子１５当たり８ビットのシリアルパラレル変換を行う。したがって、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との間で同時に入出力されるデータのビット数は５１２ビットであり、５１２個の貫通電極ＴＳＶ１をデータの転送に使用する。図７に示す他の貫通電極のうち、アドレス信号ＡＤＤ、バンクアドレスＢＡ、内部コマンド信号ＩＣＭＤ及び内部クロック信号ＩＣＬＫを伝送する貫通電極は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１である。このことは、インターフェースチップＩＦから供給されるアドレス信号ＡＤＤ、バンクアドレスＢＡ、内部コマンド信号ＩＣＭＤなどは、各コアチップＣＣ０〜ＣＣ７に対して共通に供給されることを意味する。
図７に示すように、貫通電極ＴＳＶ１及びＴＳＶバッファ３２を介してインターフェースチップＩＦから供給されるアドレス信号ＡＤＤ、内部コマンド信号ＩＣＭＤ及び内部クロック信号ＩＣＬＫは、コアチップＣＣ０〜ＣＣ７内のアクセス制御回路４１に供給される。一方、バンクアドレスＢＡについては、アクセス制御回路４１に直接供給されるのではなく、バンクアドレス生成回路４２によって内部バンクアドレスＩＢＡに変換された後、アクセス制御回路４１に供給される。バンクアドレス生成回路４２は、インターフェースチップＩＦから供給されたバンクアドレスＢＡと、チップアドレスレジスタ４３に保持されているチップアドレスＳＩＤとを用いた演算を行い、これによって内部バンクアドレスＩＢＡを生成する回路である。バンクアドレス生成回路４２の具体例については後述する。
チップアドレスレジスタ４３は、コアチップＣＣ０〜ＣＣ７毎に異なるチップアドレスＳＩＤを保持する回路である。コアチップＣＣ０〜ＣＣ７毎に異なるチップアドレスＳＩＤを割り当てるためには、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２又は図２（ｃ）に示すタイプの貫通電極ＴＳＶ３を用いる必要がある。例えば、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２とインターフェースチップＩＦ内のチップアドレス設定回路２６を用い、３ビットのデータを内部回路５によってインクリメントしながら上層から下層へ（或いは下層から上層へ）転送すれば、各コアチップＣＣ０〜ＣＣ７の内部回路５には互いに異なるデータが与えられることになる。これをチップアドレスＳＩＤとしてチップアドレスレジスタ４３にラッチすれば、コアチップＣＣ０〜ＣＣ７毎に異なるチップアドレスＳＩＤが割り当てられることになる。
アクセス制御回路４１は、入力される各種信号に基づき、ロウアクセスの制御及びカラムアクセスの制御を行う回路である。具体的には、内部コマンド信号ＩＣＭＤがアクティブコマンドを示している場合には、アドレス信号ＡＤＤがロウデコーダ５１に供給される。これにより、ロウデコーダ５１はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、ロウアクセスが行われる。一方、内部コマンド信号ＩＣＭＤがリードコマンド又はライトコマンドを示している場合には、アドレス信号ＡＤＤがカラムデコーダ５２に供給される。これにより、カラムデコーダ５２はセンス回路５３内のアドレス信号ＡＤＤが示すセンスアンプＳＡを選択し、カラムアクセスが行われる。
メモリセルアレイ５０は、複数のワード線ＷＬと複数のビット線ＢＬを備え、その交点にメモリセルＭＣが配置されている。各ビット線ＢＬは、対応するセンスアンプＳＡに接続されている。これにより、リード動作時においては、センスアンプＳＡによって増幅されたリードデータがデータアンプ５４によってさらに増幅され、リードライトバスＲＷＢＳを介してＴＳＶバッファ３２に供給される。また、ライト動作時においては、ＴＳＶバッファ３２及びリードライトバスＲＷＢＳを介して供給されるライトデータが、データアンプ５４を介し、選択されたビット線ＢＬに供給される。
本実施形態においては、メモリセルアレイ５０が８バンク構成を有しており、いずれのメモリバンクに対してアクセスを行うかは、内部バンクアドレスＩＢＡによって指定される。メモリバンクとはコマンドの発行単位であり、各メモリバンクは非排他的に並列動作が可能である。このように、本発明においては、外部から供給されるバンクアドレスＢＡではなく内部で生成される内部バンクアドレスＩＢＡによってメモリバンクの選択が行われる点が重要である。さらに、アクセス制御回路４１は、内部バンクアドレスＩＢＡに基づいてＴＳＶバッファ３２にイネーブル信号ＥＮを供給する。イネーブル信号ＥＮは、データ用の貫通電極ＴＳＶ１に割り当てられたＴＳＶバッファＢ０〜Ｂ７のいずれか一つを活性化させるための信号である。ＴＳＶバッファＢ０〜Ｂ７は、内部バンクアドレスＩＢＡにより選択されるメモリバンクにそれぞれ対応している。
図８は、バンクアドレス生成回路４２の回路図である。
図８に示すバンクアドレス生成回路４２は、３つの排他的論理和回路（ＥＯＲ回路）４２ａ〜４２ｃによって構成されている。ＥＯＲ回路４２ａは、バンクアドレスＢＡのビットＢＡ０とチップアドレスＳＩＤのビットＳＩＤ０を受けて内部バンクアドレスＩＢＡのビットＩＢＡ０を生成する。同様に、ＥＯＲ回路４２ｂは、バンクアドレスＢＡのビットＢＡ１とチップアドレスＳＩＤのビットＳＩＤ１を受けて内部バンクアドレスＩＢＡのビットＩＢＡ１を生成し、ＥＯＲ回路４２ｃは、バンクアドレスＢＡのビットＢＡ２とチップアドレスＳＩＤのビットＳＩＤ２を受けて内部バンクアドレスＩＢＡのビットＩＢＡ２を生成する。
上述の通り、バンクアドレスＢＡについては各コアチップＣＣ０〜ＣＣ７に対して共通に供給されるため、各コアチップＣＣ０〜ＣＣ７において同じ値が与えられる。その一方、チップアドレスＳＩＤについては、各コアチップＣＣ０〜ＣＣ７において互いに異なる値が割り当てられる。その結果、得られる内部バンクアドレスＩＢＡの値も各コアチップＣＣ０〜ＣＣ７において互いに相違することになる。尚、ＥＯＲ回路４２ａ〜４２ｃに入力するビットの組み合わせは上記に限定されず、バンクアドレスＢＡの任意のビットとチップアドレスＳＩＤの任意のビットをＥＯＲ回路４２ａ〜４２ｃに入力することが可能である。
図９は、各メモリバンクとリードライトバスＲＷＢＳ及びデータ用の貫通電極ＴＳＶ１（ｄａｔａ）との関係を説明するための模式図であり、積層方向から見たコアチップＣＣ０〜ＣＣ７のレイアウトを示している。
図９に示すように、各メモリバンクＢａｎｋ０〜Ｂａｎｋ７は互いに異なる平面位置にレイアウトされ、それぞれ専用のリードライトバスＲＷＢＳ０〜ＲＷＢＳ７が割り当てられている。本実施形態においては、１つのコアチップＣＣ０〜ＣＣ７当たり８個のデータ入出力端子１５が割り当てられるとともに、８ビットのプリフェッチ動作が行われることから、１回のアクセスで１つのコアチップＣＣ０〜ＣＣ７が入出力するデータは６４ビットである。リードライトバスＲＷＢＳ０〜ＲＷＢＳ７はいずれも６４ビットのデータ幅を有しており、１回のアクセスで６４ビット分のデータを入出力する。
したがって、リード動作時においては、選択されたメモリバンクから読み出されたリードデータは、当該メモリバンクに専用のリードライトバスＲＷＢＳを介し、さらに当該メモリバンクに専用のデータ用貫通電極ＴＳＶ１（ｄａｔａ）を介してインターフェースチップＩＦに転送される。また、ライト動作時においては、選択されたメモリバンクに専用のデータ用貫通電極ＴＳＶ１（ｄａｔａ）を介してライトデータがインターフェースチップＩＦから転送され、転送されたライトデータは専用のリードライトバスＲＷＢＳを介して選択されたメモリバンクに入力される。
そして、選択されるメモリバンクは、バンクアドレス生成回路４２の動作により各コアチップＣＣ０〜ＣＣ７において互い相違することから、８個のコアチップＣＣ０〜ＣＣ７はそれぞれ異なる貫通電極ＴＳＶ１（ｄａｔａ）を使用してリードデータ又はライトデータの転送を行うことになる。
図１０は、本実施形態による半導体装置１０の動作を説明するための模式図であり、バンクアドレスＢＡが（０００）である場合のリード動作を示している。
図１０に示すように、バンクアドレスＢＡが（０００）である場合、各コアチップＣＣ０〜ＣＣ７において生成される内部バンクアドレスＩＢＡはそれぞれ（０００）〜（１１１）となる。その結果、実際にアクセスされるメモリバンクは、コアチップＣＣ０〜ＣＣ７においてそれぞれメモリバンクＢａｎｋ０〜Ｂａｎｋ７となる。図１０において網掛けが施されているメモリバンクがアクセス対象となるメモリバンクである。
また、各コアチップＣＣ０〜ＣＣ７においては、生成された内部バンクアドレスＩＢＡに応じてイネーブル信号ＥＮ０〜ＥＮ７が活性化するため、それぞれ異なる貫通電極ＴＳＶ１を介してリードデータが転送される。このため、貫通電極ＴＳＶ１上におけるデータの競合は生じず、５１２ビットのリードデータが同時にインターフェースチップＩＦに転送されることになる。そして、インターフェースチップＩＦに転送されたこれらリードデータは、パラレルシリアル変換回路Ｐ／Ｓによってシリアル変換された後、６４個のデータ入出力端子１５を介してバースト出力される。ライト時においては上記と逆の動作が行われる。
このように、本実施形態では、外部から入力されたバンクアドレスＢＡを各コアチップＣＣ０〜ＣＣ７において内部バンクアドレスＩＢＡに変換し、これを実際のバンクアドレスとして使用していることから、外部から見た論理的なバンクアドレスは同じであるにもかかわらず、互いに平面位置の異なるメモリバンクをアクセスすることが可能となる。これにより、貫通電極ＴＳＶ１上におけるデータの競合を防止することができる。しかも、８個のコアチップＣＣ０〜ＣＣ７においてアクセスされるメモリバンクの平面位置が互いに異なることから、動作によって発熱する位置も平面的に分散され、局所的な温度上昇も抑制される。
図１１は、比較例による半導体装置の動作を説明するための模式図であり、図１０と同様、バンクアドレスＢＡが（０００）である場合のリード動作を示している。
図１１に示す例では、インターフェースチップＩＦから供給されるバンクアドレスＢＡを各コアチップＣＣ０〜ＣＣ７においてそのままアクセスに使用している。したがって、バンクアドレスＢＡが（０００）であれば、各コアチップＣＣ０〜ＣＣ７においてアクセスされるメモリバンクは全てメモリバンクＢａｎｋ０となる。この場合、貫通電極ＴＳＶ１（ｄａｔａ）上におけるデータの競合を防止するためには、メモリバンクＢａｎｋ０から読み出されたリードデータをコアチップＣＣ０〜ＣＣ７ごとに異なる貫通電極ＴＳＶ１（ｄａｔａ）に振り分ける必要がある。図１１に示す例では、チップアドレスＳＩＤを用いてイネーブル信号ＥＮを生成し、これによってリードデータをコアチップＣＣ０〜ＣＣ７ごとに異なる貫通電極ＴＳＶ１に振り分けている。
図１２は、図１１の機能を実現するために必要な各コアチップＣＣ０〜ＣＣ７の構成を説明するための模式図であり、積層方向から見たコアチップＣＣ０〜ＣＣ７のレイアウトを示している。
図１２に示すように、図１１の機能を実現するためには、任意のメモリバンクＢａｎｋ０〜Ｂａｎｋ７から読み出されたリードデータを任意の貫通電極ＴＳＶ１に供給可能とする必要がある。しかも、５１２ビットのデータの入出力タイミングを一致させるためには、選択されるメモリバンクと選択される貫通電極ＴＳＶ１との平面関係にかかわらず、リードライトバスＲＷＢＳの配線長が一定である必要がある。このため、図１２に示すように、各メモリバンクＢａｎｋ０〜Ｂａｎｋ７から読み出されたリードデータを一旦チップの中央部に集めるためのリードライトバスＲＷＢＳと、中央部に集められたリードデータを各貫通電極ＴＳＶ１上に分配するためのリードライトバスＲＷＢＳが必要となり、本実施形態に比べて配線本数が増大するとともに、配線長が長くなる。
これに対し、本実施形態ではこのような問題が生じることはなく、リードライトバスＲＷＢＳの本数及び配線長を最小限に抑えることが可能となる。
図１３は、本発明の第２の実施形態による半導体装置１０ａの主要部の構成を示すブロック図である。
図１３に示すように、本実施形態による半導体装置１０ａは、コアチップの積層数が４枚であり、このうち１回のアクセスで２枚のコアチップが同時に選択される点において上記の実施形態と相違している。かかる相違に伴い、アクセス制御回路４１、バンクアドレス生成回路４２及びチップアドレスレジスタ４３の構成が変更されている。また、本実施形態においては、１回のアクセスで１枚のコアチップが同時に入出力するデータのビット数は１２８ビット（＝１６×８）であり、データ入出力端子１５の数が３２個である。その他の点については、基本的に上記の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態においてはコアチップの積層数が４枚であるため、チップアドレスレジスタ４３に格納されるチップアドレスＳＩＤのビット数は２ビットである。このうち、上位ビットＳＩＤ１についてはアクセス制御回路４１内の層アドレス比較回路４１ａに供給され、下位ビットＳＩＤ０についてはバンクアドレス生成回路４２に供給される。
図１４は、本実施形態におけるバンクアドレス生成回路４２の回路図である。
図１４に示すように、本実施形態におけるバンクアドレス生成回路４２は、バンクアドレスＢＡのビットＢＡ２とチップアドレスＳＩＤのビットＳＩＤ０を受けて内部バンクアドレスＩＢＡのビットＩＢＡ２を生成するＥＯＲ回路４２ｄを備えている。バンクアドレスＢＡのその他のビットＢＡ０，ＢＡ１については、そのまま内部バンクアドレスＩＢＡのビットＩＢＡ０，ＩＢＡ１として出力される。かかる構成により、偶数番のコアチップＣＣ０，ＣＣ２については、バンクアドレスＢＡがそのまま内部バンクアドレスＩＢＡとして出力され、奇数番のコアチップＣＣ１，ＣＣ３については、バンクアドレスＢＡの最上位ビットＢＡ２のみが反転され、内部バンクアドレスＩＢＡとして出力される。
図１５は、層アドレス比較回路４１ａの回路図である。
図１５に示すように、層アドレス比較回路４１ａは、アドレス信号ＡＤＤの１ビット（Ｘ１４）とチップアドレスＳＩＤのビットＳＩＤ１を受けてヒット信号ＨＩＴを生成するＥＮＯＲ回路からなる。ヒット信号ＨＩＴは、アクセス制御回路４１を活性化させるための信号であり、これがハイレベルであるコアチップにおいてのみアクセス制御回路４１が活性化する。かかる構成により、下層に位置する２枚のコアチップＣＣ０，ＣＣ１についてはＸ１４がローレベルである場合に選択され、上層に位置する２枚のコアチップＣＣ２，ＣＣ３についてはＸ１４がハイレベルである場合に選択される。
図１６は、本実施形態におけるコアチップＣＣ０〜ＣＣ３の論理的なバンクアドレス配置を説明するための模式図である。
図１６に示すように、本実施形態においては偶数番のコアチップＣＣ０，ＣＣ２の論理的なバンクアドレス配置が互いに等しく、且つ、奇数番のコアチップＣＣ１，ＣＣ３の論理的なバンクアドレス配置が互いに等しい。しかしながら、偶数番のコアチップＣＣ０，ＣＣ２が同時に選択されたり、奇数番のコアチップＣＣ１，ＣＣ３が同時に選択されたりすることはなく、常に、偶数番のコアチップＣＣ０，ＣＣ２のうちの１枚と、奇数番のコアチップＣＣ１，ＣＣ３のうちの１枚が同時に選択される。図１６に示す例では、コアチップＣＣ０，ＣＣ１のバンク０に対してアクセスがされている。アクセスされたコアチップＣＣ０，ＣＣ１はそれぞれ１２８ビットのデータを同時に入出力するが、同時に選択される２枚のコアチップにおいてはメモリバンクの平面的な位置が互いに相違していることから、平面位置の異なる貫通電極ＴＳＶ１を介してデータの入出力が行われる。
このように、本実施形態では積層された全てのコアチップＣＣ０〜ＣＣ３を同時に選択するのではなく半分のコアチップのみを同時に選択し、アクセスされるメモリバンクの平面位置を同時に選択される２枚のコアチップ間において相違させていることから、上記の実施形態と同様の効果を得ることが可能となる。
このように本発明は、メモリチップの積層による記憶容量の増大を全てデータ入出力幅の拡張に振り分けるのではなく、第２の実施形態のように、記憶容量の増大のうち半分をデータ入出力幅の拡張に振り分け、残りの半分をアドレス拡張に振り分ける場合においても適用が可能である。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、本発明においてバンクアドレス生成回路４２の回路構成は図８に示した回路に限定されるものではなく、バンクアドレスＢＡとチップアドレスＳＩＤに基づき、各コアチップＣＣ０〜ＣＣ７において互いに異なる内部バンクアドレスＩＢＡが生成される限り、他の回路構成を有していても構わない。一例として、排他的論理和回路の代わりに加算器を用いることも可能である。
また、本発明においては、インターフェースチップＩＦを用いてリードデータのパラレルシリアル変換及びライトデータのシリアルパラレル変換回路を行っているが、パラレルシリアル変換及びシリアルパラレル変換回路の一部又は全部をメモリチップ側で行っても構わない。パラレルシリアル変換及びシリアルパラレル変換回路の全部をメモリチップ側で行う場合、インターフェースチップＩＦを省略することも可能である。
４〜６ 内部回路
１０，１０ａ 半導体装置
１１ クロック端子
１２ コマンド端子
１３ アドレス端子
１４ バンクアドレス端子
１５ データ入出力端子
２１ クロック生成回路
２２ コマンドデコーダ
２３，２４ アドレスラッチ回路
２５ データ入出力回路
２６ チップアドレス設定回路
３１，３２ ＴＳＶバッファ
４１ アクセス制御回路
４１ａ 層アドレス比較回路
４２ バンクアドレス生成回路
４２ａ〜４２ｄ 排他的論理和回路
４３ チップアドレスレジスタ
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データアンプ
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８６ 端部
８４ 裏面バンプ
８５ 表面バンプ
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
Ｂａｎｋ０〜Ｂａｎｋ７ メモリバンク
ＣＣ０〜ＣＣ７ コアチップ
ＩＦ インターフェースチップ
ＩＰ インターポーザ
Ｐ／Ｓ パラレルシリアル変換回路
ＲＷＢＳ０〜ＲＷＢＳ７ リードライトバス
Ｓ／Ｐ シリアルパラレル変換回路
ＳＡ センスアンプ
ＳＢ 外部端子
ＴＳＶ１〜ＴＳＶ３ 貫通電極

Claims (8)

  1. 積層された複数のメモリチップを備える半導体装置であって、
    前記複数のメモリチップのそれぞれは、複数のメモリバンクと、前記複数のメモリバンクにそれぞれ割り当てられた複数のリードライトバスと、前記複数のリードライトバスにそれぞれ割り当てられ当該メモリチップを貫通して設けられた複数の貫通電極とを備え、
    前記複数のメモリチップにそれぞれ設けられた前記複数の貫通電極のうち、積層方向から見て互いに同じ位置に設けられた複数の貫通電極は、前記複数のチップ間において共通接続されており、
    前記複数のメモリチップのそれぞれは、アクセスが要求されたことに応答して、前記積層方向から見て互いに異なる位置に設けられた前記メモリバンクを同時に活性化し、これにより、前記積層方向から見て互いに異なる位置に設けられた前記貫通電極を介してデータの入出力を同時に行う、ことを特徴とする半導体装置。
  2. 前記アクセスの要求は、アドレス信号及びコマンド信号を前記複数のメモリチップに対して共通に供給することにより行われることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数のメモリチップには互いに異なるチップアドレスが割り当てられており、
    前記アドレス信号には前記メモリバンクを特定するためのバンクアドレスが含まれており、
    前記複数のメモリチップは、前記バンクアドレスと前記チップアドレスとを用いた演算を行うことによって内部バンクアドレスを生成するバンクアドレス生成回路をさらに備え、前記内部バンクアドレスに基づいて前記複数のメモリバンクのいずれかを活性化させる、ことを特徴とする請求項２に記載の半導体装置。
  4. 前記複数のメモリチップは、それぞれ前記チップアドレスを保持するチップアドレスレジスタをさらに備え、前記複数のメモリチップにそれぞれ設けられた前記複数のチップアドレスレジスタは、前記複数の貫通電極とは異なる貫通電極を介してカスケード接続されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記複数のメモリチップを制御するインターフェースチップをさらに備え、
    前記インターフェースチップは、前記複数の貫通電極を介して前記複数のメモリチップからパラレルに出力されるデータをシリアル変換して外部に出力し、外部からシリアルに入力されるデータをパラレル変換して前記複数の貫通電極を介して前記複数のメモリチップに入力することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記複数のメモリチップと前記インターフェースチップが積層されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記複数のメモリチップには互いに同じアドレスが割り当てられており、これにより、積層された全てのメモリチップが同時にアクセスされることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記複数のメモリチップは互いに同じアドレスが割り当てられた複数のメモリチップ群からなり、これにより、同じメモリチップ群に属する複数のメモリチップが同時にアクセスされることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
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