[go: up one dir, main page]

JP4423453B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP4423453B2
JP4423453B2 JP2005152077A JP2005152077A JP4423453B2 JP 4423453 B2 JP4423453 B2 JP 4423453B2 JP 2005152077 A JP2005152077 A JP 2005152077A JP 2005152077 A JP2005152077 A JP 2005152077A JP 4423453 B2 JP4423453 B2 JP 4423453B2
Authority
JP
Japan
Prior art keywords
core
chip
latch circuit
data
core chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005152077A
Other languages
English (en)
Other versions
JP2006330974A (ja
Inventor
博明 池田
守 佐々木
穆 岩田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hiroshima University NUC
Micron Memory Japan Ltd
Original Assignee
Hiroshima University NUC
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hiroshima University NUC, Elpida Memory Inc filed Critical Hiroshima University NUC
Priority to JP2005152077A priority Critical patent/JP4423453B2/ja
Priority to DE102006024455A priority patent/DE102006024455A1/de
Priority to US11/440,398 priority patent/US7545663B2/en
Priority to CNA2006100899003A priority patent/CN1870171A/zh
Publication of JP2006330974A publication Critical patent/JP2006330974A/ja
Application granted granted Critical
Publication of JP4423453B2 publication Critical patent/JP4423453B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Memory System (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

本発明は半導体記憶装置に関し、特に、メモリセルが形成されたコア部と、メモリセルに対する周辺回路が形成されたインターフェース部がそれぞれ別チップにより構成された半導体記憶装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、近年ますます増大し、高速化も要求されている。記憶容量の増大は、これまで主にメモリセルの小型化とチップサイズの大型化によって達成されてきたが、メモリセルの小型化には一定の物理的限界があり、また、チップサイズの大型化は歩留まりの低下を招くとともに高速化を妨げるという問題がある。
この問題を根本的に解決する方法として、メモリセルが形成されたコア部と、メモリセルに対する周辺回路が形成されたインターフェース部をそれぞれ別チップとする方法が提案されている（特許文献１参照）。この方法によれば、１つのインターフェースチップに対して複数個のコアチップを割り当てることが可能となることから、１チップ当たりのチップサイズを大幅に低減することが可能となる。このため、この方法によれば、高い歩留まりを確保しつつ、さらなる大容量化を実現できるものと期待されている。
しかも、コア部とインターフェース部を別チップとした場合、コアチップについてはメモリプロセスにて製造し、インターフェースチップについてはロジックプロセスにて製造することが可能である。一般的に、ロジックプロセスにて製造されたトランジスタは、メモリプロセスにて製造されたトランジスタに比べて高速動作が可能であるため、インターフェースチップをロジックプロセスにて製造すれば、従来に比べインターフェースチップ部の回路を高速に動作させる事が可能となり、結果的に、半導体記憶装置の高速化を達成することが可能となる。しかも、インターフェースチップの動作電圧を１Ｖ程度に下げることが可能となり、消費電力の低減を図ることも可能となる。
図１９は、コア部とインターフェース部が別チップである従来の半導体記憶装置の構成を模式的に示す図であり、１つのインターフェースチップ１０に対して４個のコアチップ２１〜２４を割り当てた例を示している。
図１９に示すように、各コアチップ２１〜２４は、コア部２１ａ〜２４ａの他、データ入出力回路２１ｂ〜２４ｂを備えている。各入出力回路２１ｂ〜２４ｂは、それぞれコアチップ２１〜２４を貫通して設けられた貫通電極２１ｃ〜２４ｃを介して、インターフェースチップ１０に共通接続されている。このため、いずれかのコアチップ２１〜２４に対してデータを書き込む場合には、インターフェースチップ１０から貫通電極２１ｃ〜２４ｃに書き込みデータを供給し、このデータが、データ入出力回路２１ｂ〜２４ｂのいずれかに取り込まれる。逆に、いずれかのコアチップ２１〜２４からデータを読み出す場合には、データ入出力回路２１ｂ〜２４ｂのいずれかから貫通電極２１ｃ〜２４ｃに読み出しデータを供給し、このデータがインターフェースチップ１０に取り込まれる。
特開２００４−３２７４７４号公報
しかしながら、図１９に示す従来の半導体記憶装置は、コアチップ２１〜２４とインターフェースチップ１０とを接続する貫通電極２１ｃ〜２４ｃが各コアチップによって共有されていることから、貫通電極２１ｃ〜２４ｃは、１つのコアチップに書き込むべきデータ又は１つのコアチップから読み出されたデータによって占有されてしまう。このため、貫通電極の使用効率が低く、高速なデータ転送を行うことが困難であった。このような問題は、貫通電極２１ｃ〜２４ｃを短絡せず、コアチップ２１〜２４ごとに異なるルートでインターフェースチップ１０に接続すれば解決するが、この場合には、コアチップの積層数に比例して貫通電極の数が増大してしまうばかりか、貫通電極を形成すべき位置がチップごとに変わることから、同一マスクを用いてこれらコアチップ２１〜２４を製造することができなくなり、現実的ではない。
しかも、貫通電極２１ｃ〜２４ｃが共通接続されていることから浮遊容量が大きく、この点も、高速なデータ転送の妨げとなる。しかもこの問題は、大容量化のために積層するコアチップの数を増やせば増やすほど顕著となってしまう。
本発明のこのような課題を解決すべくなされたものであって、コア部とインターフェース部が別チップである半導体記憶装置において、データ転送速度を高めることを目的とする。
本発明の一側面による半導体記憶装置は、少なくともメモリセルが形成された複数のコアチップと、少なくとも前記メモリセルに対する周辺回路が形成されたインターフェースチップとを備え、前記複数のコアチップは、前記メモリセルに入力すべきデータ及び前記メモリセルより出力すべきデータの少なくとも一方を一時的に保持するラッチ回路部をそれぞれ有し、前記複数のコアチップにそれぞれ設けられた前記ラッチ回路部は、前記インターフェースチップに対して従属接続されていることを特徴とする。
かかる構成によれば、従属接続された複数のラッチ回路部がパイプライン動作を行うことができることから、高速なデータ転送を実現することが可能となる。
本発明において、複数のコアチップとインターフェースチップは、互いに積層されていることが好ましい。この場合、所定のコアチップに設けられたラッチ回路部と、所定のコアチップとは異なる別のコアチップに設けられたラッチ回路部とは、少なくとも、所定のコアチップ又は前記別のコアチップに設けられた貫通電極を介して接続されていることが好ましい。また、所定のコアチップに設けられたラッチ回路部と、インターフェースチップに設けられた内部回路とは、少なくとも、所定のコアチップ又はインターフェースチップに設けられた貫通電極を介して接続されていることが好ましい。
かかる構成においては、各コアチップに設けられる貫通電極が共通接続されるのではなく、ラッチ回路部を介して互いに分離されることから、貫通電極の浮遊容量が小さく、このため、高速なデータ転送を行うことが可能となる。
本発明において、パイプラインの本数は１本であっても構わないし、複数本であっても構わない。パイプラインを複数本とする場合には、それぞれパイプラインを構成する各組の貫通電極の配置をらせん状とすることが好ましい。これによれば、コアチップの積層数に関わらず貫通電極の数を一定数、つまり、組数と同数に抑えることが可能となるとともに、互いに全く同じ構成を有するコアチップを用いることができる。
本発明の他の側面による半導体記憶装置は、少なくともメモリセルが形成された複数のコアチップ及び少なくとも前記メモリセルに対する周辺回路が形成されたインターフェースチップを含む複数のチップが互いに積層され、少なくとも一部のチップに設けられた貫通電極を介して、隣接するチップ同士が接続される半導体記憶装置であって、前記貫通電極を介して前記インターフェースチップよりシリアルに供給される書き込みデータを一時的に保持し、一時的に保持した前記書き込みデータを、複数のコアチップの内部回路にパラレルに供給するシリアル−パラレル変換手段と、複数のコアチップの内部回路よりパラレルに出力される読み出しデータを一時的に保持し、前記貫通電極を介して、一時的に保持した前記読み出しデータを前記インターフェースチップにシリアルに供給するパラレル−シリアル変換手段とを備えることを特徴とする。
本発明によれば、各コアチップに設けられたラッチ回路部によってパイプライン動作を行うことができることから、従来の半導体記憶装置に比べ、高速なデータ転送を実現することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による半導体記憶装置１００の回路構成を模式的に示すブロック図である。
図１に示すように、本実施形態による半導体記憶装置１００は、１個のインターフェースチップ１１０と、４個のコアチップ１２１〜１２４によって構成されており、後述するように、これらインターフェースチップ１１０とコアチップ１２１〜１２４は、互いに積層されている。
４個のコアチップ１２１〜１２４は、メモリセルが形成されたコア部１３１〜１３４と、入出力回路部１４１〜１４４と、第１のラッチ回路部１５１〜１５４と、第２のラッチ回路部１６１〜１６４とをそれぞれ備えている。第１のラッチ回路部１５１〜１５４は、それぞれコア部１３１〜１３４より出力されたデータを一時的に保持する回路であり、第２のラッチ回路部１６１〜１６４は、それぞれコア部１３１〜１３４に入力すべきデータを一時的に保持する回路である。
第１のラッチ回路部１５１〜１５４には、インターフェースチップ１１０より第１のクロック信号ＣＬＫ１が共通に供給されており、これにより、第１のラッチ回路部１５１〜１５４は、第１のクロック信号ＣＬＫ１に同期して動作する。第１のラッチ回路部１５１〜１５４はインターフェースチップ１１０に対して従属接続されており、したがって、第１のラッチ回路部１５１〜１５４は、コア部１３１〜１３４からパラレルに読み出したデータをインターフェースチップ１１０へシリアルに供給するパラレル−シリアル変換手段として機能する。
同様に、第２のラッチ回路部１６１〜１６４には、インターフェースチップ１１０より第２のクロック信号ＣＬＫ２が共通に供給されており、これにより、第２のラッチ回路部１６１〜１６４は、第２のクロック信号ＣＬＫ２に同期して動作する。第２のラッチ回路部１６１〜１６４もインターフェースチップ１１０に対して従属接続されており、したがって、第２のラッチ回路部１６１〜１６４は、インターフェースチップ１１０よりシリアルに供給される書き込みデータをコア部１３１〜１３４へパラレルに供給するシリアル−パラレル変換手段として機能する。
図２は、本実施形態による半導体記憶装置１００の積層構造を示す模式的な分解斜視図であり、矢印は読み出し動作時におけるデータの流れを示している。
図２に示すように、本実施形態による半導体記憶装置１００は、インターフェースチップ１１０と、コアチップ１２１〜１２４がこの順に積層された構造を有しており、コアチップ１２１〜１２４には貫通電極１７１Ｒ〜１７４Ｒがそれぞれ設けられている。貫通電極１７１Ｒ〜１７４Ｒは、部分断面図である図３に示すように、Ｐ型の半導体基板１９０に設けられた貫通孔１９１に、絶縁膜１９２を介して充填された電極であり、その下端部側（半導体基板１９０の裏面側）には、裏面バンプ１９３が設けられている。図３に示すように、この裏面バンプ１９３は貫通電極１７１Ｒ〜１７４Ｒと電気的に直接接続されている。
一方、貫通電極１７１Ｒ〜１７４Ｒの上端部側（半導体基板１９０の表面側）に設けられた表面バンプ１８１Ｒ〜１８４Ｒは、貫通電極１７１Ｒ〜１７４Ｒの真上に配置されているものの、これらの間には絶縁膜１９５が介在している。このため、貫通電極１７１Ｒ〜１７４Ｒと表面バンプ１８１Ｒ〜１８４Ｒとは直接接続されていない。そして、表面バンプ１８１Ｒ〜１８３Ｒは、配線１９６を介して、図２に示す第１のラッチ回路部１５１〜１５３の入力端に接続され、貫通電極１７１Ｒ〜１７４Ｒは、配線１９７を介して、図２に示す第１のラッチ回路部１５１〜１５４の出力端に接続されている。
また、隣接する２つのコアチップ間（例えば、コアチップ１２１とコアチップ１２２との間）においては、上層に位置するコアチップ（コアチップ１２２）の裏面バンプ１９３と、下層に位置するコアチップ（コアチップ１２１）の表面バンプ１８１Ｒ〜１８３Ｒとが積層により電気的に接続される。したがって、これら４個のコアチップ１２１〜１２４及びインターフェースチップ１１０が積層されると、表面バンプ１８１Ｒ及び貫通電極１７２Ｒ、表面バンプ１８２Ｒ及び貫通電極１７３Ｒ、並びに、表面バンプ１８３Ｒ及び貫通電極１７４Ｒは、積層によりそれぞれ短絡されることになる。また、貫通電極１７１Ｒとインターフェースチップ１１０上のリードデータ端子１１１Ｒも、積層により短絡される。
ここで、「上層」であるか「下層」であるかの区別は、あくまで便宜的なものであり、後述するように、コアチップ１２１〜１２４の積層方法によってこれが逆転することがある。
図４は、第１のラッチ回路部１５１の構成をより詳細に示す回路図である。
図４に示すように、第１のラッチ回路部１５１は、マルチプレクサ２１１及びデータラッチ２１２を備えている。マルチプレクサ２１１は、ラッチ信号ＬＲに応じて、第１の入力端ａに供給されるデータ及び第２の入力端ｂに供給されるデータのいずれか一方を出力端ｃより出力する回路である。第１の入力端ａに供給されるデータは、入出力回路１４１及びインバータ２１９を介してコア部１３１より供給される読み出しデータであり、第２の入力端ｂに供給されるデータは、上層のコアチップ１２２より転送される読み出しデータである。したがって、ラッチ信号ＬＲが第１の入力端ａを選択している場合（ＬＲ＝ハイレベル）、データラッチ２１２にはコア部１３１より供給される読み出しデータが供給され、逆に、ラッチ信号ＬＲが第２の入力端ｂを選択している場合（ＬＲ＝ローレベル）、データラッチ２１２には上層のコアチップ１２２より転送された読み出しデータが供給されることになる。
上層のコアチップ１２２より転送される読み出しデータは、貫通電極１７２Ｒ及び表面バンプ１８１Ｒを介して、Ｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳ）２１３及びＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）２１４からなる直列回路に供給される。ＰＭＯＳ２１３及びＮＭＯＳ２１４のゲートには、バイアス信号Ｂｉａｓ１，Ｂｉａｓ２がそれぞれ供給されている。このとき、ＰＭＯＳ２１３のＷ／Ｌ比（ゲート幅／ゲート長比）を大きくすると、貫通電極１７２Ｒ及び表面バンプ１８１Ｒを流れる電流量に比して、貫通電極１７２Ｒ及び表面バンプ１８１Ｒの電位変動を低く抑えることができる。また、また、ＮＭＯＳ２１４は定電流回路を構成しており、その出力端、すなわち、ＰＭＯＳ２１３とＮＭＯＳ２１４の接続点にＰＭＯＳ２１３を通して流れ込む電流が、ＮＭＯＳ２１４が実現する定電流値より大きい又は小さい場合、出力端はそれぞれ、高電位及び低電位に大きく変化する。この接続点（出力端）は、ＰＭＯＳ２１５及びＮＭＯＳ２１６からなるインバータと、マルチプレクサ２１１とを介して、データラッチ２１２に供給される。
データラッチ２１２は、図４に示すように、データ入力端Ｄ、クロック入力端Ｃ及びデータ出力端Ｑを備えており、クロック入力端Ｃに供給される第１のクロック信号ＣＬＫ１に同期して、データ入力端Ｄ上のデータを取り込み、これをデータ出力端Ｑから出力する。データ出力端Ｑは、電源電位と貫通電極１７１Ｒとの間に接続されたＰＭＯＳ２１７のゲートに供給されている。ＰＭＯＳ２１７は、データラッチ２１２の出力に応じて貫通電極１７１Ｒに電流を供給するドライバ回路を構成する。
貫通電極１７１Ｒに電流を供給する場合には、ドライバ回路であるＰＭＯＳ２１７をオンさせる。一方、ＰＭＯＳ２１７をオフさせると電流は供給されない。この電流を次段の回路のＰＭＯＳ２１３及びＮＭＯＳ２１４によって検出してデータを再生する。なお、電流が貫通電極１７１Ｒに供給されないと、次段のＰＭＯＳ２１３によって一定に保たれている貫通電極の電位が不安定になる。そこで、貫通電極１７１Ｒと電源電位との間には、ダイオード接続されたＷ／Ｌ比の小さいＮＭＯＳ２１８を設けて、ＰＭＯＳ２１７がオフの場合、貫通電極の電圧安定化のために、わずかな電流を貫通電極１７１Ｒに供給している。このように、本実施形態では信号伝送に電流モード方式を採用したので、貫通電極の電圧振幅を非常に小さく抑えることができ、信号伝送に伴う電力消費を十分に低減することが可能となる。しかも、Ｂｉａｓ１を適切に設定することで、貫通電極１７１Ｒを高電位に維持することも可能であり、貫通電極１７１Ｒの浮遊容量が大幅に低減される。つまり、図３に示したように、貫通電極１７１ＲはＰ型の半導体基板１９０を貫通して設けられていることから、貫通電極１７１Ｒが高電位であると、貫通電極１７１Ｒ近傍の半導体基板１９０に空乏層が広がり、その結果、貫通電極１７１Ｒの浮遊容量を小さくすることが可能となる。
尚、他の第１のラッチ回路部１５２〜１５４の構成も、図４に示す回路構成と全く同じである。
図５は、半導体記憶装置１００の模式的な分解斜視図であり、矢印は書き込み動作時におけるデータの流れを示している。
図５に示すように、書き込み動作時においては、読み出し動作時に使用する貫通電極１７１Ｒ〜１７４Ｒとは異なる貫通電極１７１Ｗ〜１７４Ｗが使用される。貫通電極１７１Ｗ〜１７４Ｗ及びこれに付随する構成は、図３に示した構成と全く同じである。したがって、貫通電極１７１Ｗ〜１７４Ｗと裏面バンプ１９３とが電気的に直接接続されている一方で、貫通電極１７１Ｗ〜１７４Ｗと表面バンプ１８１Ｗ〜１８４Ｗとの間には、絶縁膜１９５が介在しており、これにより、両者は直接接続されていない。そして、貫通電極１７１Ｗ〜１７４Ｗは、配線１９７を介して第２のラッチ回路部１６１〜１６４の入力端に接続され、表面バンプ１８１〜１８３は、配線１９６を介して第２のラッチ回路部１６１〜１６３の出力端に接続される。
また、隣接する２つのコアチップ間において、上層に位置するコアチップの裏面バンプ１９３と、下層に位置するコアチップの表面バンプ１８１Ｗ〜１８４Ｗとが積層により電気的に接続される点は、上述のとおりである。したがって、コアチップ１２１〜１２４が積層されると、表面バンプ１８１Ｗ及び貫通電極１７２Ｗ、表面バンプ１８２Ｗ及び貫通電極１７３Ｗ、並びに、表面バンプ１８３Ｗ及び貫通電極１７４Ｗは、それぞれ短絡されることになる。また、貫通電極１７１Ｗとインターフェースチップ１１０上のライトデータ端子１１１Ｗも、積層により短絡される。
図６は、第２のラッチ回路部１６１の構成をより詳細に示す回路図である。
図６に示すように、第２のラッチ回路部１６１は、マルチプレクサがセレクタ２２１に置き換えられるとともに、データの伝送方向が逆である点を除いて、図４に示した第１のラッチ回路部１５１の構成とほぼ同様である。セレクタ２２１は、ラッチ信号ＬＷに応じて、入力端ｄに供給されるデータを、第１の出力端ｅ及び第２の出力端ｆのいずれか一方より出力する回路である。入力端ｄに供給されるデータは、下層のインターフェースチップ１１０より転送される書き込みデータである。また、第１の出力端ｅより出力される書き込みデータは、インバータ２２９及び入出力回路１４１を介して、コア部１３１へと供給され、第２の出力端ｆより出力される書き込みデータは、データラッチ２２２へと供給される。
したがって、ラッチ信号ＬＷが第１の出力端ｅを選択している場合には（ＬＷ＝ハイレベル）、インターフェースチップ１１０より転送される書き込みデータはコア部１３１に供給され、逆に、ラッチ信号ＬＷが第２の出力端ｆを選択している場合（ＬＷ＝ローレベル）には、インターフェースチップ１１０より転送される書き込みデータはデータラッチ２２２を介して、上層のコアチップ１２２に転送されることになる。データラッチ２２２のクロック入力端Ｃには、図６に示すように、第２のクロック信号ＣＬＫ２が供給されている。
尚、他の第２のラッチ回路部１６２〜１６４の構成も、図６に示す回路構成と全く同じである。
以上が、本実施形態による半導体記憶装置１００の構成である。次に、本実施形態による半導体記憶装置１００の動作について説明する。
図７は、本実施形態による半導体記憶装置１００の読み出し動作時におけるタイミング図である。
図７に示すように、まず、コア部１３１〜１３４がデータの読み出しを同時に実行する期間Ｔ１０においては、ラッチ信号ＬＲはハイレベルである。このため、各コアチップ１２１〜１２４に含まれるデータラッチ２１２（図４参照）には、コア部１３１〜１３４からの読み出しデータがそれぞれ供給される。図７では、コア部１３１〜１３４からの読み出しデータをそれぞれＤ１〜Ｄ４と表記している。次に、期間Ｔ１１の始期において、第１のクロック信号ＣＬＫ１に同期して、読み出しデータＤ１〜Ｄ４が対応するラッチ回路１５１〜１５４に同時にラッチされる。その後、ラッチ信号ＬＲはローレベルに変化し、これにより、ラッチされた読み出しデータＤ１〜Ｄ４は、第１のクロック信号ＣＬＫ１に同期して順次シフトされる。その結果、インターフェースチップ１１０には、期間Ｔ１２〜Ｔ１５においてデータＤ１〜Ｄ４がこの順に順次転送されることになる。インターフェースチップ１１０に転送されたデータＤ１〜Ｄ４は、第１のクロック信号ＣＬＫ１に同期した、図示しないクロック信号によって内部回路１１２に取り込まれる。
このように、各コアチップ１２１〜１２４よりパラレルに読み出されたデータは、一旦それぞれのラッチ回路１５１〜１５４に一時的に保持された後、第１のクロック信号ＣＬＫ１に同期して、インターフェースチップ１１０の内部回路１１２へシリアルに供給される。
図８は、本実施形態による半導体記憶装置１００の書き込み動作時におけるタイミング図である。
図８に示すように、期間Ｔ２０〜Ｔ２３においては、ラッチ信号ＬＷはローレベルである。このため、インターフェースチップ１１０より供給される書き込みデータＤ４〜Ｄ１は、第２のクロック信号ＣＬＫ２に同期して、各コアチップ１２１〜１２４に含まれるデータラッチ２２２（図６参照）によって順次シフトされる。そして、期間Ｔ２４の始期においてこれら読み出しデータＤ４〜Ｄ１がそれぞれラッチ回路１６４〜１６１にラッチされると、ラッチ信号ＬＷはハイレベルに変化し、これにより、セレクタ２２１の出力は第１の出力端ｅに切り替わる。その結果、コア部１３１〜１３４には書き込みデータＤ１〜Ｄ４がそれぞれ供給されることになる。そして、期間Ｔ２５において、コア部１３１〜１３４はデータの書き込みを同時に実行する。
このように、インターフェースチップ１１０よりシリアルに供給される書き込みデータは、第２のクロック信号ＣＬＫ２に同期して、各コアチップ１２１〜１２４のラッチ回路１６１〜１６４に順次伝送された後、それぞれコア部１３１〜１３４にパラレルに書き込まれる。
以上説明したように、本実施形態による半導体記憶装置１００においては、読み出しデータの伝送経路となる貫通電極１７１Ｒ〜１７４Ｒ、及び、書き込みデータの伝送経路となる貫通電極１７１Ｗ〜１７４Ｗが、各コアチップ１２１〜１２４によって共有されておらず、第１のラッチ回路１５１〜１５３及び第２のラッチ回路１６１〜１６３を介して分離されていることから、上述したパイプライン動作を行うことが可能となる。しかも、各貫通電極１７１Ｒ〜１７４Ｒ及び貫通電極１７１Ｗ〜１７４Ｗが互いに分離されていることから、従来の半導体記憶装置に比べて貫通電極の浮遊容量が小さく、このため、高速なデータ転送を行うことが可能となる。また、各コアチップ１２１〜１２４として、互いに全く同じ構成を有するチップを用いることができることから、同一マスクを用いてこれらコアチップ１２１〜１２４を製造することができるとともに、コアチップの積層数に関わらず貫通電極の数を一定（１つのＩ／Ｏにつき２個）とすることが可能となる。
尚、上記実施形態では、読み出し時においては、貫通電極１７１Ｒ〜１７４Ｒをデータの伝送経路として用い、書き込み時においては、貫通電極１７１Ｗ〜１７４Ｗをデータの伝送経路として用いているが、これらを共用することも可能である。この場合、読み出し用のラッチ回路と書き込み用のラッチ回路とを別個に用いるのではなく、図９に示すように、双方向性のラッチ回路２０１〜２０４を用いればよい。クロック信号については、単一のクロック信号ＣＬＫを用いることができる。
次に、インターフェースチップ１１０とコアチップ１２１〜１２４の積層方法について、いくつか説明する。
図１０は、第１の積層方法を説明するための模式的な断面図である。図１０に示す積層方法は、インターフェースチップ１１０を最下層に配置し、その上に、コアチップ１２１〜１２４をこの順に積層する方法である。この積層方法によれば、最下層に位置するインターフェースチップ１１０にも貫通電極１１８が設けられ、裏面に形成された外部端子１１９を介して外部回路との信号の授受が行われる。この積層方法は、インターフェースチップ及びコアチップ以外の他のチップを必要としないという利点を有する。
図１１は、第２の積層方法を説明するための模式的な断面図である。図１１に示す積層方法は、コアチップ１２１〜１２４をフェイスダウン式に積層した点において、図１０に示した第１の積層方法と異なっている。この積層方法によれば、最上層に位置するコアチップ１２４に貫通電極を設ける必要がなくなる。
図１２は、第３の積層方法を説明するための模式的な断面図である。図１２に示す積層方法は、インターフェースチップ１１０を最上層に配置し、その下に、コアチップ１２１〜１２４をこの順に積層するとともに、最下層にインターポーザ層２５０を設ける方法である。最上層に位置するインターフェースチップ１１０と、最下層に位置するインターポーザ層２５０との接続は、コアチップ１２１〜１２４に設けられた貫通電極１９９を介して行う。この積層方法によれば、最上層に位置するインターフェースチップ１１０に貫通電極を設ける必要がなくなる。
その他にも種々の積層方法が考えられるが、本発明においてこれらチップの積層方法が特に限定されるものではなく、図１０〜図１２に示した方法以外の積層方法を用いても構わない。さらに、これらチップを積層するのではなく、一部又は全部のチップを平面的に配置しても構わない。但し、この場合、実装面積当たりの集積度が大幅に低下することから、上記実施形態のように、コアチップとインターフェースチップを積層することが非常に好ましい。
次に、本発明の好ましい他の実施形態について説明する。
図１３は、本発明の好ましい第２の実施形態による半導体記憶装置３００の積層構造を示す模式的な分解斜視図であり、矢印は読み出し動作時におけるデータの流れを示している。
図１３に示すように、本実施形態による半導体記憶装置３００は、１個のインターフェースチップ３１０と、８個のコアチップ３２１〜３２８によって構成されており、インターフェースチップ３１０と、コアチップ３２１〜３２８がこの順に積層された構造を有している。尚、図１３では、図面の見やすさを考慮して、コアチップ３２３〜３２６については図示を省略してある。
８個のコアチップ３２１〜３２８は、上記実施形態による半導体記憶装置１００と同様、それぞれコア部３３１〜３３８と、入出力回路部３４１〜３４８と、第１のラッチ回路部３５１〜３５８とを備えているが、各コアチップ３２１〜３２８にそれぞれデータ読み出し用の４つの貫通電極３７１Ｒ〜３７８Ｒが設けられている点において上記実施形態による半導体記憶装置１００と大きく異なる。また、インターフェースチップ３１０には４個のリードデータ端子３１１Ｒが設けられており、これらリードデータ端子３１１Ｒは内部回路３１２に接続されている。各コアチップ３２１〜３２８に設けられた４つの貫通電極３７１Ｒ〜３７８Ｒは、図３に示したとおり、裏面側において裏面バンプと電気的に直接接続されている一方で、表面側に設けられた表面バンプとは直接接続されていない。
図１４は、コアチップ３２１に設けられたデータ読み出し用の４つの貫通電極と、これに対応する表面バンプとの接続関係を説明するための模式的な平面図である。本図では図面の見やすさを考慮して、貫通電極を大きな円で示し、表面バンプをハッチングされた小さな円で示しているが、これは貫通電極の径と表面バンプの径との大小関係を規定するものではない。
図１４に示すように、表面バンプと貫通電極とは循環的に接続されている。つまり、表面バンプ３８１Ｒ１は貫通電極３７１Ｒ４に接続されており、表面バンプ３８１Ｒ４は貫通電極３７１Ｒ３に接続されており、表面バンプ３８１Ｒ３は貫通電極３７１Ｒ２に接続されており、表面バンプ３８１Ｒ２はラッチ回路部３５１を介して貫通電極３７１Ｒ１に接続されている。このように、第１のラッチ回路部３５１と接続されるのは、表面バンプ３８１Ｒ２及び貫通電極３７１Ｒ１のみであり、その他の表面バンプ３８１Ｒ１〜３８１Ｒ３、並びに、その他の貫通電極３７１Ｒ２〜３７１Ｒ４は、ラッチ回路部３５１に接続されず、したがって、これらは単にコアチップ３２１に通過するに過ぎない。
また、他のコアチップ３２２〜３２８についても、図１４に示す構成と同様、表面バンプと貫通電極とが循環的に接続されている。そして、コアチップ３２１〜３２８が積層されると、積層方向から見た平面的な位置が同一である表面バンプと貫通電極とが短絡される。積層時における接続関係は図１３に示すとおりであり、４つの貫通電極及びこれに対応する４つの表面バンプの平面的な位置は、各コアチップ３２１〜３２８において同一である。
尚、第１のラッチ回路部３５１〜３５８の具体的な回路構成は、図４に示した第１のラッチ回路部１５１の回路構成と同様である。
図１５は、半導体記憶装置３００の模式的な分解斜視図であり、矢印は書き込み動作時におけるデータの流れを示している。
図１５に示すように、各コアチップ３２１〜３２８には、第２のラッチ回路部３６１〜３６８がさらに設けられており、これら第２のラッチ回路部３６１〜３６８に対応して、データ書き込み用の４つの貫通電極３７１Ｗ〜３７８Ｗが設けられている。これら貫通電極３７１Ｗ〜３７８Ｗは、読み出し動作時に使用する貫通電極３７１Ｒ〜３７８Ｒとは異なる貫通電極である。また、インターフェースチップ３１０には４個のライトデータ端子３１１Ｗも設けられており、これらライトデータ端子３１１Ｗは内部回路３１２に接続されている。
図１６は、コアチップ３２１に設けられたデータ書き込み用の４つの貫通電極と、これに対応する表面バンプとの接続関係を説明するための模式的な平面図である。
図１６に示すように、データ書き込みに用いる４つの貫通電極についても、表面バンプに対して循環的に接続されている。つまり、貫通電極３７１Ｗ４は表面バンプ３８１Ｗ３に接続されており、貫通電極３７１Ｗ３は表面バンプ３８１Ｗ２に接続されており、貫通電極３７１Ｗ２は表面バンプ３８１Ｗ１に接続されており、貫通電極３７１Ｗ１はラッチ回路部３６１を介して表面バンプ３８１Ｗ４に接続されている。このように、第２のラッチ回路部３６１と接続されるのは、貫通電極３７１Ｗ１及び表面バンプ３８１Ｗ４のみであり、その他の貫通電極３７１Ｒ２〜３７１Ｒ４、並びに、その他の表面バンプ３８１Ｒ１〜３８１Ｒ３はラッチ回路部３６１に接続されず、したがって、ラッチ回路部３６１に接続されない貫通電極及び表面バンプは、コアチップ３２１を単に通過するに過ぎない。
また、他のコアチップ３２２〜３２８についても、図１６に示す構成と同様、貫通電極と表面バンプとが循環的に接続されている。そして、コアチップ３２１〜３２８が積層されると、積層方向から見た平面的な位置が同一である表面バンプと貫通電極とが短絡される。読み出し用の貫通電極と同様、書き込み用の４つの貫通電極及びこれに対応する４つの表面バンプの平面的な位置についても、各コアチップ３２１〜３２８において同一である。
尚、第２のラッチ回路部３６１〜３６８の具体的な回路構成は、図６に示した第２のラッチ回路部１６１の回路構成と同様である。
以上の構成により、読み出し動作時及び書き込み動作時のいずれにおいても、８個のコアチップ３２１〜３２８は４つの組に分類されることになる。図１７はこれを説明するためのブロック図であり、図１７に示すように、コアチップ３２１，３２５からなる第１の組、コアチップ３２２，３２６からなる第２の組、コアチップ３２３，３２７からなる第３の組、コアチップ３２４，３２８からなる第４の組に分類される。各組に属するコアチップはインターフェースチップ３１０に対して従属接続される一方、他の組に属するコアチップとは完全に分離される。これにより、同じ組に属するコアチップ内のラッチ回路部は、同じクロック信号に同期して動作し、異なる組に属するコアチップ内のラッチ回路部は、異なるクロック信号に同期して動作することになる。
したがって、本実施形態による半導体記憶装置３００では、４つの組がそれぞれ独立してパイプライン動作を行うことができる。コアチップの積層数が多い場合（本実施形態では８個）、全てのコアチップで１本のパイプライン（８段のパイプライン）を構成すると、インターフェースチップ３１０から遠いコアチップほど、アクセス時におけるレイテンシが大きくなってしまうが、本実施形態では、２段のパイプラインを４本並列に構成していることから、コアチップの積層数が多い場合であっても、アクセス時におけるレイテンシを改善することが可能となる。
また、本実施形態では、隣接する２つのコアチップが互いに異なる組に属していることから、同じ組に属するコアチップの位置が分散され、その結果、組間における特性のばらつきを低減することができる。特に、本実施形態では、それぞれ第１の組から第４の組に属する４個のコアチップ（コアチップ３２１〜３２４又はコアチップ３２５〜３２８）からなる単位が繰り返し積層された構成を有しており、これにより、積層方向に見て各組のコアチップが周期的に出現するよう配置されていることから、同じ組に属する複数のコアチップ間の距離が各組において均一となり、その結果、組間における特性のばらつきを排除することが可能となる。
さらに、各コアチップ３２１〜３２８は、全ての組に対応する４つ（読み出し用及び書き込み用で合計８つ）の貫通電極をそれぞれ有しており、これら貫通電極の接続関係がらせん状、すなわち、各組に対応する貫通電極の配置がらせん状となっていることから、コアチップの積層数に関わらず貫通電極の数を一定数、つまり、組数と同数に抑えることが可能となる。
また、本実施形態では、積層方向から見た４つの貫通電極の平面的な位置が、各コアチップにおいて同一であることから、８個のコアチップ３２１〜３２８として、互いに全く同じ構成を有するチップを用いることができる。このため、同一マスクを用いてこれらコアチップ３２１〜３２８を製造することができる。
尚、本実施形態においても、読み出し時と書き込み時とで異なる貫通電極をデータ伝送経路として用いているが、これらを共用しても構わない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、第１の実施形態においてはコアチップの数を４個、第２の実施形態においてはコアチップの数を８個としているが、使用するコアチップの数については２以上であれば特に限定されるものではない。また、第２の実施形態のように、複数組のパイプラインを構成する場合も、パイプラインの数については特に限定されず、例えば、図１８に示すように、４段のパイプラインを２本並列に構成しても構わない。この場合も、隣接する２つのコアチップが互いに異なる組に属するよう配線することにより、上記第２の実施形態と同様の効果を得ることが可能となる。この場合、読み出し用の貫通電極及び書き込み用の貫通電極は、それぞれ２個で足りる。また、貫通電極を読み出し用と書き込み用で共用すれば、必要な貫通電極の数はさらに半分となる。
本発明の好ましい第１の実施形態による半導体記憶装置１００の回路構成を模式的に示すブロック図である。 半導体記憶装置１００の積層構造を示す模式的な分解斜視図であり、矢印は読み出し動作時におけるデータの流れを示している。 貫通電極１７１Ｒ〜１７４Ｒ及びその近傍の構造を示す部分断面図である。 第１のラッチ回路部１５１の構成をより詳細に示す回路図である。 半導体記憶装置１００の模式的な分解斜視図であり、矢印は書き込み動作時におけるデータの流れを示している。 第２のラッチ回路部１６１の構成をより詳細に示す回路図である。 半導体記憶装置１００の読み出し動作時におけるタイミング図である。 半導体記憶装置１００の書き込み動作時におけるタイミング図である。 第１の実施形態による半導体記憶装置の変形例を示すブロック図である。 半導体記憶装置１００の第１の積層方法を説明するための模式的な断面図である。 半導体記憶装置１００の第２の積層方法を説明するための模式的な断面図である。 半導体記憶装置１００の第３の積層方法を説明するための模式的な断面図である。 本発明の好ましい第２の実施形態による半導体記憶装置３００の積層構造を示す模式的な分解斜視図であり、矢印は読み出し動作時におけるデータの流れを示している。 コアチップ３２１に設けられたデータ読み出し用の４つの貫通電極と、これに対応する表面バンプとの接続関係を説明するための模式的な平面図である。 半導体記憶装置３００の模式的な分解斜視図であり、矢印は書き込み動作時におけるデータの流れを示している。 コアチップ３２１に設けられたデータ書き込み用の４つの貫通電極と、これに対応する表面バンプとの接続関係を説明するための模式的な平面図である。 ２段のパイプラインを４本並列に構成した状態を説明するためのブロック図である。 ４段のパイプラインを２本並列に構成した状態を説明するためのブロック図である。 従来の半導体記憶装置の構成を模式的に示す略分解斜視図である。
符号の説明
１００，３００ 半導体記憶装置
１１０，３１０ インターフェースチップ
１１１Ｒ，３１１Ｒ リードデータ端子
１１１Ｗ，３１１Ｗ ライトデータ端子
１１２，３１２ インターフェースチップの内部回路
１１８，１９９ 貫通電極
１１９ 外部端子
１２１〜１２４，３２１〜３２８ コアチップ
１３１〜１３４，３３１〜３３８ コア部
１４１〜１４４，３４１〜３４８ 入出力回路部
１５１〜１５４，３５１〜３５８ 第１のラッチ回路部
１６１〜１６４，３６１〜３６８ 第２のラッチ回路部
１７１Ｒ〜１７４Ｒ，３７１Ｒ１〜３７８Ｒ４ 貫通電極（読み出し用）
１７１Ｗ〜１７４Ｗ，３７１Ｗ１〜３７８Ｗ４ 貫通電極（書き込み用）
１８１Ｒ〜１８４Ｒ，３８１Ｒ１〜３８８Ｒ４ 表面バンプ（読み出し用）
１８１Ｗ〜１８４Ｗ，３８１Ｗ１〜３８８Ｗ４ 表面バンプ（書き込み用）
１９０ 半導体基板
１９１ 貫通孔
１９２，１９５ 絶縁膜
１９３ 裏面バンプ
１９６，１９７ 配線
２０１〜２０４ ラッチ回路
２１１ マルチプレクサ
２１２，２２２ データラッチ
２１３，２１５，２１７，２２３，２２５，２２７ ＰＭＯＳ
２１４，２１６，２１８，２２４，２２６，２２８ ＮＭＯＳ
２１９，２２９ インバータ
２２１ セレクタ
２５０ インターポーザ層

Claims (11)

  1. 少なくともメモリセルが形成された複数のコアチップと、少なくとも前記メモリセルに対する周辺回路が形成されたインターフェースチップとを備え、
    前記複数のコアチップは、前記メモリセルに入力すべきデータ及び前記メモリセルより出力すべきデータの少なくとも一方を一時的に保持するラッチ回路部をそれぞれ有し、
    前記複数のコアチップにそれぞれ設けられた前記ラッチ回路部は、前記インターフェースチップに対して従属接続されており、
    前記複数のコアチップと前記インターフェースチップは、互いに積層されており、
    所定のコアチップに設けられた前記ラッチ回路部と、前記所定のコアチップとは異なる別のコアチップに設けられた前記ラッチ回路部とは、少なくとも、前記所定のコアチップ又は前記別のコアチップに設けられた貫通電極を介して接続されており、
    前記複数のコアチップは複数の組に分類され、前記複数のコアチップにそれぞれ設けられた前記ラッチ回路部は、属する組ごとに別個に従属接続されており、属する組ごとに異なるクロック信号に同期して動作可能に構成されていることを特徴とする半導体記憶装置。
  2. 隣接する２つのコアチップは、互いに異なる組に属していることを特徴とする請求項１に記載の半導体記憶装置。
  3. 互いに属する組の異なる複数のコアチップからなる単位が、複数単位繰り返し積層されており、これによって、積層方向に見て各組のコアチップが周期的に出現するよう配置されていることを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記複数のコアチップの少なくとも一部は、全ての組に対応する複数の貫通電極をそれぞれ有しており、前記複数の貫通電極のうち、自己が属する組に対応する貫通電極は、対応する前記ラッチ回路部に接続されており、自己が属する組とは異なる組に対応する貫通電極は、対応する前記ラッチ回路部に接続されることなく、隣接するコアチップに接続されていることを特徴とする請求項３に記載の半導体記憶装置。
  5. 所定のコアチップに設けられた所定の組に対応する貫通電極と、前記所定のコアチップに隣接する別のコアチップに設けられた、前記所定の組とは異なる組に対応する貫通電極とは、積層方向から見た平面的な位置が実質的に同一であることを特徴とする請求項４に記載の半導体記憶装置。
  6. 同一の組に属するコアチップに設けられた貫通電極は、積層方向から見た平面的な位置が、各組に対応する貫通電極ごとに実質的に同一であり、これにより、各組に対応する貫通電極の配置がらせん状となっていることを特徴とする請求項５に記載の半導体記憶装置。
  7. 少なくともメモリセルが形成された複数のコアチップと、少なくとも前記メモリセルに対する周辺回路が形成されたインターフェースチップとを備え、
    前記複数のコアチップは、前記メモリセルに入力すべきデータ及び前記メモリセルより出力すべきデータの少なくとも一方を一時的に保持するラッチ回路部をそれぞれ有し、
    前記複数のコアチップにそれぞれ設けられた前記ラッチ回路部は、前記インターフェースチップに対して従属接続されており、
    前記複数のコアチップと前記インターフェースチップは、互いに積層されており、
    所定のコアチップに設けられた前記ラッチ回路部と、前記所定のコアチップとは異なる別のコアチップに設けられた前記ラッチ回路部とは、少なくとも、前記所定のコアチップ又は前記別のコアチップに設けられた貫通電極を介して接続されており、
    前記複数のコアチップは、対応する前記ラッチ回路部の出力に基づいて前記貫通電極に電流を供給するドライバ回路をさらに有し、これにより前記コアチップ間における信号伝送を電流モード方式で行うことを特徴とする半導体記憶装置。
  8. 前記複数のコアチップは、前記貫通電極と前記電源電位との間にダイオード接続されたＮチャンネル型ＭＯＳトランジスタを含む電流供給手段をさらに有しており、前記ドライバ回路は、前記貫通電極と前記電源電位との間に接続されたＰチャンネル型ＭＯＳトランジスタを含んでいることを特徴とする請求項７に記載の半導体記憶装置。
  9. 少なくともメモリセルが形成された複数のコアチップと、少なくとも前記メモリセルに対する周辺回路が形成されたインターフェースチップとを備え、
    前記複数のコアチップは、前記メモリセルに入力すべきデータ及び前記メモリセルより出力すべきデータの少なくとも一方を一時的に保持するラッチ回路部をそれぞれ有し、
    前記複数のコアチップにそれぞれ設けられた前記ラッチ回路部は、前記インターフェースチップに対して従属接続されており、
    前記複数のコアチップと前記インターフェースチップは、互いに積層されており、
    所定のコアチップに設けられた前記ラッチ回路部と、前記所定のコアチップとは異なる別のコアチップに設けられた前記ラッチ回路部とは、少なくとも、前記所定のコアチップ又は前記別のコアチップに設けられた貫通電極を介して接続されており、
    前記複数のコアチップは、前記貫通電極の電位を電源とする定電流回路をさらに有しており、前記定電流回路の出力が、対応する前記ラッチ回路部に供給されることを特徴とする半導体記憶装置。
  10. 少なくともメモリセルが形成された複数のコアチップと、少なくとも前記メモリセルに対する周辺回路が形成されたインターフェースチップとを備え、
    前記複数のコアチップは、前記メモリセルに入力すべきデータ及び前記メモリセルより出力すべきデータの少なくとも一方を一時的に保持するラッチ回路部をそれぞれ有し、
    前記複数のコアチップにそれぞれ設けられた前記ラッチ回路部は、前記インターフェースチップに対して従属接続されており、
    前記複数のコアチップには、前記メモリセルより出力すべきデータを一時的に保持する第１のラッチ回路部と、前記メモリセルに入力すべきデータを一時的に保持する第２のラッチ回路部がそれぞれ設けられていることを特徴とする半導体記憶装置。
  11. 前記第１のラッチ回路部は、当該コアチップに含まれる前記メモリセルから読み出されるデータと、他のコアチップ又は前記インターフェースチップより転送されるデータのいずれかを選択的に出力するマルチプレクサを有しており、
    前記第２のラッチ回路部は、他のコアチップ又は前記インターフェースチップより転送されるデータを、当該コアチップに含まれる前記メモリセル又は他のコアチップへ選択的に出力するセレクタを有していることを特徴とする請求項１０に記載の半導体記憶装置。
JP2005152077A 2005-05-25 2005-05-25 半導体記憶装置 Expired - Fee Related JP4423453B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005152077A JP4423453B2 (ja) 2005-05-25 2005-05-25 半導体記憶装置
DE102006024455A DE102006024455A1 (de) 2005-05-25 2006-05-24 Halbleiterspeichervorrichtung
US11/440,398 US7545663B2 (en) 2005-05-25 2006-05-25 Semiconductor storage device
CNA2006100899003A CN1870171A (zh) 2005-05-25 2006-05-25 半导体存储装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005152077A JP4423453B2 (ja) 2005-05-25 2005-05-25 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2006330974A JP2006330974A (ja) 2006-12-07
JP4423453B2 true JP4423453B2 (ja) 2010-03-03

Family

ID=37443801

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005152077A Expired - Fee Related JP4423453B2 (ja) 2005-05-25 2005-05-25 半導体記憶装置

Country Status (4)

Country Link
US (1) US7545663B2 (ja)
JP (1) JP4423453B2 (ja)
CN (1) CN1870171A (ja)
DE (1) DE102006024455A1 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112006004263B4 (de) * 2005-09-02 2015-05-13 Google, Inc. Speicherbaustein
JP2007294015A (ja) * 2006-04-25 2007-11-08 Matsushita Electric Ind Co Ltd 半導体集積回路、及びｂｉｓｔ回路設計方法
JP4791924B2 (ja) * 2006-09-22 2011-10-12 株式会社東芝 半導体記憶装置
EP4254413A3 (en) 2006-12-14 2023-12-27 Rambus Inc. Multi-die memory device
US8504788B2 (en) 2006-12-20 2013-08-06 Rambus Inc. Memory controller, system and method for read signal timing calibration
US7623365B2 (en) 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
US8059443B2 (en) * 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
JP4910117B2 (ja) * 2008-04-04 2012-04-04 スパンション エルエルシー 積層型メモリ装置
US7978721B2 (en) 2008-07-02 2011-07-12 Micron Technology Inc. Multi-serial interface stacked-die memory architecture
US8086913B2 (en) 2008-09-11 2011-12-27 Micron Technology, Inc. Methods, apparatus, and systems to repair memory
US8106520B2 (en) 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
JP5280880B2 (ja) 2009-02-10 2013-09-04 株式会社日立製作所 半導体集積回路装置
US7894230B2 (en) 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
TWI474331B (zh) * 2009-06-30 2015-02-21 Hitachi Ltd Semiconductor device
US8400781B2 (en) * 2009-09-02 2013-03-19 Mosaid Technologies Incorporated Using interrupted through-silicon-vias in integrated circuits adapted for stacking
JP2011081885A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその制御方法並びにデータ処理システム
JP5559507B2 (ja) 2009-10-09 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備える情報処理システム
JP5697898B2 (ja) * 2009-10-09 2015-04-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US9142262B2 (en) * 2009-10-23 2015-09-22 Rambus Inc. Stacked semiconductor device
JP2011170943A (ja) * 2010-02-22 2011-09-01 Sony Corp 記憶制御装置、記憶装置、記憶装置システム
US9123552B2 (en) * 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
KR101751045B1 (ko) 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
JP2012089566A (ja) * 2010-10-15 2012-05-10 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP5650984B2 (ja) * 2010-10-29 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP5167335B2 (ja) 2010-12-22 2013-03-21 株式会社日立製作所 半導体装置
JP5647014B2 (ja) 2011-01-17 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2012209497A (ja) * 2011-03-30 2012-10-25 Elpida Memory Inc 半導体装置
JP2012216652A (ja) 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置
KR101900423B1 (ko) * 2011-09-19 2018-09-21 삼성전자주식회사 반도체 메모리 장치
JP2013105512A (ja) * 2011-11-15 2013-05-30 Elpida Memory Inc 半導体装置
TWI501361B (zh) 2012-12-27 2015-09-21 Ind Tech Res Inst 矽穿孔修補電路
JP6493042B2 (ja) * 2015-07-09 2019-04-03 富士通株式会社 半導体装置及び半導体装置の制御方法
KR102395463B1 (ko) 2017-09-27 2022-05-09 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
CN109860121B (zh) * 2017-11-30 2020-09-25 长鑫存储技术有限公司 一种半导体封装结构及其接口功能切换方法
CN115966534A (zh) * 2021-10-08 2023-04-14 安徽寒武纪信息科技有限公司 多核芯片、集成电路装置、板卡及其制程方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771440A (en) * 1986-12-03 1988-09-13 Cray Research, Inc. Data modulation interface
US6529961B1 (en) * 1998-04-17 2003-03-04 Advanced Micro Devices, Inc. Network transceiver having media independent interface operable in a general purpose serial interface mode
US6633965B2 (en) * 2001-04-07 2003-10-14 Eric M. Rentschler Memory controller with 1×/M× read capability
US6555917B1 (en) * 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
AU2003241739A1 (en) 2002-05-31 2003-12-19 Nokia Corporation Stacked ic device with ic chip selecting/counting function
US6771138B1 (en) * 2003-02-07 2004-08-03 Semiconductor Component Industries, L.L.C. Method of forming a bi-directional synchronization controller
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP2005317861A (ja) * 2004-04-30 2005-11-10 Toshiba Corp 半導体装置およびその製造方法
US7172949B2 (en) * 2004-08-09 2007-02-06 Micron Technology, Inc. Epitaxial semiconductor layer and method
US7444181B2 (en) * 2005-12-14 2008-10-28 Boston Scientific Neuromodulation Corporation Techniques for sensing and adjusting a compliance voltage in an implantable stimulator device

Also Published As

Publication number Publication date
US7545663B2 (en) 2009-06-09
JP2006330974A (ja) 2006-12-07
CN1870171A (zh) 2006-11-29
US20070005876A1 (en) 2007-01-04
DE102006024455A1 (de) 2007-01-11

Similar Documents

Publication Publication Date Title
JP4423453B2 (ja) 半導体記憶装置
KR100439096B1 (ko) 반도체 집적회로
JP3024687B2 (ja) 半導体記憶装置
US11164612B2 (en) Marching memory, a bidirectional marching memory, a complex marching memory and a computer system, without the memory bottleneck
CN1753103B (zh) 其中具有分级位线选择电路的集成电路存储设备
JPH0120515B2 (ja)
KR100402880B1 (ko) 반도체 기억 장치
CN107026168A (zh) 集成电路结构
US7768855B2 (en) Semiconductor memory device and sense amplifier
TW202243131A (zh) 記憶體陣列
TWI314324B (en) Power control circuit for integrated circuit modules and memory devices
US8477555B2 (en) Deselect drivers for a memory array
JPH04212775A (ja) 半導体メモリデバイス
JP2006093696A (ja) 集積回路メモリ装置
US8674411B2 (en) Semiconductor device employing circuit blocks having the same characteristics
US6801144B2 (en) Semiconductor memory device inputting/outputting data synchronously with clock signal
JP5289469B2 (ja) ワード線デコーダ・レイアウトのための方法と装置
JPH1065124A (ja) 半導体集積回路装置
CN104637528B (zh) Sram存储单元阵列、sram存储器及其控制方法
CN113544777A (zh) 存储器装置中命令和地址调换的集中放置
US8717795B2 (en) Semiconductor device having plural circuit blocks operating at the same timing
JP2013041636A (ja) 半導体装置
US9105355B2 (en) Memory cell array operated with multiple operation voltage
JP2004265493A (ja) 半導体集積回路
JP2003017582A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090811

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091016

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091110

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091118

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121218

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121218

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131218

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131218

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

Free format text: JAPANESE INTERMEDIATE CODE: R313117

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees