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JP4799157B2 - 積層型半導体装置 - Google Patents

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Description

本発明は、複数の半導体チップを積層して特定の半導体チップを選択可能に構成された半導体装置に関し、特に、各々の半導体チップに固有のチップ識別番号を割り当て、特定の半導体チップを選択できるように構成された積層型半導体装置の技術分野に関する。
近年、ＤＲＡＭ等の半導体メモリに対する一層の大容量化が要求されている。１つの半導体チップのみで大容量の半導体メモリを構成することは、微細加工が必要となり歩留まりが確保できなくなる。そのため、複数の半導体チップを積層した構造を持つ積層型半導体メモリ装置が提案されている。例えば、同一種類の複数のＤＲＡＭチップを多層に積層した３次元配置を採用することで、外部から１つのＤＲＡＭと同様に制御可能な小型かつ大容量の積層型半導体メモリ装置を実現することができる。
このような積層型半導体メモリ装置を使用する場合、特定の半導体チップを選択的に動作させるために複数の半導体チップの各々を識別する手段が必要となる。そのため、各層の半導体チップに設けた電極を順番に連結して半導体チップに対する選択信号の接続経路を形成し、半導体チップごとに異なる選択信号の接続経路を互いに分離して形成することで、特定の半導体チップを選択できるような構造が提案されている（例えば、特許文献１参照）。しかし、このような構造では、半導体チップの積層数と同数の選択信号の接続経路を別々に形成する必要があるため、多数の半導体チップを積層する場合に多数の電極を設けた複雑な積層構造となるため製造コストが上昇する。一方、積層数を増加させた場合であっても電極数の増加を抑えるため、複数の半導体チップに対し個別にチップ識別番号を割り当てて、選択信号と一致するチップ識別番号を持つ半導体チップを選択可能に構成した積層型半導体メモリ装置が提案されている（例えば、特許文献２参照）。このような積層型半導体メモリ装置は、複数の半導体チップ同士で接続経路を共有することができ、例えばＮ本の接続経路を形成して２Ｎ個の半導体チップを選択可能であり、電極構造を簡素化することができる。
特開２００２−３０５２８３号公報 特開２００３−１１００８６号公報
上記従来の構成では、複数の半導体チップが共有する選択信号に対しては共通の接続経路を形成すればよいが、半導体チップごとに固有のチップ識別番号に対しては回路構成や配線パターンを変えることで互いに異なるチップ識別番号を得ることができる。しかし、半導体チップごとに異なる回路構成や配線パターンを持たせることは、製造工程を共通化できなくなってコスト上昇の要因となるため現実的ではなく、同一構造の複数の半導体チップを用いて互いに異なるチップ識別番号を割り当てることが望ましい。この場合、上記の特許文献２に開示されているように、半導体チップごとの製造ばらつきを利用して固有のチップ識別番号を生成し、それを保持回路に書き込む構成を採用することも可能である。しかし、このような構成を採用する場合、電源投入の度にチップ識別番号を生成するための複雑な制御が必要となるとともに、製造ばらつきに依存するので異なるチップ識別番号を確実に得られるとは限らない。また、得られたチップ識別番号を記憶するための保持回路を別途設ける必要があり構成が複雑になる。
そこで、本発明はこれらの問題を解決するためになされたものであり、積層された複数の半導体チップの中から所望の半導体チップを選択する場合、縦続接続された複数の演算回路により互いに異なる複数のチップ識別番号を自動的に生成可能とし、同一構造の半導体チップを用いるとともに複雑な構造や特別の制御を採用することなく固有のチップ識別番号を各半導体チップに割り当てて所望の半導体チップを確実に選択可能な積層型半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の積層型半導体装置は、複数の半導体チップを備えた積層型半導体装置であって、前記複数の半導体チップの各々は、上面および下面を有する半導体基板、夫々が前記半導体基板を貫通する複数の第１貫通電極および複数の第２貫通電極、前記半導体基板の下面側に設けられ前記複数の第１貫通電極に夫々接続された複数の第１バンプ、前記半導体基板の下面側に設けられ前記複数の第２貫通電極に夫々接続された複数の第２バンプ、前記半導体基板の上面側に設けられ前記複数の第１貫通電極に夫々接続された複数の第３バンプ、前記半導体基板の上面側に設けられた複数の第４バンプ、前記半導体基板の上面側に前記複数の第２貫通電極および前記複数の第４バンプに夫々接続されて設けられた演算回路であって、前記複数の第２貫通電極から供給されるチップ識別番号に対し所定の演算を行いその結果を前記複数の第４バンプに出力する演算回路、ならびに前記半導体基板の上面側に前記複数の第１および第２貫通電極に夫々接続されて設けられた比較回路であって、前記複数の第２貫通電極から供給される前記チップ識別番号と前記複数の第１貫通電極から供給されるチップ選択アドレスと比較して両者が一致するか否かを検出する比較回路、を含み、前記複数の半導体チップは、下層の半導体チップの前記複数の第３バンプおよび前記複数の第４バンプが上層の半導体チップの前記複数の第１バンプおよび前記複数の第２バンプに夫々接続されるように積層されており、最下層の半導体チップの前記複数の第１バンプおよび前記複数の第２バンプに前記チップ選択アドレスおよび自身のチップ識別番号が夫々供給されており、前記複数の第１および第３バンプの夫々は前記複数の第１貫通電極のうちの対応する貫通電極の延長線上に配置され、前記複数の第２および第４バンプの夫々は前記複数の第２貫通電極のうちの対応する貫通電極の延長線上に配置されている。
本発明の積層型半導体装置によれば、Ｍ個の半導体チップに対し互いに異なるチップ識別番号を付与すべく、Ｍ個の演算回路を縦続接続して各段の演算出力を次々と後段に入力させる構成を採用し、例えば、各段の演算回路の入力値をチップ識別番号として比較回路にてチップ選択アドレスとの一致を検知する。これにより、例えば積層型半導体装置を電源投入したときに、接続関係に応じてＭ個の演算回路でＭ個のチップ識別番号が自動的に生成されるので、チップ識別番号の生成に伴う複雑な制御は不要となる。また、演算の内容を適宜に設定することで、Ｍ個の半導体チップに対し互いに異なるＭ個のチップ識別番号を確実に付与することができる。さらに、Ｍ個の半導体チップは同一構造でよく、積層数Ｍが増加したとしても電極数を少なく抑えることができ、配線効率が高くコスト面で有利な積層型半導体装置を実現可能となる。
本発明の積層型半導体装置において、前記チップ識別番号と前記チップ選択アドレスをともにＮビットの組合せで表し、Ｎ＜Ｍ≦２Ｎの関係を満たす前記Ｍ個の半導体チップを積層して構成してもよい。これにより、積層型半導体装置の接続経路の数を最小限に抑えながら、多数の半導体チップを積層することができる。
また、本発明の積層型半導体装置において、前記Ｍ個の半導体チップに、Ｎビットの前記チップ選択アドレスを共通接続するＮ本の接続経路を形成し、前記演算回路のＮビットの入力値及び演算出力を接続するＮ本の接続経路を形成してもよい。
この場合、前記半導体チップの一方の面に設けられた電極と前記演算回路の入力側を接続するＮ本の接続経路と、前記演算回路の出力側と前記半導体チップの他方の面に設けられた電極を接続するＮ本の接続経路を形成してもよい。
また、本発明の積層型半導体装置において、前記演算回路として、前記入力値に対して１を加える演算を行うインクリメント回路を用いてもよい。これにより、簡単な構成で、Ｍ個の半導体装置に対し互いに異なるチップ識別番号を確実に付与することができる。
また、本発明の積層型半導体装置において、縦続接続されるＭ個の前記インクリメント回路のうち先頭の前記インクリメント回路に対する前記入力値として０を設定し、当該Ｍ個のインクリメント回路の各入力値である０からＭ−１までを前記チップ識別番号として順番に前記Ｍ個の半導体チップに割り当ててもよい。
この場合、前記縦続接続されるＭ個のインクリメント回路のうち最終段の前記インクリメント回路の演算出力は、前記半導体チップのチップ数Ｍを判別するために用いることができる。これにより、使用対象の積層型半導体装置のチップ数が不明であっても、正しいチップ数を確実に認識可能となる。
また、本発明の積層型半導体装置において、前記半導体チップとして、データを記憶する半導体メモリチップを用いて構成してもよい。
また、本発明の積層型半導体装置において、前記比較回路は、入力された前記チップ選択アドレスと前記チップ識別番号が一致したとき、対応する前記半導体チップのメモリ回路を選択してアクセスを許可するチップ選択信号を出力するように構成してもよい。
また、本発明の積層型半導体装置において、前記Ｍ個の半導体メモリチップの各々は、前記メモリ回路に加えて、前記演算回路及び前記比較回路を一体的に含んで構成してもよい。
この場合、前記Ｍ個の半導体メモリチップの各々は、同一の容量及び同一の構造を持たせることができる。
さらに、前記半導体メモリチップとして、ＤＲＡＭチップを用いて構成してもよい。
一方、本発明のチップ選択回路は、互いに異なるＭ個のチップ識別番号Ｍ個の半導体チップに個別に割り当てて、所望の半導体チップを選択するためのチップ選択回路であって、前記Ｍ個の半導体チップの積層順に従って縦続接続され、所定の演算を行って前記互いに異なるＭ個のチップ識別番号を出力するＭ個の演算回路と、前記Ｍ個の半導体チップに対し共通接続されるチップ選択アドレスと、前記Ｍ個のチップ識別番号の各々を比較して一致するか否かを検知するＭ個の比較回路と、を備えて構成される。
本発明のチップ選択回路において、前記チップ識別番号と前記チップ選択アドレスはともにＮビットの組合せで表し、Ｎ＜Ｍ≦２Ｎの関係を満たす前記Ｍ個の半導体チップと対応付けて、前記Ｍ個の演算回路及び前記Ｍ個の比較回路を設けて構成してもよい。
また、本発明のチップ選択回路において、前記演算回路として、前記入力値に対して１を加える演算を行うインクリメント回路を用いてもよい。
本発明によれば、Ｍ個の半導体チップを積層した積層型半導体装置に対し、互いに異なるＭ個のチップ識別番号に基づき所望の半導体チップを選択可能とするための構成として、各半導体チップに付随する演算回路と比較回路を設け、縦続接続されたＭ個の演算回路に基づきＭ個のチップ識別番号を生成し、これをＭ個の比較回路にて共通のチップ選択アドレスと一致することを検知する構成を採用している。このような構成を採用したことにより、特別な制御を行うことなく同一構造の各半導体チップに付与すべきチップ識別番号が自動的に生成され、かつ、各々のチップ識別番号は演算回路に連動して定まるので確実に異なる数値を割り当てることができる。また、各半導体チップのチップ識別番号を割り当てるための複雑な電極構造は不要であり、積層数が増加しても良好な配線効率により低コストで積層型半導体装置を構築可能となる。
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態においては、本発明を適用した積層型半導体装置の例として、複数のＤＲＡＭチップを積層して構成した積層型半導体メモリ装置の実施形態を説明する。
図１は、本実施形態の積層型半導体メモリ装置の断面構造の一例を示す図である。図１に示す半導体メモリ装置は、最下層のインターポーザ基板２の上部にＤＲＡＭチップ１が５層に積層され、その上部にインターフェースチップ３が積層された構造を有している。なお、各々のＤＲＡＭチップ１に対し、順に１層目〜５層目のＤＲＡＭチップ１（０）、１（１）、１（２）、１（３）、１（４）と括弧内の番号を表記して区別している。
５層のＤＲＡＭチップ１（０）〜１（４）は、いずれも同一の容量及び同一の構造を有し、それぞれ個別にアクセスしてデータの読出し動作及び書込み動作を行うことができる。ＤＲＡＭチップ１には、それぞれ固有のチップ識別番号が割り当てられ、所望のチップ識別番号を持つＤＲＡＭチップ１を選択的にアクセスすることができる。５層のＤＲＡＭチップ１（０）〜１（４）には、いずれもメモリ回路に加えて、チップ識別番号を用いたチップ選択動作を担うチップ選択回路が設けられているが、チップ選択回路の具体的な構成及び動作については後述する。
インターポーザ基板２の下面には、外部端子としての多数の半田ボール４が形成され、これらの半田ボール４を介して積層型半導体メモリ装置と外部との間で電気的に接続可能となっている。また、インターフェースチップ３は、５層のＤＲＡＭチップ１（０）〜１（４）に対する信号の入出力を制御する。ＤＲＡＭチップ１の表面と裏面、及びインターフェースチップ３の裏面には、多数の電極としてのバンプ５が形成されている。積層型半導体メモリ装置の各チップは、隣接するチップ間のバンプ５同士の接合、及び各チップの電極及び配線パターンを経由して電気的な接続経路が形成される。特に、５層のＤＲＡＭチップ１（０）〜１（４）に対して共通接続される信号については、各ＤＲＡＭチップ１に形成される貫通電極とバンプ５を経由して縦方向に直線状の接続経路を形成することができる。
なお、図１の積層型半導体メモリ装置は、ＤＲＡＭチップ１を５層に積層する場合を示しているが、より多い積層数、あるいはより少ない積層数とする場合であっても、同様の積層構造を採用可能である。積層型半導体メモリ装置の積層数が増加しても、各ＤＲＡＭチップ１の回路構成や配線パターンは共通化することができる。
次に図２は、本実施形態の積層型半導体メモリ装置において、ＤＲＡＭチップ１の各々に設けられたチップ選択回路１１の構成を示すブロック図である。図２においては、図１の５層のＤＲＡＭチップ１（０）〜１（４）に対し、それぞれ付随する５つのチップ選択回路１１（０）〜１１（４）が縦続接続された構成を示している。なお、５つのチップ選択回路１１（０）〜１１（４）はいずれも同一の構成を備えるので、以下では主に任意のチップ選択回路１１で代表して説明を行うものとする。
チップ選択回路１１は、対応するＤＲＡＭチップ１に付与すべきチップ識別番号ＣＮを自動生成するとともに、このチップ識別番号ＣＮと外部から入力されるチップ選択アドレスＣＡを比較して一致することを示すチップ選択信号Ｓｃを出力する機能を有する。図２においては、チップ識別番号ＣＮ及びチップ選択アドレスＣＡがともに３ビットの組合せで表される場合を示している。このような機能を実現するため、チップ選択回路１１は、チップ識別番号ＣＮを入力値として１を加えるインクリメント演算を行う３ビットのインクリメント回路１２と、チップ識別番号ＣＮとチップ選択アドレスＣＡを比較し、その比較結果をチップ選択信号Ｓｃとして出力する比較回路１３により構成されている。
ここで、縦続接続における先頭のチップ選択回路１１（０）においては、チップ識別番号ＣＮのビットＡ０、Ａ１、Ａ２がともにグランドに接続されている。これにより、チップ選択回路１１（０）のインクリメント回路１２に対する入力値として０が設定され、これが１層目のＤＲＡＭチップ１（０）のチップ識別番号として割り当てられる。２番目のチップ選択回路１１（１）には、前段のチップ選択回路１１（０）からチップ識別番号０に１を加えた演算出力がインクリメント回路１２の入力値となり、２層目のＤＲＡＭチップ１（１）にチップ識別番号１が割り当てられる。
以下、同様にチップ選択回路１１（２）、（３）、（４）の各インクリメント回路１２の演算出力に対し順次１が加えられながら後段に伝送され、３層目のＤＲＡＭチップ１（２）にはチップ識別番号２が、４層目のＤＲＡＭチップ１（３）にはチップ識別番号３が割り当てられ、５層目のＤＲＡＭチップ１（４）にはチップ識別番号４が順番に割り当てられる。最終段のチップ選択回路１１（４）のインクリメント回路１２では、演算出力が５となり、それを積層型半導体メモリ装置の全体のチップ数を判別するためのチップ数出力として用いることができる。
次に、各チップ選択回路１１（０）〜１１（４）に含まれるインクリメント回路１２の構成及び動作について図３及び図４を用いて説明する。図３は、インクリメント回路１２の構成を示すブロック図である。インクリメント回路１２は、３ビットのインクリメント演算を行うために、３つの１ビットインクリメント回路１４を縦続接続して構成される。ここで、図４には、１ビットインクリメント回路１４の回路構成の一例を示している。図４に示すように、１ビットインクリメント回路１４は、３つのインバータ１０１、１０２、１０３と４つのＮＡＮＤ回路１０４、１０５、１０６、１０７から構成されている。
図４において、１ビットインクリメント回路１４には入力ビットＡと前段のキャリーＣが入力され、出力ビットＳと後段へのキャリー出力ＣＯが出力される。ＮＡＮＤ回路１０４には、一端にインバータ１０１を介して入力ビットＡの反転ビットが入力され、他端にキャリーＣが入力される。ＮＡＮＤ回路１０５には、一端に入力ビットＡが入力され、他端にインバータ１０２を介してキャリーＣの反転ビットが入力される。ＮＡＮＤ回路１０７には、２つのＮＡＮＤ回路１０４、１０５の出力がそれぞれ入力され、出力ビットＳが出力される。ＮＡＮＤ回路１０６には、一端に入力ビットＡが入力され、他端にキャリーＣが入力される。そして、ＮＡＮＤ回路１０６の出力はインバータ１０３を介して反転され、キャリー出力ＣＯとして出力される。
図５には、図４の１ビットインクリメント回路１４の真理値表を示している。図５に示すように、入力されるキャリーＣが０のときは、入力ビットＡがそのまま出力ビットＳとなる。一方、入力されるキャリーＣが１のときは、入力ビットＡが反転して出力ビットＳとなる。また、入力ビットＡとキャリーＣがともに１のときにのみ、キャリー出力ＣＯが１となり、入力ビットＡとキャリーＣのいずれかが０であるときは、キャリー出力ＣＯが０となる。
図３において、上記の１ビットインクリメント回路１４が、１段目、２段目、３段目と３段に接続され、１段目のキャリー出力ＣＯが２段目のキャリーＣとして入力され、２段目のキャリー出力ＣＯが３段目のキャリーＣとして入力される。また、３ビットのチップ識別番号ＣＮを構成するビットＡ０、Ａ１、Ａ２のうち、それぞれの１ビットインクリメント回路１４の入力ビットＡとして、１段目にビットＡ０が入力され、２段目にビットＡ１が入力され、３段目にビットＡ２が入力される。さらに、インクリメント回路１２の３ビットの演算出力を構成するビットＳ０、Ｓ１、Ｓ２のうち、それぞれの１ビットインクリメント回路１４の出力ビットＳとして、１段目からビットＳ０が出力され、２段目からビットＳ１が出力され、３段目からビットＳ２が出力される。
ここで、１段目の１ビットインクリメント回路１４は、キャリーＣが電源Ｖｄｄに接続されてハイレベルに保たれる。この場合、図５の真理値表からわかるように、ビットＡ０の反転ビットが演算出力のビットＳ０となる。一方、２段目、３段目の各１ビットインクリメント回路１４は、前段のキャリー出力ＣＯに応じて、入力されるビットＡ１、Ａ２と、演算出力のビットＳ１、Ｓ２の関係が定まる。
図６には、図３のインクリメント回路１２の真理値表を示している。入力されるチップ識別番号ＣＮを構成する３ビットＡ０、Ａ１、Ａ２に対し、３ビットの演算出力Ｓ０、Ｓ１、Ｓ２が図６に示すように変化する。すなわち、上位の桁からＡ２、Ａ１、Ａ０で表される２進数に対して１を加え、その結果を、上位の桁からＳ２、Ｓ１、Ｓ０で表される２進数として出力するようなインクリメント演算が行われる。なお、入力０００〜１１０の範囲では出力００１〜１１１が得られるが、入力１１１に対しては出力０００となることに注意を要する。
以上の構成を備えるインクリメント回路１２は、図２に示すように５個を縦続接続することにより、図６の真理値表において連続する５行に対応する変化をする。このとき、１層目のＤＲＡＭチップ１（０）のインクリメント回路１２では、入力値として３ビットＡ０、Ａ１、Ａ２がグランドに接続されるので、先頭のチップ識別番号ＣＮが０にセットされる。そして、５個のインクリメント回路１２は、ＤＲＡＭチップ１の積層順に従って、前段のインクリメント回路１２の演算出力が後段のインクリメント回路１２の入力値となるように順番に伝送し、それぞれの入力値がチップ識別番号ＣＮとなる。
これにより、５個のインクリメント回路１２の入力値としてのチップ識別番号ＣＮは、０から４（２進表記で０００から１００）まで順番に変化していく。つまり、既に述べたように、１層目のＤＲＡＭチップ１（０）から５層目のＤＲＡＭチップ１（４）に対し、積層順に連続する０〜４までのチップ識別番号ＣＮをそれぞれ割り当てることができる。ＤＲＡＭチップ１（０）〜１（４）においては、自己に割り当てられたチップ識別番号ＣＮは固有のものであって、互いに異なる番号であるから、後述するようにアクセス対象とすべき所望のＤＲＡＭチップ１を選択する目的で用いることができる。
また、上述したように、５層目のＤＲＡＭチップ１（４）に付随するインクリメント回路１２から出力される３ビットの演算出力は、積層型半導体メモリ装置に積層されるＤＲＡＭチップ１のチップ数出力として用いることができる。例えば、図２の構成において、最終段のインクリメント回路１２の演算出力は、最大のチップ識別番号ＣＮである４に１を加えた５となるので（Ｓ２＝１、Ｓ１＝０、Ｓ０＝１）、これを参照することによりＤＲＡＭチップ１が全部で５個積層されていることを認識できる。なお、上述したように、８個のＤＲＡＭチップ１が積層されているとすると、最終段のインクリメント回路１２の演算出力が０となるので、予めチップ数出力０のときに８と認識することを定めるか、あるいは、最終段のインクリメント回路１２のキャリー出力ＣＯが１であることを判別する必要がある。
次に図７は、図２の各チップ選択回路１１（０）〜１１（４）に含まれる比較回路１３の構成を示す図である。図７に示すように比較回路１３は、３つのＥＸ−ＯＲ回路２０１、２０２、２０３と、ＡＮＤ回路２０４から構成されている。このような構成により、自己に割り当てられたチップ識別番号ＣＮと、外部からインターフェースチップ３を経由して入力される共通のチップ選択アドレスＣＡが比較される。
図７において、ＥＸ−ＯＲ回路２０１には、チップ識別番号ＣＮのビットＡ０と、チップ選択アドレスのビットＢ０が入力される。ＥＸ−ＯＲ回路２０２には、チップ識別番号ＣＮのビットＡ１と、チップ選択アドレスのビットＢ１が入力される。ＥＸ−ＯＲ回路２０３には、チップ識別番号ＣＮのビットＡ２と、チップ選択アドレスＣＡのビットＢ２が入力される。各々のＥＸ−ＯＲ回路２０１、２０２、２０３は、入力された両ビットの一致、不一致を検知する回路であり、両ビットが不一致のときに０を出力し、両ビットが一致したときに１を出力する。
ＡＮＤ回路２０４には、３つのＥＸ−ＯＲ回路２０１、２０２、２０３の各出力が入力され、その演算出力をチップ選択信号Ｓｃとして出力する。よって、３つのＥＸ−ＯＲ回路２０１、２０２、２０３の全ての一致が検知されると、ＡＮＤ回路２０４の出力が１となってチップ選択信号Ｓｃがハイレベルとなる。一方、３つのＥＸ−ＯＲ回路２０１、２０２、２０３のいずれかで不一致が検知されると、ＡＮＤ回路２０４の出力が０となってチップ選択信号Ｓｃがローレベルとなる。このように、チップ選択信号Ｓｃに基づき、所望のチップ識別番号ＣＮが付与された１つのＤＲＡＭチップ１を選択することができる
なお、図２において、５つのチップ選択回路１１（０）〜１１（４）の各比較回路１３から出力されるチップ選択信号Ｓｃは、それぞれのＤＲＡＭチップ１（０）〜１（４）のメモリ回路（不図示）に供給され、チップ選択信号Ｓｃがハイレベルのときにリード動作又はライト動作の実行が許可される。外部のコントローラは、リードコマンドやライトコマンドの各種制御コマンドにチップ選択アドレスＣＡを付加することで、アクセス対象のＤＲＡＭチップ１（０）〜１（４）の選択的に動作させることができる。
また、図２の構成例では、１層目のＤＲＡＭチップ１（０）におけるインクリメント回路１２の入力値が０にセットされ、先頭のチップ識別番号ＣＮが０となるが、この先頭のチップ識別番号ＣＮを１〜３に変更してもよい。例えば、１層目のＤＲＡＭチップ１（０）のインクリメント回路１２の３ビットの入力値のうちビットＡ０、Ａ１を電源に接続しビットＡ２をグランドに接続すれば、先頭のチップ識別番号ＣＮを３にすることができる。この場合は、５層のＤＲＡＭチップ１（０）〜１（４）に対し、３〜７の範囲のチップ識別番号ＣＮが割り当てられる。ただし、最終段のチップ選択回路１１（４）から出力されるチップ数出力は、積層型半導体メモリ装置のチップ数を反映しなくなることに注意を要する。
以上の構成を採用することで、本実施形態の積層型半導体メモリ装置を電源投入すると、５層のＤＲＡＭチップ１（０）〜１（４）に付与すべき５個のチップ識別番号ＣＮを自動的に生成することができる。この際、チップ識別番号ＣＮの生成のための煩雑な制御が不要であるとともに、いったん割り当てられたチップ識別番号ＣＮを継続的に使用できる。また、ＤＲＡＭチップ１に付与されるチップ識別番号ＣＮを得るために、製造プロセス等のばらつきは利用せずにインクリメント回路１２の機能を利用しているので、互いに異なるチップ識別番号ＣＮを確実に得ることができる。
ここで、図２の構成例においては、３ビットのチップ識別番号ＣＮで表現できるのは０〜７の範囲であるため、使用可能なＤＲＡＭチップ１の数が最大８個となる。しかし、より多くのＤＲＡＭチップ１を用いる場合は、チップ識別番号ＣＮとチップ選択アドレスＣＡのビット数を増やし、同時にインクリメント回路１２と比較回路１３を多ビットに対応した構成にする必要がある。例えば、チップ識別番号ＣＮとチップ選択アドレスＣＡをＮビットの組合せで表すと、ＤＲＡＭチップ１の積層数Ｍは、２Ｎを超えない範囲で自在に設定することができる。
また、図２の構成例においては、チップ識別番号ＣＮに対するインクリメント演算を行うインクリメント回路１２を用いる場合を説明したが、インクリメント回路１２に代えて他の演算回路を用いることもできる。例えば、チップ識別番号ＣＮを入力してデクリメント演算を行うデクリメント回路を用いてもよい。この場合、図２の構成例において、５つのインクリメント回路１２を全てデクリメント回路で置き換えると、例えば、ＤＲＡＭチップ１（０）〜１（４）に対し、この順で４、３、２、１、０と減少していく識別番号ＣＮを割り当てることができる。なお、先頭のチップ識別番号ＣＮは４以上の所定値に設定すればよく、１層目のＤＲＡＭチップ１（０）におけるビットＡ０、Ａ１、Ａ２の接続を適宜に調整することで所定値を設定することができる。
本実施形態において、図２のインクリメント回路１２を置き換える演算回路としては、３ビットのチップ識別番号ＣＮで表現可能な０〜７の中から、異なる５個の数値を所定の順序で出力可能な演算機能があればよい。よって、順序に応じて１個ずつ演算値が変化するインクリメント回路やデクリメント回路に限らず、順序に応じて演算値がランダムに変化する演算回路を用いることができる。
このような演算回路の具体例としては、乱数生成アルゴリズムの１種である線形合同法の演算を行う演算回路を挙げることができる。例えば、８個のＤＲＡＭチップ１を用いることを前提とし、３ビットのチップ識別番号ＣＮに相当する入力をＡとし、３ビットの演算出力をＳとしたとき、

Ｓ＝（Ａ×２２６９５４７７１＋１）ｍｏｄ８ （１）

と表される演算を行う演算回路を用いることができる。なお、（１）式のｍｏｄは剰余を求める演算子である。実際に（１）式の演算を行う演算回路を用いる場合、演算出力Ｓは、１、６、７、４、５、２、３、０の順で変化し、これをチップ識別番号ＣＮとして順番にＤＲＡＭチップ１に割り当てることができる。なお、（１）式の演算を行う演算回路は、インクリメント回路１２に比べて複雑な回路構成となるが、周知な論理回路の組合せで構成することができる。
図８は、図２のように接続された複数のチップ選択回路１１を含む構成をより一般化して表したブロック図である。図８においては、ｍ層のＤＲＡＭチップ１（０）〜１（ｍ−１）にそれぞれ設けられたｍ個のチップ選択回路１１（０）〜１１（ｍ−１）が縦続接続された構成を示している。図８の各チップ選択回路１１には、図２のインクリメント回路１２の代わりに、上述の演算を行う演算回路３０が含まれる。また、チップ識別番号ＣＮとチップ選択アドレスＣＡはいずれもｎビットで表される。よって、縦続接続されるｍ個の演算回路３０は、ビットＡ０〜Ａｎ−１を入力値として演算を行い、演算出力としてビットＳ０〜Ｓｎ−１を出力する。また、ｍ個の比較器１３は、上記のチップ識別番号ＣＮに加えてチップ選択アドレスＣＡのビットＢ０〜Ｂｎ−１を入力して比較を行い、ｎビット全ての一致を検知してチップ選択信号Ｓｃを出力する。既に述べたように、ＤＲＡＭチップ１の積層数ｍは最大でも２ｎであり、ｍ≦２ｎの関係を満たす必要がある。さらに、従来の構成（例えば、特許文献１参照）に比べて積層構造の簡素化を実現するには、少なくともｎ＜ｍの関係を満たすことが望ましい。
図８においては、各演算回路３０からｎビットのチップ識別番号ＣＮが出力されるが、図２に示すように演算回路３０の入力値Ａ０〜Ａｎ−１をチップ識別番号ＣＮとして用いる場合に限られない。例えば、演算回路３０の入力値Ａ０〜Ａｎ−１だけでなく、演算出力Ｓ０〜Ｓｎ−１をチップ識別番号ＣＮとして用いてもよい。あるいは、演算回路３０の入力値Ａ０〜Ａｎ−１又は演算出力Ｓ０〜Ｓｎ−１に所定の変換を施し（例えば１を加えるなど）、それをチップ識別番号ＣＮとして用いてもよい。
次に、本実施形態の積層型半導体メモリ装置において、各ＤＲＡＭチップ１の間の接続構造を説明する。図９は、図１の積層型半導体メモリ装置において隣接する２つのＤＲＡＭチップ１を含む範囲の断面構造を模式的に示した図である。なお、図９では、１層目のＤＲＡＭチップ１（０）及び２層目のＤＲＡＭチップ１（１）の範囲を示しているが、図９に基づく説明は、基本的に同一構造となる各層のＤＲＡＭチップ１（０）〜１（４）全てに対して共通のものである。
図９に示すように、ＤＲＡＭチップ１は、半導体基板５０上に上述のインクリメント回路１２と比較回路１３が形成される。半導体基板５０の上面及び下面にはバンプ５（５ａ、５ｂ、５ｃ、５ｄ）が設けられている。チップ識別番号ＣＮとチップ選択アドレスＣＡを接続するための接続経路は、ＤＲＡＭチップ１及びバンプ５を経由して形成される。また、ＤＲＡＭチップ１には、半導体基板５０を貫く貫通電極５１と、半導体基板５０上部の多層のアルミ配線層５２と、各アルミ配線層５２の間の絶縁膜を貫く多数のスルーホール５３が形成されている。なお、図９の接続構造では、チップ識別番号ＣＮのビットＡ０と、チップ選択アドレスＣＡのビットＢ０、演算出力のビットＳ０についての各接続経路を示しているが、他のビットＡ１、Ａ２，Ｂ１、Ｂ２、Ｓ１、Ｓ２についても共通の構造となっている。
ビットＡ０に対しては、下面のバンプ５ａ、貫通電極５１、スルーホール５３、アルミ配線層５２を経由してインクリメント回路１２の入力側に至る接続経路が形成される。インクリメント回路１２の演算出力のビットＳ０に対しては、上層のＤＲＡＭチップ１に送出するために、アルミ配線層５２、スルーホール５３、上面のバンプ５ｃを経て、上層のＤＲＡＭチップ１の下面のバンプ５ａに至る接続経路が形成される。一方、ビットＢ０に対しては、下面のバンプ５ｂ、貫通電極５１、スルーホール５３、アルミ配線層５２を経由して上面のバンプ５ｄに至る接続経路が形成されるとともに、アルミ配線層５２の所定位置から分岐し、スルーホール５３を介して比較回路１３に接続される。なお、比較回路１３から出力されるチップ選択信号Ｓｃに対する配線パターンは、スルーホール５３とアルミ配線層５２を経由してメモリ回路（不図示）に接続される。
図９の接続構造から明らかなように、チップアドレスＣＡの各ビットＢ０、Ｂ１、Ｂ２については、積層型半導体メモリ装置を縦方向に結ぶ直線的な接続経路が形成される。これに対し、チップ識別番号ＣＮに対応する各ビットＡ０、Ａ１、Ａ１及び演算出力の各ビットＳ０、Ｓ１、Ｓ２については、積層型半導体メモリ装置の各層の貫通電極５１、スルーホール５３、アルミ配線層５２、インクリメント回路１２を順番に接続する構造になっている。なお、チップアドレスＣＡ、チップ識別番号ＣＮ、演算出力に対する接続経路は、全ての半導体チップ１において同一構造で形成することができる。
もし、チップ識別番号ＣＮについて各ＤＲＡＭチップ１に対し専用の接続経路を設ける従来の構成を採用すると、チップアドレスＣＡと同様に直線的な接続経路を形成し、少なくともＤＲＡＭチップ１の積層数だけ各ビットＡ０、Ａ１、Ａ２の接続経路が必要となるので極めて複雑な配線構造になる。これに対し、本実施形態の接続構造では、隣接するＤＲＡＭチップ１同士でチップ識別番号ＣＮを受け渡す構成が採用されるので、ＤＲＡＭチップ１の積層数が増加したとしても、それに応じて接続経路を増やす必要はなく、配線構造を簡素化することができる。
なお、本実施形態においては１個の半導体チップ１に、メモリ回路に加えて、インクリメント回路１２及び比較回路１３を含むチップ選択回路１１が一体的に構成される場合を示したが、各半導体チップ１に付随するチップ選択回路１１は、半導体チップ１とは別チップとして構成してもよい。
以上、本実施形態に基づいて本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本実施形態においては、複数のＤＲＡＭチップ１が積層された積層型半導体メモリ装置について説明したが、ＤＲＡＭチップ以外の各種半導体メモリチップが積層された積層型半導体メモリ装置に対して広く本発明を適用することができる。また、半導体メモリチップに限らず、多様な半導体チップが積層された積層型半導体装置全般に対して広く本発明を適用することができる。さらに、本実施形態のチップ選択回路１１の構成は、積層型半導体装置に限られず、複数の半導体チップが平面的に配置された構成を備える半導体装置に対しても適用可能である。
本実施形態の積層型半導体メモリ装置の断面構造の一例を示す図である。 本実施形態の積層型半導体メモリ装置において、ＤＲＡＭチップの各々に設けられたチップ選択回路の構成を示すブロック図である。 インクリメント回路の構成を示すブロック図である。 １ビットインクリメント回路の回路構成の一例を示す図である。 図４の１ビットインクリメント回路の真理値表を示す図である。 図３のインクリメント回路の真理値表を示す図である。 比較回路の構成を示す図である。 図２のように接続された複数のチップ選択回路を含む構成をより一般化して表したブロック図である。 図１の積層型半導体メモリ装置において隣接する２つのＤＲＡＭチップを含む範囲の断面構造を模式的に示した図である。
符号の説明
１…ＤＲＡＭチップ
２…インターポーザ基板
３…インターフェースチップ
４…半田ボール
５…バンプ
１１…チップ選択回路
１２…インクリメント回路
１３…比較回路
１４…１ビットインクリメント回路
３０…演算回路
５０…半導体基板
５１…貫通電極
５２…アルミ配線層
５３…スルーホール
１０１、１０２、１０３…インバータ
１０４、１０５、１０６、１０７…ＮＡＮＤ回路
２０１、２０２、２０３…ＥＸ−ＯＲ回路
２０４…ＡＮＤ回路

Claims (4)

  1. 複数の半導体チップを備えた積層型半導体装置であって、前記複数の半導体チップの各々は、
    上面および下面を有する半導体基板、
    夫々が前記半導体基板を貫通する複数の第１貫通電極および複数の第２貫通電極、
    前記半導体基板の下面側に設けられ前記複数の第１貫通電極に夫々接続された複数の第１バンプ、
    前記半導体基板の下面側に設けられ前記複数の第２貫通電極に夫々接続された複数の第２バンプ、
    前記半導体基板の上面側に設けられ前記複数の第１貫通電極に夫々接続された複数の第３バンプ、
    前記半導体基板の上面側に設けられた複数の第４バンプ、
    前記半導体基板の上面側に前記複数の第２貫通電極および前記複数の第４バンプに夫々接続されて設けられた演算回路であって、前記複数の第２貫通電極から供給されるチップ識別番号に対し所定の演算を行いその結果を前記複数の第４バンプに出力する演算回路、ならびに
    前記半導体基板の上面側に前記複数の第１および第２貫通電極に夫々接続されて設けられた比較回路であって、前記複数の第２貫通電極から供給される前記チップ識別番号と前記複数の第１貫通電極から供給されるチップ選択アドレスと比較して両者が一致するか否かを検出する比較回路、
    を含み、
    前記複数の半導体チップは、下層の半導体チップの前記複数の第３バンプおよび前記複数の第４バンプが上層の半導体チップの前記複数の第１バンプおよび前記複数の第２バンプに夫々接続されるように積層されており、
    最下層の半導体チップの前記複数の第１バンプおよび前記複数の第２バンプに前記チップ選択アドレスおよび自身のチップ識別番号が夫々供給されており、
    前記複数の第１および第３バンプの夫々は前記複数の第１貫通電極のうちの対応する貫通電極の延長線上に配置され、前記複数の第２および第４バンプの夫々は前記複数の第２貫通電極のうちの対応する貫通電極の延長線上に配置されている、積層型半導体装置。
  2. 前記演算回路はインクリメント回路である請求項１に記載の積層型半導体装置。
  3. 前記演算回路はデクリメント回路である請求項１に記載の積層型半導体装置。
  4. 前記複数の半導体チップはそれぞれ半導体メモリである請求項１乃至３のいずれかに記載の積層型半導体装置。
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