KR101190689B1

KR101190689B1 - 반도체 장치

Info

Publication number: KR101190689B1
Application number: KR1020100131999A
Authority: KR
Inventors: 김대석; 이종천; 변상진
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-12-21
Filing date: 2010-12-21
Publication date: 2012-10-12
Anticipated expiration: 2030-12-21
Also published as: US9928205B2; KR20120070441A; US20120154008A1

Abstract

본 발명의 반도체 장치는 마스터 칩 및 제 1 내지 제 n 슬레이브 칩을 포함하는 반도체 장치에서, 제 1 내지 제 n 슬레이브 칩에 각각에 위치하여 직렬 연결되고, 제 m 연산 코드에 1을 더하여 제 m+1 연산 코드를 생성하는 슬레이브 칩 아이디 생성부 및 마스터 칩에 위치하고 선택 신호에 응답하여 가변되는 제 1 연산 코드를 생성하는 마스터 칩 아이디 생성부를 포함하고, n은 2 이상의 정수이고, m은 1 이상 n 이하의 정수이다.

Description

반도체 장치{Semiconductor Apparatus}

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 복수 개의 칩을 포함하는 반도체 메모리 장치에 관한 것이다.

최근 대부분의 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 그리고 더 좁은 면적 안에 더 많은 용량의 메모리를 실장하고, 상기 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다.

또한 반도체 메모리의 집적도 향상을 위하여, 기존의 평면 배치(two-dimensional, 2D) 방식에서 복수의 메모리 칩을 적층한 입체 구조(three-dimensional, 3D) 배치 기술이 응용되기 시작하였다. 고집적 및 고용량의 메모리 요구 추세에 따라, 상기 메모리 칩의 3D 배치 구조를 이용하여 용량을 증가시키며 동시에 반도체 칩 사이즈를 감소시켜 집적도를 향상시키는 구조가 요구될 수 있다.

이런 입체 구조 배치 기술로 TSV(Through Silicon Via) 방식이 사용되고 있다. TSV 방식은 모듈 상에서 컨트롤러와의 거리에 따른 전송속도 열화, 데이터 대역폭의 취약점, 패키지 상의 변수에 따라 발생하는 전송 속도 열화를 극복하기 위한 대안으로 사용되고 있다. TSV 방식은 복수 개의 메모리 칩을 관통하는 경로를 생성하고, 경로에 전극을 형성함으로써 각 메모리 칩 및 컨트롤러 간의 통신을 수행한다. TSV 방식을 적용한 적층 반도체 메모리 장치는 SIP 방식 및 POP 방식에서 사용하는 와이어, 패키지 서브 및 패키지 볼 등이 필요가 없이 직접 컨트롤러 위에 비아(Via)로 연결한다. 복수 개의 메모리 칩을 관통하는 경로 사이에는 범프(Bump)가 형성되어 각 메모리 칩 또는 컨트롤러를 전기적으로 연결한다.

입체 구조 배치 기술을 사용한 반도체 메모리 장치는 마스터 칩 및 복수 개의 슬레이브 칩을 포함하여 구성될 수 있다. 복수 개의 슬레이브 칩은 메모리 저장 장치로서 사용되고, 마스터 칩은 이러한 복수 개의 슬레이브 칩을 제어한다. 원하는 슬레이브 칩을 선택하기 위해 복수 개의 슬레이브 칩에 서로 다른 칩 아이디(Chip ID)를 부여하는 방식이 사용된다. 복수 개의 슬레이브 칩에 칩 아이디를 부여하는 방법으로 퓨즈(fuse) 등의 일회성 기록 장치에 퓨즈 커팅과 같은 기록 동작을 수행하는 방법이 있다. 하지만 퓨즈는 반도체 장치에서 면적을 상대적으로 많이 차지하는 소자이고, 각 슬레이브 칩에 칩 아이디를 기록하는 동작을 수행하는 것은 상대적으로 큰 비용(금액, 시간)을 발생시키게 된다. 따라서 보다 적은 면적을 차지하면서, 보다 적은 비용으로 각 슬레이브 칩에 칩 아이디를 부여할 수 있는 반도체 장치에 대한 필요가 발생되었다.

본 발명은 보다 적은 면적을 차지하면서 보다 적은 비용으로 각 슬레이브 칩에 칩 아이디를 부여할 수 있는 반도체 장치를 제공하는 데에 그 기술적 과제가 있다.

본 발명의 일 실시예에 따른 반도체 장치는 마스터 칩 및 제 1 내지 제 n 슬레이브 칩을 포함하는 반도체 장치에서, 상기 제 1 내지 제 n 슬레이브 칩에 각각에 위치하여 직렬 연결되고, 제 m 연산 코드에 1을 더하여 제 m+1 연산 코드를 생성하는 슬레이브 칩 아이디 생성부 및 상기 마스터 칩에 위치하고 선택 신호에 응답하여 가변되는 제 1 연산 코드를 생성하는 마스터 칩 아이디 생성부를 포함하고, 상기 n은 2 이상의 정수이고, 상기 m은 1 이상 n 이하의 정수이다.

또한 본 발명의 일 실시예에 따른 반도체 장치는 마스터 칩 및 슬레이브 칩을 포함하는 반도체 장치에서, 상기 마스터 칩에 배치되고, 선택 신호에 따라 초기 코드 및 가변 코드 중 하나를 선택하여 제 1 연산 코드를 생성하는 선택부 및 상기 슬레이브 칩에 배치되고, 상기 제 1 연산 코드에 1을 더하여 제 2 연산 코드를 생성하는 슬레이브 칩 아이디 생성부를 포함한다.

또한 본 발명의 다른 실시예에 따른 반도체 장치는 마스터 칩 및 제 1 내지 제 n 슬레이브 칩을 포함하는 반도체 장치에서, 상기 제 1 내지 제 n 슬레이브 칩에 각각에 위치하여 직렬 연결되고, 제 m 연산 코드에 1을 빼어 제 m+1 연산 코드를 생성하는 슬레이브 칩 아이디 생성부 및 상기 마스터 칩에 위치하고 선택 신호에 응답하여 가변되는 제 1 연산 코드를 생성하는 마스터 칩 아이디 생성부를 포함하고, 상기 n은 2 이상의 정수이고, 상기 m은 1 이상 n 이하의 정수이다.

또한 본 발명의 다른 실시예에 따른 반도체 장치는 마스터 칩 및 슬레이브 칩을 포함하는 반도체 장치에서, 상기 마스터 칩에 배치되고, 선택 신호에 따라 초기 코드 및 가변 코드 중 하나를 선택하여 제 1 연산 코드를 생성하는 선택부 및 상기 슬레이브 칩에 배치되고, 상기 제 1 연산 코드에 1을 빼어 제 2 연산 코드를 생성하는 슬레이브 칩 아이디 생성부를 포함한다.

본 발명은 일회성 기록 소자 없이 복수 개의 슬레이브 칩에 칩 아이디를 부여함으로써 반도체 장치를 보다 집적화 할 수 있는 효과를 창출한다.

또한 본 발명은 복수 개의 슬레이브 칩의 칩 아이디를 일정 값으로 고정되게 부여하는 것이 아니라 가변 할 수 있어 보다 유연하게 복수 개의 슬레이브 칩을 제어할 수 있도록 하는 효과를 창출한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도,
도 2는 도 1에 도시된 마스터 칩 아이디 생성부(100)의 일 실시예에 따른 회로도,
도 3은 도 1에 도시된 마스터 칩 아이디 생성부(100)의 다른 실시예에 따른 회로도,
도 4는 도 1에 도시된 슬레이브 칩 아이디 생성부(200)의 일 실시예에 따른 회로도,
도 5는 마스터 칩 아이디 생성부(100)의 동작에 따른 8 개의 슬레이브 칩의 제 1 내지 제 9 연산 코드 값의 일 실시예를 도시한 표,
도 6은 도 1에 도시된 슬레이브 칩 아이디 생성부(200)의 다른 실시예에 따른 회로도이다.

본 발명의 일 실시예에 다른 반도체 장치는 마스터 칩 및 복수 개의 슬레이브 칩 각각에 칩 아이디 생성부를 포함시킨다. 또한 본 발명의 일 실시예에 따른 반도체 장치는 각 칩 아이디 생성부를 직렬 연결되도록 구성하여 마스터 칩에서 소정 비트의 연산 코드를 출력하면 복수 개의 슬레이브 칩이 구비하는 상기 칩 아이디 생성부가 순차적으로 서로 다른 연산 코드를 생성할 수 있도록 구성되었다. 또한 본 발명의 일 실시예에 따른 반도체 장치는 마스터 칩에서 출력하는 소정의 연산 코드를 변화시킴으로써 복수 개의 슬레이브 칩에 부여되는 칩 아이디를 변경할 수 있도록 구성되었다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.

상기 반도체 장치는 마스터 칩 및 복수 개의 슬레이브 칩을 포함한다. 도 1에는 상기 반도체 장치가 마스터 칩(Master) 및 한정하는 것은 아니지만, 8 개의 슬레이브 칩(Slave1~Slave8)을 포함하는 것으로 예시되었다.

도 1에 도시된 것처럼, 상기 마스터 칩(Master)은 마스터 칩 아이디 생성부(100)를 포함하고, 상기 8 개의 슬레이브 칩(Slave1~Slave8)은 슬레이브 칩 아이디 생성부(200)를 포함한다. 상기 마스터 칩 아이디 생성부(100) 및 8 개의 상기 슬레이브 칩 아이디 생성부(200)는 직렬로 연결된다.

상기 마스터 칩 아이디 생성부(100)는 제 1 연산 코드(Code_1<0:2>)를 생성한다. 상기 마스터 칩 아이디 생성부(100)는 선택 신호(sel)에 따라 상기 제 1 연산 코드(Code_1<0:2>)의 값을 조절한다.

제 1 슬레이브 칩(Slave1)의 상기 슬레이브 칩 아이디 생성부(200)는 상기 제 1 연산 코드(Code_1<0:2>)에 1을 더하여 제 2 연산 코드(Code_2<0:2>)를 생성한다. 예를 들어, 상기 제 1 연산 코드(Code_1<0:2>)가 <100>이라면, 상기 제 2 연산 코드(Code_2<0:2>)는 <101>이 된다.

상기 제 2 슬레이브 칩(Slave2)의 상기 슬레이브 칩 아이디 생성부(200)는 상기 제 2 연산 코드(Code_2<0:2>)에 1을 더하여 제 3 연산 코드(Code_3<0:2>)를 생성한다.

상기 제 3 내지 제 8 슬레이브 칩(Slave3~Slave8)도 상기 제 1 및 제 2 슬레이브 칩(Slave1, Slave2)와 같은 방식으로 동작한다. 따라서 상세한 설명은 생략한다.

이러한 구성에 따라, 상기 제 1 내지 제 8 슬레이브 칩(Slave1~Slave8)은 상기 제 1 연산 코드(Code_1<0:2>)를 기준으로 1씩 증가하는 값을 각각의 칩 아이디(ChipID_1<0:2>~ChipID_8<0:2>)로서 가질 수 있다. 상기 제 1 내지 제 8 슬레이브 칩(Slave1~Slave8)은 각 슬레이브 칩 아이디 생성부(200)가 수신하는 각각 상기 제 1 내지 제 8 연산 코드(Code_1<0:2>~Code_8<0:2>)를 상기 칩 아이디(ChipID_1<0:2>~ChipID_8<0:2>)로서 가지도록 구성될 수 있다. 또는 상기 제 1 내지 제 8 슬레이브 칩(Slave1~Slave8)은 상기 슬레이브 칩 아이디 생성부(200)가 생성하는 상기 제 2 내지 제 9 연산 코드(Code_2<0:2>~Code_9<0:2>)를 상기 칩 아이디(ChipID_1<0:2>~ChipID_8<0:2>)로서 가지도록 구성될 수 있다. 이는 설계자의 설정에 따라 달라질 수 있다.

또한 도 1을 참조하면, 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~Code_9<0:2>) 및 상기 칩 아이디(ChipID_1<0:2>~ChipID_8<0:2>)는 3 비트로 구성되었다. 이는 상기 슬레이브 칩이 8 개인 것으로 예시되었기 때문이다. 도 1에 도시된 반도체 장치가 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~Code_9<0:2>) 및 상기 칩 아이디(ChipID_1<0:2>~ChipID_8<0:2>)를 3 비트인 신호인 것으로 예시한 것이 본 발명을 실시하기 위한 특정 신호의 비트 수를 제한하려는 의도가 아님을 명시한다.

또한 도 1에 도시된 상기 반도체 장치는 상기 슬레이브 칩 아이디 생성부(200)의 구성에 따라 상기 제 1 내지 제 8 슬레이브 칩(Slave1~Slave8)이 상기 제 1 연산 코드(Code_1<0:2>)를 기준으로 1씩 감소하는 값을 각각의 칩 아이디(ChipID_1<0:2>~ChipID_8<0:2>)로서 갖도록 구성할 수 있다. 이는 이후에 도 6을 참조하여 다시 설명하기로 한다.

도 2는 도 1에 도시된 상기 마스터 칩 아이디 생성부(100)의 일 실시예에 따른 회로도이다.

도 2에 도시된 것처럼, 상기 마스터 칩 아이디 생성부(100a)는 상기 선택 신호(sel)에 따라 초기 코드(int<0:2>) 및 가변 코드(var<0:2>) 중 하나를 선택하여 상기 제 1 연산 코드(Code_1<0:2>)를 생성하는 선택부(110)를 포함하여 구성될 수 있다.

상기 선택부(110)는 상기 선택 신호(sel)가 활성화되면, 상기 가변 코드(var<0:2>)를 상기 제 1 연산 코드(Code_1<0:2>)로서 출력한다. 반대로, 상기 마스터 코드 생성부(110)는 상기 선택 신호(sel)가 비활성화되면, 상기 초기 코드(int<0:2>)를 상기 제 1 연산 코드(Code_1<0:2>)로서 출력한다. 상기 초기 코드(int<0:2>)는 특정 레벨로 고정된 전압으로 구성될 수 있다. 예를 들어 상기 초기 코드(int<0:2>)를 <111>로 설정할 경우, 상기 초기 코드(int<0:2>)의 세 비트가 모두 '1'의 논리 값을 갖도록 상기 초기 코드(int<0:2>)의 입력 단자를 전원 전압(VDD)에 연결하도록 구성할 수 있다. 상기 가변 코드(var<0:2>)는 테스트 모드 신호를 포함하여 구성될 수 있다. 상기 가변 코드(var<0:2>)를 테스트 모드 신호를 포함하여 구성하게 되면, 본 발명의 일 실시예에 다른 반도체 장치는 상기 복수 개의 슬레이브 칩(Slave1~Slave8)의 칩 아이디(ChipID_1<0:2>~ChipID_8<0:2>)를 외부에서 조절할 수 있도록 하는 장점이 있다. 상기 선택 신호(sel) 또한 테스트 모드 신호로서 구성될 수 있다. 예를 들어 상기 초기 코드(int<0:2>)를 <111>로, 상기 가변 코드(var<0:2>)를 <100>로 설정한 경우, 상기 선택 신호(sel)가 활성화되면 상기 제 1 연산 코드(Code_1<0:2>)는 <100>이고, 상기 선택 신호(sel)가 비활성화되면 상기 제 1 연산 코드(Code_1<0:2>)는 <111>이다. 상기 선택부(110)는 도 2에 도시된 것처럼, 일반적인 먹스 회로를 포함하여 구성될 수 있다.

도 3은 도 1에 도시된 상기 마스터 칩 아이디 생성부(100)의 다른 실시예에 따른 회로도이다.

도 3에 도시된 것처럼, 상기 마스터 칩 아이디 생성부(100b)는 마스터 코드 생성부(120) 및 연산 코드 생성부(130)를 포함하여 구성될 수 있다.

상기 마스터 코드 생성부(120)는 상기 선택 신호(sel)에 따라 초기 코드(int<0:2>) 및 가변 코드(var<0:2>) 중 하나를 선택하여 마스터 코드(mas<0:2>)를 생성한다.

상기 마스터 코드 생성부(120)는 상기 선택 신호(sel)가 활성화되면, 상기 가변 코드(var<0:2>)를 상기 마스터 코드(mas<0:2>)로서 출력한다. 반대로, 상기 마스터 코드 생성부(120)는 상기 선택 신호(sel)가 비활성화되면, 상기 초기 코드(int<0:2>)를 상기 마스터 코드(mas<0:2>)로서 출력한다. 상기 초기 코드(int<0:2>)는 특정 레벨로 고정된 전압으로 구성될 수 있다. 예를 들어 상기 초기 코드(int<0:2>)를 <111>로 설정할 경우, 상기 초기 코드(int<0:2>)의 세 비트가 모두 '1'의 논리 값을 갖도록 상기 초기 코드(int<0:2>)의 입력 단자를 전원 전압(VDD)에 연결하도록 구성할 수 있다. 상기 가변 코드(var<0:2>)는 테스트 모드 신호로서 구성될 수 있다. 상기 선택 신호(sel) 또한 테스트 모드 신호로서 구성될 수 있다. 예를 들어 상기 초기 코드(int<0:2>)를 <111>로, 상기 가변 코드(var<0:2>)를 <100>로 설정한 경우, 상기 선택 신호(sel)가 활성화되면 상기 마스터 코드(mas<0:2>)는 <100>이고, 상기 선택 신호(sel)가 비활성화되면 상기 마스터 코드(mas<0:2>)는 <111>이다. 상기 마스터 코드 생성부(120)는 도 3에 도시된 것처럼, 일반적인 먹스 회로를 포함하여 구성될 수 있다.

상기 연산 코드 생성부(130)는 상기 마스터 코드(mas<0:2>)에 1을 더하여 상기 제 1 연산 코드(Code_1<0:2>)를 생성한다.

예를 들어, 상기 마스터 코드(mas<0:2>)가 <010>인 경우, 상기 제 1 연산 코드(Code_1<0:2>)는 <011>이다. 여기서, 상기 제 1 연산 코드(Code_1<0:2>)를 포함한 뒤에서 설명될 상기 제 2 내지 제 9 연산 코드(Code_2<0:2>~Code_9>0:2>)는 최대값 및 최소값이 연속된 순환 구조를 가진다. 보다 상세히 설명하면, 상기 마스터 코드(mas<0:2>)가 <111>인 경우, 상기 제 1 연산 코드(Code_1<0:2>)는 <000>이다. 즉, 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~Code_9<0:2>)는 3 비트로 구성되고, 상기 3 비트가 모두 1인 코드 값에 1을 더하면 그 결과는 상기 3 비트가 모두 0인 코드 값으로 돌아간다.

도 3에 도시된 것처럼, 상기 연산 코드 생성부(130)는 인버터(3001), XNOR 게이트(3002, 3004) 및 오어 게이트(3003)를 포함하여 구성될 수 있다.

상기 인버터(3001)는 상기 마스터 코드(mas<0>)를 반전한다. 상기 인버터(3001)의 출력 신호는 상기 제 1 연산 코드(Code_1<0>)로서 출력된다.

상기 XNOR 게이트(3002)는 상기 인버터(3001)의 출력 신호 및 상기 마스터 코드(mas<1>)를 XNOR연산한다. 상기 XNOR 게이트(3002)의 출력 신호는 상기 제 1 연산 코드(Code_1<1>)로서 출력된다.

상기 OR 게이트(3003)는 상기 XNOR 게이트(3002)의 출력 신호 및 상기 인버터(3001)의 출력 신호를 OR 연산한다.

상기 XNOR 게이트(3004)는 상기 OR 게이트(3003)의 출력 신호 및 상기 마스터 코드(mas<2>)를 XNOR 연산한다. 상기 XNOR게이트(3004)의 출력 신호는 상기 제 1 연산 코드(Code_1<2>)로서 출력된다.

도 3에 도시된 상기 연산 코드 생성부(130)에서, 상기 마스터 코드(mas<0:2>)로서 <111>이 수신되면, 상기 인버터(3001)에 의해 상기 제 1 연산 코드(Code_1<0>는 <0>이다. 또한 상기 XNOR 게이트(3002)에 의해 상기 제 1 연산 코드(Code_1<1>는 <0>이다. 또한 상기 OR 게이트(3003)의 출력 신호는 0이고, 상기 XNOR 게이트(3004)에 의해 상기 제 1 연산 코드(Code_1<2>는 <0>이다. 즉, 상기 마스터 코드(mas<0:2>=<111>)에 대해 상기 연산 코드 생성부(130)는 <000>을 상기 제 1 연산 코드(Code_1<0:2>)로서 출력한다.

도 3에 도시된 상기 마스터 칩 아이디 생성부(100b)를 도 2에 도시된 상기 마스터 칩 아이디 생성부(100a)와 달리 상기 연산 코드 생성부(130)가 상기 마스터 코드(mas<0:2>)에 1을 더하여 상기 제 1 연산 코드(Code_1<0:2>)를 생성하도록 구성한 것은 상기 마스터 칩 아이디 생성부(100b)가 이후에 설명되는 상기 슬레이브 칩 아이디 생성부(200)와 대응될 수 있도록 하기 위함이다. 이러한 설정은 상기 마스터 칩(Master) 및 상기 복수 개의 칩(Slave1~Slave8)의 로딩 차이 또는 상기 복수 개의 칩(Slave1~Slave8)에 부여하고자 하는 상기 칩 아이디(ChipID_1<0:2>~ChipID_8<0:2>)의 코드 값에 따라 달라질 수 있다.

도 4는 도 1에 도시된 상기 슬레이브 칩 아이디 생성부(200)의 일 실시예에 따른 회로도이다. 도 4에는 제 2 슬레이브 칩(Slave2)의 슬레이브 칩 아이디 생성부(200)를 일례로서 도시하였다.

위에서 언급한 것처럼, 상기 슬레이브 칩 아이디 생성부(200a)는 이전 칩에서 입력받은 연산 코드에 1을 더하여 다음 칩으로 출력한다. 도 4에서, 상기 제 2 슬레이브 칩(Slave2)의 상기 슬레이브 칩 아이디 생성부(200a)는 상기 제 2 연산 코드(Code_2<0:2>)에 1을 더하여 상기 제 3 연산 코드(Code_3<0:2>)를 생성한다.

상기 제 2 슬레이브 칩의 상기 슬레이브 칩 아이디 생성부(200a)는 도 3에 도시된 상기 연산 코드 생성부(130)와 동일하게 구성될 수 있다. 상기 제 2 슬레이브 칩(Slave2)의 상기 슬레이브 칩 아이디 생성부(200a)는 인버터(4001), XNOR 게이트(4002, 4004) 및 OR 게이트(4003)를 포함하여 구성될 수 있다. 상기 제 2 슬레이브 칩의 상기 슬레이브 칩 아이디 생성부(200)는 도 2에 도시된 상기 연산 코드 생성부(120)과 동일한 원리로 동작하므로 상세한 동작 설명은 생략한다.

상기 제 2 슬레이브 칩(Slave2)의 상기 슬레이브 칩 아이디 생성부(200a)는 도 4에 도시된 것처럼, 출력되는 상기 제 3 연산 코드(Code_3<0:2>)를 상기 제 2 슬레이브 칩(Slave2)의 상기 칩 아이디(ChipID2<0:2>)로서 사용할 수 있다. 또는 도시되지는 않았지만, 입력되는 상기 제 2 연산 코드(Code_2<0:2>)를 상기 제 2 슬레이브 칩(Slave2)의 상기 칩 아이디(ChipID<0:2>)로서 사용할 수 있다. 입력되는 연산 코드 및 출력되는 연산 코드는 모두 각 칩마다 순차적으로 증가하는 코드이므로 상기 칩 아이디로서 사용될 수 있으며, 도 4에서는 출력되는 상기 제 3 연산 코드(Code_3<0:2>)를 상기 제 2 슬레이브 칩(Slave2)의 상기 칩 아이디(ChipID2<0:2>)로서 사용하는 것으로 예시되었다.

도 5는 상기 마스터 칩 아이디 생성부(100)의 동작에 따른 상기 8 개의 슬레이브 칩(Slave1~Slave8)의 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~Code_9<0:2>)값의 일 실시예를 도시한 표이다.

도 5를 참조하면, 상기 초기 코드(int<0:2>)는 (a), (b), (c) 경우 모두 <111>로 설정되었고, 상기 가변 코드(var<0:2>)는 (a) 및 (b)의 경우 <010>로 설정되었고 (c)의 경우 <100>으로 설정되었다.

도 5의 (a)는 상기 선택 신호(sel)가 0으로 비활성화될 때의 경우이다. 이에 따라 상기 마스터 코드 생성부(110)에 의해 상기 초기 코드(int<0:2>)가 상기 마스터 코드(mas<0:2>)로서 출력된다. 즉, 도 5의 (a)에서 상기 마스터 코드(mas<0:2>)는 <111>이다. 이후 상기 연산 코드 생성부(120) 및 상기 슬레이브 칩 아이디 생성부(200)에 의해, 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~Code_9<0:2>)는 <000>부터 1씩 증가하는 값을 갖는다.

도 5의 (b)는 도 5의 (a)처럼 상기 가변 코드(var<0:2>)가 <010>으로 설정되고, 도 5의 (a)와 달리 상기 선택 신호(sel)가 1로 활성화된 경우이다. 이에 따라 상기 마스터 코드 생성부(110)에 의해 상기 가변 코드(var<0:2>)가 상기 마스터 코드(mas<0:2>)로서 출력된다. 즉, 도 5의 (b)에서 상기 마스터 코드(mas<0:2>)는 <010>이다. 이후 상기 연산 코드 생성부(120) 및 상기 슬레이브 칩 아이디 생성부(200)에 의해, 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~Code_9<0:2>)는 <110>부터 1씩 증가하는 값을 갖는다. 이처럼 본 발명의 일 실시예에 따른 반도체 장치는 상기 마스터 칩 아이디 생성부(100)가 상기 선택 신호(sel)에 따라 상기 제 1 연산 코드(Code_1<0:2>)를 달리 생성함으로써 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~Code_9<0:2>)의 값을 달리할 수 있다. 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~Code_9<0:2>)는 상기 제 1 내지 제 8 슬레이브 칩(Slave1~Slave8)의 칩 아이디(ChipID_1<0:2>~ChipID_9<0:2>)로서 부여되므로, 본 발명의 일 실시예에 따른 반도체 장치는 상기 마스터 칩 아이디 생성부(100)를 통해 상기 8 개의 슬레이브 칩(Slave1~Slave8)의 칩 아이디를 달리 설정할 수 있다.

도 5의 (c)는 도 5의 (b)처럼 상기 선택 신호(sel)가 1로 활성화되고 도 5의 (b)와 달리 상기 가변 코드(var<0:2>)가 <100>으로 설정된 경우이다. 이에 따라 상기 마스터 코드 생성부(110)에 의해 상기 가변 코드(var<0:2>)가 상기 마스터 코드(mas<0:2>)로서 출력된다. 즉, 도 5의 (b)에서 상기 마스터 코드(mas<0:2>)는 <100>이다. 이후 상기 연산 코드 생성부(120) 및 상기 슬레이브 칩 아이디 생성부(200)에 의해, 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~Code_9<0:2>)는 <010>부터 1씩 증가하는 값을 갖는다. 이처럼 본 발명의 일 실시예에 따른 반도체 장치는 상기 마스터 칩 아이디 생성부(100)에 입력되는 상기 가변 코드(var<0:2>)를 조절함을 통해 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~Code_9<0:2>)의 값을 달리할 수 있다. 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~Code_9<0:2>)는 상기 제 1 내지 제 8 슬레이브 칩(Slave1~Slave8)의 칩 아이디(ChipID_1<0:2>~ChipID_9<0:2>)로서 부여되므로, 본 발명의 일 실시예에 따른 반도체 장치는 상기 가변 코드(var<0:2>)를 설정함을 통해 상기 8 개의 슬레이브 칩(Slave1~Slave8)의 칩 아이디를 달리 설정할 수 있다.

앞서 설명된 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~ Code_9<0:2>)는 3 비트의 코드로서, 도 5에 도시된 것처럼, 1 비트씩 순차적으로 증가하는 시퀀셜(Sequantial) 방식으로 구성되었고, 또한 3 비트의 코드가 모두 1인 <111> 에서 1을 더할 경우 <000>으로 돌아가는 순환 방식으로 구성되었다.

이처럼 본 발명의 일 실시예에 따른 반도체 장치는 칩 아이디(ChipID1<0:2>~ ChipID8<0:2>)를 달리 부여할 수 있기 때문에, 상기 복수 개의 슬레이브 칩(Slave1~Slave8)을 고정적으로 사용하는 것이 아니라 유동적으로 제어할 수 있다.

위에서 설명된 것처럼, 본 발명의 일 실시예에 따른 반도체 장치는 상기 복수 개의 슬레이브 칩(Slave1~Slave8)이 순차적으로 증가하는 칩 아이디(ChipID1<0:2>~ChipID8<0:2>)를 갖도록 구성되었다. 하지만 본 발명의 다른 실시예에 따른 반도체 장치는 상기 복수 개의 슬레이브 칩(Slave1~Slave8)이 순차적으로 감소하는 칩 아이디(ChipID1<0:2>~ChipID8<0:2>)를 갖도록 구성할 수도 있다. 도 6과 같이 상기 슬레이브 칩 아이디 생성부(200b)를 구성할 경우, 상기 복수 개의 슬레이브 칩(Slave1~Slave8)은 순차적으로 감소하는 칩 아이디(ChipID1<0:2>)~ChipID8<0:2>)를 가질 수 있다.

도 6은 도 1에 도시된 상기 슬레이브 칩 아이디 생성부(200)의 다른 실시예에 따른 회로도이다.

도 6에 도시된 상기 슬레이브 칩 아이디 생성부(200b)는 상기 제 1 내지 제 8 슬레이브 칩(Slave1~Slave8)이 상기 제 1 연산 코드(Code_1<0:2>)를 기준으로 1씩 감소하는 값을 각각의 칩 아이디(ChipID_1<0:2>~ChipID_8<0:2>)로서 가지도록 구성되었다.

도 6에 도시된 상기 슬레이브 칩 아이디 생성부(200b)는 도 4에 도시된 상기 슬레이브 칩 아이디 생성부(200a)와 달리 이전 칩에서 입력받은 연산 코드에 1을 빼어 다음 칩으로 출력한다.

도 6에 도시된 상기 슬레이브 칩 아이디 생성부(200b)를 포함하는 상기 복수 개의 슬레이브 칩(Slave1~Slave8)은 상기 제 1 내지 제 9 연산 코드(Code_1<0:2>~ Code_9<0:2>)를 시퀀셜 방식으로 감소하는 형태로 갖는다.

따라서 상기 복수 개의 슬레이브 칩(Slave1~Slave8)은 순차적으로 감소하는 칩 아이디(ChipID1<0:2>~ChipID_8<0:2>)를 가질 수 있다.

도 6에는 제 2 슬레이브 칩(Slave2)의 슬레이브 칩 아이디 생성부(200b)를 일례로서 도시하였다.

도 6에 도시된 것처럼, 상기 슬레이브 칩 아이디 생성부(200b)는 인버터(6001, 6005), XNOR 게이트(6002, 6004) 및 앤드 게이트(3003)를 포함하여 구성될 수 있다.

상기 인버터(6001)는 상기 제 2 연산 코드(Code_2<0>)를 반전한다. 상기 인버터(6001)의 출력 신호는 상기 제 3 연산 코드(Code_3<0>)로서 출력된다.

상기 XNOR 게이트(6002)는 상기 제 2 연산 코드(Code_2<0>)를 및 상기 제 2 연산 코드(Code_2<1>)를 XNOR연산한다. 상기 XNOR 게이트(6002)의 출력 신호는 상기 제 3 연산 코드(Code_3<1>)로서 출력된다.

상기 앤드 게이트(6003)는 상기 XNOR 게이트(6002)의 출력 신호 및 상기 인버터(6001)의 출력 신호를 앤드(AND) 연산한다.

상기 인버터(6005)는 상기 제 2 연산 코드(Code_2<2>)를 반전한다.

상기 XNOR 게이트(6004)는 상기 앤드 게이트(6003)의 출력 신호 및 상기 인버터(6004)의 출력 신호를 XNOR 연산한다. 상기 XNOR게이트(6004)의 출력 신호는 상기 제 2 연산 코드(Code_1<2>)로서 출력된다.

도 6에 도시된 상기 슬레이브 칩 아이디 생성부(200b)에서, 상기 제 2 연산 코드(Code_2<0:2>)로서 <111>이 수신되면, 상기 인버터(6001)에 의해 상기 제 3 연산 코드(Code_3<0>는 <0>이다. 또한 상기 XNOR 게이트(6002)에 의해 상기 제 3 연산 코드(Code_3<1>는 <1>이다. 또한 상기 앤드 게이트(6003)의 출력 신호는 0이고, 상기 XNOR 게이트(6004)에 의해 상기 제 3 연산 코드(Code_3<2>는 <1>이다. 즉, 상기 제 2 연산 코드(Code_2<0:2>=<111>)에 대해 상기 슬레이브 칩 아이디 생성부(200b)는 <011>을 상기 제 1 연산 코드(Code_1<0:2>)로서 출력한다.

또한 본 발명의 실시예는 슬레이브 칩의 개수, 각 코드의 비트 수 설정에 따라 이전 칩의 코드에 2 이상의 값을 더하는 방식으로도 구성될 수 있다. 도 2 및 도 4에 도시된 반도체 장치에서 전 칩의 연산 코드에 1을 더하여 다음 칩으로 전송하는 방식을 제시한 것이 본 발명을 실시하기 위한 특정 연산(예를 들어 합산 또는 가감), 또는 특정 값(예를 들어 1)을 제한하려는 의도가 아님을 명시한다.

또한 본 발명의 기술적 사상은 TSV 방식을 통해 연결된 마스터 칩 및 복수 개의 슬레이브 칩을 포함하는 반도체 장치에 사용되면 더욱 큰 효과를 발휘한다. TSV 방식을 통해 연결된 복수 개의 칩을 포함하는 반도체 장치는 적층 구조의 특징으로 인해 퓨즈 등의 일회성 기록 장치에 칩 아이디를 기록하는 것이 난해할 뿐만 아니라 많은 비용이 소모된다. 본 발명의 일 실시예에 따른 반도체 장치는 마스터 칩(Master)에서 출력하는 상기 제 1 연산 코드(Code_1<0:2>)가 복수 개의 슬레이브 칩(Slave1~Slave8)을 순차적으로 거쳐 새로운 연산 코드를 생성하는 방식이므로, 복수 개의 칩이 적층된 구조에서도 용이하게 사용될 수 있다. 또한 본 발명의 일 실시예에 따른 반도체 장치는 상기 칩 아이디를 기록하기 위한 퓨즈가 필요 없다. 퓨즈와 같은 일회성 기록 소자는 반도체 장치에서 면적을 크게 차지하는 소자이므로, 본 발명은 반도체 장치를 보다 집적화 할 수 있는 효과를 창출한다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 마스터 칩 아이디 생성부 110: 마스터 코드 생성부
120: 연산 코드 생성부 200: 슬레이브 칩 아이디 생성부

Claims

마스터 칩; 및
제 1 내지 제 n 슬레이브 칩을 포함하는 반도체 장치에서,
상기 제 1 내지 제 n 슬레이브 칩에 각각에 위치하여 직렬 연결되고, 제 m 연산 코드에 1을 더하여 제 m+1 연산 코드를 생성하는 슬레이브 칩 아이디 생성부; 및
상기 마스터 칩에 위치하고 선택 신호에 응답하여 초기 코드 및 가변 코드 중 하나를 선택하여 가변되는 제 1 연산 코드를 생성하는 마스터 칩 아이디 생성부를 포함하고,
상기 n은 2 이상의 정수이고, 상기 m은 1 이상 n 이하의 정수인 반도체 장치.
제 1 항에 있어서,
상기 마스터 칩 아이디 생성부는
상기 선택 신호에 따라 상기 초기 코드 및 상기 가변 코드 중 하나를 선택하여 가변되는 상기 제 1 연산 코드를 생성하는 선택부를 포함하는 반도체 장치.
제 2 항에 있어서,
상기 초기 코드는 특정 레벨로 고정된 값이고,
상기 가변 코드는 외부에서 입력되는 코드인 반도체 장치.
제 3 항에 있어서,
상기 가변 코드는 테스트 모드 신호를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 선택 신호는 테스트 모드 신호를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 마스터 칩 아이디 생성부는
상기 선택 신호에 따라 상기 초기 코드 및 상기 가변 코드 중 하나를 선택하여 마스터 코드를 생성하는 마스터 코드 생성부; 및
상기 마스터 코드에 1을 더하여 상기 제 1 연산 코드를 생성하는 연산 코드 생성부를 포함하는 반도체 장치.
제 6 항에 있어서,
상기 초기 코드, 마스터 코드 및 상기 제 1 연산 코드는 3 비트의 신호이고,
상기 연산 코드 생성부는
상기 마스터 코드의 첫 번째 비트를 반전하여 상기 제 1 연산 코드의 첫 번째 비트를 생성하는 반전 수단;
상기 반전 수단의 출력 신호 및 상기 마스터 코드의 두 번째 비트를 XNOR 연산하여 상기 제 1 연산 코드의 두 번째 비트를 생성하는 제 1 XNOR 수단;
상기 제 1 XNOR 수단의 출력 신호 및 상기 반전 수단의 출력 신호를 OR 연산하는 OR 수단;
상기 OR 수단의 출력 신호 및 상기 마스터 코드의 세 번째 비트를 XNOR 연산하여 상기 제 1 연산 코드의 세 번째 비트를 생성하는 제 2 XNOR 수단을 포함하는 반도체 장치.
제 1 항에 있어서,
상기 제 1 내지 제 n+1 연산 코드는 3 비트의 신호이고,
상기 제 m 슬레이브 칩의 상기 슬레이브 칩 아이디 생성부는
상기 제 m 연산 코드의 첫 번째 비트를 반전하여 상기 제 m+1 연산 코드의 첫 번째 비트를 생성하는 반전 수단;
상기 반전 수단의 출력 신호 및 상기 m 연산 코드의 두 번째 비트를 XNOR 연산하여 상기 제 m+1 연산 코드의 두 번째 비트를 생성하는 제 1 XNOR 수단;
상기 제 1 XNOR 수단의 출력 신호 및 상기 반전 수단의 출력 신호를 OR 연산하는 OR 수단;
상기 OR 수단의 출력 신호 및 상기 m 연산 코드의 세 번째 비트를 XNOR 연산하여 상기 제 m+1 연산 코드의 세 번째 비트를 생성하는 제 2 XNOR 수단을 포함하는 반도체 장치.
제 1 항에 있어서,
상기 제 m 슬레이브 칩은 상기 m 연산 코드를 상기 칩 아이디로서 가지고,
상기 제 1 내지 제 n 슬레이브 칩은 서로 다른 칩 아이디를 가지는 반도체 장치.
제 1 항에 있어서,
상기 제 m 슬레이브 칩은 상기 m+1 연산 코드를 상기 칩 아이디로서 가지고, 상기 제 1 내지 제 n 슬레이브 칩은 서로 다른 칩 아이디를 가지는 반도체 장치.
제 1 항에 있어서, 상기 마스터 칩 아이디 생성부 및 n 개의 상기 슬레이브 칩 아이디 생성부는 TSV를 통해 직렬로 연결된 반도체 장치.
제 1 항에 있어서,
상기 제 1 내지 제 n+1 연산 코드는 시퀀셜 방식으로 순환하는 코드인 반도체 장치.
마스터 칩; 및
슬레이브 칩을 포함하는 반도체 장치에서,
상기 마스터 칩에 배치되고, 선택 신호에 따라 초기 코드 및 가변 코드 중 하나를 선택하여 제 1 연산 코드를 생성하는 선택부; 및
상기 슬레이브 칩에 배치되고, 상기 제 1 연산 코드에 1을 더하여 제 2 연산 코드를 생성하는 슬레이브 칩 아이디 생성부를 포함하는 반도체 장치.
제 13 항에 있어서,
상기 슬레이브 칩은 상기 제 1 연산 코드를 칩 아이디로서 가지는 반도체 장치.
제 13 항에 있어서,
상기 슬레이브 칩은 상기 제 2 연산 코드를 칩 아이디로서 가지는 반도체 장치.
제 13 항에 있어서,
상기 제 1 연산 코드 및 상기 제 2 연산 코드는 시퀀셜 방식으로 순환하는 코드인 반도체 장치.
제 13 항에 있어서,
상기 선택부 및 상기 슬레이브 칩 아이디 생성부는 TSV를 통해 연결된 반도체 장치.
제 13 항에 있어서,
상기 선택부는
상기 선택 신호에 따라 초기 코드 및 가변 코드 중 하나를 선택하여 마스터 코드를 생성하고, 상기 마스터 코드에 1을 더하여 상기 제 1 연산 코드를 생성하는 반도체 장치.
마스터 칩; 및
제 1 내지 제 n 슬레이브 칩을 포함하는 반도체 장치에서,
상기 제 1 내지 제 n 슬레이브 칩에 각각에 위치하여 직렬 연결되고, 제 m 연산 코드에 1을 빼어 제 m+1 연산 코드를 생성하는 슬레이브 칩 아이디 생성부; 및
상기 마스터 칩에 위치하고 선택 신호에 응답하여 초기 코드 및 가변 코드 중 하나를 선택하여 가변되는 제 1 연산 코드를 생성하는 마스터 칩 아이디 생성부를 포함하고,
상기 n은 2 이상의 정수이고, 상기 m은 1 이상 n 이하의 정수인 반도체 장치.
제 19 항에 있어서,
상기 마스터 칩 아이디 생성부는
상기 선택 신호에 따라 상기 초기 코드 및 상기 가변 코드 중 하나를 선택하여 가변되는 상기 제 1 연산 코드를 생성하는 선택부를 포함하는 반도체 장치.
제 20 항에 있어서,
상기 초기 코드는 특정 레벨로 고정된 값이고,
상기 가변 코드는 외부에서 입력되는 코드인 반도체 장치.
제 21 항에 있어서,
상기 가변 코드는 테스트 모드 신호를 포함하는 반도체 장치.
제 19 항에 있어서,
상기 선택 신호는 테스트 모드 신호를 포함하는 반도체 장치.
제 19 항에 있어서,
상기 마스터 칩 아이디 생성부는
상기 선택 신호에 따라 상기 초기 코드 및 상기 가변 코드 중 하나를 선택하여 마스터 코드를 생성하는 마스터 코드 생성부; 및
상기 마스터 코드에 1을 빼어 상기 제 1 연산 코드를 생성하는 연산 코드 생성부를 포함하는 반도체 장치.
제 19 항에 있어서,
상기 제 m 슬레이브 칩은 상기 m 연산 코드를 상기 칩 아이디로서 가지고,
상기 제 1 내지 제 n 슬레이브 칩은 서로 다른 칩 아이디를 가지는 반도체 장치.
제 19 항에 있어서,
상기 제 m 슬레이브 칩은 상기 m+1 연산 코드를 상기 칩 아이디로서 가지고, 상기 제 1 내지 제 n 슬레이브 칩은 서로 다른 칩 아이디를 가지는 반도체 장치.
제 19 항에 있어서, 상기 마스터 칩 아이디 생성부 및 n 개의 상기 슬레이브 칩 아이디 생성부는 TSV를 통해 직렬로 연결된 반도체 장치.
제 19 항에 있어서,
상기 제 1 내지 제 n+1 연산 코드는 시퀀셜 방식으로 순환하는 코드인 반도체 장치.
마스터 칩; 및
슬레이브 칩을 포함하는 반도체 장치에서,
상기 마스터 칩에 배치되고, 선택 신호에 따라 초기 코드 및 가변 코드 중 하나를 선택하여 제 1 연산 코드를 생성하는 선택부; 및
상기 슬레이브 칩에 배치되고, 상기 제 1 연산 코드에 1을 빼어 제 2 연산 코드를 생성하는 슬레이브 칩 아이디 생성부를 포함하는 반도체 장치.
제 29 항에 있어서,
상기 슬레이브 칩은 상기 제 1 연산 코드를 칩 아이디로서 가지는 반도체 장치.
제 29 항에 있어서,
상기 슬레이브 칩은 상기 제 2 연산 코드를 칩 아이디로서 가지는 반도체 장치.
제 29 항에 있어서,
상기 제 1 연산 코드 및 상기 제 2 연산 코드는 시퀀셜 방식으로 순환하는 코드인 반도체 장치.
제 29 항에 있어서,
상기 선택부 및 상기 슬레이브 칩 아이디 생성부는 TSV를 통해 연결된 반도체 장치.
제 29 항에 있어서,
상기 선택부는
상기 선택 신호에 따라 초기 코드 및 가변 코드 중 하나를 선택하여 마스터 코드를 생성하고, 상기 마스터 코드에 1을 더하여 상기 제 1 연산 코드를 생성하는 반도체 장치.