KR101223540B1

KR101223540B1 - 반도체 장치, 그의 칩 아이디 부여 방법 및 그의 설정 방법

Info

Publication number: KR101223540B1
Application number: KR1020110004036A
Authority: KR
Inventors: 정춘석; 이재진
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-01-14
Filing date: 2011-01-14
Publication date: 2013-01-21
Anticipated expiration: 2031-01-14
Also published as: CN102592647A; US8519734B2; JP5865642B2; CN102592647B; JP2012150785A; US20120182042A1; KR20120082636A

Abstract

본 발명의 반도체 장치는 제 1 및 제 2 칩을 포함하는 반도체 장치에서, 제 1 칩에 위치하고, 제 1 리페어 신호에 따라 초기 코드에 소정 연산을 수행하여 제 1 연산 코드를 생성하는 제 1 연산부, 제 2 칩에 위치하고, 제 2 리페어 신호에 따라 제 1 연산 코드에 소정 연산을 수행하여 제 2 연산 코드를 생성하는 제 2 연산부를 포함한다.

Description

반도체 장치, 그의 칩 아이디 부여 방법 및 그의 설정 방법{Semiconductor Apparatus, Method for Assigning Chip ID thereof and Method for Setting thereof}

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 칩 아이디를 사용하는 복수 개의 칩을 포함하는 반도체 장치에 관한 것이다.

최근 대부분의 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 그리고 더 좁은 면적 안에 더 많은 용량의 메모리를 실장하고, 상기 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다.

또한 반도체 메모리의 집적도 향상을 위하여, 기존의 평면 배치(two-dimensional, 2D) 방식에서 복수의 메모리 칩을 적층한 입체 구조(three-dimensional, 3D) 배치 기술이 응용되기 시작하였다. 고집적 및 고용량의 메모리 요구 추세에 따라, 상기 메모리 칩의 3D 배치 구조를 이용하여 용량을 증가시키며 동시에 반도체 칩 사이즈를 감소시켜 집적도를 향상시키는 구조가 요구될 수 있다.

이런 입체 구조 배치 기술로 TSV(Through Silicon Via) 방식이 사용되고 있다. TSV 방식은 모듈 상에서 컨트롤러와의 거리에 따른 전송속도 열화, 데이터 대역폭의 취약점, 패키지 상의 변수에 따라 발생하는 전송 속도 열화를 극복하기 위한 대안으로 사용되고 있다. TSV 방식은 복수 개의 메모리 칩을 관통하는 경로를 생성하고, 경로에 전극을 형성함으로써 각 메모리 칩 및 컨트롤러 간의 통신을 수행한다. TSV 방식을 적용한 적층 반도체 메모리 장치는 SIP 방식 및 POP 방식에서 사용하는 와이어, 패키지 서브 및 패키지 볼 등이 필요가 없이 직접 컨트롤러 위에 비아(Via)로 연결한다. 복수 개의 메모리 칩을 관통하는 경로 사이에는 범프(Bump)가 형성되어 각 메모리 칩 또는 컨트롤러를 전기적으로 연결한다.

TSV 방식을 사용하는 복수 개의 칩을 포함하는 반도체 메모리 장치는 원하는 칩을 선택하기 위해 복수 개의 칩에 서로 다른 칩 아이디(Chip ID)를 부여하는 방식이 사용된다. 복수 개의 칩에 각각의 칩 아이디를 부여하고, 반도체 메모리 장치를 포함하는 시스템은 컨트롤러를 통해 칩 선택 코드를 반도체 메모리 장치로 입력함으로써 반도체 메모리 장치에서 원하는 칩을 선택할 수 있다. 복수 개의 칩에 칩 아이디를 부여하는 방법으로 퓨즈(fuse) 등의 일회성 기록 장치에 퓨즈 커팅과 같은 기록 동작을 수행하는 방법이 있다. 하지만 퓨즈 커팅과 같은 기록 동작은 TSV 방식을 사용하여 적층된 이후의 반도체 메모리 장치에서는 수행되기 난해 하고, 상대적으로 큰 비용(금액, 시간)을 발생시키게 된다. 따라서 TSV 방식을 사용하여 적층된 상태의 복수 개의 칩을 포함하는 반도체 메모리 장치에서 보다 용이하게 칩 아이디를 부여하는 방법에 대한 필요가 도출된다.

또한 TSV 방식을 사용하는 반도체 메모리 장치에서, 복수 개의 칩 중 하나 이상이 불량 칩인 경우 모든 칩을 사용할 수 없는 것을 방지하기 위해 리던던시 칩(Redundancy Chip)을 추가적으로 배치한다. 따라서 노멀 칩과 리던던시 칩을 포함하여 구성된 반도체 메모리 장치에서 효과적으로 칩 아이디를 부여할 수 있는 방법에 대한 필요가 도출 되었다.

본 발명은 정상 칩 또는 불량 칩에 따라 용이하게 칩 아이디를 부여할 수 있는 반도체 장치 및 반도체 장치의 칩 아이디 부여 방법을 제공하는 데에 그 기술적 과제가 있다.

본 발명의 일 실시예에 따른 반도체 장치는 제 1 및 제 2 칩을 포함하는 반도체 장치에서, 상기 제 1 칩에 위치하고, 제 1 리페어 신호에 따라 초기 코드에 소정 연산을 수행하여 제 1 연산 코드를 생성하는 제 1 연산부, 상기 제 2 칩에 위치하고, 제 2 리페어 신호에 따라 상기 제 1 연산 코드에 상기 소정 연산을 수행하여 제 2 연산 코드를 생성하는 제 2 연산부를 포함한다.

또한 본 발명의 다른 실시예에 따른 반도체 장치는 제 1 칩 및 제 2 칩을 포함하는 반도체 장치에서, 상기 제 1 칩은 초기 코드를 수신하여 제 1 연산 코드를 생성하고, 상기 제 2 칩은 상기 제 1 연산 코드를 수신하여 제 2 연산 코드를 생성하며, 상기 제 1 칩에 위치하고, 제 1 리페어 신호에 따라 상기 제 1 연산 코드 또는 제 1 소정 코드를 상기 제 1 칩 아이디로서 선택하는 제 1 칩 아이디 선택부 및 상기 제 2 칩에 위치하고, 제 2 리페어 신호에 따라 상기 제 2 연산 코드 또는 제 2 소정 코드를 상기 제 2 칩 아이디로서 선택하는 제 2 칩 아이디 선택부를 포함한다.

또한 본 발명의 일 실시예에 따른 반도체 장치의 칩 아이디 부여 방법은 제 1 칩 및 제 2 칩을 포함하는 반도체 장치에서, 상기 제 1 칩에 초기 코드를 입력하는 단계, 상기 제 1 칩에서 제 1 리페어 정보에 따라 상기 초기 코드에 대한 소정 연산을 수행하여 제 1 연산 코드를 생성하는 단계, 상기 제 1 리페어 정보에 따라 상기 제 1 연산 코드 또는 제 1 소정 코드를 상기 제 1 칩의 칩 아이디로서 부여하는 단계, 상기 제 2 칩에서 제 2 리페어 정보에 따라 상기 제 1 연산 코드에 대한 상기 소정 연산을 수행하여 제 2 연산 코드를 생성하는 단계 및 상기 제 2 리페어 정보에 따라 상기 제 2 연산 코드 또는 제 2 소정 코드를 상기 제 2 칩의 칩 아이디로서 부여하는 단계를 포함한다.

또한 본 발명의 일 실시예에 따른 반도체 장치의 설정 방법은 복수 개의 칩을 포함하는 반도체 장치에서, 각 칩마다 칩 아이디를 부여하는 단계, 상기 각 칩의 정상 및 불량 여부를 판단하는 단계, 상기 각 칩의 정상 및 불량 여부에 따라 각 칩에 리페어 정보를 기록하는 단계 및 상기 정상 칩 및 상기 불량 칩의 칩 아이디를 치환하는 단계를 포함한다.

또한 본 발명의 일 실시예에 따른 반도체 장치는 리페어 신호에 따라 연산 코드에 대해 소정 연산을 수행하는 연산부, 상기 리페어 신호에 따라 상기 연산 코드 또는 소정 코드를 칩 아이디로서 선택하는 칩 아이디 선택부를 포함하는 칩 아이디 부여 회로를 포함한다.

본 발명은 노멀 칩 및 리던던시 칩을 포함하여 구성된 반도체 메모리 장치에서 용이하게 칩 아이디를 부여하도록 하는 효과를 창출한다.

또한 본 발명은 TSV 방식으로 적층된 복수 개의 칩을 포함하는 반도체 장치에서 용이하게 칩 아이디를 부여하도록 하는 효과를 창출한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 칩 아이디 방법을 도시하는 개략적인 도면,
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 칩 아이디 부여 방법의 다른 동작을 도시하는 개략적인 도면,
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 칩 아이디 방법을 도시하는 개략적인 도면.
도 4은 본 발명의 일 실시예에 따른 칩 아이디 부여 회로의 개략적인 블록도,
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 설정 방법을 도시하는 개략적인 도면이다.

본 발명에 따른 반도체 장치는 복수 개의 칩 각각이 연산 코드에 대해 직렬적으로 소정의 연산을 수행함으로써 각 칩에 서로 다른 칩 아이디를 용이하게 부여할 수 있다. 또한, 본 발명에 따른 반도체 장치는 조건에 따라 상기 연산 코드 또는 소정 코드를 칩 아이디로서 부여함으로써 각 칩에 원하는 칩 아이디를 부여할 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 칩 아이디 방법을 도시하는 개략적인 도면이다.

도 1에 도시된 상기 반도체 장치의 칩 아이디 부여 방법을 설명하기 위해 6 개의 메모리 칩을 예시하였다. 상기 6개의 메모리 칩은 각각 4 개의 노멀 칩(chip1~chip4) 및 2 개의 리던던시 칩(chip5, chip6)으로 구성하였다. 특정한 메모리 칩의 개수가 본 발명의 범위를 제한하지 않음을 명시한다.

상기 4 개의 노멀 칩(chip1~chip4)은 기본 적인 메모리 칩 동작을 위한 칩이고 2 개의 리던던시 칩(chip5, chip6)은 상기 노멀 칩(chip1~chip4)의 동작이 실패한 경우, 이를 구제하기 위해 구성된 여분의 칩이다. 상기 6개의 메모리 칩(chip1~chip6)은 TSV 방식(Through Silicon Via)으로 연결되도록 예시되었다. 하지만 본 발명에서 각 칩이 어떠한 방식으로 연결되는 지는 특정한 방식으로 제한될 필요가 없다.

상기 6개의 칩(chip1~chip6)은 해당 칩의 리페어 정보를 가진다. 상기 리페어 정보는 특정한 방법으로 한정될 필요가 없으며, 예를 들면 전기적 퓨즈(E-fuse), 래치 회로, 플립플롭 회로 등의 저장 수단으로 구성될 수 있다. 본 실시예에서는 상기 6 개의 칩(chip1~chip6)이 해당 칩의 정상 또는 불량 여부를 확인하는 상기 리페어 정보를 전기적 퓨즈(미도시)로 가지는 것으로 예시한다.

도 1에 도시된 본 발명의 일 실시예에 따른 상기 반도체 장치의 칩 아이디 부여 방법은 각 칩(chip1~chip6)이 연산 코드(Ccode)를 직렬 구성으로 입력받는 단계, 상기 각 칩(chip1~chip6)이 상기 리페어 정보에 따라 상기 연산 코드(Ccode)에 대해 소정의 연산을 수행하는 단계, 각 칩(chip1~chip6)이 상기 연산 코드(Ccode)를 직렬 구성으로 출력하는 단계 및 각 칩(chip1~chip6)이 상기 리페어 정보에 따라 상기 연산 코드(Ccode) 또는 소정 코드(Dcode)를 각 칩의 상기 칩 아이디로서 갖는 단계를 통해 수행될 수 있다.

다시 설명하면, 상기 6 개의 칩(chip1~chip6)은 상기 연산 코드(Ccode)에 대해 직렬의 입출력 관계를 가지고 있다. 상기 6 개의 칩(chip1~chip6)은 이전 칩으로부터 상기 연산 코드(Ccode)를 입력 받고, 상기 연산 코드(Ccode)에 대해 소정의 연산을 수행하고, 상기 연산 코드(Ccode)를 다음 칩으로 출력한다. 여기서, 상기 소정의 연산은 상기 리페어 정보에 따라 달라진다. 또한 상기 6 개의 칩(chip1~chip6)은 상기 리페어 정보에 따라 상기 연산 코드(Ccode) 또는 소정 코드(Dcode)를 칩 아이디로서 갖는다.

도 1을 참조하면, 상기 6개의 칩(chip1~chip6)에서 네 개의 칩(chip1, chip2, chip5, chip6)은 정상 칩으로서 상기 리페어 정보(표식 없음)를 갖고, 두 개의 칩(chip3, chip4)은 불량 칩으로서 상기 리페어 정보(표식 X)를 갖는다. 상기 각 칩의 연산 코드(Ccode)에 대한 설명이 용이하도록, 각 칩의 연산 코드(Ccode)를 초기 코드(Ccode0) 및 제 1 내지 제 6 연산 코드(Ccode1~Ccode6)로 나누어 설명하도록 한다.

또한 도 1에서, 상기 소정 연산은 상기 리페어 정보가 정상 칩인 경우 상기 연산 코드에 1을 더하고, 상기 리페어 정보가 불량 칩인 경우 상기 연산 코드에 1을 더하지 않는 것으로 예시하였다.

하지만 이러한 예시는 설정에 따라 달라질 수 있다. 예를 들어, 상기 소정 연산은 상기 연산 코드에 대한 증가 연산일 수 있다. 또 다른 예를 들어, 상기 소정 연산은 상기 연산 코드에 대한 감소 연산일 수 있다. 또 다른 예를 들어, 상기 소정 연산은 상기 연산 코드에 1을 빼는 연산일 수 있다. 본 발명의 실시예에서, 상기 연산코드에 1을 더하는 연산이 본 발명을 실시하기 위한 특정 연산을 한정하려는 의도가 아님을 명시한다.

또한 도 1에서, 상기 소정 코드(Dcode)는 제 1 소정 코드(Dcode1) 및 제 2 소정 코드(Dcode2)를 갖는 것으로 예시하였다. 이는 상기 6 개의 칩(chip1~chip6) 에서 두 개의 칩(chip5, chip6)이 리던던시 칩인 설정에 따른 예시이다. 상기 제 1 소정 코드(Dcode1)는 <101>로, 상기 제 2 소정 코드(Dcode2)는 <100>로 예시하였다.

상기 칩(chip1)은 상기 초기 코드(Ccode0)를 수신한다. 상기 칩(chip1)은 정상 칩의 상기 리페어 정보를 가지므로 상기 초기 코드(Ccode0)에 1을 더하여 제 1 연산 코드(Ccode1)를 생성한다. 도 1에 도시된 것처럼 상기 초기 코드(Ccode0)는 <111>이고, 상기 소정 연산에 따라 상기 제 1 연산 코드(Ccode1)는 <000>이다.

또한 상기 칩(chip1)이 정상 칩의 상기 리페어 정보를 가짐에 따라, 상기 칩(chip1)은 상기 제 1 연산 코드(Ccode1)를 상기 칩(chip1)의 칩 아이디(ID1)로서 가진다. 즉 상기 칩(chip1)의 상기 칩 아이디(ID1)는 <000>이다.

위에서 설명한 것처럼, 상기 칩(chip1~chip6)은 상기 연산 코드(Ccode)에 대해 직렬의 입출력 관계를 구성한다. 상기 칩(chip2)은 상기 제 1 연산 코드(Ccode1)를 수신한다. 상기 칩(chip2)은 정상 칩의 상기 리페어 정보를 가지므로 상기 제 1 연산 코드(Ccode1)에 1을 더하여 제 2 연산 코드(Ccode2)를 생성한다. 도 1에 도시된 것처럼 상기 제 1 연산 코드(Ccode1)는 <000>이고, 상기 소정 연산에 따라 상기 제 2 연산 코드(Ccode2)는 <001>이다.

또한 상기 칩(chip2)은 정상 칩의 상기 리페어 정보를 가지므로, 상기 제 2 연산 코드(Ccode2)를 상기 칩(chip2)의 칩 아이디(ID2)로서 가진다. 즉 상기 칩(chip2)의 상기 칩 아이디(ID2)는 <001>이다.

상기 칩(chip3)은 상기 제 2 연산 코드(Ccode2)를 수신한다. 상기 칩(chip2)은 불량 칩의 상기 리페어 정보(도 1의 X)를 가지므로 상기 제 2 연산 코드(Ccode2)에 1을 더하지 않고 제 3 연산 코드(Ccode3)를 생성한다. 도 1에 도시된 것처럼 상기 제 2 연산 코드(Ccode2)는 <001>이고, 상기 소정 연산에 따라 상기 제 3 연산 코드(Ccode3)는 <001>이다.

또한 상기 칩(chip3)은 불량 칩의 상기 리페어 정보를 가지므로, 상기 제 3 연산 코드(Ccode3)가 아닌 제 1 소정 코드(Dcode1)를 상기 칩(chip3)의 칩 아이디(ID3)로서 가진다. 즉 상기 칩(chip3)의 상기 칩 아이디(ID3)는 <101>이다.

상기 칩(chip4)은 상기 제 3 연산 코드(Ccode3)를 수신한다. 상기 칩(chip4)은 불량 칩의 상기 리페어 정보(도 1의 X)를 가지므로 상기 제 3 연산 코드(Ccode3)에 1을 더하지 않고 제 4 연산 코드(Ccode4)를 생성한다. 도 1에 도시된 것처럼 상기 제 3 연산 코드(Ccode3)는 <001>이고, 상기 소정 연산에 따라 상기 제 4 연산 코드(Ccode4)는 <001>이다.

또한 상기 칩(chip4)은 불량 칩의 상기 리페어 정보를 가지므로, 상기 제 4 연산 코드(Ccode4)가 아닌 제 2 소정 코드(Dcode2)를 상기 칩(chip4)의 칩 아이디(ID4)로서 가진다. 즉 상기 칩(chip4)의 상기 칩 아이디(ID4)는 <100>이다.

상기 칩(chip5)은 상기 제 4 연산 코드(Ccode4)를 수신한다. 상기 칩(chip5)은 정상 칩의 상기 리페어 정보를 가지므로 상기 제 4 연산 코드(Ccode4)에 1을 더하여 제 5 연산 코드(Ccode5)를 생성한다. 도 1에 도시된 것처럼 상기 제 4 연산 코드(Ccode4)는 <001>이고, 상기 소정 연산에 따라 상기 제 5 연산 코드(Ccode5)는 <010>이다.

또한 상기 칩(chip5)은 정상 칩의 상기 리페어 정보를 가지므로, 상기 제 5 연산 코드(Ccode5)를 상기 칩(chip5)의 칩 아이디(ID5)로서 가진다. 즉 상기 칩(chip5)의 상기 칩 아이디(ID5)는 <010>이다.

상기 칩(chip6)은 상기 제 5 연산 코드(Ccode5)를 수신한다. 상기 칩(chip6)은 정상 칩의 상기 리페어 정보를 가지므로 상기 제 5 연산 코드(Ccode5)에 1을 더하여 제 6 연산 코드(Ccode6)를 생성한다. 도 1에 도시된 것처럼 상기 제 5 연산 코드(Ccode5)는 <010>이고, 상기 소정 연산에 따라 상기 제 6 연산 코드(Ccode6)는 <011>이다.

또한 상기 칩(chip6)은 정상 칩의 상기 리페어 정보를 가지므로, 상기 제 6 연산 코드(Ccode6)를 상기 칩(chip6)의 칩 아이디(ID6)로서 가진다. 즉 상기 칩(chip6)의 상기 칩 아이디(ID6)는 <011>이다.

이와 같은 본 발명의 일 실시예에 따른 반도체 장치의 칩 아이디 부여 방법에 따라, 상기 6 개의 칩(chip1~chip6)은 서로 다른 칩 아이디(ID1~ID6)을 부여 받을 수 있다. 또한 상기 칩(chip1, chip2, chip5, chip6)의 상기 칩 아이디(ID1, ID2, ID5, ID6)는 정상 칩으로서 <000~011>의 연속적으로 증가하는 값을 갖는다. 또한 상기 칩(chip3, chip4)의 상기 칩 아이디(ID3, ID4)는 불량 칩으로서 <100~101>의 연속적으로 증가하는 값을 갖는다.

이에 따라, 도 1에 도시된 상기 6 개의 칩(chip1~chip6)을 포함하는 시스템은 칩 선택 코드를 <000>, <001>, <010> 및 <011>로 달리함으로써 원하는 칩을 선택 할 수 있다.

도 2는 본 발명의 일 실시예에 따른 반도체 장치의 칩 아이디 부여 방법의 다른 동작을 도시하는 개략적인 도면이다. 도 2는 도 1에 도시된 칩(chip1~chip6)에서, 불량 칩이 칩(chip4)로 하나인 경우에 해당한다. 도 2의 칩(chip4)에 불량 칩의 상기 리페어 정보가 X로 도시되어있다.

또한 상기 칩(chip1)은 정상 칩의 상기 리페어 정보를 가지므로, 상기 제 1 연산 코드(Ccode1)를 상기 칩(chip1)의 칩 아이디(ID1)로서 가진다. 즉 상기 칩(chip1)의 상기 칩 아이디(ID1)는 <000>이다.

상기 칩(chip2)은 상기 제 1 연산 코드(Ccode1)를 수신한다. 상기 칩(chip2)은 정상 칩의 상기 리페어 정보를 가지므로 상기 제 1 연산 코드(Ccode1)에 1을 더하여 제 2 연산 코드(Ccode2)를 생성한다. 도 2에 도시된 것처럼 상기 제 1 연산 코드(Ccode1)는 <000>이고, 상기 소정 연산에 따라 상기 제 2 연산 코드(Ccode2)는 <001>이다.

상기 칩(chip3)은 상기 제 2 연산 코드(Ccode2)를 수신한다. 상기 칩(chip3)은 정상 칩의 상기 리페어 정보를 가지므로 상기 제 2 연산 코드(Ccode2)에 1을 더하여 제 3 연산 코드(Ccode3)를 생성한다. 도 2에 도시된 것처럼 상기 제 2 연산 코드(Ccode2)는 <001>이고, 상기 소정 연산에 따라 상기 제 3 연산 코드(Ccode3)는 <010>이다.

또한 상기 칩(chip3)은 정상 칩의 상기 리페어 정보를 가지므로, 상기 제 3 연산 코드(Ccode3)를 상기 칩(chip3)의 칩 아이디(ID3)로서 가진다. 즉 상기 칩(chip3)의 상기 칩 아이디(ID3)는 <010>이다.

상기 칩(chip4)은 상기 제 3 연산 코드(Ccode3)를 수신한다. 상기 칩(chip4)은 불량 칩의 상기 리페어 정보(도 2의 X)를 가지므로 상기 제 3 연산 코드(Ccode3)에 1을 더하지 않고 제 4 연산 코드(Ccode4)를 생성한다. 도 2에 도시된 것처럼 상기 제 3 연산 코드(Ccode3)는 <010>이고, 상기 소정 연산에 따라 상기 제 4 연산 코드(Ccode4)는 <010>이다.

또한 상기 칩(chip4)은 불량 칩의 상기 리페어 정보를 가지므로, 상기 제 4 연산 코드(Ccode4)가 아닌 제 1 소정 코드(Dcode1)를 상기 칩(chip3)의 칩 아이디(ID3)로서 가진다. 즉 상기 칩(chip3)의 상기 칩 아이디(ID3)는 <101>이다.

상기 칩(chip5)은 상기 제 4 연산 코드(Ccode4)를 수신한다. 상기 칩(chip5)은 정상 칩의 상기 리페어 정보를 가지므로 상기 제 4 연산 코드(Ccode4)에 1을 더하여 제 5 연산 코드(Ccode5)를 생성한다. 도 1에 도시된 것처럼 상기 제 4 연산 코드(Ccode4)는 <010>이고, 상기 소정 연산에 따라 상기 제 5 연산 코드(Ccode5)는 <011>이다.

또한 상기 칩(chip5)은 정상 칩의 상기 리페어 정보를 가지므로, 상기 제 5 연산 코드(Ccode5)를 상기 칩(chip5)의 칩 아이디(ID5)로서 가진다. 즉 상기 칩(chip5)의 상기 칩 아이디(ID5)는 <011>이다.

상기 칩(chip6)은 상기 제 5 연산 코드(Ccode5)를 수신한다. 상기 칩(chip6)은 정상 칩의 상기 리페어 정보를 가지므로 상기 제 5 연산 코드(Ccode5)에 1을 더하여 제 6 연산 코드(Ccode6)를 생성한다. 도 1에 도시된 것처럼 상기 제 5 연산 코드(Ccode5)는 <011>이고, 상기 소정 연산에 따라 상기 제 6 연산 코드(Ccode6)는 <100>이다.

또한 상기 칩(chip6)은 정상 칩의 상기 리페어 정보를 가지므로, 상기 제 6 연산 코드(Ccode6)를 상기 칩(chip6)의 칩 아이디(ID6)로서 가진다. 즉 상기 칩(chip6)의 상기 칩 아이디(ID6)는 <100>이다.

이와 같은 본 발명의 일 실시예에 따른 반도체 장치의 칩 아이디 부여 방법에 따라, 상기 6 개의 칩(chip1~chip6)은 서로 다른 칩 아이디(ID1~ID6)을 부여 받을 수 있다. 또한 상기 칩(chip1, chip2, chip3, chip5, chip6)은 정상 칩으로서 상기 칩 아이디(ID1, ID2, ID3, ID5, ID6)를 <000~100>의 연속적으로 증가하는 값으로 갖는다. 또한 상기 칩(chip4)은 불량 칩으로서 상기 칩 아이디(ID4)를 <101>의 값으로 갖는다.

이에 따라, 도 2에 도시된 상기 6 개의 칩(chip1~chip6)을 포함하는 시스템은 칩 선택 코드를 <000>, <001>, <010> 및 <011>로 달리함으로써 상기 6 개의 칩(chip1~chip6) 중에서, 상기 칩 아이디(ID1, ID2, ID3, ID5)를 <000>, <011>, <010>, <011>로 갖는 4 개의 칩(chip1, chip2, chip3, chip5)을 사용할 수 있다.

또한 도 2에 도시된 상기 6 개의 칩(chip1~chip6)에서, 정상 칩을 상기 리페어 정보로 갖는 리던던시 칩인 상기 칩(chip6)도 독립적인 칩 아이디(ID6)를 <100>로 가지므로, 상기 6 개의 칩(chip1~chip6)를 포함하는 시스템은 칩 선택 코드<000>, <001>, <010>, <011> 및 <100>으로 달리함으로써 4 개의 칩(chip1, chip2, chip3, chip5)이 아닌 5 개의 칩(chip1, chip2, chip3, chip5, chip6)을 사용할 수 있다.

도 1 및 도 2에 도시된 것처럼, 상기 제 1 및 제 2 소정 코드(Dcode1, Dcode2)의 설정에 따라, 불량 칩은 정상 칩보다 더 큰 값의 칩 아이디를 부여 받도록 구성되었다. 이러한 설정을 위해 상기 제 1 및 제 2 소정 코드(Dcod1, Dcode2) 중 큰 값은 상기 연산 코드들(Ccode1~Ccode6) 중 가장 큰 값보다 크거나 같도록 구성하는 것이 바람직하다.

다른 예를 들어, 상기 연산이 감소 연산일 경우, 상기 제 1 및 제 2 소정 코드(Dcode1, Dcode2) 중 작은 값이 상기 연산 코드들(Ccode1~Ccode6) 중 가장 작은 값보다 작거나 같도록 구성하는 것이 바람직하다.

도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 칩 아이디 방법을 도시하는 개략적인 도면이다.

위에서 언급한 것처럼, 상기 소정 연산은 상기 연산 코드에 대한 감소 연산일 수 있다. 도 3은 상기 소정 연산이 상기 연산 코드에 대한 감소 연산, 특히 상기 연산 코드에 1을 빼는 연산인 경우를 예시하는 도면이다.

또한 위에서 언급한 것처럼, 상기 연산이 감소 연산일 경우, 상기 제 1 및 제 2 소정 코드(Dcode1, Dcode2) 중 작은 값이 상기 연산 코드들(Ccode1~Ccode6) 중 가장 작은 값보다 작거나 같도록 구성하는 것이 바람직하다. 도 3에 도시된 것처럼, 상기 제 1 및 제 2 소정 코드(Dcode1, Dcode2)는 각각 <101>, <100>으로 설정될 수 있다.

도 3에 도시된 반도체 장치의 칩 아이디 부여 방법에 따라, 상기 6 개의 칩(chip1~chip6)은 서로 다른 칩 아이디(ID1~ID6)을 부여 받을 수 있다. 또한 6 개의 칩(chip1~chip6) 중 정상 칩의 칩 아이디는 <111>로부터 연속적으로 감소하는 값을 갖는다. 또한 상기 6 개의 칩(chip1~chip6) 중 불량 칩의 칩 아이디는 상기 정상 칩보다 작은 값을 갖고, <011>로부터 연속적으로 감소하는 값을 갖는다.

도 3에 도시된 반도체 장치의 칩 아이디 부여 방법은 도 1 및 도 2에 도시된 반도체 장치의 칩 아이디 부여 방법과 상기 소정 연산의 내용이 다를 뿐, 동일한 원리로 진행된다. 따라서 상세한 설명은 생략한다.

도 4은 본 발명의 일 실시예에 따른 칩 아이디 부여 회로의 개략적인 블록도이다.

도 4에 도시된 상기 칩 아이디 부여 회로는 도 1 및 도 2에 도시된 본 발명의 실시예에 따른 반도체 장치의 칩 아이디 부여 방법을 사용하도록 구성되었다. 복수 개의 칩을 포함하는 반도체 장치에서, 상기 반도체 장치의 각 칩은 도 4에 도시된 상기 칩 아이디 부여 회로를 포함한다. 또한 복수 개의 칩이 포함하는 복수 개의 상기 칩 아이디 부여 회로는 연산 코드(Ccode)에 대해 직렬의 입출력 관계를 구성한다.

상기 연산 코드(Ccode)에 대한 상기 칩 아이디 부여 회로의 입출력 관계를 명확히 하기 위해, 상기 연산 코드(Ccode)를 상기 칩 아이디 부여 회로에 입력되는 입력 연산 코드(Code_in) 및 상기 칩 아이디 부여 회로에서 출력하는 출력 연산 코드(Code_out)로 구분하여 명시한다.

도 4에 도시된 것처럼, 상기 칩 아이디 부여 회로는 연산부(100) 및 칩 아이디 선택부(200)를 포함하여 구성될 수 있다.

상기 연산부(100)는 리페어 신호(rp<0:1>)에 따라 상기 입력 연산 코드(Code_in)에 1을 더하거나 더하지 않고 상기 출력 연산 코드(Code_out)를 생성한다.

상기 리페어 신호(rp<0:1>)는 해당 칩에 대한 상기 리페어 정보를 갖는 신호이다. 상기 리페어 신호(rp<0:1>)는 해당 칩이 포함하는 저장 수단(예를 들어, 전기적 퓨즈, 래치 회로, 플립플롭 회로 등)에 기록된 신호로서 사용될 수 있다. 도 4에 도시된 상기 리페어 신호(rp<0:1>)는 도 1 및 도 2에 도시된 리페어 정보에 대응되기 위해 2 비트를 가진 신호로서 예시되었다.

또한 상기 리페어 신호(rp<0:1>)는 해당 칩이 정상 칩인 경우 <00>, 상기 해당 칩이 첫 번째 불량 칩인 경우 <01>, 상기 해당 칩이 두 번째 불량 칩인 경우 <10>으로 기록되는 것으로 예시되었다.

도 4에 도시된 것처럼, 상기 연산부(100)는 합산 코드 생성부(110) 및 합산부(120)를 포함하여 구성될 수 있다.

상기 합산 코드 생성부(110)는 상기 리페어 신호(rp<0:1>)에 따라 합산 코드(Acode)를 생성한다. 상기 합산 코드 생성부(110)는 오어 게이트(111) 및 먹스 회로(112)를 포함하여 구성될 수 있다.

상기 오어 게이트(111)는 상기 리페어 신호(rp<0:1>)의 각 비트를 수신하여 오어 연산한다. 상기 먹스 회로(112)는 상기 오어 게이트(111)의 출력 신호에 따라 1 또는 0 중 하나를 상기 합산 코드(Acode)로서 출력한다.

상기 합산부(120)는 상기 입력 연산 코드(Code_in) 및 상기 합산 코드(Acode)를 합산하여 상기 출력 연산 코드(Code_out)를 생성한다. 상기 합산부(120)는 일반적인 합산 회로(Adder Circuit)를 포함하여 구성될 수 있다.

상기 합산 코드 생성부(110)가 상기 리페어 신호(rp<0:1>)에 따라 상기 합산 코드(Acode)를 0 또는 1로 생성함으로써, 상기 연산부(100)는 상기 리페어 신호(rp<0:1>)에 따라 상기 입력 연산 코드(Code_in)에 1을 더하거나 더하지 않고 상기 출력 합산 코드(Code_out)를 생성하는 동작을 수행할 수 있다.

상기 칩 아이디 선택부(200)는 상기 리페어 신호(rp<0:1>)에 따라 상기 출력 연산 코드(Code_out) 또는 상기 소정 코드(Dcode1 or Dcode2)를 상기 칩 아이디(ID)로서 선택한다. 도 1 및 도 2에 제시된 칩 아이디 부여 방법의 경우, 상기 칩 아이디 선택부(200)는 상기 리페어 신호(rp<0:1>)가 <00>일 경우 상기 출력 연산 코드(Code_out)를 상기 칩 아이디(ID)로서 선택하고, 상기 리페어 신호(rp<0:1>)가 <01>일 경우 상기 제 1 소정 코드(Dcode1)를 상기 칩 아이디(ID)로서 선택하고, 상기 리페어 신호(rp<0:1>)가 <10>인 경우 상기 제 2 소정 코드(Dcode<2>)를 상기 칩 아이디(ID)로서 선택하도록 구성할 수 있다.

도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 설정 방법을 도시하는 개략적인 도면이다.

도 5에 도시된 상기 반도체 장치의 설정 방법은 복수 개의 칩을 포함하는 반도체 장치에서, 각 칩마다 칩 아이디를 부여하는 단계(501), 상기 각 칩의 정상 및 불량 여부를 판단하는 단계(502), 상기 각 칩의 정상 및 불량 여부에 따라 각 칩에 리페어 정보를 기록하는 단계(503) 및 상기 정상 칩 및 상기 불량 칩의 칩 아이디를 치환하는 단계(504)를 포함한다.

TSV 방식으로 적층된 복수의 칩을 포함하는 반도체 메모리 장치에서, 반도체 메모리 장치의 생산의 용이성을 위해 각 칩이 웨이퍼에서 분리되기 전에 적층 공정을 먼저 수행하는 방식(이하 선 적층 방식)이 사용된다.

상기 선 적층 방식은 적층 공정이 진행된 직후에 각 칩이 불량 칩 또는 정상 칩인지 확인이 안되어 있고, 이를 확인한다 하더라도 이미 적층 되어 있는 상태에서 확인된 리페어 정보를 퓨즈와 같은 저장 수단에 기록하는 것이 난해하다는 특징이 있다.

도 5에 도시된 상기 반도체 장치의 설정 방법은 이러한 상기 선 적층 방식을 사용하는 반도체 장치에 사용될 수 있다.

도 5에 도시된 6개의 칩(chip1~chip6)에서, 4 개의 칩(chip1~chip4)은 노멀 칩이고, 2 개의 칩(chip5, chip6)은 상기 노멀 칩이 불량 칩일 경우 이를 구제하기 위한 리던던시 칩이다.

또한 도 5는 상기 6 개의 칩(chip1~chip6)에서, 불량 칩의 칩 아이디가 정상 칩의 칩 아이디보다 그 값이 크도록 설정하고, 상기 정상 칩의 칩 아이디는 연속적으로 증가하도록 설정하도록 예시되었다. 이러한 설정은 일례로서 예시된 것으로, 설계자의 설정에 따라 변경될 수 있다.

상기 각 칩마다 칩 아이디를 부여하는 단계(501)는 각 칩의 칩 아이디가 순차적으로 증가하도록 상기 칩 아이디를 부여하는 일반적인 칩 아이디 부여 방식을 사용함으로써 수행될 수 있다.

도 5에서, 상기 각 칩마다 칩 아이디를 부여하는 단계(501)를 수행함에 따라 상기 6 개의 칩(chip1~chip6)에 칩 아이디(ID1~ID6)가 <000> 내지 <101>로서 순차적으로 증가하도록 부여되는 것이 도시되어있다.

상기 각 칩의 정상 및 불량 여부를 판단하는 단계(502)는 상기 6 개의 칩(chip1~chip6)에 대해 일반적인 입출력 테스트를 수행함으로써 수행될 수 있다. 상기 6 개의 칩(chip1~chip6)은 상기 칩 아이디(ID1~ID6)를 부여 받은 상태이므로, 컨트롤러(미도시) 또는 테스트 장비(미도시)는 상기 6 개의 칩(chip1~chip6) 각각을 선택할 수 있다. 따라서 상기 컨트롤러 또는 상기 테스트 장비는 상기 6 개 칩(chip1~chip6) 각각에 대해 입출력 테스트를 수행하게 되면 각 칩(chip1~chip6)의 정상 불량 여부를 판단할 수 있다.

본 실시예에서, 상기 각 칩의 정상 및 불량 여부를 판단하는 단계(502)를 수행함에 따라 2개의 칩(chip3, chip4)이 불량 칩인 것으로 예시한다.

상기 각 칩의 정상 및 불량 여부에 따라 각 칩에 리페어 정보를 기록하는 단계(503)는 상기 컨트롤러 또는 테스트 장비가 상기 각 칩이 포함하는 저장 수단(예를 들어 전기적 퓨즈, 래치 회로 등)에 상기 리페어 정보를 기록함으로써 수행될 수 있다. 위에서 언급된 것처럼, 상기 6 개의 칩(chip1~chip6)은 상기 칩 아이디(ID1~ID6)를 부여 받은 상태이므로, 컨트롤러(미도시) 또는 테스트 장비(미도시)는 상기 6 개의 칩(chip1~chip6) 각각을 선택하여 원하는 동작을 수행할 수 있다.

TSV 방식으로 적층된 복수의 칩을 포함하는 반도체 메모리 장치에서, 상기 각 칩의 정상 및 불량 여부에 따라 각 칩에 리페어 정보를 기록하는 단계(503)를 수행하기 위해 상기 각 칩은 전기적 퓨즈를 포함하도록 구성하는 것이 바람직하다.

도 5에서, 상기 각 칩의 정상 및 불량 여부에 따라 각 칩에 리페어 정보를 기록하는 단계(503)를 수행함에 따라 상기 2 개의 칩(chip3, chip4)에 상기 리페어 정보가 기록되었음이 도시되었다(X 표식). 상기 리페어 정보는 도 4에 도시된 것처럼, 복수 비트의 리페어 신호로서 구성될 수 있다.

위에서 언급된 것처럼, 또한 도 5는 상기 6 개의 칩(chip1~chip6)에서, 불량 칩의 칩 아이디가 정상 칩의 칩 아이디보다 그 값이 크도록 설정하고, 상기 정상 칩의 칩 아이디는 연속적으로 증가하도록 설정하도록 예시되었다. 따라서 상기 칩(chip3, chip4)의 상기 칩 아이디(ID3, ID4)는 도 5에 도시된 것처럼 상기 칩(chip5, chip6)의 상기 칩 아이디(ID5, ID6)와 치환되어야 한다.

상기 정상 칩 및 상기 불량 칩의 칩 아이디를 치환하는 단계(504)는 상기 불량 칩(chip3, chip4)이 상기 정상 칩(chip1, chip2, chip5, chip5)보다 더 큰 값의 칩 아이디를 가지도록 상기 복수 개의 칩의 상기 칩 아이디(ID1~ID6)를 재 부여함으로써 수행 가능하다. 따라서 상기 정상 칩 및 상기 불량 칩의 칩 아이디를 치환하는 단계(504)는 도 1에 도시된 본 발명의 실시예에 따른 칩 아이디 부여 방법을 수행함으로써 수행될 수 있다. 도 1에 도시된 본 발명의 실시예에 대한 설명은 위에 언급되어 있으므로 상세한 설명은 생략한다.

도 5에 도시된 것처럼, 상기 정상 칩 및 상기 불량 칩의 칩 아이디를 치환하는 단계(504)를 수행함에 따라, 상기 6 개의 칩(chip1~chip6)에서, 불량 칩(chip3, chip4)의 칩 아이디(ID3, ID4 = <101>, <100>)가 정상 칩(chip1, chip2, chip5, chip6)의 칩 아이디(ID1, ID2, ID5, ID6 = <000>, <001>, <010>, <011>)보다 그 값이 크도록 설정하고, 상기 정상 칩(chip1, chip2, chip5, chip6)의 칩 아이디(ID1, ID2, ID5, ID6 = <000>, <001>, <010>, <011>)는 연속적으로 증가하도록 설정하도록 설정되었다.

도 1 내지 도 5에서 설명된 실시예는 상기 복수 개의 칩(chip1~chip6)을 정상 칩 및 불량 칩으로 구분하고, 이를 상기 리페어 정보로써 구분하여 상기 리페어 정보에 따라 상기 칩 아이디(ID1~ID6)를 부여하는 방식을 사용하였다. 이러한 본 발명의 기술적 사상은 상기 복수 개의 칩(chip1~chip6)에서 '각 칩의 성능'에 따라 상기 칩 아이디(ID1~ID6)를 달리 부여하는 방법에도 사용될 수 있다.

예를 들어, 도 1 내지 도 5에 도시된 상기 6 개의 칩(chip1~chip6)이 모두 정상 칩이라고 가정해보자. 즉, 각 칩(chip1~chip6)은 모두 정상 칩으로서 상기 리페어 정보를 갖는다. 따라서 도 1 내지 도 5에 도시된 상기 반도체 장치의 칩 아이디 부여 방법에 따라, 상기 6 개의 칩(chip1~chip6)은 <000>~<101>로서 순차적으로 증가하는 상기 칩 아이디(ID1~ID6)를 갖게 된다.

여기서 상기 반도체 장치를 사용하는 상기 컨트롤러(미도시)는 상기 칩 선택 코드로서 <000>, <001>, <010>, <011>을 사용하므로 상기 6 개의 칩(chip1~chip6) 중에 상기 4 개의 칩(chip1~chip4) 만이 선택되어 사용된다.

상기 6 개의 칩(chip1~chip6)을 포함하는 상기 반도체 장치를 장기간 사용하게 되면 상기 4 개의 칩(chip1~chip4)의 칩 성능이 상기 2 개의 칩(chip5, chip6, 모두 정상 칩)보다 열화될 수 있다. 이러한 상황에도 상기 2 개의 칩(chip5, chip6)이 아닌 상기 4 개의 칩(chip1~chip4)을 계속적으로 사용하는 것은 비효율적인 사용 방법이다.

따라서 이러한 점을 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 설정 방법은 상기 각 칩마다 칩 아이디를 부여하는 단계(a), 상기 각 칩의 성능을 평가하는 단계(b), 상기 각 칩의 성능에 따라 상기 복수 개의 칩을 제 1 그룹 칩 및 제 2 그룹 칩으로 나누고, 상기 평가 결과를 각 칩에 기록하는 단계(c), 상기 제 1 그룹 칩의 칩 아이디가 서로 연속되도록 상기 복수 개의 칩의 칩 아이디를 재 부여하는 단계(d)를 포함하여 구성될 수 있다.

상기 반도체 장치의 설정 방법에서, 상기 (a), (b), (c) 및 (d) 단계는 앞서 설명된 (501), (502), (503) 및 (504) 단계와 각각 대응된다. 따라서 상기 (a), (b), (c) 및 (d) 단계를 구성하기 위한 상세한 설명은 생략한다.

상기 본 발명의 또 다른 실시예에 따른 반도체 장치의 설정 방법을 사용하게 되면, 상기 6 개의 칩(chip1~chip6) 에서 가장 성능이 우수한 4 개의 칩을 상기 제 1 그룹 칩으로, 성능이 좋지 않은 2 개의 칩을 상기 제 2 그룹 칩으로 분류하고, 상기 제 1 그룹 칩에 서로 연속되도록(예를 들어 <000>, <001>, <010>, <011>) 상기 칩 아이디를 부여할 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 연산부
110: 합산 코드 생성부
120: 합산부
200: 칩 아이디 선택부
501: 각 칩마다 칩 아이디를 부여하는 단계
503: 각 칩의 정상 및 불량 여부를 판단하는 단계
504: 정상 칩 및 불량 칩의 칩 아이디를 치환하는 단계

Claims

제 1 및 제 2 칩을 포함하는 반도체 장치에서,
상기 제 1 칩에 위치하고, 제 1 리페어 신호에 따라 초기 코드에 소정 연산을 수행하여 제 1 연산 코드를 생성하는 제 1 연산부;
상기 제 2 칩에 위치하고, 제 2 리페어 신호에 따라 상기 제 1 연산 코드에 상기 소정 연산을 수행하여 제 2 연산 코드를 생성하는 제 2 연산부를 포함하고,
상기 제 1 연산부는 상기 제 1 리페어 신호에 따라 합산 코드를 생성하는 합산 코드 생성부; 및
상기 초기 코드 및 상기 합산 코드를 합산하여 상기 제 1 연산 코드를 생성하는 합산부를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 소정 연산은 코드 값을 증가 시키는 연산인 반도체 장치.
제 1 항에 있어서,
상기 소정 연산은 코드 값을 감소 시키는 연산인 반도체 장치.
삭제
제 1 항에 있어서,
상기 제 2 연산부는 상기 제 2 리페어 신호에 따라 합산 코드를 생성하는 합산 코드 생성부; 및
상기 제 1 연산 코드 및 상기 합산 코드를 합산하여 제 2 연산 코드를 생성하는 합산부를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 제 1 칩에 위치하고 상기 제 1 리페어 신호에 따라 상기 제 1 연산 코드 또는 제 1 소정 코드를 제 1 칩 아이디로서 선택하는 제 1 칩 아이디 선택부; 및
상기 제 2 칩에 위치하고 상기 제 2 리페어 신호에 따라 상기 제 2 연산 코드 또는 제 2 소정 코드를 제 2 칩 아이디로서 선택하는 제 2 칩 아이디 선택부를 더 포함하는 반도체 장치.
제 6 항에 있어서,
상기 소정 연산은 코드 값을 증가 시키는 연산이고,
상기 제 1 소정 코드로 선택된 상기 제 1 칩 아이디는 상기 제 2 연산 코드로 선택된 상기 제 2 칩 아이디보다 큰 값을 가진 반도체 장치.
제 6 항에 있어서,
상기 소정 연산은 코드 값을 증가 시키는 연산이고,
상기 제 2 소정 코드로 선택된 상기 제2 칩 아이디는 상기 제 1 연산 코드로 선택된 상기 제 1 칩 아이디보다 큰 값을 가진 반도체 장치.
제 6 항에 있어서,
상기 소정 연산은 코드 값을 증가 시키는 연산이고,
상기 제 1 소정 코드 및 상기 제 2 소정 코드 중 큰 값은 상기 제 1 연산 코드 및 상기 제 2 연산 코드 중 큰 값에 비교하여 크거나 같은 반도체 장치.
제 6 항에 있어서,
상기 소정 연산은 코드 값을 감소 시키는 연산이고,
상기 제 1 소정 코드로 선택된 상기 제 1 칩 아이디는 상기 제 2 연산 코드로 선택된 상기 제 2 칩 아이디보다 작은 값을 가진 반도체 장치.
제 6 항에 있어서,
상기 소정 연산은 코드 값을 감소 시키는 연산이고,
상기 제 2 소정 코드로 선택된 상기 제 2 칩 아이디는 상기 제 1 연산 코드로 선택된 상기 제 1 칩 아이디보다 작은 값을 가진 반도체 장치.
제 6 항에 있어서,
상기 소정 연산은 코드 값을 감소 시키는 연산이고,
상기 제 1 소정 코드 및 상기 제 2 소정 코드 중 작은 값은 상기 제 1 연산 코드 및 상기 제 2 연산 코드 중 작은 값에 비교하여 작거나 같은 반도체 장치.
제 1 항에 있어서,
상기 제 1 리페어 신호 및 상기 제 2 리페어 신호는 전기적 퓨즈로서 기록된 신호인 반도체 장치.
제 1 항에 있어서,
상기 각 칩은 TSV 방식으로 연결된 반도체 장치.
제 1 칩 및 제 2 칩을 포함하는 반도체 장치에서,
상기 제 1 칩은 초기 코드를 수신하여 제 1 연산 코드를 생성하고,
상기 제 2 칩은 상기 제 1 연산 코드를 수신하여 제 2 연산 코드를 생성하며,
상기 제 1 칩에 위치하고, 제 1 리페어 신호에 따라 상기 제 1 연산 코드 또는 제 1 소정 코드를 상기 제 1 칩 아이디로서 선택하는 제 1 칩 아이디 선택부; 및
상기 제 2 칩에 위치하고, 제 2 리페어 신호에 따라 상기 제 2 연산 코드 또는 제 2 소정 코드를 상기 제 2 칩 아이디로서 선택하는 제 2 칩 아이디 선택부를 포함하는 반도체 장치.
제 15 항에 있어서,
상기 제 1 칩 아이디 및 상기 제 2 칩 아이디는 서로 다른 값을 갖는 반도체 장치.
제 15 항에 있어서,
상기 제 1 칩에 위치하고, 상기 제 1 리페어 신호에 따라 상기 초기 코드에 소정 연산을 수행하여 상기 제 1 연산 코드를 생성하는 제 1 연산부;
상기 제 2 칩에 위치하고, 상기 제 2 리페어 신호에 따라 상기 제 1 연산 코드에 상기 소정 연산을 수행하여 상기 제 2 연산 코드를 생성하는 제 2 연산부를 더 포함하는 반도체 장치.
제 17 항에 있어서,
상기 소정 연산은 코드 값을 증가 시키는 연산이고,
상기 제 1 소정 코드로 선택된 상기 제 1 칩 아이디는 상기 제 2 연산 코드로 선택된 상기 제 2 칩 아이디보다 큰 값을 가진 반도체 장치.
제 17 항에 있어서,
상기 소정 연산은 코드 값을 감소 시키는 연산이고,
상기 제 1 소정 코드로 선택된 상기 제 1 칩 아이디는 상기 제 2 연산 코드로 선택된 상기 제 2 칩 아이디보다 작은 값을 가진 반도체 장치.
제 17 항에 있어서,
상기 소정 연산은 코드 값을 증가 시키는 연산이고
상기 제 2 소정 코드로 선택된 상기 제 2 칩 아이디는 상기 제 1 연산 코드로 선택된 상기 제 1 칩 아이디보다 큰 값을 가진 반도체 장치.
제 17 항에 있어서,
상기 소정 연산은 코드 값을 감소 시키는 연산이고
상기 제 2 소정 코드로 선택된 상기 제 2 칩 아이디는 상기 제 1 연산 코드로 선택된 상기 제 1 칩 아이디보다 작은 값을 가진 반도체 장치.
제 17 항에 있어서,
상기 소정 연산은 코드 값을 증가 시키는 연산이고,
상기 제 1 소정 코드 및 상기 제 2 소정 코드 중 큰 값은 상기 제 1 연산 코드 및 상기 제 2 연산 코드 중 큰 값에 비교하여 크거나 같은 반도체 장치.
제 17 항에 있어서,
상기 소정 연산은 코드 값을 감소 시키는 연산이고,
상기 제 1 소정 코드 및 상기 제 2 소정 코드 중 작은 값은 상기 제 1 연산 코드 및 상기 제 2 연산 코드 중 작은 값에 비교하여 작거나 같은 반도체 장치.
제 15 항에 있어서,
상기 제 1 리페어 신호 및 상기 제 2 리페어 신호는 전기적 퓨즈로서 기록된 신호인 반도체 장치.
제 15 항에 있어서,
상기 각 칩은 TSV 방식으로 연결된 반도체 장치.
제 1 칩 및 제 2 칩을 포함하는 반도체 장치에서,
상기 제 1 칩에 초기 코드를 입력하는 단계;
상기 제 1 칩에서 제 1 리페어 정보에 따라 상기 초기 코드에 대한 소정 연산을 수행하여 제 1 연산 코드를 생성하는 단계;
상기 제 1 리페어 정보에 따라 상기 제 1 연산 코드 또는 제 1 소정 코드를 상기 제 1 칩의 칩 아이디로서 부여하는 단계;
상기 제 2 칩에서 제 2 리페어 정보에 따라 상기 제 1 연산 코드에 대한 상기 소정 연산을 수행하여 제 2 연산 코드를 생성하는 단계; 및
상기 제 2 리페어 정보에 따라 상기 제 2 연산 코드 또는 제 2 소정 코드를 상기 제 2 칩의 칩 아이디로서 부여하는 단계를 포함하는 반도체 장치의 칩 아이디 부여 방법.
제 26 항에 있어서,
상기 소정 연산은 코드 값을 증가 시키는 연산인 반도체 장치의 칩 아이디 부여 방법.
제 27 항에 있어서,
상기 제 1 연산 코드를 생성하는 단계는,
상기 제 1 리페어 정보에 따라 상기 제 1 연산 코드가 상기 초기 코드보다 큰 값이 되도록 합산 코드를 생성하는 단계; 및
상기 초기 코드 및 상기 합산 코드를 합산하여 상기 제 1 연산 코드를 생성하는 단계를 포함하는 반도체 칩 아이디 부여 방법.
제 27 항에 있어서,
상기 제 2 연산 코드를 생성하는 단계는,
상기 제 2 리페어 정보에 따라 상기 제 2 연산 코드가 상기 제 1 연산 코드보다 큰 값이 되도록 합산 코드를 생성하는 단계; 및
상기 제 1 연산 코드 및 상기 합산 코드를 합산하여 상기 제 2 연산 코드를 생성하는 단계를 포함하는 반도체 칩 아이디 부여 방법.
제 27 항에 있어서,
상기 제 1 소정 코드로 선택된 상기 제 1 칩 아이디는 상기 제 2 연산 코드로 선택된 상기 제 2 칩 아이디보다 큰 값을 가진 반도체 장치의 칩 아이디 부여 방법.
제 27 항에 있어서,
상기 제 2 소정 코드로 선택된 상기 제 2 칩 아이디는 상기 제 1 연산 코드로 선택된 상기 제 1 칩 아이디보다 큰 값을 가진 반도체 장치의 칩 아이디 부여 방법.
제 27 항에 있어서,
상기 제 1 소정 코드 및 상기 제 2 소정 코드 중 큰 값은 상기 제 1 연산 코드 및 상기 제 2 연산 코드 중 큰 값에 비교하여 크거나 같은 반도체 장치의 칩 아이디 부여 방법.
제 26 항에 있어서,
상기 소정 연산은 코드 값을 감소 시키는 연산인 반도체 장치의 칩 아이디 부여 방법.
제 33 항에 있어서,
상기 제 1 연산 코드를 생성하는 단계는,
상기 제 1 리페어 정보에 따라 상기 제 1 연산 코드가 상기 초기 코드보다 작은 값이 되도록 합산 코드를 생성하는 단계; 및
상기 초기 코드 및 상기 합산 코드를 합산하여 상기 제 1 연산 코드를 생성하는 단계를 포함하는 반도체 칩 아이디 부여 방법.
제 33 항에 있어서,
상기 제 2 연산 코드를 생성하는 단계는,
상기 제 2 리페어 정보에 따라 상기 제 2 연산 코드가 상기 제 1 연산 코드보다 작은 값이 되도록 합산 코드를 생성하는 단계; 및
상기 제 1 연산 코드 및 상기 합산 코드를 합산하여 상기 제 2 연산 코드를 생성하는 단계를 포함하는 반도체 칩 아이디 부여 방법.
제 33 항에 있어서,
상기 제 1 소정 코드로 선택된 상기 제 1 칩 아이디는 상기 제 2 연산 코드로 선택된 상기 제 2 칩 아이디보다 작은 값을 가진 반도체 장치의 칩 아이디 부여 방법.
제 33 항에 있어서,
상기 제 2 소정 코드로 선택된 상기 제 2 칩 아이디는 상기 제 1 연산 코드로 선택된 상기 제 1 칩 아이디보다 작은 값을 가진 반도체 장치의 칩 아이디 부여 방법.
제 33 항에 있어서,
상기 제 1 소정 코드 및 상기 제 2 소정 코드 중 큰 값은 상기 제 1 연산 코드 및 상기 제 2 연산 코드 중 작은 값에 비교하여 작거나 같은 반도체 장치의 칩 아이디 부여 방법.
제 26 항에 있어서,
상기 제 1 칩 아이디 및 상기 제 2 칩 아이디는 서로 다른 값을 갖는 반도체 장치의 칩 아이디 부여 방법.
제 26 항에 있어서,
상기 제 1 칩 및 상기 제 2 칩에 제 1 및 제 2 리페어 정보를 기록하는 단계는 상기 반도체 장치가 포함하는 전기적 퓨즈를 통해 기록하는 반도체 장치의 칩 아이디 부여 방법.
제 26 항에 있어서,
상기 각 칩은 TSV 방식으로 연결된 반도체 장치의 칩 아이디 부여 방법.
제 26 항에 있어서,
상기 제 1 칩 및 상기 제 2 칩에 각각 제 1 및 제 2 리페어 정보를 기록하는 단계를 추가로 포함하는 반도체 장치의 칩 아이디 부여 방법.
복수 개의 칩을 포함하는 반도체 장치에서,
각 칩마다 칩 아이디를 부여하는 단계;
상기 각 칩의 정상 및 불량 여부를 판단하는 단계;
상기 각 칩의 정상 및 불량 여부에 따라 각 칩에 리페어 정보를 기록하는 단계; 및
상기 정상 칩 및 상기 불량 칩의 칩 아이디를 치환하는 단계를 포함하는 반도체 장치의 설정 방법.
제 43 항에 있어서,
상기 칩 아이디를 치환하는 단계는 상기 불량 칩이 상기 정상 칩보다 더 큰 값의 칩 아이디를 가질 수 있도록 치환하는 반도체 장치의 설정 방법.
제 44 항에 있어서,
상기 칩 아이디를 치환하는 단계는
각 칩이 연산 코드를 직렬 구성으로 입력받는 단계;
각 칩이 상기 리페어 정보에 따라 상기 연산 코드에 대해 소정의 연산을 수행하는 단계;
각 칩이 상기 연산 코드를 직렬 구성으로 출력하는 단계; 및
각 칩이 상기 리페어 정보에 따라 상기 연산 코드 또는 소정 코드를 각 칩의 상기 칩 아이디로서 갖는 단계를 포함하는 반도체 장치의 설정 방법.
제 45 항에 있어서,
상기 연산 코드에 대해 소정의 연산을 수행하는 단계는 상기 리페어 정보에 따라 상기 연산 코드를 증가 시키는 동작을 수행하는 반도체 장치의 설정 방법.
제 46 항에 있어서,
상기 소정 코드로 선택된 상기 칩 아이디는 상기 연산 코드로 선택된 상기 칩 아이디보다 큰 값을 가진 반도체 장치의 설정 방법.
제 46 항에 있어서,
상기 소정 코드는 상기 연산 코드에 비교하여 크거나 같은 반도체 장치의 설정 방법.
제 43 항에 있어서,
상기 칩 아이디를 치환하는 단계는 상기 불량 칩이 상기 정상 칩보다 더 작은 값의 칩 아이디를 가질 수 있도록 치환하는 반도체 장치의 설정 방법.
제 49 항에 있어서,
상기 칩 아이디를 치환하는 단계는
각 칩이 연산 코드를 직렬 구성으로 입력받는 단계;
각 칩이 상기 리페어 정보에 따라 상기 연산 코드에 대해 소정의 연산을 수행하는 단계;
각 칩이 상기 연산 코드를 직렬 구성으로 출력하는 단계; 및
각 칩이 상기 리페어 정보에 따라 상기 연산 코드 또는 소정 코드를 각 칩의 상기 칩 아이디로서 갖는 단계를 포함하는 반도체 장치의 설정 방법.
제 50 항에 있어서,
상기 연산 코드에 대해 소정의 연산을 수행하는 단계는 상기 리페어 정보에 따라 상기 연산 코드를 감소 시키는 동작을 수행하는 반도체 장치의 설정 방법.
제 51 항에 있어서,
상기 소정 코드로 선택된 상기 칩 아이디는 상기 연산 코드로 선택된 상기 칩 아이디보다 작은 값을 가진 반도체 장치의 설정 방법.
제 51 항에 있어서,
상기 소정 코드는 상기 연산 코드에 비교하여 작거나 같은 반도체 장치의 설정 방법.
제 43 항에 있어서,
상기 각 칩의 칩 아이디는 서로 다른 값을 갖는 반도체 장치의 설정 방법.
제 43 항에 있어서, 상기 각 칩에 리페어 정보를 기록하는 단계는 상기 각 칩이 구비하는 전기적 퓨즈를 이용하는 반도체 장치의 설정 방법.
제 43 항에 있어서,
상기 각 칩은 직렬로 연결되고,
상기 각 칩마다 칩 아이디를 부여하는 단계는 상기 각 칩의 칩 아이디가 순차적으로 증가하도록 상기 칩 아이디를 부여하는 반도체 장치의 설정 방법.
제 43 항에 있어서,
상기 각 칩은 직렬로 연결되고,
상기 각 칩마다 칩 아이디를 부여하는 단계는 상기 각 칩의 칩 아이디가 순차적으로 감소하도록 상기 칩 아이디를 부여하는 반도체 장치의 설정 방법.
제 43 항에 있어서,
상기 각 칩은 TSV 방식으로 연결된 반도체 장치의 설정 방법.
리페어 신호에 따라 연산 코드에 대해 소정 연산을 수행하는 연산부;
상기 리페어 신호에 따라 상기 연산 코드 또는 소정 코드를 칩 아이디로서 선택하는 칩 아이디 선택부를 포함하는 칩 아이디 부여 회로를 포함하는 반도체 장치.
제 59 항에 있어서,
상기 연산부는 상기 리페어 신호에 따라 합산 코드를 생성하는 합산 코드 생성부; 및
상기 연산 코드에 상기 합산 코드를 합산하는 합산부를 포함하는 반도체 장치.
제 59 항에 있어서,
상기 리페어 신호는 전기적 퓨즈로서 기록된 반도체 장치.
제 59 항에 있어서,
상기 소정 연산은 상기 연산 코드에 대한 증가 연산인 반도체 장치.
제 62 항에 있어서,
상기 소정 연산은 상기 연산 코드에 1을 더하는 연산인 반도체 장치.
제 62 항에 있어서,
상기 소정 코드는 상기 연산 코드보다 큰 값을 가지는 반도체 장치.
제 59 항에 있어서,
상기 소정 연산은 상기 연산 코드에 대한 감소 연산인 반도체 장치.