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KR100895073B1 - 메모리 평면 및 메모리 장치 - Google Patents

메모리 평면 및 메모리 장치 Download PDF

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KR100895073B1
KR100895073B1 KR1020020066377A KR20020066377A KR100895073B1 KR 100895073 B1 KR100895073 B1 KR 100895073B1 KR 1020020066377 A KR1020020066377 A KR 1020020066377A KR 20020066377 A KR20020066377 A KR 20020066377A KR 100895073 B1 KR100895073 B1 KR 100895073B1
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memory
plane
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electrically connected
row
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트랜렁티
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삼성전자주식회사
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Abstract

임의 접근 메모리 장치(300)는 서로의 최상부 위에 적층된 메모리 어레이(100)의 하나 이상의 평면(200)을 포함한다. 각각의 평면(200)은 개별적으로 제조되며, 평면(200)내의 각각의 어레이(100)는 개별적으로 인에이블/디스에이블될 수 있다. 이러한 방식으로, 평면내의 각각의 메모리 어레이(100)는 개별적으로 테스트되고, 불량의 메모리 어레이(100)는 분류될 수 있어, 최종 생산 및 품질을 증가시킨다. 메모리 평면(200)은 서로의 최상부 위에 그리고 능동 회로 평면(390)의 최상부 위에 적층되어 대용량의 메모리 장치(300)를 만들 수 있다. 메모리는 베이스 유닛으로서 적절한 메모리 셀(140)을 이용함으로써 휘발성 또는 비휘발성일 수 있다. 또한, 메모리 평면(200)은 능동 회로(390)로부터 개별적으로 제조될 수 있다. 따라서, 메모리 평면(200)은 실리콘 기판(110)을 필요로 하지 않고, 예를 들어, 유리 기판으로부터 형성될 수 있다. 또한, 각각의 메모리 평면(200)은 평면 메모리 선택 트랜지스터(240)를 통해 개별적으로 선택(또는 인에이블)될 수 있다. 어레이(100)는 어레이 선택 트랜지스터(160)를 통해 개별적으로 선택(인에이블)될 수 있다. 이들 트랜지스터(160)는 비정질 실리콘 트랜지스터 및/또는 박막 트랜지스터로부터 형성될 수 있다. 데이터 버스(310), 어레이 선택 버스(330), 및 평면 선택 버스(340)는 각각의 평면(200) 상의 측면 접촉 패드를 통해 메모리 평면(200)과 능동 회로 평면(390)을 전기적으로 접속한다.

Description

메모리 평면 및 메모리 장치{3-D-MEMORY DEVICE FOR LARGE STORAGE CAPACITY}
도 1a는 본 발명에 따른 메모리 어레이의 실시예를 도시하는 도면,
도 1b는 본 발명에 따른 메모리 어레이의 제 2 실시예를 도시하는 도면,
도 2는 본 발명에 따른 메모리 평면의 실시예를 도시하는 도면,
도 3은 본 발명에 따른 메모리 장치의 실시예를 도시하는 도면,
도 4는 본 발명의 일측면에 따라 도 3의 메모리 장치를 제조하는 방법을 나타내는 흐름도.
도면의 주요 부분에 대한 부호의 설명
100 : 메모리 어레이 110 : 기판
120 : 행 도체 130 : 열 도체
140 : 메모리 셀 150 : 어레이 선택 라인
170 : 어레이 인에이블 회로 200 : 메모리 평면
250 : 평면 인에이블 회로 270 : 평면 선택 라인
동일 양수인의 다음 출원, 즉 "VERTICALLY ORIENTED NANO-FUSE AND NANO-RESISTOR CIRCUIT ELEMENTS" 명칭의 미국 특허 출원 제 09/964,770 호(대리인 서류 제 10012295-1 호)와, "ONE TIME PROGRAMMABLE FUSE/ANTI-FUSE COMBINATION BASED MEMORY CELL" 명칭의 미국 특허 출원 제 09/964,768 호(대리인 서류 제 10012297-1 호)와, "ONE-TIME PROGRAMMABLE UNIT MEMORY CELL BASED ON VERTICALLY ORIENTED FUSE AND DIODE AND ONE-TIME PROGRAMMABLE MEMORY USING THE SAME" 명칭의 미국 특허 출원 제 09/924,500 호(대리인 서류 제 10019168-1 호)와, "ONE-TIME PROGRAMMABLE MEMORY USING FUSE/ANTI-FUSE AND VERTICALLY ORIENTED FUSE UNIT MEMORY CELLS" 명칭의 미국 특허 출원 제 09/924,577 호(대리인 서류 제 10012495-1 호)는 몇몇 동일 개시 내용을 포함하며, 따라서 참조로서 포함되어 있다.
본 발명은 메모리 장치에 관한 것이다. 보다 상세하게는, 3차원 대용량 저장 임의 접근 메모리 장치에 관한 것이다.
컴퓨터, 통신 장비, 소모성 전자 부품 등과 같은 장치에서 압축 및 대용량 저장에 대한 요구가 증가하고 있다. 그 결과, 하드 디스크 드라이브, 고체 상태 메모리 등과 같은 데이터 저장 장치의 저장 및 성능이 상당히 향상되었다. 하드 디스크 드라이브에서, 영역 밀도의 상당한 향상과 결합된 작은 형성 요인으로, 고용량 디스크 드라이브가 개발되었다.
집적 회로에서, 멀티 칩 모듈(MCM)의 개발과 하이브리드 제조 기술로 인해 사이즈가 상당히 감소되고 몇몇의 경우에는, 최종 제품의 성능을 향상시켰다. 동적 임의 접근 메모리(DRAM)에 대한 일반적인 MCM 구성은 심(Single-In-line Memory Module : SIMM)이다. 현재, 다수의 메모리 저장 장치는 단층으로 제한되어 있다. 이것은 일반적으로 2가지 요인때문이다. 먼저, 능동 회로는 베이스 물질로서의 실리콘이 판독 및 기록과 같은 메모리의 동작을 지원할 필요가 있다. 판독 및 기록을 위해서, 어드레스 디코더, 판독/기록 제어 로직, 감지 증폭기, 출력 버퍼, 멀티플렉서 및 다수가 메모리 칩 내에 내장되어 있다. 이들은 일반적으로 오버헤드로서 불리우며, 물리적인 메모리의 20-30 퍼센트를 전형적으로 소비한다. 바람직하게, 이 오버헤드는 낮게 유지되어 보다 많은 공간이 메모리에서 이용가능하다. 메모리 저장 장치를 단층으로 제한하는 두번째 요인은 전력 소실 제한이다.
최근에, 상보형 금속 산화 반도체(CMOS)의 최상부 상에 제조된 다수의 어레이 메모리가 제조되었다. 그러나, 이러한 접근 방법은, 각각의 메모리 층이 능동 호로에 개별적으로 연결될 수 있도록 각각의 메모리 층에 대하여 비아를 필요로 한다. 이러한 접근 방법은 소수의 층에 대하여 고밀도 및 효율적인 메모리 설계를 행할 수 있다. 그러나, 층의 수가 증가함에 따라, 비아의 수도, 메모리 어레이에서 CMOS 층까지 신호를 라우팅하는 것이 어려워지고, 설계가 덜 효율적으로 되고, 보다 복잡해지고, 비용이 또한 증가하는 바와 같이 라우팅 경로가 길어지게 되는 곳에서 비아의 수도 증가한다. 비아가 작게 만들어지면 몇몇 문제점을 극복할 수 있다. 그러나, 비아가 작아질수록, 불량의 위험성을 대응하여 증가하고 정렬의 어 려움도 증가하게 된다. 또한, 어레이 층 간의 상호 접속은 보다 어려워지고 복잡해진다.
또한, 메모리 장치의 생산은 상당히 낮아진다. 낮은 생산성의 원인은 개별적인 메모리 층이 다수의 층으로부터 분류될 수 없거나 거절될 수 없다는 사실때문이다. 설명을 위해서, 단일 메모리 층이 불량으로 될 확률 p(x)을 가지고 있다면, 다수의 층으로 이루어진 MCM 메모리는 적어도 하나의 불량 층을 가질 p(x) 보다 높은 확률을 갖는 것이 분명하다. 개별화된 메모리 층 레벨 상의 불량을 분류하고 거절할 수 없기 때문에, 메모리 장치의 전체적인 품질은 나빠지고 생산성은 낮아진다.
일 측면에서, 메모리 어레이의 실시예는 비실리콘 계 기판을 포함할 수 있다. 메모리 어레이는, 행 도체와 열 도체 간의 교차점에 교점(cross-point)이 형성되도록, 비실리콘 계 기판 위에 형성되어 행 방향으로 연장하는 행 도체와, 비실리콘 계 기판 위에 형성되어 열 방향으로 연장하는 열 도체를 또한 포함할 수 있다. 교점에서, 메모리 셀이 형성될 수 있다. 메모리 어레이는 행 도체와 열 도체 중 적어도 하나를 인에이블/디스에이블하도록 접속된 어레이 인에이블 회로를 더 포함할 수 있다.
다른 측면에서, 메모리 평면의 실시예는 비실리콘 계 기판과, 그 비실리콘계 기판 위에 형성된 하나 이상의 메모리 어레이를 포함할 수 있다. 각각의 메모리 어레이는 행 방향으로 연장하는 행 도체와, 열 방향으로 연장하는 열 도체를 포함하고, 행 도체와 열 도체 간의 교차점에 교점이 형성된다. 각각의 메모리 어레이는 교점에 형성된 메모리 셀과, 행 도체와 열 도체 중 적어도 하나를 인에이블/디스에이블하도록 접속된 어레이 인에이블 회로를 또한 포함할 수 있다.
다른 측면에서, 메모리 장치의 실시예는 능동 회로 평면, 예를 들어, CMOS 회로 평면과 그 능동 회로 평면 위에 형성된 하나 이상의 메모리 평면을 포함할 수 있다. 각각의 메모리 평면은 비실리콘계 기판과 그 비실리콘계 기판 위에 형성된 하나 이상의 메모리 어레이를 포함할 수 있다. 각각의 메모리 평면의 각각의 메모리 어레이는 행 방향으로 연장하는 행 도체와 열 방향으로 연장하는 열 도체를 포함할 수 있으며, 행 도체와 열 도체 간의 교차점에 교점이 형성된다. 각각의 메모리 어레이는 교점에 형성된 메모리 셀과, 행 도체와 열 도체의 적어도 하나를 인에이블/디스에이블하도록 접속된 어레이 인에이블 회로를 또한 포함할 수 있다.
다른 측면에서, 메모리 장치를 제조하는 방법의 실시예는 능동 회로 평면을 형성하는 단계와, 능동 회로 평면 위에 하나 이상의 메모리 평면을 형성하는 단계를 포함할 수 있다. 이 방법은 각각의 메모리 평면에 대하여 비실리콘계 기판을 형성하는 단계를 더 포함할 수 있다. 각각의 메모리 평면에 대하여, 이 방법은 비실리콘계 기판 위에 하나 이상의 메모리 어레이를 형성하는 단계를 더 포함할 수 있다. 또한, 각각의 메모리 어레이에 대하여, 이 방법은 행 도체와 열 도체 간의 교차점에 교점이 형성되도록, 행 방향으로 연장하는 행 도체를 형성하는 단계와, 열 방향으로 열 도체를 형성하는 단계를 포함할 수 있다. 이 방법은 교점에 메모 리 셀을 형성하는 단계와, 행 도체와 열 도체 중 적어도 하나를 인에이블/디스에이블하도록 접속된 어레이 인에이블 회로를 형성하는 단계를 더 포함할 수 있다.
상술한 본 발명의 실시예는 특정 측면을 실행할 수 있다. 예를 들어, 메모리 장치는, 각각의 평면이 개별적으로 제조되는 상태에서, 메모리 어레이의 다수의 평면을 적층함으로써 만들어질 수 있다. 이로써, 비아를 제조할 필요성이 없어지고 장치의 상대적인 복잡성이 감소된다. 또한, 각각의 어레이는 예를 들어, 어레이 선택 라인을 통해 개별적으로 인에이블 및 디스에이블될 수 있다. 장치를 완성하기 전에 불량 어레이 및/또는 평면을 분류하며 생산성 및 품질이 증가하게 된다. 또한, 메모리 평면이 능동 회로로부터 분리되어 만들어질 수 있기 때문에, 메모리 평면의 기판은 실리콘 이외의 물질로 형성될 수 있다. 또한, 판독/기록 제어 로직, 감지 증폭기, 출력 버퍼 및 멀티플렉서와 같은 오버헤드를 포함하지 않는 메모리 평면이 제조될 수 있으며, 메모리에 보다 많은 공간이 전용으로 사용되게 함으로써 용량을 증가시킨다. 또한, 적층에 의해 보다 높은 용량을 달성할 수 있다. 또한, 메모리는 휘발성, 비휘발성, 임의 접근 또는 1회성 프로그램가능 메모리일 수 있다.
간략화 및 예시적인 목적으로, 본 발명은 그 실시예를 주로 참조하여 설명된다. 그러나, 당업자는 동일한 이론이 여러 유형의 고체 상태 메모리와 그 제조 방법 및 이용 방법에 동일하게 적용가능하다는 것을 알 것이다.
본 발명에 따라서, 메모리 어레이의 다수의 층을 서로의 최상부 위에 제조하면, 메모리 장치의 용량을 증가시킬 수 있다. 본 발명의 일측면에서, 메모리 어레이의 평면은 3차원(3-D) 메모리 장치를 형성하도록 적층될 수 있다. 각각의 평면은 하나 이상의 메모리 어레이를 포함할 수 있다.
도 1a는 본 발명에 따른 메모리 어레이(100)의 실시예를 도시한다. 도 1a에 도시된 바와 같이, 메모리 어레이(100)는 기판(110)을 포함할 수 있다. 기판(110)은 실리콘 또는 비실리콘계 기판일 수 있다. 비실리콘계 기판의 예는 플라스틱, 유리, 세라믹, 절연체와 같은 비금속 등을 포함한다.
기판(110) 위에, 하나 이상의 행 도체(120)와 하나 이상의 열 도체(130)가 형성될 수 있다. 행 및 열 도체(120, 130)는 행 방향과 열 방향 각각으로 연장하여 각각의 교차점에 교점을 형성할 수 있다. 교점에서, 메모리 셀(140)이 형성될 수 있다. 각각의 메모리 셀(140)은 각각의 행과 열 도체(120, 130) 각각을 통해 개별적으로 어드레스가능할 수 있다. 메모리 셀(140)은 판독 전용, 임의 접근 또는 일회성 판독가능할 수 있어서, 메모리 셀(100)은 각각 판독 전용 메모리(ROM), 임의 접근 메모리(RAM), 또는 1회성 프로그램가능 메모리(OTP) 일 수 있다. 예를 들어, 메모리 셀(140)은 퓨즈 메모리 셀, 퓨즈/다이오드 메모리 셀, 퓨즈/반퓨즈 멤리 셀, 자기 메모리 셀, 다이오드 메모리 셀, 자기/다이오드 메모리 셀, 위상 변경 메모리 셀, 저항 구성 요소 셀 등일 수 있다.
메모리 어레이(100)는 어레이 인에이블 회로(170)를 또한 포함할 수 있다. 어레이 인에이블 회로(170)는 하나 이상의 어레이 인에이블 트랜지스터(160)를 포 함할 수 있다. 예를 들어, 4개 그룹의 어레이 인에이블 트랜지스터(160)가 도 1a에 도시되어 있다. 각각의 행 도체(120) 또는 열 도체(130) 각각은 하나 이상의 어레이 인에이블 도체(160)에 접속될 수 있다. 예를 들어, 도 1a에 도시된 바와 같이, 각각의 행 또는 열 도체(120, 130) 각각은 양 끝단에서 2개의 어레이 인에이블 트랜지스터(160)에 접속될 수 있다. 행 도체(120) 또는 열 도체(130)를 통한 도전(conduction)은 어레이 인에이블 트랜지스터(160)를 제어함으로써 인에이블 또는 디스에이블된다. 어레이 인에이블 트랜지스터(160)는 미세 결정 실리콘 트랜지스터, 비정질 실리콘 트랜지스터, 또는 실리콘 기판을 필요로 하지 않는 인에이블 스위치로부터 형성될 수 있다.
메모리 어레이(100)는 어레이 인에이블 트랜지스터(160)에 접속된 어레이 선택 라인(150)을 더 포함할 수 있다. 어레이 선택 라인(150)으로의 신호를 제어함으로써, 메모리 어레이(100)는 선택되거나 디스에이블될 수 있다. 전형적으로, 다수의 어레이 세팅에서, 단일의 어레이 라인(150)은 하나의 어레이(100)에 대해 전용이며, 다른 어레이(100)와 공유되지 않는다.
행 또는 열 도체(120, 130)의 양 끝단은 반드시 어레이 인에이블 트랜지스터(160)에 접속될 필요는 없다는 것을 알아야 한다. 도 1b는 본 발명에 따른 메모리 어레이의 제 2 실시예를 도시한다. 도시된 바와 같이, 행과 열 도체(120, 130)의 끝단 중 하나만이 어레이 인에이블 트랜지스터(160)에 접속된다. 도 1a 및 도 1b 이외의 구성은 본 발명의 사상에서 벗어나지 않는 범위에서 가능하다.
메모리 어레이(100)가 실리콘계인지 비실리콘계인지와는 무관하게, 메모리 어레이가 감지 증폭기, 출력 버퍼, 디코더, 멀티플렉서 등과 같은 오버헤드를 포함할 필요가 없다는 것이다. 단일의 능동 회로 층은 메모리 위치 선택, 감지 증폭기, 및 판독과 기록 제어를 제공할 수 있다.
개별적인 메모리 어레이(100)가 3D 메모리 장치를 형성하도록 적층될 수 있지만, 메모리 어레이의 평면은 본 발명의 다른 측면에 따라 제조될 수 있다. 메모리 어레이의 평면은 3D 메모리 장치를 형성하도록 분류 및 적층될 수 있어, 장치의 저장 용량을 상대적으로 증가시킨다.
도 2는 본 발명에 다른 메모리 평면(200)의 실시예를 도시하고 있다. 도 2에 도시된 바와 같이, 메모리 평면(200)은 기판(110)(도시 생략) 위에 형성된 하나 이상의 메모리 어레이(100), 예를 들어 도 1a 및 도 1b의 메모리 어레이(100)를 포함할 수 있다. 또한, 기판(110)은 실리콘 또는 비실리콘계일 수 있다. 메모리 평면(200)은 하나 이상의 행 버스(210)와 하나 이상의 열 버스(220)를 또한 포함할 수 있다. 행 버스(210)는 메모리 어레이(100)의 행 도체(120)(참조 부호 없음)에 전기적으로 접속되어 있다. 유사하게, 열 버스(220)는 메모리 어레이(100)의 열 도체(130)(참조 부호 없음)에 전기적으로 접속될 수 있다. 행 및 열 버스(210, 220)를 통해, 개별적인 메모리 어레이(100)의 개별적인 메모리 셀(140)(도 2에서는 도시 생략)이 어드레스될 수 있다.
메모리 평면(200)은 평면 인에이블 회로(250)를 더 포함할 수 있다. 평면 인에이블 회로(250)는 하나 이상의 평면 인에이블 트랜지스터(240)를 포함할 수 있 다. 예를 들어, 4개 그룹의 평면 인에이블 트랜지스터(240)가 도 2에 도시되어 있다. 행 및 열 버스(210, 220)간의 데이터 흐름과, 메모리 어레이(100)의 메모리 셀(140)(도 2에서 도시 생략)로부터의 데이터 흐름은 평면 인에이블 트랜지스터(240)를 제어함으로써 인에이블 또는 디스에이블될 수 있다. 평면 인에이블 트랜지스터(240)는 미세 결정 박막 트랜지스터, 비정질 박막 트랜지스터, 또는 실리콘 기판을 필요로 하지 않는 인에이블 스위치로부터 형성될 수 있다.
평면 선택 라인(270)은 메모리 평면(200)내에 내장될 수 있으며, 평면 선택 라인(270)은 평면 인에이블 트랜지스터(240)에 접속될 수 있다. 이러한 방식으로, 평면 선택 라인(270)으로의 신호를 제어함으로써, 메모리 평면(200)이 인에이블 또는 디스에이블될 수 있다.
메모리 평면(200)은 하나 이상의 데이터 측면 접촉 패드(230)를 더 포함할 수 있다. 데이터 측면 접촉 패드(230)는 평면 인에이블 트랜지스터(240)를 통해 행 및 열 버스(210, 220)와 전기적으로 접속할 수 있다. 메모리 평면(200)은, 다수의 메모리 평면(200)이 적층될 때, 메모리 평면(200)의 데이터 측면 접촉 패드(230)가 다음 도체 처리 단계동안에 정렬되어 데이터 버스(310)를 형성한다(도 3 참조). 이러한 방식으로, 평면들간의 상호 접속 비아를 제조할 필요성이 제거되고, 장치의 상대적인 복잡성이 감소될 수 있다.
개별적인 메모리 어레이(100)의 어레이 선택 라인(150)은 합쳐져서 다수의 어레이 선택 라인(260)을 형성할 수 있다. 메모리 평면(200)과 능동 회로 평면(390)은, 다수의 메모리 평면(200)이 함께 적층될 때, 다수의 메모리 평면과 능동 회로 평면간의 상호 접속을 용이하게 하는 데이터 측면 접촉 패드(230)가 정렬되도록 제조될 수 있다. 증착, 도금, 또는 스크린 도체 처리 단계는 상호 접속을 위해 사용될 수 있으며, 어레이 선택 버스(330)(도 3 참조)를 형성한다. 어레이 선택 버스(330)의 도체는 물리적으로 광폭이기 때문에, 이러한 처리는 쉽게 달성된다.
도 3은 본 발명에 따른 메모리 장치(300)의 실시예를 도시하고 있다. 도시된 바와 같이, 메모리 장치(300)는 3D 메모리를 형성하도록 적층된 하나 이상의 메모리 평면(200)을 포함할 수 있다. 메모리 장치(300)는 능동 회로 평면(390)을 또한 포함할 수 있다. 능동 회로 평면(390)은 실리콘 기판 상에 구축될 수 있고, 어드레스 디코더, 판독/기록 제어 로직, 감지 증폭기, 출력 버퍼, 멀티플렉서와 같은 오버헤드 구성 요소를 포함한 메모리 평면(200)의 메모리 어레이(100)를 어드레스하는데 필요한 회로를 포함할 수 있다.
메모리 장치(300)는 하나 이상의 데이터 버스(310)를 더 포함할 수 있다. 데이터 버스(310)는 메모리 평면(200)의 정렬된 데이터 측면 접촉 패드(230)(도 2 참조)를 접속시키기 위해 도체 처리 단계로부터 형성될 수 있다. 능동 회로 평면(390)은 데이터 측면 접촉 패드를 또한 포함할 수 있으며, 메모리 평면(200)의 데이터 측면 접촉 패드(230)에 전기적으로 접촉되어 있다.
메모리 장치(300)는 어레이 선택 버스(330)를 더 포함할 수 있다. 어레이 선택 버스(330)는 메모리 평면(200) 상의 어레이 선택 측면 접촉 패드(265)와 능동 평면(390) 상의 어레이 선택 측면 접촉 패드를 통해 다수의 어레이 선택 라인(260) 을 전기적으로 접속하는 도체 처리로부터 형성될 수 있다. 능동 회로 평면(390)은 어레이 선택 라인을 또한 포함할 수 있으며, 메모리 평면(200)의 어레이 선택 측면 접촉 패드(265)와 정렬되는 어레이 선택 측면 패드를 포함할 수 있다.
메모리 장치(300)는 평면 선택 버스(340)를 포함할 수 있다. 평면 선택 버스(340)는 평면 선택 라인(270)과, 개별적인 메모리 평면의 평면 선택 측면 접촉 패드(275)(도 2 참조)와의 결합체로부터 형성될 수 있다. 도체 처리 단계는 개별적인 메모리 평면(200) 상의 평면 선택 측면 접촉 패드(275)를 통해 평면 선택 라인(270)을 능동 회로 평면(390)에 전기적으로 상호 접속한다. 각각의 평면(200)은 별개의 평면 선택 라인(270)을 구비할 수 있지만, 어레이 선택 버스(330)는 평면(200)과 공유될 수 있다.
도 4는 본 발명의 일측면에 따라 도 3의 메모리 장치(300)를 제조하는 예시적인 방법(400)을 나타내는 흐름도이다. 도 4에 도시된 바와 같이, 능동 회로 평면(390)이 제조될 수 있다(단계 410). 또한, 하나 이상의 메모리 평면(210)이 제조될 수 있다(단계 420 및 430). 메모리 평면(200)을 제조하기 전, 제조한 후 또는 동시에 능동 회로 평면(390)을 제조할 수 있다.
그 다음, 메모리 평면(200)은 사전 결정된 에러 임계치에 따라서 분류될 수 있다(단계 440). 예를 들어, 임계치는 10% 이상의 불량 메모리 어레이(100)를 가진 메모리 평면(200)을 거절하도록 설정될 수 있다. 각각의 메모리 평면(200)이 16개의 메모리 어레이(100)를 가지고 있다면, 하나 이상의 불량 어레이(100)를 가진 평면(200)은 거절될 수 있다. 이러한 제어로 인해, 최종 장치는 불량에 대한 사전 설정된 허용치에 일치할 수 있다. 불량의 메모리 평면을 분류하기 위해서, 능동 회로 평면과 유사한 판독/기록 및 제어 기능을 가진 테스터 또는 전자 어셈블리가 사용될 수 있다. 스크린 단계(440)는 웨이퍼가 개별적인 평면(200)으로 다이싱되기 전에 웨이퍼 프로브 테스트 단계에서 행해진다. 웨이퍼는 몇몇 평면(200)을 포함할 수 있다.
또한, 메모리 평면(200)을 분류하기 위해서 다수의 임계 레벨이 사용될 수 있다. 예를 들어, 특정 애플리케이션은 다른 것보다 더 많은 불량을 허용할 수 있다는 것이다. 이러한 방식으로, 메모리 장치에서는 가변하는 불량 허용 레벨이 허용될 수 있다.
처리를 완료하기 위해서, 능동 회로 평면(390)과 메모리 평면(200)은 적층되어 접착 물질을 이용하여 그들을 서로 홀드하도록 본딩된다. 적층 처리는 능동 회로 평면(390)과 메모리 평면(200)의 측면 접촉 패드(데이터(230), 어레이 선택(265), 및 평면 선택(275))를 정렬한다. 도체 처리는 평면 상호 접속 도체(310, 330, 340)를 형성하여 메모리 평면과 능동 회로 평면을 전기적으로 상호 접속한다. 메모리 스택은 패키지 처리를 통해 보내져 메모리 장치(300)를 형성한다.
본 발명은 실시예를 기준으로 설명되었지만, 당업자는 본 발명의 사상과 범위를 벗어나지 않는 범위에서 상술한 실시예에 대한 여러 수정을 행할 수 있다. 예를 들어, 용어 "행" 및 "열"은 상대적이며, 고정된 방향을 암시하지 않는다. 또한, "행" 및 "열"은 본 명세서가 열을 지칭하는 "행"으로 불리울 수 있다는 점에 서, 상호 변경가능하다. 용어 "행" 및 "열"은 본 명세서에서 설명하였지만, 직교 관계를 반드시 암시하지 않는다. 본 명세서에 사용된 용어 및 설명은 예시적으로 설명되어 있고 그 의미를 제한하는 것은 아니다. 특히, 본 발명의 방법은 예를 들어 설명되었지만, 그 방법의 단계는 예시된 것보다 상이한 순서 또는 동시에 수행될 수 있다. 당업자는 이러한 수정 및 다른 수정이 다음의 청구범위에 정의된 본 발명과 그 동등 발명의 사상과 범위 내에서 가능하다는 것을 알 것이다.
본 발명에 따르면, 비아를 제조할 필요성이 없어지고 장치의 상대적인 복잡성이 감소되며, 장치를 완성하기 전에 불량 어레이 및/또는 평면을 분류하며 생산성 및 품질이 증가하게 되며, 메모리에 보다 많은 공간이 전용으로 사용되게 함으로써 용량을 증가시키는 효과를 얻을 수 있다.

Claims (12)

  1. 메모리 평면에 있어서:
    기판;
    상기 기판 상에 형성된 다수의 어레이 선택 라인;
    상기 기판 상에 형성되며, 평면 선택 라인을 통해 전달되는 신호에 응답하여 상기 메모리 평면을 인에이블/디스에이블하도록 구성된 평면 인에이블 회로; 그리고
    상기 기판 상에 형성된 적어도 하나의 메모리 어레이;
    상기 적어도 하나의 메모리 어레이의 상기 적어도 하나 이상의 행 도체에 전기적으로 접속된 행 버스;
    상기 적어도 하나의 메모리 어레이의 상기 적어도 하나의 열 도체에 전기적으로 접속된 열 버스; 그리고
    상기 행 버스와 열 버스에 전기적으로 접속된 복수의 데이터 측면 접촉 패드, 상기 어레이 선택 라인에 전기적으로 접속된 복수의 어레이 선택 측면 접촉 패드, 그리고 상기 평면 선택 라인에 전기적으로 접속된 평면 선택 측면 접촉 패드 중 적어도 하나를 포함하되,
    상기 적어도 하나의 메모리 어레이는
    상기 기판 상에 형성되어 행 방향으로 연장되는 적어도 하나의 행 도체;
    상기 행 도체와 교차하도록 상기 기판 상에 형성되며, 열 방향으로 연장되는 적어도 하나의 열 도체;
    상기 행 도체 및 열 도체의 각각의 교점에 형성된 메모리 셀; 그리고
    상기 기판 상에 형성되며, 어레이 선택 라인을 통해 전달되는 신호에 응답하여 상기 적어도 하나의 메모리 어레이 각각을 인에이블/디스에이블하도록 구성되는 어레이 인에이블 회로를 포함하는 메모리 평면.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 행 도체와 상기 적어도 하나의 메모리 어레이에 전기적으로 접속된 행 버스; 그리고
    상기 적어도 하나의 메모리 어레이의 상기 적어도 하나의 열 도체에 전기적으로 접속된 열 버스를 포함하는 메모리 평면.
  3. 제 1 항에 있어서,
    상기 기판은 실리콘 기반이며, 상기 적어도 하나의 메모리 어레이 각각은 감지 증폭기, 출력 버퍼, 디코더 및 멀티플렉서를 배제하는 메모리 평면.
  4. 제 1 항에 있어서,
    상기 기판은 비실리콘 기반이며, 플라스틱, 유리, 세라믹 및 비금속 중 적어도 하나의 베이스 물질로부터 형성되는 메모리 평면.
  5. 제 1 항에 있어서,
    상기 메모리 셀은 퓨즈 메모리 셀, 퓨즈/다이오드 메모리 셀, 퓨즈/반퓨즈 메모리 셀, 자기 메모리 셀, 다이오드 메모리 셀, 자기/다이오드 메모리 셀, 위상 변경 메모리 셀 및 저항성 구성 요소 셀 중 적어도 하나를 포함하는 메모리 평면.
  6. 능동 회로 평면;
    상기 능동 회로 평면에 전기적으로 접속된 데이터 버스;
    상기 능동 회로 평면에 전기적으로 접속된 평면 선택 버스;
    상기 능동 회로 평면에 전기적으로 접속된 어레이 선택 버스; 그리고
    상기 능동 회로 평면 상에 적층된 적어도 하나의 메모리 평면을 포함하되,
    상기 적어도 하나의 메모리 평면은
    기판;
    상기 기판 상에 형성된 다수의 어레이 선택 라인;
    상기 기판 상에 형성되며, 평면 선택 라인을 통해 전달되는 신호에 응답하여 상기 적어도 하나의 메모리 평면 각각을 인에이블/디스에이블하도록 구성된 평면 인에이블 회로;
    상기 기판 상에 형성된 적어도 하나의 메모리 어레이;
    상기 적어도 하나의 메모리 어레이의 상기 적어도 하나 이상의 행 도체에 전기적으로 접속된 행 버스;
    상기 적어도 하나의 메모리 어레이의 상기 적어도 하나의 열 도체에 전기적으로 접속된 열 버스; 그리고
    상기 행 버스와 열 버스에 전기적으로 접속된 복수의 데이터 측면 접촉 패드, 상기 어레이 선택 라인에 전기적으로 접속된 복수의 어레이 선택 측면 접촉 패드, 그리고 상기 평면 선택 라인에 전기적으로 접속된 평면 선택 측면 접촉 패드 중 적어도 하나를 포함하되,
    상기 적어도 하나의 메모리 어레이는
    상기 기판 상에 형성되어 행 방향으로 연장되는 적어도 하나의 행 도체;
    상기 행 도체와 교차하도록 상기 기판 상에 형성되며, 열 방향으로 연장되는 적어도 하나의 열 도체;
    상기 행 도체 및 열 도체의 각각의 교점에 형성된 메모리 셀; 그리고
    상기 기판 상에 형성되며, 어레이 선택 라인을 통해 전달되는 신호에 응답하여 상기 적어도 하나의 메모리 어레이 각각을 인에이블/디스에이블하도록 구성되는 어레이 인에이블 회로를 포함하는 메모리 장치.
  7. 삭제
  8. 삭제
  9. 제 6 항에 있어서,
    상기 다수의 데이터 측면 접촉 버스는 상기 데이터 버스에 전기적으로 접속되며,
    상기 복수의 어레이 선택 측면 접촉 패드는 상기 어레이 선택 버스에 전기적으로 접속되며,
    상기 평면 선택 측면 접촉 패드는 상기 평면 선택 버스의 한 라인과 전기적으로 접속되는 메모리 장치.
  10. 제 6 항에 있어서,
    상기 메모리 평면의 상기 복수의 어레이 선택 라인은 상기 어레이 선택 버스와 전기적으로 접속되는 메모리 장치.
  11. 메모리 평면에 있어서:
    기판;
    상기 기판 상의 적어도 하나의 메모리 어레이; 그리고
    상기 적어도 하나의 메모리 어레이와 데이터를 교환하기 위한 제 1 패드, 상기 적어도 하나의 메모리 어레이 각각을 인에이블/디스에이블하기 위한 제 2 패드, 그리고 상기 메모리 평면을 인에이블/디스에이블하기 위한 제 3 패드들 중 적어도 하나를 포함하고,
    상기 제 1 내지 제 3 패드들은 상기 메모리 평면의 측면에 배치되는 메모리 평면.
  12. 순차적으로 적층되는 적어도 하나의 메모리 평면; 그리고
    상기 적어도 하나의 메모리 평면을 제어하는 능동 회로 평면을 포함하고,
    각각의 메모리 평면은 적어도 하나의 메모리 어레이 및 측면에 배치되는 패드를 포함하고,
    상기 능동 회로 평면은 상기 패드를 통해 상기 적어도 하나의 메모리 평면을 인에이블/디스에이블하는 동작, 각각의 메모리 평면의 상기 적어도 하나의 메모리 어레이를 인에이블/디스에이블하는 동작, 그리고 각각의 메모리 평면의 각각의 메모리 어레이와 데이터를 교환하는 동작 중 적어도 하나를 수행하도록 구성되는 메모리 장치.
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