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WO2014065038A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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WO2014065038A1
WO2014065038A1 PCT/JP2013/074878 JP2013074878W WO2014065038A1 WO 2014065038 A1 WO2014065038 A1 WO 2014065038A1 JP 2013074878 W JP2013074878 W JP 2013074878W WO 2014065038 A1 WO2014065038 A1 WO 2014065038A1
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WO
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semiconductor chip
connection terminal
semiconductor device
semiconductor
insulating film
Prior art date
Application number
PCT/JP2013/074878
Other languages
English (en)
French (fr)
Inventor
光成 祐川
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ピーエスフォー ルクスコ エスエイアールエル filed Critical ピーエスフォー ルクスコ エスエイアールエル
Priority to US14/438,118 priority Critical patent/US20150287706A1/en
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    • H10B12/50—Peripheral circuit region structures

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • a DRAM Dynamic Random Access Memory
  • a memory cell region generally formed of NMOS
  • a peripheral circuit region including a CMOS circuit.
  • the respective manufacturing processes are different.
  • the semiconductor wafer is manufactured on the same wafer, there are cases in which the respective performance deteriorates due to restrictions on the semiconductor process and the manufacturing cost increases.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2011-228484
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2006-319243
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2008-16720
  • Patent Document 1 discloses that a DRAM core chip and an interface chip are stacked and electrically connected by through electrodes (see paragraphs [0006] and [0044], FIG. 12).
  • the technique disclosed here is called Chip On Chip (COC) in which a DRAM chip and an interface chip are stacked.
  • COC Chip On Chip
  • the DRAM chip needs to incorporate a CMOS sense amplifier circuit and an input / output circuit interface circuit.
  • Patent Document 2 discloses that a through electrode is provided in a stacked memory core chip (see paragraph [0022], FIG. 1).
  • the technology disclosed here is a COC technology, and it is necessary that the memory core chip incorporates a CMOS sense amplifier circuit and an input / output circuit interface circuit in addition to the memory cell portion.
  • Patent Document 3 discloses that a semiconductor wafer in which a plurality of chips are formed is diced into a plurality of chip groups and that each chip group is stacked to form a module group, and the chips are memory chips. It is disclosed that a through electrode is provided so as to penetrate the chip (see paragraph [0020]).
  • the technology disclosed here is a technology in which DRAMs called COC technology or WIDEI / O are stacked.
  • a memory chip or DRAM has a CMOS sense amplifier circuit and an input / output circuit interface circuit in addition to the memory cell portion. Need to be.
  • the present invention solves the above-described problems of the prior art, and prevents performance degradation caused by restrictions on semiconductor processes in a region having a memory function and a region having a peripheral circuit function, and suppresses an increase in manufacturing cost.
  • a semiconductor device and a method for manufacturing the same are provided.
  • a semiconductor device includes: A first semiconductor chip having a first function including a memory element without including a peripheral circuit; A first connection terminal provided on the first semiconductor chip; A second semiconductor chip that does not include a memory element and has a second function including a peripheral circuit; A second connection terminal provided on the second semiconductor chip; The first semiconductor chip and the second semiconductor chip are stacked by bringing the first connection terminal and the second connection terminal into contact with each other.
  • a semiconductor device includes: A first semiconductor chip having transistors of only the first conductivity type; A first connection terminal provided on the first semiconductor chip; A second semiconductor chip having a first conductivity type transistor and a second conductivity type transistor; A second connection terminal provided on the second semiconductor chip; The first semiconductor chip and the second semiconductor chip are stacked by bringing the first connection terminal and the second connection terminal into contact with each other.
  • a method for manufacturing a semiconductor device includes: Forming a first semiconductor chip having a first function including a memory element without including a peripheral circuit in a first manufacturing process; Forming a second semiconductor chip not including a memory element and having a second function including a peripheral circuit in a second manufacturing process; The first semiconductor chip and the second semiconductor chip are stacked by bonding surfaces of the first semiconductor chip and the second semiconductor chip together.
  • the present invention it is possible to prevent deterioration in performance caused by restrictions on semiconductor processes in the memory cell region and the peripheral circuit region, and to suppress an increase in manufacturing cost.
  • FIG. 2 is a diagram illustrating a structure of a memory semiconductor substrate, where (a) is a region layout diagram of a memory cell bank, (b) is a plan view of the memory cell bank, and (c) is a plan view of the memory cell bank.
  • connection terminals are arranged in a staggered pattern.
  • FIG. 3A is an enlarged view of a portion A in FIG. 3B
  • FIG. 4B is a cross-sectional view taken along line AB in FIG.
  • It is a figure which shows the structure of a CMOS semiconductor substrate, (a) is a bird's-eye view of a CMOS semiconductor substrate, (b) is an enlarged view of the shot of a CMOS semiconductor substrate, (c) is the area
  • CMOS semiconductor substrate It is a figure which shows the structure of a CMOS semiconductor substrate, (a) is a region arrangement
  • FIG. 9 is a diagram showing a configuration of a second exemplary embodiment of the present invention, where (a) is an enlarged view of a portion A in FIG. 3 (b), and (b) is a cross-sectional view taken along line BB in FIG. 11 (a).
  • FIG. 9 is a diagram showing a configuration of a second exemplary embodiment of the present invention, where (a) is an enlarged view of a portion A in FIG. 3 (b), and (b) is a cross-sectional view taken along line BB in FIG. 11 (a).
  • FIG. 14 is a schematic diagram three-dimensionally showing the vicinity of the CC cross section of FIG. It is a figure which shows the wiring pattern of the 1st wiring layer of the corner
  • FIG. 20 is a schematic diagram three-dimensionally showing the vicinity of the CC cross section of FIG. It is a figure which shows the wiring pattern of the 1st wiring layer of the corner
  • FIG. 10 is a plan view of a memory cell bank according to a fourth embodiment of the present invention.
  • (A) is an enlarged view of a portion A in FIG. 25, and
  • (b) is a cross-sectional view taken along the line BB in FIG. 26 (a).
  • FIG. 2A is a cross-sectional view taken along the line AA in FIG. 1A
  • FIG. 3C is a cross-sectional view taken along the line BB in FIG.
  • FIG. 46 is a cross-sectional view of the AA cross section of FIG. 46 projected onto a vertical plane along the first direction X.
  • FIG. 47 is a cross-sectional view of the BB cross section of FIG. 46 projected onto a vertical plane along the second direction Y.
  • FIG. It is a figure for demonstrating the manufacturing method of the memory semiconductor substrate of the 6th Embodiment of this invention.
  • FIG. 55 projected onto a vertical plane along the first direction X.
  • FIG. 56 is a cross-sectional view of the DD cross section of FIG. 55 projected onto a vertical plane along the second direction Y.
  • FIG. It is a top view of the memory semiconductor substrate of the 7th Embodiment of this invention.
  • FIG. 59 is a cross-sectional view of the CC cross section of FIG. 58 projected onto a vertical plane along the first direction X.
  • FIG. 59 is a cross-sectional view of the DD cross section of FIG. 58 projected onto a vertical plane along a first direction X.
  • FIG. 10 is a diagram illustrating a structure of a semiconductor device according to related technology.
  • FIG. 10A is a circuit area block connection diagram of the related art DRAM semiconductor device 1.
  • peripheral circuit region 360 Other peripheral circuit regions (collectively referred to as peripheral circuit region 360) are arranged in contact with the sense amplifier circuit region 340 and the word line drive circuit region 350, and the sense amplifier circuit region 340, the word line drive circuit region 350, Electrically connected. A part of the peripheral circuit region 360 exchanges signals with the outside.
  • FIG. 10B is a cross-sectional view of the related art DRAM semiconductor device 1.
  • the memory cell region 310, the sense amplifier circuit region 340, the word line drive circuit region 350, and the peripheral circuit region 360 are arranged adjacent to each other in plan view, but the memory cell region 310 includes a capacitor 710 that is a storage element.
  • a step D1 is generated among the sense amplifier circuit region 340, the word line drive circuit region 350, and the peripheral circuit region 360.
  • the memory cell region 310, the sense amplifier circuit region 340, the word line drive circuit region 350, and the peripheral circuit region 360 are collectively referred to as a circuit region 300.
  • the present invention solves the above-mentioned problems of the related art, and is a semiconductor capable of preventing deterioration in performance resulting from restrictions on semiconductor processes in a memory cell region and a peripheral circuit region and suppressing an increase in manufacturing cost.
  • An apparatus and a manufacturing method thereof are provided.
  • FIG. 1 is a diagram showing a structure of a semiconductor device (DRAM) 1 according to a first embodiment of the present invention.
  • FIG. 1 the structure of the semiconductor device 1 according to the first embodiment of the present invention will be described.
  • the semiconductor device 1 includes a memory semiconductor substrate 101 and a CMOS semiconductor substrate 102.
  • the memory semiconductor substrate 101 includes a plurality of memory cells 311 arranged vertically and horizontally and a bit electrically connected to the bit line 314 and the word line 315, the bit line 314, and the word line 315 that are connected to the plurality of memory cells 311.
  • a plurality of memory cell banks 312 having memory chip connection terminals 510 connected to the line connection terminals 320, the word line connection terminals 330, the bit line connection terminals 320, and the word line connection terminals 330 by wiring and contacts to be described later (for example,
  • a plurality of semiconductor memory chips 201 which are memory cell regions 310 having about 1,000 banks) are arranged in a plane.
  • the semiconductor memory chip 201 has a memory element.
  • the CMOS semiconductor substrate 102 includes a peripheral circuit region 360, a sense amplifier circuit region 340 electrically connected to the peripheral circuit region 360, a word line drive circuit region 350, a sense amplifier circuit region 340, a word line drive circuit region 350, and a later-described.
  • Peripheral circuit bank 313 having a plurality of (for example, about 1,000 banks) peripheral circuit banks 313 having CMOS chip connection terminals 520 connected by wirings and contacts, and peripheral circuit region 360 in the peripheral part of semiconductor CMOS chip 202
  • a plurality of semiconductor CMOS chips 202 having a peripheral circuit bank 313 having through silicon vias 400 that are electrically connected to each other and exchange signals with the outside are arranged in a plane.
  • the circuits in the sense amplifier circuit region 340, the word line drive circuit region 350, and the peripheral circuit region 360 are referred to as peripheral circuits, and the semiconductor CMOS chip 202 has peripheral circuits.
  • the surfaces of the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102 are pressure-bonded so that the memory chip connection terminals 510 and the CMOS chip connection terminals 520 are electrically connected in a one-to-one relationship.
  • the CMOS semiconductor substrate 102 is ground until the end of 400 appears on the surface, it is separated into a lump of semiconductor memory chip 201 and semiconductor CMOS chip 202 (hereinafter referred to as semiconductor chip 200).
  • the semiconductor chip 200 includes all the circuit regions 300 of the semiconductor device 1 according to the related technology and realizes an equivalent function. Note that each of the memory chip connection terminal 510 and the CMOS chip connection terminal 520 preferably contains copper.
  • the memory cell region 310 is formed on the memory semiconductor substrate 101, and the peripheral circuit region 360, the sense amplifier circuit region 340, and the word line drive circuit region 350 are formed on the CMOS semiconductor substrate 102. That is, since the semiconductor device can be manufactured in different manufacturing processes without causing a step, there is no restriction on the semiconductor process, and it is possible to suppress deterioration in performance and increase in manufacturing cost.
  • FIG. 2A is a bird's eye view of the memory semiconductor substrate 101
  • FIG. 2B is an enlarged view of a shot 150 of the memory semiconductor substrate 101
  • FIG. 2C is a semiconductor memory chip 201
  • FIG. 2D is a plan view of the semiconductor memory chip 201.
  • 3A is a region layout diagram of the memory cell bank 312
  • FIG. 3B is a plan view of the memory cell bank 312
  • FIG. 3C is a plan view of the memory cell bank 312.
  • the connection terminals are arranged in a staggered pattern.
  • 4A is an enlarged view of a portion A in FIG. 3B
  • FIG. 4B is a cross-sectional view taken along the line AB in FIG. 4A.
  • the semiconductor memory chip 201 is planarly arranged in the X direction / Y direction on the surface of the memory semiconductor substrate 101.
  • a plurality of semiconductor memory chips 201 (20 to 40, for example, 36) are managed as shots 150 in relation to exposure in the semiconductor manufacturing process.
  • a plurality of semiconductor memory chips 201 and IR marks 630 (1 to several, for example, 1) for alignment at the time of bonding the semiconductor substrate are arranged. Is done.
  • the IR mark 630 is disposed at a position where the IR mark 630 of the CMOS semiconductor substrate 102, which will be described later, and the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102 are overlapped with each other.
  • a memory cell region 310 is disposed on almost the entire surface of the semiconductor memory chip 201, and the memory cell region 310 has a plurality (for example, 1000) of memory cell banks 312.
  • Alignment marks are arranged on the outer peripheral surface of the semiconductor memory chip 201, and have positioning protrusions (alignment protrusions) 610 and positioning holes (alignment depressions) 620 (collectively referred to as positioning structures 600) as alignment marks. May be.
  • the positioning protrusions 610 are positioning holes 620 of the CMOS semiconductor substrate 102 described later, and the positioning holes 620 are positioning of the CMOS semiconductor substrate 102 described later. It arrange
  • bit lines 314 and about 512 word lines 315 are arranged on almost the entire surface of the memory cell bank 312, one at each intersection of the bit line 314 and the word line 315.
  • Memory cells 311 (small and cannot be shown) are arranged.
  • bit line connection terminal 320 and the word line connection terminal 330 are disposed at positions where the bit line 314 and the word line 315 do not interfere with the memory cell 311 (not shown).
  • a memory chip connection terminal 510 is arranged on an interlayer insulating film of the memory cell bank 312.
  • the memory chip connection terminal 510 is connected to the bit line connection terminal 320 and the word line connection terminal 330 in a one-to-one relationship via wiring and contacts to be described later. is doing.
  • the memory chip connection terminal 510 is disposed at a position to be electrically connected to a CMOS connection terminal 520 of the CMOS semiconductor substrate 102 described later when the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102 are bonded to each other.
  • the memory chip connection terminals 510 may be arranged in a staggered pattern.
  • bit line connection terminal 320 and the word line connection terminal 330 are arranged at positions where they do not interfere with the memory cells 311 such as ends of the bit line 314 and the word line 315.
  • a contact 700 is arranged to connect to the upper surfaces of the bit line connection terminal 320 and the word line connection terminal 330.
  • a memory chip connection terminal 510 is arranged at a position to be connected via the wiring 800 and another contact 700 from the upper surface of the contact 700.
  • bit line 314 is arranged in a direction intersecting the word line 315 and the word line 315 so as to be embedded in the memory semiconductor substrate 101.
  • One memory cell 311 is arranged at the intersection of the bit line 314 and the word line 315.
  • FIG. 4B shows only the capacitor 710 at the top of the memory cell 311.
  • the bit line connection terminal 320 is arranged at a position such as an end portion of the bit line 314 that does not interfere with the memory cell 311.
  • the word line connection terminal 330 is also arranged at a position where it does not interfere with the memory cell 311 such as the end of the word line 315.
  • the bit line connection terminal 320 and the word line connection terminal 330 (not shown in the cross section of AB) are electrically connected in a one-to-one manner through a combination of the contact 700 and the wiring 800 that penetrate the plurality of interlayer insulating films 910.
  • the memory chip connection terminal 510 is connected.
  • connection terminals can be arranged in a staggered pattern.
  • FIG. 5A is a bird's eye view of the CMOS semiconductor substrate 102
  • FIG. 5B is an enlarged view of a shot 150 of the CMOS semiconductor substrate 102
  • FIG. 5C is a semiconductor CMOS chip 202
  • FIG. 5D is a plan view of the semiconductor CMOS chip 202.
  • 6A is a region layout diagram of the CMOS bank 313
  • FIG. 6B is a plan view of the CMOS bank 313
  • FIG. 6C is a plan view of the CMOS bank 313.
  • the connection terminals are arranged in a staggered pattern.
  • Fig.7 (a) is the B section enlarged view of Fig.6 (a)
  • FIG.7 (b) is the C section enlarged view of FIG.6 (b).
  • a semiconductor CMOS chip 202 is planarly arranged in the X direction / Y direction on the surface of the CMOS semiconductor substrate 102.
  • a plurality of semiconductor CMOS chips 202 (20 to 40, for example, 36) are managed as shots 150 in relation to exposure in the semiconductor manufacturing process.
  • a plurality of semiconductor CMOS chips 202 and IR marks 630 (one to several, for example, one) for alignment when bonding the semiconductor substrate are arranged on the shot 150.
  • the IR mark 630 is disposed at a position where the IR mark 630 of the memory semiconductor substrate 101 is overlapped with the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102 when they are bonded to each other.
  • CMOS banks 313 are arranged on almost the entire surface of the semiconductor CMOS chip 202.
  • the CMOS bank 313 corresponding to the end of the semiconductor CMOS chip 202 has one or two through silicon vias 400.
  • Positioning protrusions 610 and positioning holes 620 are disposed on the outer peripheral surface of the semiconductor CMOS chip 202.
  • the positioning protrusion 610 is positioned on the memory semiconductor substrate 101 described above, and the positioning hole 620 is positioned on the memory semiconductor substrate 101 described above. It is arranged at a position where it fits with the positioning protrusion 610. If the alignment accuracy using the IR mark 630 is high, the positioning structure 600 may be omitted.
  • the CMOS bank 313 includes a peripheral circuit region 360, a sense amplifier circuit region 340, a word line drive circuit region 350, and a sense amplifier circuit region 340.
  • a through silicon via 400 is further disposed in the CMOS bank 313 corresponding to the part.
  • a signal is exchanged with the outside through the silicon through electrode 400.
  • a CMOS chip is arranged on a circuit board, and signals are exchanged with terminals on the circuit board via the through electrodes 400.
  • a CMOS connection terminal 520 is disposed on the interlayer insulating film of the CMOS bank 313, and is connected to the sense amplifier circuit region 340 and the word line drive circuit region 350 by wiring and contacts described later.
  • the CMOS connection terminal 520 is disposed at a position that is electrically connected to a memory chip connection terminal 510 of the memory semiconductor substrate 101 described later when the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102 are bonded to each other.
  • the CMOS connection terminals 520 may be arranged in a staggered pattern.
  • the sense amplifier circuit region 340 and the word line drive circuit region 350 are connected to the CMOS connection terminal 520 by the wiring 800 and the contact 700.
  • FIG. 8A is a cross-sectional view of the semiconductor memory chip 201
  • FIG. 8B is a cross-sectional view of the semiconductor CMOS chip 202.
  • a memory cell region 310, a bit line connection terminal 320 and a word line connection terminal 330 adjacent to the memory cell region 310 are arranged on the surface of the semiconductor memory chip 201 (details in each region in the figure). The description of the structure is omitted).
  • An interlayer insulating film 910 is disposed so as to cover the memory cell region 310, the bit line connecting terminal 320, and the word line connecting terminal 330.
  • the bit line connecting terminal 320 and the word line connecting terminal 330 are electrically connected to the interlayer insulating film 910.
  • a contact 700 is arranged so as to connect to.
  • a wiring 800 electrically connected to the upper surface of the contact 700 is disposed, a protective insulating film 920 is disposed so as to cover the interlayer insulating film 910 and the wiring 800, and is electrically connected to the wiring 800 through the protective insulating film 920.
  • the memory chip connection terminal 510 is disposed.
  • a positioning protrusion 610 and a positioning hole 620 are disposed on the surface of the protective insulating film 920.
  • a sense amplifier circuit region 340 a word line drive circuit region 350 (see FIG. 1), a peripheral circuit region 360, and a through silicon via 400 are arranged on the surface of the semiconductor CMOS chip 202. (Description of the detailed structure in each region in the figure is omitted).
  • An interlayer insulating film 910 is disposed so as to cover the sense amplifier circuit region 340, the word line drive circuit region 350, the peripheral circuit region 360, and the silicon through electrode 400, and penetrates the interlayer insulating film 910 to pass through the sense amplifier circuit region 340 and the word line drive.
  • a contact 700 is disposed so as to be electrically connected to the circuit region 350, the peripheral circuit region 360, and the through silicon via 400.
  • a wiring 800 electrically connected to the upper surface of the contact 700 is disposed.
  • any number of interlayer insulating films 910 and wirings 700 may be repeated (three layers in the figure).
  • a protective insulating film 920 is disposed so as to cover the interlayer insulating film 910 and the wiring 800, and a CMOS chip connection terminal 520 that penetrates the protective insulating film 920 and is electrically connected to the wiring 800 is disposed.
  • a positioning protrusion 610 and a positioning hole 620 are disposed on the surface of the protective insulating film 920.
  • FIG. 9A is a process block diagram of the manufacturing process of the present invention
  • FIG. 9B is a diagram showing a transition of a cross section in the process of the present invention.
  • the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102 are manufactured by different processes (step 901). Here, details of each process are omitted because known techniques are used.
  • the memory cell region 310, the sense amplifier circuit region 340, the word line drive circuit region 350, and the peripheral circuit region 360 can be formed by separate processes, there are no restrictions on semiconductor processes, performance is deteriorated, and manufacturing costs are increased. Can be suppressed.
  • the surfaces of the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102 are subjected to plasma treatment (for example, irradiation with O 2 plasma N 2 plasma) by a known method (step 902).
  • plasma treatment for example, irradiation with O 2 plasma N 2 plasma
  • step 903 alignment is performed with the IR mark, and the surfaces of the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102 are bonded so that the positioning protrusions 610 and the positioning holes 620 fit into each other (step 903).
  • a positioning projection and a positioning hole are formed on the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102, respectively, but the positioning projection is only on the memory semiconductor substrate 101, and the recess of the positioning hole is on the CMOS semiconductor substrate.
  • the positioning protrusion may be formed only on the CMOS semiconductor substrate 102, and the recess of the positioning hole may be formed only on the memory semiconductor substrate 101.
  • annealing is performed by a known method (for example, using a normal pressure annealing furnace at 200 ° C. for 1 hour in an N 2 atmosphere) (step 904).
  • the back surface (upper surface in the drawing) of the CMOS semiconductor substrate 102 is ground to expose the end portion of the through silicon via 400 on the surface to form an electrode terminal (step 905).
  • the semiconductor device 1 according to the embodiment of the present invention is completed.
  • a DRAM is composed of a memory cell region having a capacitor structure and a peripheral circuit region including a CMOS circuit.
  • the respective manufacturing processes are different.
  • the semiconductor wafer is manufactured on the same wafer, there is a problem that each performance deteriorates due to restrictions of the semiconductor process and the manufacturing cost increases.
  • a CMOS semiconductor substrate having a plurality of CMOS chips arranged vertically and horizontally is manufactured in separate manufacturing processes.
  • the wiring from the memory cell to the sense amplifier (SA) becomes long and is easily affected by noise.
  • the second embodiment of the present invention provides a semiconductor device capable of reducing the influence of noise as an improved example of the first embodiment of the present invention.
  • bit lines and word lines are electrically connected to connection terminals exposed on the surface of the semiconductor substrate through contacts and wirings. At this time, the contact is surrounded by the capacitor electrode, and the bit line lead line of the bank adjacent to the bit line lead line is output as a pair. The output signal is sent to a sense amplifier transistor provided in the CMOS chip.
  • the memory chip is connected to the connection terminal exposed on the surface through the contact plug for extraction.
  • the contact plug is surrounded by a capacitor electrode (upper electrode) that forms a capacitor via a protective insulating film.
  • the contact plug is surrounded by a fixed-potential capacitor electrode, so that it is resistant to noise.
  • the bit line output is output as a pair of the bit line lead line and the bit line b lead line of the adjacent bank.
  • the adjacent bank is in standby (Stand-By), so that the potential of the wiring connected to the adjacent bank bit line is fixed and the influence of noise can be reduced.
  • the memory cell region and the peripheral circuit region can be formed separately, there is no restriction from the semiconductor process. Moreover, manufacturing cost can be suppressed.
  • the adjacent bank becomes standby (Stand-By).
  • the potential of the wiring to be connected is fixed, and the influence of noise can be reduced.
  • the contact plug is surrounded by a fixed-potential capacitor electrode, so that it is resistant to noise.
  • FIG. 11A is an enlarged view of a portion A in FIG. 3B
  • FIG. 11B is a cross-sectional view along the line BB in FIG. 11A.
  • bit line connection terminal 320 and the word line connection terminal 330 are arranged at positions where they do not interfere with the memory cell 311 such as ends of the bit line 314 and the word line 315.
  • a contact 700 is arranged to connect to the upper surfaces of the bit line connection terminal 320 and the word line connection terminal 330.
  • a memory chip connection terminal 510 is arranged at a position to be connected via the wiring 800 and another contact 700 from the upper surface of the contact 700.
  • every other bit line 314 is extended so that the bank bit line 314A and the adjacent bank bit line 314B are connected to a pair of wiring 800A and wiring 800B.
  • the adjacent bank becomes standby (Stand-By), so that the potential of the wiring 800B connected to the adjacent bank bit line 314B is fixed, and the influence of noise can be reduced.
  • a signal output from the bit line 314 is sent to a sense amplifier transistor provided in the CMOS chip.
  • a bit line 314 is arranged in a direction intersecting the word line 315 and the word line 315 so as to be embedded in the memory semiconductor substrate 101.
  • One memory cell 311 is arranged at the intersection of the bit line 314 and the word line 315.
  • the bit line connection terminal 320 is arranged at a position such as an end portion of the bit line 314 that does not interfere with the memory cell 311.
  • the word line connection terminal 330 is also arranged at a position where it does not interfere with the memory cell 311 such as the end of the word line 315.
  • the bit line connection terminal 320 and the word line connection terminal 330 are electrically connected to the memory chip connection terminal 510 on a one-to-one basis through a combination of a contact 700 and a wiring 800 penetrating a plurality of interlayer insulating films 910.
  • the contact 700 for example, tungsten film
  • a capacitor electrode 713 for example, a titanium nitride film and a polysilicon film thereon
  • a protective insulating film 701 for example, silicon oxide film
  • a DRAM is composed of a memory cell region having a capacitor structure and a peripheral circuit region including a CMOS circuit.
  • the respective manufacturing processes are different.
  • the semiconductor wafer is manufactured on the same wafer, there is a problem that each performance deteriorates due to restrictions of the semiconductor process and the manufacturing cost increases.
  • a plurality of semiconductor memory chips each having only a memory cell region are arranged vertically and horizontally, and a memory semiconductor substrate, a sense amplifier circuit region, a word line drive region, a peripheral circuit region, and a through silicon via electrode are provided.
  • a CMOS semiconductor substrate having a plurality of semiconductor CMOS chips arranged vertically and horizontally is manufactured in separate manufacturing processes.
  • the wiring from the memory cell to the sense amplifier (SA) becomes long and is susceptible to noise.
  • the third embodiment of the present invention provides a semiconductor device capable of reducing the influence of noise as an improved example of the first embodiment.
  • terminals connected to the memory cells in the sense amplifier circuit area, the word line drive area, and the peripheral circuit area are electrically connected to connection terminals exposed on the surface of the semiconductor substrate, respectively, through contacts and wiring.
  • a peripheral circuit that electrically connects the completed semiconductor device and an external circuit is electrically connected to a corresponding through silicon via through a contact and a wiring.
  • the sense amplifier transistor is disposed immediately below the connection terminal connected to the bit line
  • the sub word driver is disposed immediately below the connection terminal connected to the word line
  • the main word is located in the same layer as or one layer below the connection terminal. Lines and global bit lines are formed. In each wiring layer, the contact plug of the bit line connected to the sense amplifier transistor is sandwiched between the ground lines (GND lines).
  • the global bit line is arranged in the same layer as the connection terminal, and the main word line is arranged in the lower layer (the global bit line and the main word line may be reversed).
  • One layer can be reduced by making the connection terminal and the wiring layer the same layer instead of separate layers.
  • a contact plug connected to the bit line is sandwiched between ground lines (GND lines). Since the bit line contact plug adjacent to the sense amplifier transistor is fixed to the ground potential, it is less susceptible to noise. Furthermore, by disposing the sense amplifier transistor below the connection terminal, the distance from the connection terminal to the sense amplifier transistor can be shortened.
  • the memory cell region and the peripheral circuit region can be formed separately, there is no restriction from the semiconductor process. Moreover, manufacturing cost can be suppressed. Further, since the bit line contact plug adjacent to the sense amplifier transistor is fixed to the ground potential, it is less susceptible to noise. Further, by arranging the memory cell and the transistor of the sense amplifier / word line drive immediately below the connection terminal, the distance between the wirings is shortened.
  • FIG. 12A is a bird's eye view of the CMOS semiconductor substrate 102.
  • a semiconductor CMOS chip 202 is arranged in a plane in the X direction and the Y direction.
  • a plurality of semiconductor CMOS chips 202 (20 to 40, for example, 36) are managed as shots 150 in relation to exposure in the semiconductor manufacturing process.
  • FIG. 12B is an enlarged view of the shot 150 of the CMOS semiconductor substrate 102.
  • CMOS chips 202 and IR marks 630 are arranged in the shot 150.
  • the IR mark 630 is disposed at a position where the IR mark 630 of the memory semiconductor substrate 101 described above is overlapped with the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102 when the surfaces are bonded to each other.
  • FIG. 12C is a region layout diagram of the semiconductor CMOS chip 202.
  • a plurality of (for example, 100) CMOS banks 313 are arranged on almost the entire surface of the semiconductor CMOS chip 202.
  • the CMOS bank 313 corresponding to the end of the semiconductor CMOS chip 202 has one or two through silicon vias 400.
  • FIG. 12D is a plan view of the semiconductor CMOS chip 202.
  • Positioning protrusions 610 and positioning holes 620 are disposed on the outer peripheral surface of the semiconductor CMOS chip 202.
  • the positioning projection 610 is the positioning hole 620 and the positioning hole 620 of the memory semiconductor substrate 101 are the positioning positions of the memory semiconductor substrate 101. It arrange
  • FIG. 13A is a region layout diagram of the CMOS bank 313.
  • CMOS bank 313 In the CMOS bank 313, a peripheral circuit region 360, a sense amplifier circuit region 340, and a word line drive circuit region (region where a circuit called a sub word driver is disposed) 350 are disposed, and a CMOS bank corresponding to an end of the semiconductor CMOS chip 202 is disposed. Further, a through silicon via 400 is disposed at 313.
  • FIG. 13B is a plan view of the CMOS bank 313.
  • a CMOS connection terminal 520 is disposed on the surface of the CMOS bank 313, and is connected to the sense amplifier circuit region 340 and the word line drive circuit region 350 by wiring and contacts described later.
  • the CMOS connection terminal 520 is disposed at a position that is electrically connected to a memory chip connection terminal 510 of the memory semiconductor substrate 101 described later when the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102 are bonded to each other.
  • FIG. 14 is a schematic diagram three-dimensionally showing the vicinity of the CC cross section of FIG. 13 (b). Parts not related to the present embodiment are not shown or simplified.
  • the wiring layer is multi-layered (four layers in this embodiment), and the sense amplifier transistor 341 in the sense amplifier circuit region 340 is connected to the CMOS connection terminal 520 through the shortest path from the contact 700 to the local wiring. Connections are made via 800 to first via 851 to first wiring 801 to second via 852 to second wiring 802 to third via 853 to third wiring 803 to fourth via 854.
  • the sense amplifier transistor 341 connected to the CMOS connection terminal 520 is disposed almost immediately below the CMOS connection terminal 520.
  • the transistor for driving the word line is also disposed almost directly below the CMOS connection terminal 520.
  • the wiring itself is expressed in the 800s
  • the layer in which the wiring is arranged is expressed in the 950s
  • the wiring layer is displayed from the bottom in the local wiring layer 95, the first wiring layer 951, the second wiring layer 952, This is referred to as a three-wiring layer 953.
  • a wiring 800 of the local wiring layer 950 is disposed on the interlayer insulating film 900, is connected to the sense amplifier transistor 341 by a contact plug 700 penetrating the interlayer insulating film 900, and is buried in the wiring interlayer insulating film 911.
  • the first wiring 801 of the first wiring layer 951 is disposed on the wiring interlayer insulating film 911, and is connected to the wiring 800 of the local wiring layer 950 by a first via 851 penetrating the wiring interlayer insulating film 911. It is embedded with an insulating film 912.
  • the second wiring 802 of the second wiring layer 952 is disposed on the wiring interlayer insulating film 912 and is connected to the first wiring 801 of the first wiring layer 951 through a second via 852 that penetrates the wiring interlayer insulating film 912.
  • the wiring interlayer insulating film 913 is buried.
  • the third wiring 803 of the third wiring layer 953 is disposed on the wiring interlayer insulating film 913 and is connected to the second wiring 802 of the second wiring layer 952 through the third via 853 that penetrates the wiring interlayer insulating film 913.
  • the wiring interlayer insulating film 914 is buried.
  • the fourth via 854 penetrates the wiring interlayer insulating film 914 and is connected to the third wiring 803 of the third wiring layer 953, and the CMOS connection terminal 520 is arranged so as to connect to the upper surface of the fourth via 854.
  • a protective insulating film 920 is disposed between the CMOS connection terminals 520.
  • FIG. 15 shows a wiring pattern of the first wiring layer 951 at the corner of the peripheral circuit bank.
  • the first via 851 and the first wiring 801 connected to the first via 851 are a pair of two adjacent in the upper and lower sides of the drawing, and the first wiring (GND) 801 ′ is arranged on both sides of the first wiring 801 pair. Is done. A plurality of first wirings 801 are arranged on the opposite side of the first wiring (GND) 801 ′ to the first wiring 801 pair (between the first wirings (GND) 801 ′). Omitted. Further, the first wiring 801 and the first via 851 that are not shown are also present in the blank area in the figure, but are omitted because they are not related to this embodiment.
  • FIG. 16 shows a wiring pattern of the second wiring layer 952 at the corner of the peripheral circuit bank.
  • the second wiring 802 connected to the second via 852 is paired, and the second wiring (GND) 802 'is arranged on both sides of the second wiring 802 pair.
  • the second via 852 is also connected to the other second wiring 802, but it is omitted because it is not related to this embodiment.
  • the second wiring 802 and the first via 852 are also present in the blank area in the figure, but are omitted because they are not related to this embodiment.
  • FIG. 17 shows a wiring pattern of the third wiring layer 953 at the corner of the peripheral circuit bank.
  • the third wiring 803 connected to the third via 853 is a pair, and the third wiring 803 is arranged as a global bit line 970 so as to sew a gap between the third wiring 803 pair.
  • the global bit line 970 is a wiring that connects to a plurality of peripheral circuit banks and connects the information of the bit lines to a peripheral circuit that serves as an interface with the outside.
  • the third wiring 803 is arranged as the main word line 960 for extending in the Y direction between the third vias 853 connected to the word line drive region.
  • the main word line 960 is a wiring that is connected to a plurality of peripheral circuit banks and connects information of the word line to a peripheral circuit that serves as an interface with the outside.
  • FIG. 18 shows a wiring pattern of the connection terminal layer 954 at the corner of the peripheral circuit bank.
  • connection terminal 520 connected to the fourth via 854 is paired. This is because the main word line 960 intersects in the region without the connection terminal 520.
  • the fourth wiring 804 is arranged as the global bit line 970 and is connected to the global bit line 970 of the third wiring layer by the fourth via 854.
  • FIG. 19A is a region layout diagram of the CMOS bank 313.
  • the CMOS bank 313 includes a peripheral circuit region 360, a sense amplifier circuit region 340, a word line drive circuit region 350, and a sense amplifier circuit region 340.
  • the CMOS bank 313 corresponding to the end of the semiconductor CMOS chip 202 further includes silicon.
  • a through electrode 400 is disposed.
  • FIG. 19B is a plan view of the CMOS bank 313.
  • a CMOS connection terminal 520 is disposed on the surface of the CMOS bank 313, and is connected to the sense amplifier circuit region 340 and the word line drive circuit region 350 by wiring and contacts described later.
  • the CMOS connection terminal 520 is disposed at a position that is electrically connected to a memory chip connection terminal 510 of the memory semiconductor substrate 101 described later when the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102 are bonded to each other.
  • FIG. 20 is a schematic diagram three-dimensionally showing the vicinity of the CC cross section of FIG. 19 (b). Parts not related to the present embodiment are not shown or simplified.
  • the wiring layer is multi-layered (four layers in this embodiment), and the sense amplifier transistor 341 in the sense amplifier circuit region 340 is connected to the CMOS connection terminal 520 through the shortest path from the contact 700 to the local wiring. Connections are made via 800 to first via 851 to first wiring 801 to second via 852 to second wiring 802 to third via 853 to third wiring 803 to fourth via 854. That is, a sense amplifier transistor 341 connected to the CMOS connection terminal 520 is disposed immediately below the CMOS connection terminal 520.
  • each wiring layer is referred to as a local wiring layer 950, a first wiring layer 951, a second wiring layer 952, and a third wiring layer 953 from the bottom.
  • the wiring 800 of the local wiring layer 950 is disposed on the interlayer insulating film 900, is connected to the sense amplifier transistor 341 with a contact plug 700 penetrating the interlayer insulating film 900, and is buried in the wiring interlayer insulating film 911.
  • the first wiring 801 of the first wiring layer 951 is disposed on the wiring interlayer insulating film 911, and is connected to the wiring 800 of the local wiring layer 950 by a first via 851 penetrating the wiring interlayer insulating film 911. It is embedded with an insulating film 912.
  • the second wiring 802 of the second wiring layer 952 is disposed on the wiring interlayer insulating film 912 and is connected to the first wiring 801 of the first wiring layer 951 through a second via 852 that penetrates the wiring interlayer insulating film 912.
  • the wiring interlayer insulating film 913 is buried.
  • the third wiring 803 of the third wiring layer 953 is disposed on the wiring interlayer insulating film 913 and is connected to the second wiring 802 of the second wiring layer 952 through the third via 853 that penetrates the wiring interlayer insulating film 913.
  • the wiring interlayer insulating film 914 is buried.
  • the fourth via 854 penetrates the wiring interlayer insulating film 914 and is connected to the third wiring 803 of the third wiring layer 953, and the CMOS connection terminal 520 is arranged so as to connect to the upper surface of the fourth via 854.
  • a protective insulating film 920 is disposed between the CMOS connection terminals 520.
  • FIG. 21 shows a wiring pattern of the first wiring layer 951 at the corner of the peripheral circuit bank.
  • the first via 851 and the first wiring 801 connected to the first via 851 are a pair of two adjacent in the upper and lower sides of the drawing, and the first wiring (GND) 801 ′ is arranged on both sides of the first wiring 801 pair.
  • the A plurality of first wirings 801 are arranged on the opposite side of the first wiring (GND) 801 ′ from the first wiring 801 pair (between the first wiring (GND) 801 ′), but this is not related to this embodiment. Description is omitted.
  • the first wiring 801 and the first via 851 that are not shown are also present in the blank area in the figure, but are omitted because they are not related to this embodiment.
  • FIG. 22 shows a wiring pattern of the second wiring layer 952 at the corner of the peripheral circuit bank.
  • the second wiring 802 connected to the second via 852 is paired, and the second wiring (GND) 802 'is arranged on both sides of the second wiring 802 pair.
  • the second via 852 is also connected to the other second wiring 802, but it is omitted because it is not related to this embodiment.
  • the second wiring 802 and the first via 852 are also present in the blank area in the figure, but are omitted because they are not related to this embodiment.
  • FIG. 23 shows a wiring pattern of the third wiring layer 953 at the corner of the peripheral circuit bank.
  • the third wiring 803 connected to the third via 853 is a pair, and the third wiring 803 is arranged as the main word line 960 for extending in the X direction between the third wiring 803 pair.
  • FIG. 24 shows a wiring pattern of the connection terminal layer 954 at the corner of the peripheral circuit bank.
  • connection terminal 520 connected to the fourth via 854 is paired.
  • the fourth wiring 804 is arranged as a global bit line 970 extending in the Y direction.
  • the peripheral circuit area is surrounded on all sides by the sense amplifier circuit area and the word line drive area, but in the second embodiment, the peripheral circuit area is not surrounded on all sides as shown in FIG. 2e. Therefore, the degree of freedom of wiring increases.
  • the third wiring 803 can be configured as a global bit line
  • the fourth wiring 804 can be configured as a main word line.
  • a DRAM is composed of a memory cell region having a capacitor structure and a peripheral circuit region including a CMOS circuit.
  • the respective manufacturing processes are different.
  • the semiconductor wafer is manufactured on the same wafer, there is a problem that each performance deteriorates due to restrictions of the semiconductor process and the manufacturing cost increases.
  • a plurality of semiconductor memory chips each having only a memory cell region are arranged in the vertical and horizontal directions, and have a memory semiconductor substrate, a sense amplifier circuit region, a word line drive region, a peripheral circuit region, and a silicon through electrode.
  • a CMOS semiconductor substrate having a plurality of semiconductor CMOS chips arranged vertically and horizontally is manufactured in separate manufacturing processes.
  • the wiring from the memory cell to the sense amplifier becomes long and is susceptible to noise.
  • the fourth embodiment of the present invention provides a semiconductor device capable of reducing the influence of noise as an improved example of the first embodiment.
  • bit lines and word lines are drawn out to the back surface of the memory semiconductor substrate by bit line connection plugs and word line connection plugs, and the memory semiconductor is connected via contact plugs and wirings. Electrical connection is made to connection terminals exposed on the backside surface of the substrate. At this time, the bit line lead line and the bit line lead line of the bank adjacent to the bit line lead line are output as a pair.
  • connection terminal is drawn out on the front side of the memory semiconductor chip, but the connection terminal is drawn out on the back side of the memory semiconductor chip via the contact plug and the wiring.
  • the wiring length can be shortened compared with the case where it is drawn from the surface, and by pulling out the contact plug connected to the bit line from the side opposite to the side where the capacitor is located, the bit line parasitic capacitance with the capacitor is reduced and the influence of noise is reduced. There is an effect.
  • the memory cell region and the peripheral circuit region can be formed separately, there is no restriction from the semiconductor process. Moreover, manufacturing cost can be suppressed. Furthermore, the distance from the bit line / word line to the connection terminal is shortened, and by pulling out the contact plug connected to the bit line from the side opposite to the capacitor side, the parasitic capacitance of the bit line with the capacitor is reduced and the influence of noise. Is effective.
  • 1, 2, 3 (a) and 3 (b) are the same as those in the first embodiment, and a description thereof will be omitted.
  • FIG. 25 is a plan view of a memory cell bank 312 according to the fourth embodiment of the present invention.
  • a memory chip connection terminal 510 is arranged on the surface of the memory cell bank 312 and is connected to the bit line connection plug 320 and the word line connection plug 330 in a one-to-one manner by wiring and contacts described later.
  • the memory chip connection terminal 510 is disposed at a position to be electrically connected to a CMOS connection terminal 520 of the CMOS semiconductor substrate 102 described later when the memory semiconductor substrate 101 and the CMOS semiconductor substrate 102 are bonded to each other.
  • FIG. 26 (a) is an enlarged view of part A in FIG.
  • a bit line connection plug 320 and a word line connection plug 330 are arranged at the ends of the bit line 314 and the word line 315 not shown.
  • a contact 700 is disposed in contact with the upper surfaces of the bit line connection plug 320 and the word line connection plug 330.
  • a memory chip connection terminal 510 is arranged at a position to be connected via the wiring 800 and another contact 700 from the upper surface of the contact 700.
  • every other bit line 314 is extended so that the bank bit line 314A and the adjacent bank bit line 314B are connected to the paired wiring 800A and wiring 800B via the contact 700 and wiring 800B.
  • the adjacent bank becomes standby (Stand-By), so that the potential of the wiring 800B connected to the adjacent bank bit line 314B is fixed, and the influence of noise can be reduced.
  • FIG. 26 (b) is a cross-sectional view taken along the line BB of FIG. 26 (a).
  • a bit line 314 is arranged in a direction intersecting the word line 315 and the word line 315 so as to be embedded in the memory semiconductor substrate 101.
  • One memory cell 311 is arranged at the intersection of the bit line 314 and the word line 315.
  • FIG. 26 (b) only the capacitor 710 at the top of the memory cell 311 is shown. Further, a bit line connection plug 320 is disposed at a position such as an end portion of the bit line 314 that does not interfere with the memory cell 311. Although not shown, the word line connection plug 330 is also arranged at a position where it does not interfere with the memory cell 311 such as the end of the word line 315.
  • the bit line connection plug 320 and the word line connection plug 330 are electrically connected to the memory chip connection terminal 510 in a one-to-one relationship through a combination of a contact 700 and a wiring 800 penetrating a plurality of interlayer insulating films 910. .
  • the contact 700 is covered with the capacitor electrode 713 through a protective insulating film 701 shown in FIG. At this time, since the capacitor electrode 713 has a fixed potential, the influence of noise can be reduced.
  • FIGS. 27 to 30 (a) is a plan view corresponding to FIG. 26 (a), and (b) is a cross-sectional view corresponding to FIG. 26 (b).
  • the bank line 314A, the adjacent bank bit line 314B, which is the word line 315 and the bit line 314, the lower electrode 711, the capacitor insulating film 712, and the upper part are formed by a known method.
  • a support base 930 is attached to the surface of the memory semiconductor substrate 101.
  • the substrate is turned over and the memory semiconductor substrate 101 is thinly ground (for example, 3 to 5 ⁇ m) (hereinafter, the ⁇ Z direction in the figure is the top).
  • an interlayer insulating film 900 is formed on the upper surface of the memory semiconductor substrate 101, opened by lithography and dry etching, and filled with a conductive material by CVD or the like to form the bit line connection plug 320 and the word line connection plug 330. .
  • bit line connection plugs 320 are arranged in two rows aligned in the Y direction every other bank bit line 314A so as to be connected to the bank bit line 314A.
  • Each bit line connection plug 320 is similarly arranged with respect to the adjacent bank bit line 314B.
  • bit line connection plugs 320 are arranged between memory cell banks 312 (not shown) arranged in the X direction.
  • the word line connection plug 330 is arranged so as to be connected to the word line 315 of two memory cell banks 312 (not shown) adjacent in the Y direction.
  • the bit line connection plug 320 and the word line connection plug 330 may be formed before forming a memory cell by using a well-known TSV (Through Substrate Via) technique.
  • a wiring 800 is formed so as to be connected to the upper surfaces of the bit line connection plug 320 and the word line connection plug 330.
  • the wiring 800 connected to the bit line connection plug 320 is for connection to a contact plug 700 described later, and the wiring 800 connected to the word line connection plug 330 extends alternately in the Y direction and the ⁇ Y direction.
  • an interlayer insulating film 910 is formed on the entire surface of the memory semiconductor substrate, and a contact plug 700 penetrating the interlayer insulating film 910 and connected to the wiring 800 is formed.
  • a second wiring 800 is formed by connecting to the upper surface of the contact plug 700.
  • the protective insulating film 920 shown in FIG. 26 is formed on the entire surface of the memory semiconductor substrate, and the memory chip connection terminal 510 that penetrates the protective insulating film 920 and is connected to the wiring 800 is formed. A semiconductor substrate is completed.
  • a DRAM is composed of a memory cell region having a capacitor structure and a peripheral circuit region including a CMOS circuit.
  • the respective manufacturing processes are different.
  • the semiconductor wafer is manufactured on the same wafer, there is a problem that each performance deteriorates due to restrictions of the semiconductor process and the manufacturing cost increases.
  • a plurality of semiconductor memory chips each having only a memory cell region are arranged in the vertical and horizontal directions, and have a memory semiconductor substrate, a sense amplifier circuit region, a word line drive region, a peripheral circuit region, and a silicon through electrode.
  • a CMOS semiconductor substrate having a plurality of semiconductor CMOS chips arranged vertically and horizontally is manufactured in separate manufacturing processes.
  • the wiring from the memory cell to the sense amplifier becomes long and is susceptible to noise.
  • the fifth embodiment of the present invention provides a semiconductor device capable of reducing the influence of noise as an improved example of the first embodiment.
  • connection terminal is drawn out on the back surface side of the memory semiconductor chip.
  • the transistor in addition to drawing out the connection terminal on the back surface side, the transistor is made a fully depleted vertical transistor and floated. Avoid the body and improve transistor characteristics.
  • the bit line is formed on the back side from the vertical gate. The distance from the bit line / word line to the connection terminal is shortened, the bit line capacitance is reduced, and the merit of the fourth embodiment is less affected by noise.
  • the memory cell region and the peripheral circuit region can be formed separately, there is no restriction from the semiconductor process. Moreover, manufacturing cost can be suppressed. Furthermore, the distance from the bit line / word line to the connection terminal is shortened, the bit line capacitance is reduced, and the influence of noise is reduced. By making the transistor a fully depleted vertical transistor, the floating body is avoided and the transistor characteristics are improved.
  • FIG. 31A is a plan view showing the arrangement of main parts of the memory cell semiconductor substrate. In order to explain the arrangement, only the outline of each main part is shown.
  • FIG. 31B is a cross-sectional view taken along the line AA in FIG.
  • FIG. 31C is a BB cross-sectional view of FIG.
  • the active region 1020 is arranged by repeatedly partitioning the surface side of the memory semiconductor substrate 101 with an STI (Shallow Trench Insulator) 150 extending in the X ′ direction inclined from the X direction. .
  • STI Shallow Trench Insulator
  • the pillar separating groove 152 and the wide word trench 154 that extend in the Y direction and are narrow in the X direction are repeatedly arranged. Thereby, a part of the surface side of the active region 102 is partitioned into the first semiconductor pillar 103 and the second semiconductor pillar 104.
  • the pillar isolation trench 152 is buried with a pillar isolation insulating film 153, and a first word line 201 in contact with the first semiconductor pillar 103 is disposed on one side surface of the word trench 154 via a first gate insulating film 156 (not shown).
  • a second word line 202 is disposed in contact with the second semiconductor pillar 104 via a second gate insulating film 157 (not shown).
  • Capacitor contact plugs 252 are arranged so as to be electrically connected to the first semiconductor pillar 103 and the second semiconductor pillar 104, and capacitors 300 with a detailed structure omitted so as to be connected to the capacitor contact plugs 252.
  • a bit line 405 is arranged on the back side of the memory semiconductor substrate 101 so as to connect the active region 102 between the plurality of first semiconductor pillars 103 and the second semiconductor pillars 104 aligned in the X direction. That is, the bit line 405 extending in the X direction is repeatedly arranged in the Y direction.
  • the Z direction is the front surface side of the memory semiconductor substrate 101
  • the ⁇ Z direction is the back surface side of the memory semiconductor substrate 101.
  • the active region 102 is arranged by repeatedly partitioning the surface side of the memory semiconductor substrate 101 with STI 150 (for example, a depth of 200 nm).
  • a source / drain diffusion layer 105 is disposed on the surface side of the active region 102.
  • pillar isolation grooves 152 for example, width 10 nm and depth 100 nm
  • wide word trenches 154 for example width 40 nm and depth 150 nm
  • bit contact diffusion layer 106 is installed in a range from the bottom of the pillar isolation groove 152 to a depth exceeding the depth of the STI 150.
  • the pillar isolation trench 152 is embedded with a pillar isolation insulating film 153, and a buried insulating film 155 is disposed at the bottom of the word trench 154 so as to be flush with the bottom of the pillar isolation trench 152, and the insulating film 155 of the word trench 154 is formed.
  • a first word line 201 that is in contact with the first semiconductor pillar 103 via the first gate insulating film 156 is disposed on one side surface of the memory cell semiconductor substrate surface side, and a second gate insulating film 157 is disposed on the other side surface.
  • a second word line 202 in contact with the second semiconductor pillar 104 is disposed therethrough.
  • the memory cell semiconductor substrate front surface side of the first word line 201 and the second word line 202 is flush with the memory cell semiconductor substrate back surface side of the source / drain diffusion layer 105.
  • a first interlayer insulating film 158 is disposed on the entire surface side of the memory semiconductor substrate 101 so as to bury the remaining portion of the word trench 154, penetrates the first interlayer insulating film 158, and passes through each first semiconductor pillar 103.
  • a capacitor contact plug 252 connected to the surface of the memory cell semiconductor substrate of the second semiconductor pillar 104 is disposed.
  • a second interlayer insulating film 159 is disposed on the entire surface side of the memory semiconductor substrate 101, and a capacitor cylinder hole 301 that penetrates through the second interlayer insulating film 159 and is connected to the memory cell semiconductor substrate surface side of the capacitor contact plug 252 is disposed.
  • the capacitor 300 including the lower electrode 302, the capacitor insulating film 303, and the upper electrode 304 is disposed using the bottom and side surfaces of the capacitor cylinder hole 301.
  • the capacitor 300 is described as a cylinder type, but other types such as a crown type may be used.
  • a first protective insulating film 160 is disposed over the entire surface of the memory semiconductor substrate 101 so as to cover the capacitor cylinder hole 301, and the holding substrate 400 is bonded thereto.
  • the holding substrate may be anything that can withstand the manufacturing process such as a silicon semiconductor substrate or an insulator substrate.
  • the back surface side of the memory semiconductor substrate 101 is ground (for example, until the memory semiconductor substrate 101 has a thickness of 250 nm), and the third interlayer insulating film 401 is disposed on the entire back surface of the memory semiconductor substrate 101.
  • a bit contact trench 402 extending through the third interlayer insulating film 401 and the memory semiconductor substrate 101 and reaching the bit contact diffusion layer 106 is disposed so as to extend in the Y direction and repeat in the X direction.
  • a liner film 403 is disposed so as to cover the side surface of the bit contact trench 402.
  • a W bit line 405 is arranged so as to be connected through a plurality of bit contact diffusion layers 106 aligned in the X direction and the phosphorous doped polysilicon contact 404. That is, the bit line 405 extending in the X direction is repeatedly arranged in the Y direction.
  • a cover film 406 is disposed on the back side of the memory cell semiconductor substrate of the bit line 405.
  • a fourth interlayer insulating film 450 is disposed between the bit lines 405 covered with the cover film 406.
  • a first wiring 451 and a fifth interlayer insulating film 452 are disposed on the back surface side of the memory cell semiconductor substrate of the fourth interlayer insulating film 450 and the cover film 406.
  • the first wiring 451 is connected to the bit line 405 or the first word line 201 or the second word line 202 through a contact plug at a portion not shown.
  • a contact plug 453 is disposed so as to connect to the first wiring 451 through the fifth interlayer insulating film 452, and the second wiring 454 and the second protective insulation are connected to the memory cell semiconductor substrate back side of the contact plug 453.
  • a membrane 455 is disposed.
  • a connection terminal 456 is disposed so as to penetrate the second protective insulating film 455 and connect to the second wiring 454.
  • connection terminal 456 and the bit line 405 or the first word line 201 or the second word line can be used without making the memory cell a floating body. Since 202 can be connected through a short path, it is less susceptible to noise.
  • (a) is a plan view of a memory cell portion
  • (b) is a cross-sectional view taken along line AA in (a)
  • (c) is a cross-sectional view taken along line BB in (a). is there.
  • a resist 91 is applied to the entire surface of the memory semiconductor substrate 101, and a Shallow Trench 149 (for example, a width of 20 nm) extending in the X ′ direction inclined from the X direction is opened by lithography and dry etching.
  • Shallow Trench 149 for example, a width of 20 nm
  • the surface side of the memory semiconductor substrate 101 is partitioned into the active regions 102.
  • a laminated mask film such as double patterning may be used.
  • a shallow trench 149 is buried with an insulating film to form an STI.
  • an impurity having a characteristic opposite to that of the memory semiconductor substrate 101 is implanted by ion implantation to form a source / drain diffusion layer 105 on the surface side of the memory semiconductor substrate 101 in the active region 102.
  • a resist 91 is applied, and pillar isolation grooves 152 and word trenches extending in the Y direction by lithography and dry etching are applied. 154 is opened.
  • Pillar isolation grooves 152 and word trenches 154 are alternately arranged, and the remaining portions become the first semiconductor pillar 103 and the second semiconductor pillar.
  • the resist 91 mask is used, but amorphous silicon may be used, or double patterning using a laminated mask may be used.
  • an impurity having a characteristic opposite to that of the memory semiconductor substrate 101 is introduced by ion implantation, and a bit contact is formed in a range from the bottom of the pillar isolation groove 152 to a depth exceeding the depth of the STI 150.
  • the sacrificial diffusion layer 107 is formed in a range from the bottom of the diffusion layer 106 and the word trench 154 to a depth exceeding the depth of the STI 150.
  • a pillar isolation insulating film 153 is formed on the entire surface of the memory semiconductor substrate 101 including the pillar isolation trench 152 and the word trench 154.
  • the thickness of the pillar isolation insulating film 153 is set to a thickness (for example, 6 nm) that completely embeds the pillar isolation groove 152.
  • the pillar isolation insulating film 153 is etched by etching back or HF-based oxide film Wet etching to leave only in the pillar isolation groove 152.
  • the buried insulating film 155 is recessed by etch back, and the buried insulating film 155 is formed into the word trench 153.
  • the pillar isolation insulating film 153 is left flush with the back surface side of the memory semiconductor substrate 101 at the bottom of the substrate.
  • the remaining side surface inside the word trench 154 is oxidized, and a thin first gate insulating film 156 (for example, 3 nm) and a second semiconductor pillar side surface 104 are formed on the first semiconductor pillar 103 side surface.
  • a thin second gate insulating film 157 (for example, 3 nm) is formed, a thin film (for example, 10 nm) is formed on the entire surface of the memory semiconductor substrate 101, and the first word line is formed on the side surface of the first semiconductor pillar 103 by etch back.
  • the second word line 202 is formed on the 201 and the second semiconductor pillar side surface 104.
  • the surface side of the memory semiconductor substrate 101 of the first word line 201 and the second word line 202 is flush with the back side of the memory semiconductor substrate 101 of the source / drain diffusion layer 105. That is, the first word line 201 is in contact with the side surface of the first semiconductor pillar 103 through the first gate insulating film 156, and the second word line 202 is in contact with the side surface of the first semiconductor pillar 103 through the second gate insulating film 156.
  • the first word line 201 and the second word line 202 serve as the gate electrode of the vertical transistor.
  • the first word line 201 and the second word line 202 are made of tungsten, but other metals or metal composite materials may be used.
  • a first interlayer insulating film 158 is formed on the entire surface of the memory semiconductor substrate 101 including the inside of the remaining word trench 154.
  • a capacitive contact hole 251 that penetrates the first interlayer insulating film and the mask film 151 and reaches the source / drain diffusion layer 105 is opened by lithography and dry etching, and is buried with tungsten to fill the capacitive contact plug. 252 is formed.
  • the capacitor contact plug 252 is made of tungsten, but other metal, a metal composite, or polysilicon may be used.
  • the second interlayer insulating film 159 is formed thick (for example, 1.8 ⁇ m) and etched until the capacitive contact plug 252 appears by lithography and dry etching to form the capacitive cylinder hole 301.
  • the arrangement of the capacity cylinder holes 301 is a hexagonal fine arrangement, but other arrangement methods may be used.
  • the capacitor 300 is configured by forming the lower electrode 302, the capacitor insulating film 303, and the upper electrode 304 in the capacitor cylinder hole 301.
  • a first protective insulating film 160 is formed on the entire surface of the memory semiconductor substrate 101.
  • the holding substrate 400 is attached to the front surface of the memory semiconductor substrate 101, and the back surface is turned upside down to grind the back surface of the memory semiconductor substrate 101.
  • a third interlayer insulating film 401 is formed on the entire back surface of the memory semiconductor substrate 101 (for example, until the memory semiconductor substrate 101 has a thickness of 250 nm).
  • a resist 91 is applied to the entire back surface of the memory semiconductor substrate 101, and etching is performed by lithography and dry etching until the bit contact diffusion layer 106 appears, thereby opening the bit contact trench 402.
  • a laminated mask film such as double patterning may be used.
  • a silicon nitride film is formed on the entire back surface of the memory semiconductor substrate 101, and a liner film 403 is formed by etching back so as to remain only on the side surfaces of the bit contact trench 402.
  • a phosphorus-doped silicon film is formed so as to bury the remaining bit contact trenches 402 and etched back to the surface of the third interlayer insulating film 401 to form phosphorus-doped silicon contacts 404.
  • a laminated metal film for example, a titanium film and a tungsten film thereon
  • a silicon nitride film are sequentially formed on the entire back surface of the memory semiconductor substrate 101, a resist 91 is applied, and then the bit line 405 is formed by lithography and dry etching. And a cover film 406 is formed.
  • a laminated mask film such as double patterning may be used.
  • a fourth interlayer insulating film is formed by CVD or SOD between the bit line 405 including the remaining portion of the bit contact trench 402 and the cover film 406, and the cover is formed by CMP.
  • the film is planarized as a stop film.
  • a first wiring 451 and a fifth interlayer insulating film 452 are formed on the back side of the memory cell semiconductor substrate of the fourth interlayer insulating film 450 and the cover film 406 by a known method, and penetrated through the fifth interlayer insulating film 452.
  • the contact plug 453 is formed so as to be connected to the first wiring 451
  • the second wiring 454 and the second protective insulating film 455 are formed so as to be connected to the back surface side of the memory cell semiconductor substrate of the contact plug 453, thereby
  • the memory cell semiconductor substrate 101 of FIG. 31 is completed by forming the connection terminal 456 so as to penetrate the insulating film 455 and connect to the second wiring 454.
  • FIG. 46 is an enlarged plan view of the end portion of the region where the memory cells of the memory semiconductor substrate 1010 are arranged (the diffusion layer is drawn to the right in a view seen from above after being turned upside down for bonding. (Because it is before turning over in the middle, it is drawn to the right.)
  • the first element isolation grooves 1020 extend in the second direction Y and are repeatedly arranged with a width L1 and a pitch L2 in the first direction X.
  • the second element isolation grooves 1030 extend in the third direction W inclined in the first direction X, and are repeatedly arranged with the width L3 and the pitch L4 in the second direction Y. Note that, at the end portion of the region where the memory cells are arranged, a large region is formed in which the first element isolation groove 1020 and the second element isolation groove 103 are connected.
  • the element isolation region 1040 is disposed so as to bury the first element isolation groove 1020 and the second element isolation groove 1030.
  • the diffusion layer of the memory semiconductor substrate 1010 is partitioned by the element isolation region 1040 to become the active region 1050.
  • the capacitor diffusion layer 1060 is disposed on the surface side of the memory semiconductor substrate 1010 in the active region 1050.
  • the word groove 1070 is repeatedly arranged in the first direction X so as to penetrate the center of the element isolation region 1040 that extends in the second direction Y and is aligned in the second direction Y with the width L5.
  • the word groove 1070 includes a bottom wall 1070a, a first wall surface 1070b facing the first direction X, a second wall surface 1070c, a third wall surface 1070d facing the second direction Y, and a fourth wall surface 1070e (not shown).
  • the surface side of the memory semiconductor substrate 1010 in the active region 1050 is divided into two by the word groove 1070 to form a first semiconductor pillar 1080 and a second semiconductor pillar 1090.
  • the bit diffusion layer 1100 is disposed in the active region 1050 portion in contact with the bottom 1070a of the word groove 1070.
  • the first cell gate electrode 1120 is disposed along the first wall surface 1070 b and the third wall surface 1070 d of the word groove 1070. A portion where the first cell gate electrode 1120 is in contact with the first semiconductor pillar 1080 is insulated by a cell gate insulating film (not shown).
  • the second cell gate electrode 1130 is disposed along the second wall surface 1070c and the fourth wall surface 1070e (not shown) of the word groove 1070. A portion where the second cell gate electrode 1130 is in contact with the second semiconductor pillar 1090 is insulated by a cell gate insulating film (not shown).
  • the capacitive element 1150 is disposed on the surface side of the memory semiconductor substrate 1010 of the first semiconductor pillar 1080 and the second semiconductor pillar 1090.
  • the bit contact plug 2070 is disposed on the back side of the memory semiconductor substrate 1010 of the bit diffusion layer 1100.
  • a word contact plug 2080 is disposed on the back side of the memory semiconductor substrate 1010 of the first cell gate electrode 1120 protruding to the end of the region where the memory cells are disposed.
  • the back surface of the memory semiconductor substrate 1010 of the second cell gate electrode 1130 projecting to the end of the region where the memory cell is disposed also at the end opposite to the region where the memory cell is disposed.
  • the bit lines 2090 are arranged to extend in the first direction X so as to be connected to the bit contact plugs 2070 aligned in the first direction X, and to repeat with a width L6 and a pitch L7 in the second direction Y.
  • FIG. 47 is a cross-sectional view of the AA cross section of FIG. 46 projected onto a vertical plane along the first direction X.
  • FIG. 47 is a cross-sectional view of the AA cross section of FIG. 46 projected onto a vertical plane along the first direction X.
  • the BOX layer 1010b is disposed in the range from the depth h1 to the depth h2 from the surface 1010c of the memory semiconductor substrate 1010.
  • the element isolation region 1040 is arranged from the surface 1010c of the memory semiconductor substrate 1010 to the depth h4 as shown in FIG. As a result, the area from the surface 101c of the memory semiconductor substrate 1010 to the depth h4 is partitioned and becomes the active region 1050.
  • the capacitor diffusion layer 1060 is disposed from the surface 1010c of the memory semiconductor substrate 1010 in the active region 1050 to the depth h5.
  • the word grooves 1070 are arranged from the surface 1010c of the memory semiconductor substrate 1010 to the depth h7 as shown in FIG.
  • the area from the surface 101c of the memory semiconductor substrate 1010 in the active region 1050 to the depth h7 is divided into the first semiconductor pillar 1080 and the second semiconductor pillar 1090.
  • bit diffusion layer 1100 is disposed between the depth h7 and the depth h4 when viewed from the active region 1050 corresponding to the bottom 1070a portion of the word groove 1070, that is, the surface 1010c of the memory semiconductor substrate 1010. That is, the active region 1050 includes a capacitance diffusion layer 1060, a first semiconductor pillar 1080, a second semiconductor pillar 1090, and a bit diffusion layer 1100.
  • the first cell gate electrode 1120 is arranged as shown in FIG. 46 in the range from the surface 1010c of the memory semiconductor substrate 1010 to the depth h1 to the depth h2. A portion where the first cell gate electrode 1120 is in contact with the first semiconductor pillar 1080 is insulated by the cell gate insulating film 1110.
  • the second cell gate electrode 1130 is arranged in the range from the surface 1010c of the memory semiconductor substrate 1010 to the depth h5 to the depth h7 as shown in FIG. A portion where the second cell gate electrode 1130 is in contact with the first semiconductor pillar 1090 is insulated by the cell gate insulating film 1110. A cap insulating film (insulating film between the gates) 1140 is arranged so as to bury the remaining word groove 1070.
  • the capacitive element 1150 is disposed so as to be connected to the capacitive diffusion layer 1060 of the first semiconductor pillar 1080 and the second semiconductor pillar 1090.
  • the capacitor element 1150 may be in any shape such as a crown type, a concave type, or a fin type. Therefore, it is indicated by a schematic symbol on the drawing.
  • the first bit contact groove 2010 is disposed as shown in FIG. 46 to a depth reaching the bit diffusion layer 1100 in the diffusion layer 1010a from the back side of the memory semiconductor substrate 1010 through the BOX layer 1010b. As a result, the remaining portion of the diffusion layer 1010a becomes the ground region 2220.
  • the first spacer film 2030 is disposed on the side wall of the first bit contact groove 2010.
  • the first bit contact groove 2010 is narrowed to become the second bit contact groove 2050.
  • a bit contact plug 2070 is disposed in the second bit contact groove 2050 so as to be connected to the bit diffusion layer 1100.
  • bit line 2090 is arranged as shown in FIG. 46 so as to be connected to the bit contact plug 2070 aligned in the first direction X. Further, a first interlayer insulating film 2110 is disposed on the BOX layer 1010b so as to bury the bit line 2090 and the bit contact plug 2070.
  • bit line contact plug 2120 is disposed so as to penetrate the first interlayer insulating film 2110 and connect to the bit line 2090.
  • bit line 2140 is disposed on the first interlayer insulating film 2110 so as to be connected to the bit line contact plug 2120.
  • a second interlayer insulating film 2160 is disposed on the first interlayer insulating film 2110 so as to bury the bit wiring 2140.
  • bit connection terminal contact plug 2170 is disposed so as to penetrate the second interlayer insulating film 2160 and connect to the bit wiring 2140.
  • a third interlayer insulating film 2210 is disposed on the second interlayer insulating film 2160.
  • the bit connection terminal 2190 is disposed so as to penetrate the third interlayer insulating film 2210 and connect to the bit connection terminal contact plug 2170.
  • the bit line 405 is connected to the bit contact diffusion layer 106 formed between the conductor pillars 103 via the contact plug 404. It is formed as follows. Since the bit contact diffusion layer 106 is formed between the conductor pillars 103, the layout of the fifth embodiment has a limit on the expansion of the width between the pillars.
  • the diffusion layer connected to the bit line is formed in the word groove portion, and the gate electrode is formed on the side wall of the groove portion, thereby connecting to the bit line to the width between the gate electrodes.
  • the width of the diffusion layer can be increased.
  • the contact contact area can be increased, and the alignment margin is increased.
  • the bit contact diffusion layer has a structure located immediately below the gate electrode.
  • ion implantation for canceling the sacrificial diffusion layer 107 in the word groove is required.
  • the step is performed. Is no longer necessary.
  • FIG. 48 is a cross-sectional view of the BB cross section of FIG. 46 projected onto a vertical plane along the second direction Y.
  • the first word contact hole 2020 penetrates from the back side of the memory semiconductor substrate 1010 through the BOX layer 1010b and the diffusion layer 1010a to the depth reaching the first cell gate electrode 1120 indicated by the broken line in the element isolation region 1040 in FIG. Arranged as you did.
  • the first word contact hole 2020 is also arranged at a depth reaching the second cell gate electrode 1130 at the opposite end of the region where the memory cells are arranged.
  • the second spacer film 2040 is disposed on the side wall of the first word contact hole 2020.
  • the first word contact hole 2020 is narrowed to become the second word contact hole 2060.
  • a word contact plug 2080 is disposed in the second word contact hole 2060 so as to be connected to the first cell gate electrode 1120.
  • the word contact plug 2080 is arranged to connect to the second cell gate electrode 1130 also at the opposite end of the area where the memory cell is arranged.
  • the word contact pad 2100 is arranged so as to be connected to the word contact plug 2080.
  • a first interlayer insulating film 2110 is disposed on the BOX layer 1010b so as to embed the word contact pad 2100.
  • the word line contact plug 2130 is disposed so as to penetrate the first interlayer insulating film 2110 and connect to the word contact pad 2100.
  • the word line 2150 is disposed on the first interlayer insulating film 2110 so as to connect to the word contact pad 2100.
  • the second interlayer insulating film 2160 is disposed on the first interlayer insulating film 2110 so as to bury the word wiring 2150.
  • a word connection terminal contact plug 2180 is disposed so as to penetrate the second interlayer insulating film 2160 and connect to the word wiring 2150.
  • the third interlayer insulating film 2210 is disposed on the second interlayer insulating film 2160.
  • the word connection terminal 2200 is disposed so as to penetrate the third interlayer insulating film 2210 and connect to the word connection terminal contact plug 2180.
  • FIG. 49 is a plan view
  • FIG. 50 is a cross-sectional view of the AA cross section of FIG. 49 projected onto a vertical plane along the first direction X.
  • An SOI structure memory semiconductor substrate 1010 in which a BOX layer 1010b is formed by implantation in a range of depths h1 to h2 (for example, 400 nm to 350 nm) from the surface 1010c of the memory semiconductor substrate 1010 is used.
  • the range from the surface 1010c of the memory semiconductor substrate 1010 to the depth h1 becomes the active region 1010a.
  • the BOX layer 1010b is formed by implantation, other methods such as attaching an insulator or growing silicon on the insulator may be used.
  • a silicon nitride film having a thickness h3 (for example, 50 nm) is formed on the surface of the memory semiconductor substrate 1010, and is extended in the second direction Y by lithography and dry etching to have a first width L1 (for example, 20 nm).
  • the first mask silicon nitride film 41 is formed by overlapping the stripes repeated in step 1 and removing the pattern portion which becomes the large region connected at the end portion of the region where the memory cells are arranged.
  • the active region 1010a is etched from the surface 1010c of the memory semiconductor substrate 1010 to a depth h4 (for example, 300 nm) by dry etching.
  • a depth h4 for example, 300 nm
  • the first element isolation groove 1020 extending in the second direction Y and repeatedly arranged in the first direction X with the width L1 and the pitch L2, and the third direction W inclined to the first direction X.
  • a second element isolation groove 1030 is formed that extends and has a width L3 and is repeatedly arranged in the second direction Y at a pitch L4. Note that, at the end portion of the region where the memory cells are arranged, a large region is formed in which the first element isolation groove 1020 and the second element isolation groove 1030 are connected.
  • a silicon oxide film is formed so as to be embedded in the trench, and planarized by a CMP method to form an element isolation region 1040.
  • a capacitance diffusion layer 1060 is formed at a depth h5 from the substrate by ion implantation.
  • FIG. 51 is a cross-sectional view of the AA cross-section projected onto a vertical plane along the first direction X.
  • a silicon nitride film having a thickness of h6 (for example, 100 nm) is formed on the surface of the memory semiconductor substrate 1010, and the width L5 (for example, 20 nm) having a width L5 (for example, 20 nm) is sandwiched between the center of the active region 1050 by lithography and dry etching.
  • a second mask silicon nitride film 42 from which the pattern extending in the direction Y 2 is removed is formed.
  • the element isolation region 1040 and the active region 1050 are etched from the surface 1010c of the memory semiconductor substrate 1010 to a depth h7 by dry etching to form a word groove 1070.
  • FIG. 52 is a cross-sectional view of the AA cross section projected onto a vertical plane along the first direction X.
  • an n-type impurity is introduced into the depth h4 from the surface 1010c of the memory semiconductor substrate 1010 by using ion implantation in the active region 1050 appearing at the bottom 1070a of the word groove 1070, and the bit diffusion layer 1100 is formed.
  • the three directions are in contact with the element isolation region 1040, the remaining one direction is in contact with the first wall 1070b of the word groove 1070 and the bit diffusion layer 1100, and the three directions are in contact with the element isolation region 1040.
  • the second semiconductor pillar 1090 that is in contact with the second wall surface 1070c of the word groove 1070 and the bit diffusion layer 1100 is formed in one direction. That is, the active region 1050 includes the bit diffusion layer 1100, the first semiconductor pillar 1080, the second semiconductor pillar 1090, and the capacitance diffusion layer 1060.
  • a cell gate insulating film (not shown) is formed on the surface of the bit diffusion layer 1100 appearing in FIG.
  • a titanium nitride film (not shown) having a thickness h8 (for example, 20 nm) is formed on the surface of the second mask silicon nitride film 42 including the bottom and side walls of the word groove 1070 by using a titanium nitride film forming method with high coverage. ) Form a film.
  • the titanium nitride film (not shown) is etched back using a dry etching method, and the titanium nitride film (not shown) is applied only to the surfaces of the first sidewall 1070b, the second sidewall 1070c, and the third sidewall 1070d of the word groove 1070. leave.
  • a silicon nitride film (not shown) is formed on the entire surface of the memory semiconductor substrate 1010 so as to bury the remaining portion of the word groove 1070.
  • the silicon nitride film (not shown) is removed using CMP or nitride film wet etching until the surface of the element isolation region 1040 and the capacitance diffusion layer 1060 appears. As a result, the silicon nitride film (not shown) is left only in the word groove 1070 and becomes a cap insulating film 1140.
  • the capacitor element 1150 is formed so as to be connected to the capacitor diffusion layer 1060 using a known method.
  • the capacitor element 1150 may have any shape such as a crown type, a concave type, or a fin type.
  • a protective insulating film 1160 is formed over the capacitor element 1150 using a CVD method.
  • a support substrate 1170 is attached.
  • the memory semiconductor substrate 1010 is turned over.
  • the direction in which the value in the height direction Z decreases is described as “up”.
  • grinding is performed by back surface grinding until the BOX layer 1010b appears.
  • a silicon nitride film is formed on the BOX layer 1010b, and then a third mask silicon nitride film (not shown) is formed.
  • a third mask silicon nitride film is formed as a mask, a first bit contact trench 2010 reaching the bit diffusion layer 1050 and a first word contact hole 2020 reaching the first cell gate electrode 1120 are formed.
  • a silicon oxide film 30 is formed to a thickness h9 (for example, 10 nm) by using the CVD method.
  • the silicon oxide film 30 is etched back to leave only the bottom and side walls of the first bit contact groove 2010 and the first word contact hole 2020, and the first spacer 2030 and the first word contact hole (in the first bit contact groove 2010).
  • the second spacer 2040 is formed in (not shown).
  • etch back is performed to form a phosphorus-doped polysilicon film (not shown) so as to fill the second bit contact groove 2050 and the second word contact hole 2060 by CVD, and the second bit contact groove is formed.
  • 2050 and the second word contact hole 2060 are left only in the phosphorus-doped silicon filling layer 51 (the bit contact plug 2070 for connecting to the bit line in the cell portion) and the word contact plug 2080 (to the gate electrode at the cell end).
  • a plug for applying a potential is formed.
  • a noble noble composite film (not shown) 15 made of titanium, titanium nitride, tungsten nitride, tungsten, or the like is formed to a thickness of 20 nm by sputtering.
  • the bit line 2090 pattern extending in the first direction X and repeating in the second direction Y at the pitch L7 (eg, 60 nm) and the width L6 (eg, 20 nm) is connected to the word contact plug 2080.
  • the arranged word contact pad 2100 pattern is formed, and the metal composite film (not shown) is etched to form the bit line 2090, the bit contact plug 2070, and the word contact pad 2100.
  • FIG. 53 is a cross-sectional view of the AA cross section projected onto a vertical plane along the first direction X.
  • the titanium nitride film (not shown) is etched back using a dry etching method, and the titanium nitride film is formed on the surfaces of the first sidewall 1070b, the second sidewall 1070c, the third sidewall 107d, and the fourth sidewall 1070e (not shown) of the word groove 1070. Leave only to. At this time, in FIG. 53, the cell gate insulating film (not shown) is also etched together, but it may be left.
  • the first cell gate electrode 1120 and the second cell gate electrode 1130 are formed by making the titanium nitride film 12 on the first sidewall 1070b side and the titanium nitride film on the second sidewall 1070c side independent.
  • FIG. 47 is a cross-sectional view of the AA cross section of FIG. 46 projected onto a vertical plane along the first direction X.
  • FIG. 48 is a cross-sectional view of the BB cross section of FIG. 46 projected onto a vertical plane along the second direction Y.
  • a silicon nitride film is formed on the entire surface of the memory semiconductor substrate 1010 so as to bury the remaining portion of the word groove 1070.
  • the silicon nitride film is removed using CMP or nitride film wet etching until the surface of the element isolation region 1040 and the capacitance diffusion layer 1060 appears. As a result, the silicon nitride film is left only in the word groove 1070 and becomes a cap insulating film 1140.
  • the capacitor element 1150 is formed so as to be connected to the capacitor diffusion layer 1060 using a known method.
  • the capacitor element 1150 may have any shape such as a crown type, a concave type, or a fin type.
  • a protective insulating film 1160 is formed over the capacitor element 1150 using a CVD method.
  • the support substrate 1170 is attached by a permanent bonding technique, and the memory semiconductor substrate 1010 is turned over.
  • the direction in which the value in the height direction Z decreases is described as “up”.
  • a third mask silicon nitride film 43 is formed. Then, using the third mask silicon nitride film as a mask, a first bit contact groove 2010 reaching the bit diffusion layer 1050 and a first word contact hole reaching the first cell gate electrode 1120 are formed.
  • a step of forming a first interlayer insulating film 2110 a step of forming a bit wiring contact plug 2120 and a word wiring contact plug 2130, a step of forming a bit wiring 2140 and a word wiring 2150, and a second interlayer insulating film 2160 Forming a bit connection terminal contact plug 2170 and a word connection terminal contact plug 2180, forming a bit connection terminal 2190 and a word connection terminal 2200, and forming a first interlayer insulating film 2210.
  • the memory semiconductor substrate of the sixth embodiment is completed. Finally, it is bonded to the second semiconductor chip.
  • FIG. 55 is an enlarged plan view of an end portion of a region where the memory cells of the memory semiconductor substrate 3010 are arranged.
  • the first element isolation grooves 3020 extend in the second direction Y and are repeatedly arranged with a width L8 and a pitch L9 in the first direction X.
  • the second element isolation groove 3030 extends in the third direction W inclined in the first direction X, and is repeatedly arranged with the width L11 and the pitch L12 in the second direction Y. Note that, at the end portion of the region where the memory cells are arranged, a large region is formed in which the first element isolation groove 3020 and the second element isolation groove 3030 are connected.
  • the element isolation region 3040 is disposed so as to bury the first element isolation groove 3020 and the second element isolation groove 3030.
  • the diffusion layer of the memory semiconductor substrate 3010 is partitioned by the element isolation region 3040 to become the active region 3050.
  • the capacitor diffusion layer 3060 is disposed on the surface side of the memory semiconductor substrate 3010 in the active region 3050.
  • the word groove 3070 is repeatedly arranged in the first direction X so as to have the same center as the active region 3050 extending in the second direction Y and aligned with the width L13 in the second direction Y. At this time, the active region 3050 is left in a pillar shape in the word groove 307.
  • the cell gate insulating film 3110 is disposed on the surface of the active region 3050 left in the pillar shape in the word groove 3070.
  • the cell gate electrode 3120 is disposed in the word groove 3070. That is, the active region 3050 is surrounded by the cell gate electrode 3120 with the cell gate insulating film 3110 interposed therebetween.
  • the capacitive element 3150 is disposed on the surface side of the memory semiconductor substrate 3010 of the capacitive diffusion layer 3060.
  • the bit lines 4100 are arranged so as to extend in the first direction X and repeat in the width L14 and in the second direction Y with the pitch L15.
  • FIG. 56 is a cross-sectional view of the CC cross section of FIG. 55 projected onto a vertical plane along the first direction X.
  • the BOX layer 3010b is disposed in the range from the depth h1 to the depth h2 from the surface 301c of the memory semiconductor substrate 3010.
  • the element isolation region 3040 is disposed from the surface 3010c of the memory semiconductor substrate 3010 to the depth h4.
  • the area from the surface 3010c of the memory semiconductor substrate 3010 to the depth h4 is partitioned to become an active region 3050.
  • the capacitor diffusion layer 3060 is disposed from the surface 3010c of the memory semiconductor substrate 3010 in the active region 3050 to the depth h5.
  • the word groove 3070 is disposed from the surface 3010c of the memory semiconductor substrate 3010 to the depth h7.
  • a pillar shape extends from the surface 3010c of the memory semiconductor substrate 3010 in the active region 3050 to the depth h7.
  • the pillar portion of the active region 3050 is insulated by the cell gate insulating film 3110.
  • the cell gate electrode 3120 is disposed in the range from the depth h1 to the depth h2 from the surface 3010c of the memory semiconductor substrate 3010 in the word groove 3070.
  • the cap insulating film 3140 is arranged so as to bury the remaining word groove 3070.
  • the capacitor 3150 is disposed so as to be connected to the capacitor diffusion layer 3060.
  • the capacitor element 3150 may be in any shape such as a crown type, a concave type, or a fin type. Therefore, it is indicated by a schematic symbol on the drawing.
  • the first bit contact groove 4010 is disposed from the back side of the memory semiconductor substrate 3010 to a depth reaching the element isolation region 3040 in the diffusion layer 3010a through the BOX layer 3010b. As a result, the remaining portion of the diffusion layer 3010a becomes the ground region 4230.
  • the bit diffusion layer 4070 is disposed in the active region 3050 from the bottom of the first bit contact groove 4010 to the depth h4 from the surface 3010c of the memory semiconductor substrate 3010.
  • the active region 3050 is formed so as to correspond to one pillar.
  • the first spacer film 4030 is disposed on the side wall of the first bit contact groove 4010.
  • the first bit contact groove 4010 is narrowed to become the second bit contact groove 4050.
  • a bit contact plug 4080 is disposed in the second bit contact groove 4050 so as to be connected to the bit diffusion layer 4070.
  • bit line 4100 is arranged so as to be connected to the bit contact plug 4080 aligned in the first direction X.
  • a first interlayer insulating film 4120 is disposed on the BOX layer 3010b so as to bury the bit line 4100 and the bit contact plug 4080.
  • bit line contact plug 4130 is disposed so as to penetrate the first interlayer insulating film 412 and connect to the bit line 4100.
  • bit line 4150 is disposed on the first interlayer insulating film 4120 so as to connect to the bit line contact plug 4130.
  • a second interlayer insulating film is disposed on the first interlayer insulating film 4120 so as to bury the bit wiring 4150.
  • bit connection terminal contact plug 4180 is disposed so as to penetrate the second interlayer insulating film and connect to the bit wiring 4150.
  • a third interlayer insulating film 4220 is disposed on the second interlayer insulating film.
  • the bit connection terminal 4200 is disposed so as to penetrate the third interlayer insulating film 4220 and connect to the bit connection terminal contact plug 4180.
  • FIG. 57 is a cross-sectional view of the DD cross section of FIG. 55 projected onto a vertical plane along the second direction Y.
  • the first word contact hole 4020 is disposed from the back side of the memory semiconductor substrate 3010 to a depth reaching the cell gate electrode 3120 indicated by a broken line in the element isolation region 3040 through the BOX layer 3010b and the diffusion layer 3010a.
  • the second spacer film 4040 is disposed on the side wall of the first word contact hole 4020.
  • the first word contact hole 4020 is narrowed to become the second word contact hole 4060.
  • a word contact plug 4090 is disposed in the second word contact hole 4060 so as to connect to the cell gate electrode 3120.
  • the word contact pad 4110 is disposed so as to be connected to the word contact plug 4090.
  • a first interlayer insulating film 4120 is disposed on the BOX layer 3010b so as to bury the word contact pad 4110.
  • the word line contact plug 4140 is disposed so as to penetrate the first interlayer insulating film 4120 and connect to the word contact pad 4110.
  • the word wiring 4160 is disposed on the first interlayer insulating film 4120 so as to be connected to the word contact pad 4110.
  • a second interlayer insulating film is disposed on the first interlayer insulating film 4120 so as to bury the word wiring 4160.
  • the word connection terminal contact plug 4190 is disposed so as to penetrate the second interlayer insulating film and connect to the word wiring 4160.
  • a third interlayer insulating film 4220 is disposed on the second interlayer insulating film.
  • the word connection terminal 4210 is disposed so as to penetrate the third interlayer insulating film 4220 and connect to the word connection terminal contact plug 4190.
  • the STI around the semiconductor pillar is processed into a convex shape, and the periphery of the STI is surrounded by the gate electrode, so that the periphery of the four channel portions of the pillar is surrounded by the gate electrode, and an electric field is applied from the entire periphery.
  • the ON / OFF characteristics of the transistor are improved compared to the sixth embodiment.
  • FIG. 58 and FIG. 58 is a plan view
  • FIG. 59 is a cross-sectional view of the CC cross section of FIG. 58 projected onto a vertical plane along the first direction X.
  • a silicon nitride film having a thickness of h6 (eg, 100 nm) is formed on the surface of the memory semiconductor substrate 3010, and is extended in the second direction Y with a width L13 (eg, 50 nm) across the center of the active region 3050 by lithography and dry etching.
  • a second mask silicon nitride film 45 from which the existing pattern is removed is formed.
  • the element isolation region 3040 is moved from the surface 3010c of the memory semiconductor substrate 3010 to the depth h7 by dry etching with an etch rate of silicon oxide film> silicon film / silicon nitride film.
  • the word groove 3070 is formed by etching. As a result, the active region 3050 is left in the word groove 3070.
  • FIG. 60 is a cross-sectional view of the DD cross section of FIG. 58 projected onto a vertical plane along the first direction X.
  • a cell gate insulating film 3110 is formed on the surface of the active region 3050 using lamp annealing. Next, a titanium nitride film and a tungsten film are formed so as to fill the word groove 307, and etch back is performed from the surface 3010c of the memory semiconductor substrate 3010 to a depth h13 to form a cell gate electrode 3120. Since the active region 3050 is surrounded by the cell gate electrode 3120, a structure called a double gate is formed, and the ON / OFF characteristics of the transistor are improved as compared with the sixth embodiment.
  • the memory semiconductor substrate according to the seventh embodiment of the present invention is completed by forming in the same manner as in the sixth embodiment. Finally, it is bonded to the second semiconductor chip.
  • the present invention has been described with respect to a chip having a memory element in a DRAM and a CMOS chip having a peripheral circuit, but the present invention is not limited to the above-described embodiments.
  • Various changes are possible without departing from the gist of the invention, and as a chip having a memory element, a non-volatile memory, a flash memory having a gate for holding a charge, a resistance change memory having a resistance change element (ReRAM: Resistance Random) Needless to say, Access Memory (MRAM), Magnetic Random Access Memory (MRAM) having magnetic elements, and STT (Spin Transfer Torque) -RAM are also included in the scope of the present invention.
  • MRAM Access Memory
  • MRAM Magnetic Random Access Memory
  • STT Spin Transfer Torque

Landscapes

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Abstract

　周辺回路を含まずメモリ素子を含む第１の機能を備えた第１の半導体チップと、第１の半導体チップに設けられた第１の接続端子と、メモリ素子を含まず周辺回路を含む第２の機能を備えた第２の半導体チップと、第２の半導体チップに設けられた第２の接続端子を有し、第１の接続端子と第２の接続端子とが接触することにより、第１の半導体チップと第２の半導体チップとが積層される半導体装置。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関する。
　一般的に、ＤＲＡＭ（Dynamic Random Access Memory）は、キャパシタ構造を有するメモリセル領域（一般に、ＮＭＯＳで形成される）とＣＭＯＳ回路からなる周辺回路領域からなっている。微細化が進むにつれ、それぞれの製造工程が異なってきており、同一ウェハ上に製造すると半導体プロセスの制約からおのおのの性能が劣化し、また、製造コストが高くなるという問題が生じることがある。
　これに関連する技術として、例えば、特開２０１１－２２８４８４号公報（特許文献１）、特開２００６－３１９２４３号公報（特許文献２）、特開２００８－１６７２０号公報（特許文献３）がある。
　特許文献１には、ＤＲＡＭコアチップとインターフェースチップとが積層され、貫通電極によって電気接続されていることが開示されている（段落［０００６］、［００４４］、図１２参照）。ここで開示されている技術は、ＤＲＡＭチップとインターフェースチップを積層するＣｈｉｐ　Ｏｎ　Ｃｈｉｐ（ＣＯＣ）と呼ばれるものでる。ＤＲＡＭチップにはメモリセル部以外にＣＭＯＳでのセンスアンプ回路、入出力回路インターフェース回路を内蔵している必要がある。
　特許文献２には、積層されたメモリコアチップに貫通電極が設けられていることが開示されている（段落［００２２］、図１参照）。ここで開示されている技術はＣＯＣ技術で、メモリコアチップにはメモリセル部以外にＣＭＯＳでのセンスアンプ回路、入出力回路インターフェース回路を内蔵している必要がある。
　特許文献３には、複数のチップが形成された半導体ウェハを、複数のチップグループにダイシングする工程と各チップグループを積層してモジュール群を形成することが開示され、チップはメモリチップであることが望ましいこと、チップを貫通するように貫通電極が設けられていることが開示されている（段落［００２０］参照）。ここで開示されている技術はＣＯＣ技術またはＷＩＤＥＩ／Ｏと呼ばれるＤＲＡＭを積層した技術で、メモリチップやＤＲＡＭにはメモリセル部以外にＣＭＯＳでのセンスアンプ回路、入出力回路インターフェース回路を内蔵している必要がある。
特開２０１１－２２８４８４号公報 特開２００６－３１９２４３号公報 特開２００８－１６７２０号公報
　本発明は、上記従来技術の問題点を解決するものであり、メモリ機能を有する領域と周辺回路機能を有する領域の半導体プロセスの制約から生じる性能の劣化を防止すると共に製造コストの増加を抑制することが可能な半導体装置及びその製造方法を提供する。
　本発明の一態様に係る半導体装置は、
　周辺回路を含まず、メモリ素子を含む第１の機能を備えた第１の半導体チップと、
　前記第１の半導体チップに設けられた第１の接続端子と、
　メモリ素子を含まず、周辺回路を含む第２の機能を備えた第２の半導体チップと、
　前記第２の半導体チップに設けられた第２の接続端子を有し、
　前記第１の接続端子と前記第２の接続端子とが接触することにより、前記第１の半導体チップと前記第２の半導体チップとが積層されることを特徴とする。
　本発明の他の態様に係る半導体装置は、
　第１の導電型のみのトランジスタを有する第１の半導体チップと、
　前記第１の半導体チップに設けられた第１の接続端子と、
　第１の導電型のトランジスタと第２の導電型のトランジスタとを有する第２の半導体チップと、
　前記第２の半導体チップに設けられた第２の接続端子を有し、
　前記第１の接続端子と前記第２の接続端子とが接触することにより、前記第１の半導体チップと前記第２の半導体チップとが積層されることを特徴とする。
　また、本発明の一態様に係る半導体装置の製造方法は、
周辺回路を含まず、メモリ素子を含む第１の機能を備えた第１の半導体チップを第１の製造工程で形成し、
メモリ素子を含まず、周辺回路を含む第２の機能を備えた第２の半導体チップを第２の製造工程で形成し、
前記第１の半導体チップと前記第２の半導体チップの表面同士を張り合わせることにより、前記第１の半導体チップと前記第２の半導体チップを積層することを特徴とする。
　本発明によれば、メモリセル領域と周辺回路領域の半導体プロセスの制約から生じる性能の劣化を防止すると共に製造コストの増加を抑制することができる。
本発明の実施の形態に係る半導体装置（ＤＲＡＭ）の構造を示す図である。 メモリ半導体基板の構造を示す図であり、（ａ）は、メモリ半導体基板の鳥瞰図であり、（ｂ）は、メモリ半導体基板のショットの拡大図であり、（ｃ）は、半導体メモリチップの領域配置図であり、（ｄ）は、半導体メモリチップの平面図である。 メモリ半導体基板の構造を示す図であり、（ａ）は、メモリセルバンクの領域配置図であり、（ｂ）は、メモリセルバンクの平面図であり、（ｃ）は、メモリセルバンクの平面図であり接続端子を千鳥格子配置したものである。 メモリ半導体基板の構造を示す図であり、（ａ）は、図３（ｂ）のＡ部拡大図であり、（ｂ）は、図４（ａ）のＡ－Ｂ断面図である。 ＣＭＯＳ半導体基板の構造を示す図であり、（ａ）は、ＣＭＯＳ半導体基板の鳥瞰図であり、（ｂ）は、ＣＭＯＳ半導体基板のショットの拡大図であり、（ｃ）は、半導体ＣＭＯＳチップの領域配置図であり、（ｄ）は、半導体ＣＭＯＳチップの平面図である。 ＣＭＯＳ半導体基板の構造を示す図であり、（ａ）は、ＣＭＯＳバンクの領域配置図であり、（ｂ）は、ＣＭＯＳバンクの平面図であり、（ｃ）は、ＣＭＯＳバンクの平面図であり接続端子を千鳥格子配置したものである。 ＣＭＯＳ半導体基板の構造を示す図であり、（ａ）は、図６（ａ）のＢ部拡大図であり、（ｂ）は、図６（ｂ）のＣ部拡大図である。 半導体メモリチップと半導体ＣＭＯＳチップの構造を示す図であり、（ａ）は、半導体メモリチップの断面図であり、（ｂ）は、半導体ＣＭＯＳチップの断面図である。 本発明の実施の形態に係る半導体装置の製造方法について説明するための図であり、（ａ）は、製造方法の工程ブロック図であり、（ｂ）は、製造工程における断面の推移を示す図である。 関連技術に係る半導体装置の構造を示す図であり、（ａ）は関連技術のＤＲＡＭ半導体装置の回路領域ブロック接続図であり、（ｂ）は関連技術のＤＲＡＭ半導体装置の断面図である。 本発明の第２の実施の形態の構成を示す図であり、（ａ）は、図３（ｂ）のＡ部拡大図であり、（ｂ）は、図１１（ａ）のＢ－Ｂ断面図である。 ＣＭＯＳ半導体基板の構成を示す図であり、（ａ）は鳥瞰図、（ｂ）はショット１５０の拡大図であり、（ｃ）は半導体ＣＭＯＳチップの領域配置図であり、（ｄ）は半導体ＣＭＯＳチップの平面図である。 ＣＭＯＳバンクの構成を示す図であり、（ａ）はＣＭＯＳバンクの領域配置図であり、（ｂ）はＣＭＯＳバンクの平面図である。 図１３（ｂ）のＣ－Ｃ断面付近を立体的に表した模式図である。 周辺回路バンクの角部分の第１配線層の配線パターンを示す図である。。 周辺回路バンクの角部分の第２配線層の配線パターンを示す図である。 周辺回路バンクの角部分の第３配線層の配線パターンを示す図である。 周辺回路バンクの角部分の接続端子層の配線パターンを示す図である。 （ａ）はＣＭＯＳバンクの領域配置図であり、（ｂ）はＣＭＯＳバンクの平面図である。 図１９（ｂ）のＣ－Ｃ断面付近を立体的に表した模式図である。 周辺回路バンクの角部分の第１配線層の配線パターンを示す図である。 周辺回路バンクの角部分の第２配線層の配線パターンを示す図である。 周辺回路バンクの角部分の第３配線層の配線パターンを示す図である。 周辺回路バンクの角部分の接続端子層の配線パターンを示す図である。 本発明の第４の実施の形態に係るメモリセルバンクの平面図である。 （ａ）は図２５のＡ部拡大図であり、（ｂ）は図２６（ａ）のＢ－Ｂ断面図である。 本発明の第４の実施の形態に係るメモリ半導体基板の製造方法を説明するための図であり、（ａ）は図２６（ａ）に相当する平面図であり、（ｂ）は図２６（ｂ）に相当する断面図である。 本発明の第４の実施の形態に係るメモリ半導体基板の製造方法を説明するための図であり、（ａ）は図２６（ａ）に相当する平面図であり、（ｂ）は図２６（ｂ）に相当する断面図である。 本発明の第４の実施の形態に係るメモリ半導体基板の製造方法を説明するための図であり、（ａ）は図２６（ａ）に相当する平面図であり、（ｂ）は図２６（ｂ）に相当する断面図である。 本発明の第４の実施の形態に係るメモリ半導体基板の製造方法を説明するための図であり、（ａ）は図２６（ａ）に相当する平面図であり、（ｂ）は図２６（ｂ）に相当する断面図である。 本発明の第５の実施の形態の４Ｆ２構造メモリセル半導体基板の構造を示す図であり、（ａ）は、メモリセル半導体基板の主要部分の配置を現す平面図であり、（ｂ）は、（ａ）のＡ－Ａ断面図であり、（ｃ）は、（ａ）のＢ－Ｂ断面図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第５の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第６の実施の形態のメモリ半導体基板の平面図である。 図４６のＡ－Ａ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。 図４６のＢ－Ｂ断面を第２の方向Ｙに沿った垂直面に投影した断面図である。 本発明の第６の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第６の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第６の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第６の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第６の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第６の実施の形態のメモリ半導体基板の製造方法について説明するための図である。 本発明の第７の実施の形態のメモリ半導体基板の平面図である。 図５５のＣ－Ｃ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。 図５５のＤ－Ｄ断面を第２の方向Ｙに沿った垂直面に投影した断面図である。 本発明の第７の実施の形態のメモリ半導体基板の平面図である。 図５８のＣ－Ｃ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。 図５８のＤ－Ｄ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。
　（関連技術）
　最初に、本発明の特徴がより明確になるように、図１０を参照して、関連技術に係る半導体装置（ＤＲＡＭ）について説明する。図１０は、関連技術に係る半導体装置の構造を示す図である。
　図１０（ａ）は、関連技術のＤＲＡＭ半導体装置１の回路領域ブロック接続図である。
　センスアンプ回路領３４０とワード線ドライブ回路領域３５０に境を接してその他の周辺回路領域（まとめて周辺回路領域３６０と記述する）が配置され、センスアンプ回路領域３４０とワード線ドライブ回路領域３５０と電気的に接続している。この周辺回路領域３６０の一部が外部との信号の授受を行う。
　図１０（ｂ）は、関連技術のＤＲＡＭ半導体装置１の断面図である。
　メモリセル領域３１０とセンスアンプ回路領域３４０とワード線ドライブ回路領域３５０と周辺回路領域３６０は、平面的に隣り合って配置されるが、メモリセル領域３１０は、記憶素子であるキャパシタ７１０を含むため、センスアンプ回路領域３４０とワード線ドライブ回路領域３５０と周辺回路領域３６０との間に段差Ｄ１を生じる。
　微細化が進むにつれ、それぞれの製造工程が異なってきており、同一ウェハ上に製造すると半導体プロセスの制約からおのおのの性能が劣化し、また、製造コストが高くなるという問題がある。ここで、メモリセル領域３１０とセンスアンプ回路領域３４０とワード線ドライブ回路領域３５０と周辺回路領域３６０をまとめて回路領域３００と記述する。
　本発明は、上記関連技術の問題点を解決するものであり、メモリセル領域と周辺回路領域の半導体プロセスの制約から生じる性能の劣化を防止すると共に製造コストの増加を抑制することが可能な半導体装置及びその製造方法を提供する。
（本発明の第１の実施の形態）
　以下、図面を参照しながら、本発明の第１の実施の形態について詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置（ＤＲＡＭ）１の構造を示す図である。
　図１を参照して、本発明の第１の実施の形態に係る半導体装置１の構造について説明する。
　本発明の第１の実施の形態に係る半導体装置１は、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２を有する。
　メモリ半導体基板１０１は、縦横に配置した複数のメモリセル３１１と複数のメモリセル３１１に接続して互いに交差するビット線３１４およびワード線３１５とビット線３１４およびワード線３１５と電気的に接続したビット線接続端子３２０およびワード線接続端子３３０とビット線接続端子３２０およびワード線接続端子３３０と１対１に後述する配線およびコンタクトで接続したメモリチップ接続端子５１０を有するメモリセルバンク３１２を複数（例えば、１，０００バンク程度）有するメモリセル領域３１０である半導体メモリチップ２０１を複数平面的に配置して構成される。半導体メモリチップ２０１がメモリ素子を有する。
　一方、ＣＭＯＳ半導体基板１０２は、周辺回路領域３６０と周辺回路領域３６０と電気的に接続したセンスアンプ回路領域３４０およびワード線ドライブ回路領域３５０とセンスアンプ回路領域３４０とワード線ドライブ回路領域３５０と後述する配線およびコンタクトで接続したＣＭＯＳチップ接続端子５２０を有する複数（例えば、１，０００バンク程度）の周辺回路バンク３１３と、半導体ＣＭＯＳチップ２０２の周辺部にある周辺回路バンク３１３であり周辺回路領域３６０と電気的に接続し外部と信号のやり取りを行うシリコン貫通電極４００を有する周辺回路バンク３１３を有する半導体ＣＭＯＳチップ２０２を複数平面的に配置して構成される。センスアンプ回路領域３４０、ワード線ドライブ回路領域３５０と周辺回路領域３６０にある回路を含んで周辺回路と称し、半導体ＣＭＯＳチップ２０２が周辺回路を有する。
　このような構成の下、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２の表面同士を、メモリチップ接続端子５１０とＣＭＯＳチップ接続端子５２０が１対１に電気的に接続するように圧着し、シリコン貫通電極４００の端部が表面に現れるまでＣＭＯＳ半導体基板１０２を研削後、半導体メモリチップ２０１と半導体ＣＭＯＳチップ２０２の塊（以降、半導体チップ２００と記述する）に分離する。この半導体チップ２００は、上記関連技術の半導体装置１の回路領域３００を全て含みかつ同等の機能を実現する。尚、メモリチップ接続端子５１０とＣＭＯＳチップ接続端子５２０はそれぞれ銅を含むのが好ましい。
　ここで、メモリセル領域３１０は、メモリ半導体基板１０１の上に形成され、周辺回路領域３６０とセンスアンプ回路領域３４０とワード線ドライブ回路領域３５０は、ＣＭＯＳ半導体基板１０２上に形成される。すなわち、段差を生じることなく、また、異なる製造工程で製造できるため、半導体プロセスの制約がなくなり、性能が劣化や製造コストの上昇を抑えることができる。
　次に、図２、図３、図４を用いてメモリ半導体基板１０１の構造について説明する。ここで、図２（ａ）は、メモリ半導体基板１０１の鳥瞰図であり、図２（ｂ）は、メモリ半導体基板１０１のショット１５０の拡大図であり、図２（ｃ）は、半導体メモリチップ２０１の領域配置図であり、図２（ｄ）は、半導体メモリチップ２０１の平面図である。また、図３（ａ）は、メモリセルバンク３１２の領域配置図であり、図３（ｂ）は、メモリセルバンク３１２の平面図であり、図３（ｃ）は、メモリセルバンク３１２の平面図であり接続端子を千鳥格子配置したものである。また、図４（ａ）は、図３（ｂ）のＡ部拡大図であり、図４（ｂ）は図４（ａ）のＡ－Ｂ断面図である。
　図２（ａ）に示すように、メモリ半導体基板１０１の表面に、半導体メモリチップ２０１がＸ方向・Ｙ方向に平面的に配置される。ここで、半導体製造工程の露光の関係で、複数の半導体メモリチップ２０１（２０個～４０個、例えば３６個）をショット１５０として管理する。
　また、図２（ｂ）に示すように、ショット１５０には、複数の半導体メモリチップ２０１と半導体基板張り合わせ時の目合わせ用のＩＲ用マーク６３０（１個～数個、例えば１個）が配置される。ここで、このＩＲ用マーク６３０は、後述するＣＭＯＳ半導体基板１０２のＩＲ用マーク６３０と、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２を表同士貼り合せる時に重ね合わされる位置に配置される。
　また、図２（ｃ）に示すように、半導体メモリチップ２０１のほぼ全面にメモリセル領域３１０が配置され、メモリセル領域３１０は複数（例えば、１０００個）のメモリセルバンク３１２を有している。
　また、図２（ｄ）に示すように、メモリセル領域３１０が後述する層間絶縁膜および保護絶縁膜の下に隠れている。半導体メモリチップ２０１の外周部表面には、アライメント用マークが配列され、アライメント用マークとして位置決め突起（アライメント用突起）６１０と位置決め穴（アライメント用窪み）６２０（まとめて位置決め構造６００という）を有してもよい。
　この位置決め構造６００は、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２を表同士貼り合せる時に、位置決め突起６１０は後述するＣＭＯＳ半導体基板１０２の位置決め穴６２０と、位置決め穴６２０は後述するＣＭＯＳ半導体基板１０２の位置決め突起６１０と嵌め合う位置に配置される。なお、ＩＲ用マーク６３０を使用した目合わせの精度が高い場合は、この位置決め構造６００は無くてもかまわない。
　また、図３（ａ）に示すように、メモリセルバンク３１２のほぼ全面はビット線３１４が１０２４本程度・ワード線３１５が５１２本程度配置され、ビット線３１４とワード線３１５の交点に一つずつの（小さくて図示できない）メモリセル３１１が配置されている。また、ビット線３１４とワード線３１５の端部等で、メモリセル３１１と干渉しない位置に（図示せず）ビット線接続端子３２０とワード線接続端子３３０が配置される。
　また、図３（ｂ）に示すように、メモリセル３１１とビット線３１４とワード線３１５とビット線接続端子３２０とワード線接続端子３３０が後述する層間絶縁膜および保護絶縁膜９３０の下に隠れている。メモリセルバンク３１２の層間絶縁膜上にメモリチップ接続端子５１０が配置され、メモリチップ接続端子５１０はビット線接続端子３２０およびワード線接続端子３３０と１対１に、後述する配線およびコンタクトを介して接続している。このメモリチップ接続端子５１０は、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２を表同士貼り合せる時に後述するＣＭＯＳ半導体基板１０２のＣＭＯＳ接続端子５２０と１対１に電気的に接続する位置に配置される。
　この際、図３（ｃ）に示すに、メモリチップ接続端子５１０を千鳥格子配置にてもよい。
　また、図４（ａ）に示すように、ビット線３１４とワード線３１５の端部等のメモリセル３１１と干渉しない位置にビット線接続端子３２０とワード線接続端子３３０が配置される。ビット線接続端子３２０とワード線接続端子３３０の上面に接続してコンタクト７００が配置される。コンタクト７００上面から配線８００および他のコンタクト７００を介して接続する位置にメモリチップ接続端子５１０が配置される。
　また、図４（ｂ）に示すように、メモリ半導体基板１０１に埋め込むようにワード線３１５とワード線３１５と交わる方向にビット線３１４が配置される。ビット線３１４とワード線３１５の交点に一つずつのメモリセル３１１が配置されている。
　図４（ｂ）では、メモリセル３１１の上部のキャパシタ７１０のみが図示されている。また、ビット線３１４の端部等のメモリセル３１１と干渉しない位置にビット線接続端子３２０とが配置される。図示していないが、ワード線接続端子３３０についてもワード線３１５の端部等のメモリセル３１１と干渉しない位置に配置される。ビット線接続端子３２０とワード線接続端子３３０（Ａ－Ｂの断面では示されない）は、複数の層間絶縁膜９１０を貫通するコンタクト７００と配線８００の組み合わせを介して、１対１で電気的にメモリチップ接続端子５１０と接続している。
　必要に応じて配線８００の層を増やすことで、接続端子の配置の自由度を増やすことができ、千鳥格子に接続端子を配置することもできる。
　次に、図５、図６、図７を参照して、ＣＭＯＳ半導体基板１０２の構造について説明する。
　ここで、図５（ａ）は、ＣＭＯＳ半導体基板１０２の鳥瞰図であり、図５（ｂ）は、ＣＭＯＳ半導体基板１０２のショット１５０の拡大図であり、図５（ｃ）は、半導体ＣＭＯＳチップ２０２の領域配置図であり、図５（ｄ）は、半導体ＣＭＯＳチップ２０２の平面図である。また、図６（ａ）は、ＣＭＯＳバンク３１３の領域配置図であり、図６（ｂ）は、ＣＭＯＳバンク３１３の平面図であり、図６（ｃ）は、ＣＭＯＳバンク３１３の平面図であり接続端子を千鳥格子配置したものである。また、図７（ａ）は、図６（ａ）のＢ部拡大図であり、図７（ｂ）は、図６（ｂ）のＣ部拡大図である。
　図５（ａ）に示すように、ＣＭＯＳ半導体基板１０２の表面に、半導体ＣＭＯＳチップ２０２がＸ方向・Ｙ方向に平面的に配置される。ここで、半導体製造工程の露光の関係で、複数の半導体ＣＭＯＳチップ２０２（２０個～４０個、例えば３６個）をショット１５０として管理する。
　また、図５（ｂ）に示すように、ショット１５０には複数の半導体ＣＭＯＳチップ２０２と半導体基板張り合わせ時の目合わせ用のＩＲ用マーク６３０（１個～数個、例えば１個）が配置される。ここで、このＩＲ用マーク６３０は、前述したメモリ半導体基板１０１のＩＲ用マーク６３０と、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２を表同士貼り合せる時に重ね合わされる位置に配置される。
　また、図５（ｃ）に示すように、半導体ＣＭＯＳチップ２０２のほぼ全面に複数（例えば、１０００個）のＣＭＯＳバンク３１３が配置される。ＣＭＯＳバンク３１３のうち、半導体ＣＭＯＳチップ２０２の端部にあたるＣＭＯＳバンク３１３は、シリコン貫通電極４００を１～２個有している。
　また、図５（ｄ）に示すように、ＣＭＯＳバンク３１３が後述する層間絶縁膜および保護絶縁膜の下に隠れている。半導体ＣＭＯＳチップ２０２の外周部表面には、位置決め突起６１０と位置決め穴６２０（まとめて位置決め構造６００）が配置される。この位置決め構造６００は、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２を表同士貼り合せる時に位置決め突起６１０は、前述したメモリ半導体基板１０１の位置決め穴６２０と、位置決め穴６２０は、前述したメモリ半導体基板１０１の位置決め突起６１０と嵌め合う位置に配置される。なお、ＩＲ用マーク６３０を使用した目合わせの精度が高い場合は、この位置決め構造６００は無くてもかまわない。
　図６（ａ）に示すように、ＣＭＯＳバンク３１３には、周辺回路領域３６０とセンスアンプ回路領域３４０とワード線ドライブ回路領域３５０とセンスアンプ回路領域３４０とが配置され、半導体ＣＭＯＳチップ２０２の端部に当たるＣＭＯＳバンク３１３には、さらにシリコン貫通電極４００が配置される。
　このシリコン貫通電極４００を通して外部と信号をやりとりする。たとえば、ＣＭＯＳチップは回路基板に配置され、回路基板上の端子と貫通電極４００を介して信号がやり取りされる。
　図６（ｂ）に示すように、周辺回路領域３６０とセンスアンプ回路領域３４０とワード線ドライブ回路領域３５０とシリコン貫通電極４００が後述する層間絶縁膜および保護絶縁膜９３０の下に隠れている。ＣＭＯＳバンク３１３の層間絶縁膜上にＣＭＯＳ接続端子５２０が配置され、センスアンプ回路領域３４０およびワード線ドライブ回路領域３５０と後述する配線およびコンタクトで接続している。このＣＭＯＳ接続端子５２０は、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２を表同士貼り合せる時に後述するメモリ半導体基板１０１のメモリチップ接続端子５１０と１対１に電気的に接続する位置に配置される。この際、図６（ｃ）に示すに、ＣＭＯＳ接続端子５２０を千鳥格子配置にてもよい。
　また、図７（ａ）、図７（ｂ）に示すように、センスアンプ回路領域３４０およびワード線ドライブ回路領域３５０と配線８００およびコンタクト７００でＣＭＯＳ接続端子５２０が接続している。
　次に、図８を参照して、半導体メモリチップ２０１と半導体ＣＭＯＳチップ２０２の構造について説明する。ここで、図８（ａ）は、半導体メモリチップ２０１の断面図であり、図８（ｂ）は、半導体ＣＭＯＳチップ２０２の断面図である。
　図８（ａ）に示すように、半導体メモリチップ２０１の表面にメモリセル領域３１０とそれに隣接したビット線接続端子３２０とワード線接続端子３３０が配置される（図中の各領域内の詳細な構造に関しては説明を省略する）。
　メモリセル領域３１０とビット線接続端子３２０とワード線接続端子３３０を覆うように層間絶縁膜９１０が配置され、層間絶縁膜９１０を貫通してビット線接続端子３２０およびワード線接続端子３３０と電気的に接続するようにコンタクト７００が配置される。コンタクト７００の上面に電気的に接続した配線８００が配置され、層間絶縁膜９１０と配線８００を覆うように保護絶縁膜９２０が配置され、保護絶縁膜９２０を貫通して配線８００に電気的に接続したメモリチップ接続端子５１０が配置される。また、保護絶縁膜９２０表面には、位置決め突起６１０と位置決め穴６２０が配置される。
　また、図８（ｂ）に示すように、半導体ＣＭＯＳチップ２０２の表面にセンスアンプ回路領域３４０とワード線ドライブ回路領域３５０（図１参照）と周辺回路領域３６０とシリコン貫通電極４００が配置される（図中の各領域内の詳細な構造に関しては説明を省略する）。
　センスアンプ回路領域３４０とワード線ドライブ回路領域３５０と周辺回路領域３６０とシリコン貫通電極４００を覆うように層間絶縁膜９１０が配置され、層間絶縁膜９１０貫通してセンスアンプ回路領域３４０とワード線ドライブ回路領域３５０と周辺回路領域３６０とシリコン貫通電極４００と電気的に接続するようにコンタクト７００が配置される。コンタクト７００の上面に電気的に接続した配線８００が配置さる。ここで、層間絶縁膜９１０と配線７００は何層繰り返しても良い（図では３層）。層間絶縁膜９１０と配線８００を覆うように保護絶縁膜９２０が配置され、保護絶縁膜９２０を貫通して配線８００に電気的に接続したＣＭＯＳチップ接続端子５２０が配置される。また、保護絶縁膜９２０表面には、位置決め突起６１０と位置決め穴６２０が配置される。
　次に、図９を参照して、本発明の実施の形態に係る半導体装置１の製造方法について説明する。ここで、図９（ａ）は、本発明の製造工程の工程ブロック図であり、図９（ｂ）は、本発明の工程における断面の推移を示す図である。
　最初に、メモリ半導体基板１０１およびＣＭＯＳ半導体基板１０２を異なるプロセスで製造する（工程９０１）。ここで、各プロセスの詳細は公知の技術を用いるので省略する。
　メモリセル領域３１０と、センスアンプ回路領域３４０とワード線ドライブ回路領域３５０と周辺回路領域３６０を別プロセスで形成することができるので、半導体プロセスの制約がなくなり、性能が劣化や、製造コストの上昇を抑えることができる。
　次に、メモリ半導体基板１０１およびＣＭＯＳ半導体基板１０２の表面を公知の方法でプラズマ処理（例えば、Ｏ２プラズマＮ２プラズマを照射）する（工程９０２）。
　次に、ＩＲ用マークで目合わせを行い、メモリ半導体基板１０１およびＣＭＯＳ半導体基板１０２の表面同士を、それぞれの位置決め突起６１０と位置決め穴６２０が嵌め合うように接着する（工程９０３）。
　図９に示すように、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２とにそれぞれ位置決め突起と位置決め穴とが形成されているが、位置決め突起がメモリ半導体基板１０１のみに、位置決め穴のくぼみがＣＭＯＳ半導体基板１０２のみに形成されていてもよく、位置決め突起がＣＭＯＳ半導体基板１０２のみに、位置決め穴のくぼみがメモリ半導体基板１０１のみに形成されていてもよい。
　次に、公知の方法でアニール（例えば、常圧アニール炉を用いてＮ２雰囲気で２００℃、１時間）を行う（工程９０４）。
　次に、ＣＭＯＳ半導体基板１０２の裏面（図中では上面）を研削し、シリコン貫通電極４００の端部を表面に露出させ、電極端子とする（工程９０５）。
　このようにして、本発明の実施の形態に係る半導体装置１が完成する。
（本発明の第２の実施の形態）
　次に、本発明の第２の実施の形態について説明する。
　半導体装置のうちＤＲＡＭは、キャパシタ構造を有するメモリセル領域とＣＭＯＳ回路からなる周辺回路領域からなっている。微細化が進むにつれ、それぞれの製造工程が異なってきており、同一ウェハ上に製造すると半導体プロセスの制約からおのおのの性能が劣化し、また、製造コストが高くなるという問題がある。
　そこで、上記第１の実施の形態では、メモリセル領域のみを有する半導体メモリチップを縦横に複数配置したメモリ半導体基板とセンスアンプ回路領域、ワード線ドライブ領域、周辺回路領域、シリコン貫通電極を有する半導体ＣＭＯＳチップを縦横に複数配置したＣＭＯＳ半導体基板を別々の製造工程で製造する。しかし、上記第１の実施の形態では、メモリセルからセンスアンプ（ＳＡ）の配線が長くなりノイズの影響を受けやすくなる。
　そこで、本発明の第２の実施の形態は、本発明の第１の実施の形態の改良例として、ノイズの影響を低減可能な半導体装置を提供する。
　メモリチップは、ビット線・ワード線をコンタクトおよび配線を介して、それぞれ半導体基板の表面に露出する接続端子に電気的に接続する。このとき、コンタクトを容量電極で囲み、また、ビット線引き出し線と隣接するバンクのビット線引き出し線を対にして出力する。出力された信号はＣＭＯＳチップに設けられたセンスアンプトランジスタに送られる。
　つまり、メモリチップは引き出し用コンタクトプラグを介して表面に露出する接続端子につながっている。そのコンタクトプラグを、保護絶縁膜を介してキャパシタを形成する容量電極（上部電極）で囲む。コンタクトプラグは固定電位の容量電極で囲まれることでノイズに強くなる。
　ビット線の出力をビット線引き出し線と隣接するバンクのビット線ｂ引き出し線とを対にして出力する。当該バンクのデータを読み取るときは、隣接バンクはスタンバイ（Ｓｔａｎｄ－Ｂｙ）になるため隣接バンクビット線に接続する配線の電位が固定されてノイズの影響を低減することができる。
　このようにに、本発明の第２の実施の形態では、メモリセル領域と周辺回路領域を別に形成することができるため、半導体プロセスからの制約を受けない。また、製造コストを抑えることができる。
　また、ビット線引き出し線と隣接するバンクのビット線引き出し線を対にして出力することで、当該バンクのデータを読み取るときは、隣接バンクはスタンバイ（Ｓｔａｎｄ－Ｂｙ）になるため隣接バンクビット線に接続する配線の電位が固定され、ノイズの影響を低減することができる。コンタクトプラグは固定電位の容量電極で囲まれることでノイズに強くなる。
　次に、図面を参照しながら、本発明の第２の実施の形態について詳細に説明する。
　図１～図３の構成は、第２の実施の形態と同じなのでその説明は省略する。
　図１１（ａ）、（ｂ）を参照して、本発明の第２の実施の形態の構成について説明する。ここで、図１１（ａ）は、図３（ｂ）のＡ部拡大図であり、図１１（ｂ）は、図１１（ａ）のＢ－Ｂ断面図である。
　図１１（ａ）に示すように、ビット線３１４とワード線３１５の端部等のメモリセル３１１と干渉しない位置にビット線接続端子３２０とワード線接続端子３３０（図示せず）が配置される。ビット線接続端子３２０とワード線接続端子３３０の上面に接続してコンタクト７００が配置される。コンタクト７００上面から配線８００および他のコンタクト７００を介して接続する位置にメモリチップ接続端子５１０が配置される。
　ここで、ビット線３１４を一つおきに延長し、当バンクビット線３１４Ａと隣接バンクビット線３１４Ｂが対になる配線８００Ａおよび配線８００Ｂに接続するようにする。これにより、当バンクのデータを読み取るときは、隣接バンクはスタンバイ（Ｓｔａｎｄ－Ｂｙ）になるため隣接バンクビット線３１４Ｂに接続する配線８００Ｂの電位が固定され、ノイズの影響を低減することができる。ビット線３１４から出力された信号はＣＭＯＳチップに設けられたセンスアンプトランジスタに送られる。
　図１１（ｂ）に示すように、メモリ半導体基板１０１に埋め込むようにワード線３１５とワード線３１５と交わる方向にビット線３１４が配置される。ビット線３１４とワード線３１５の交点に一つずつのメモリセル３１１が配置されている。図１１（ｂ）では、メモリセル３１１の上部のキャパシタ７１０のみが図示されている。また、ビット線３１４の端部等のメモリセル３１１と干渉しない位置にビット線接続端子３２０とが配置される。
　図示していないが、ワード線接続端子３３０についてもワード線３１５の端部等のメモリセル３１１と干渉しない位置に配置される。ビット線接続端子３２０とワード線接続端子３３０は、複数の層間絶縁膜９１０を貫通するコンタクト７００と配線８００の組み合わせを介して、１対１で電気的にメモリチップ接続端子５１０と接続している。ここで、コンタクト７００（たとえば、タングステン膜）は保護絶縁膜７０１（たとえば、シリコン酸化膜）を介して容量電極７１３（たとえば、窒化チタン膜とその上のポリシリコン膜）に覆われる。このとき、容量電極７１３は、固定電位となっているため、ノイズの影響を低減することができる。
（本発明の第３の実施の形態）
　次に、本発明の第３の実施の形態について説明する。
　半導体装置のうちＤＲＡＭは、キャパシタ構造を有するメモリセル領域とＣＭＯＳ回路からなる周辺回路領域からなっている。微細化が進むにつれ、それぞれの製造工程が異なってきており、同一ウェハ上に製造すると半導体プロセスの制約からおのおのの性能が劣化し、また、製造コストが高くなるという問題がある。
　そこで、上記第１の実施の形態では、メモリセル領域のみを有する半導体メモリチップを縦横に複数配置した、メモリ半導体基板とセンスアンプ回路領域、ワード線ドライブ領域、周辺回路領域、シリコン貫通電極を有する半導体ＣＭＯＳチップを縦横に複数配置したＣＭＯＳ半導体基板を別々の製造工程で製造する。しかし、メモリセルからセンスアンプ（ＳＡ）の配線が長くなりノイズの影響を受けやすくなる。
　そこで、本発明の第３の実施の形態は、上記第１の実施の形態の改良例として、ノイズの影響を低減することが可能な半導体装置を提供する。
　半導体ＣＭＯＳチップは、センスアンプ回路領域、ワード線ドライブ領域、周辺回路領域のメモリセルと接続する端子をコンタクトおよび配線を介して、それぞれ半導体基板の表面に露出する接続端子に電気的に接続する。また、完成した半導体装置と外部の回路を電気的に接続する周辺回路をコンタクトおよび配線を介して、対応するシリコン貫通電極に電気的に接続する。ここで、センスアンプトランジスタをビット線に接続する接続端子の直下に配置し、サブワードドライバをワード線に接続する接続端子の直下に配置し、接続端子と同層または一つ下の層でメインワード線、グローバルビット線を形成する。また、各配線層において、センスアンプトランジスタに接続するビット線のコンタクトプラグを、グランド線（ＧＮＤ線）ではさむ。
　つまり、接続端子と同層でグローバルビット線を配置し、その下の層にメインワード線を配置する（グローバルビット線とメインワード線が逆でも可）。接続端子と配線層を別層ではなく、同層にすることで１層削減できる。ビット線に接続するコンタクトプラグを、グランド線（ＧＮＤ線）ではさむ。センスアンプトランジスタに接続するビット線のコンタクトプラグの隣がグランド電位に固定されるので、ノイズの影響を受けにくくなる。さらに、接続端子の下にセンスアンプトランジスタを配置することで、接続端子からセンスアンプトランジスタまでの距離を短くできる。
　このように、本発明の第３の実施の形態は、メモリセル領域と周辺回路領域を別に形成することができるため、半導体プロセスからの制約を受けない。また、製造コストを抑えることができる。さらに、センスアンプトランジスタに接続するビット線のコンタクトプラグの隣がグランド電位に固定されるので、ノイズの影響を受けにくくなる。また、接続端子の直下にメモリセルとセンスアンプ・ワード線ドライブのトランジスタを配置することで、配線間の距離が短くなる。
　次に、図面を参照しながら、本発明の第３の実施の形態について詳細に説明する。
　最初に、図１２～図１８を用いて、本発明の第３の実施の形態のＣＭＯＳ半導体基板１０２の構造について説明する。
　図１２（ａ）は、ＣＭＯＳ半導体基板１０２の鳥瞰図である。
　ＣＭＯＳ半導体基板１０２の表面に、半導体ＣＭＯＳチップ２０２がＸ方向・Ｙ方向に平面的に配置される。ここで、半導体製造工程の露光の関係で、複数の半導体ＣＭＯＳチップ２０２（２０個～４０個、例えば３６個）をショット１５０として管理する。
　図１２（ｂ）は、ＣＭＯＳ半導体基板１０２のショット１５０の拡大図である。
　ショット１５０には複数の半導体ＣＭＯＳチップ２０２と半導体基板張り合わせ時の目合わせ用のＩＲ用マーク６３０（１個～数個、例えば１個）が配置される。
　ここで、このＩＲ用マーク６３０は、前述したメモリ半導体基板１０１のＩＲ用マーク６３０と、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２を表同士貼り合せる時に重ね合わされる位置に配置される。
　図１２（ｃ）は、半導体ＣＭＯＳチップ２０２の領域配置図である。
　半導体ＣＭＯＳチップ２０２のほぼ全面に複数（例えば、１００個）のＣＭＯＳバンク３１３が配置される。ＣＭＯＳバンク３１３のうち、半導体ＣＭＯＳチップ２０２の端部にあたるＣＭＯＳバンク３１３は、シリコン貫通電極４００を１～２個有している。
　図１２（ｄ）は、半導体ＣＭＯＳチップ２０２の平面図である。
　前述のＣＭＯＳバンク３１３が後述する層間絶縁膜および保護絶縁膜の下に隠れている。半導体ＣＭＯＳチップ２０２の外周部表面には、位置決め突起６１０と位置決め穴６２０（まとめて位置決め構造６００）が配置される。この位置決め構造６００は、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２を表同士貼り合せる時に位置決め突起６１０は、前述したメモリ半導体基板１０１の位置決め穴６２０と位置決め穴６２０は、前述したメモリ半導体基板１０１の位置決め突起６１０と嵌め合う位置に配置される。なお、ＩＲ用マーク６３０を使用した目合わせの精度が高い場合は、この位置決め構造６００は無くてもかまわない。
　図１３（ａ）は、ＣＭＯＳバンク３１３の領域配置図である。
　ＣＭＯＳバンク３１３には、周辺回路領域３６０とセンスアンプ回路領域３４０とワード線ドライブ回路領域（サブワードドライバと呼ばれる回路が配置される領域）３５０とが配置され、半導体ＣＭＯＳチップ２０２の端部に当たるＣＭＯＳバンク３１３には、さらにシリコン貫通電極４００が配置される。
　図１３（ｂ）は、ＣＭＯＳバンク３１３の平面図である。
　前述の周辺回路領域３６０とセンスアンプ回路領域３４０とワード線ドライブ回路領域３５０とシリコン貫通電極４００が後述する層間絶縁膜および保護絶縁膜９３０の下に隠れている。ＣＭＯＳバンク３１３の表面にＣＭＯＳ接続端子５２０が配置され、センスアンプ回路領域３４０およびワード線ドライブ回路領域３５０と後述する配線およびコンタクトで接続している。このＣＭＯＳ接続端子５２０は、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２を表同士貼り合せる時に後述するメモリ半導体基板１０１のメモリチップ接続端子５１０と１対１に電気的に接続する位置に配置される。
　図１４は、図１３（ｂ）のＣ－Ｃ断面付近を立体的に表した模式図である。本実施の形態に関係しない部分は、図示しないか簡略化している。
　図１４に示すように、配線層は多層（本実施の形態では４層）になっており、センスアンプ回路領域３４０のセンスアンプトランジスタ３４１は、ＣＭＯＳ接続端子５２０と最短経路でコンタクト７００～ローカル配線８００～第１ヴィア８５１～第１配線８０１～第２ヴィア８５２～第２配線８０２～第３ヴィア８５３～第３配線８０３～第４ヴィア８５４を経由して接続している。すなわち、ＣＭＯＳ接続端子５２０の略直下にそのＣＭＯＳ接続端子５２０と接続するセンスアンプトランジスタ３４１が配置されている。ワード線ドライブ用のトランジスタも同様にＣＭＯＳ接続端子５２０の略直下に配置されている。
　以降の説明では、配線そのものを８００代で表記、その配線が配置される層を９５０代で表記し、配線層を下からローカル配線層９５、第１配線層９５１、第２配線層９５２、第３配線層９５３と称する。ローカル配線層９５０の配線８００は、層間絶縁膜９００の上に配置され、層間絶縁膜９００を貫通するコンタクトプラグ７００で、センスアンプトランジスタ３４１と接続し、配線層間絶縁膜９１１で埋設される。
　第１配線層９５１の第１配線８０１は、配線層間絶縁膜９１１の上に配置され、配線層間絶縁膜９１１を貫通する第１ヴィア８５１で、ローカル配線層９５０の配線８００と接続し、配線層間絶縁膜９１２で埋設される。
　第２配線層９５２の第２配線８０２は、配線層間絶縁膜９１２の上に配置され、配線層間絶縁膜９１２を貫通する第２ヴィア８５２で、第１配線層９５１の第１配線８０１と接続し、配線層間絶縁膜９１３で埋設される。
　第３配線層９５３の第３配線８０３は、配線層間絶縁膜９１３の上に配置され、配線層間絶縁膜９１３を貫通する第３ヴィア８５３で、第２配線層９５２の第２配線８０２と接続し、配線層間絶縁膜９１４で埋設される。
　第４ヴィア８５４が、配線層間絶縁膜９１４を貫通して、第３配線層９５３の第３配線８０３に接続し、その第４ヴィア８５４上面に接続するようにＣＭＯＳ接続端子５２０が配置される。ＣＭＯＳ接続端子５２０の間に保護絶縁膜９２０が配置される。
　図１５に周辺回路バンクの角部分の第１配線層９５１の配線パターンを示す。
　第１ヴィア８５１と第１ヴィア８５１に接続する第１配線８０１は図面の上下に隣り合う二つが対になっており、その第１配線８０１対の両側に第１配線（ＧＮＤ）８０１’が配置される。第１配線（ＧＮＤ）８０１’の第１配線８０１対と反対側（第１配線（ＧＮＤ）８０１’の間）に複数の第１配線８０１が配置されているが本特許と関係ないため説明を省略する。また、図中空白となっている領域にも図示されない第１配線８０１および第１ヴィア８５１が存在するが本実施の形態と関係ないため省略する。
　図１６に周辺回路バンクの角部分の第２配線層９５２の配線パターンを示す。
　第２ヴィア８５２に接続する第２配線８０２は対になっており、第２配線８０２対の両側に第２配線（ＧＮＤ）８０２’が配置される。その他の第２配線８０２にも第２ヴィア８５２が接続しているが本実施の形態と関係ないため省略する。また、図中空白となっている領域にも第２配線８０２および第１ヴィア８５２が存在するが本実施の形態と関係ないため省略する。
　図１７に周辺回路バンクの角部分の第３配線層９５３の配線パターンを示す。
　第３ヴィア８５３に接続する第３配線８０３は対になっており、第３配線８０３対の隙間を縫うように第３配線８０３がグローバルビット線９７０として配置される。ここで、グローバルビット線９７０とは、複数の周辺回路バンクに接続して、ビット線の情報を外部とのインターフェースを担う周辺回路に接続する配線のことである。
　また、ワード線ドライブ領域に接続する第３ヴィア８５３の間をＹ方向に延在する用に第３配線８０３がメインワード線９６０として配置される。ここで、メインワード線９６０とは、複数の周辺回路バンクに接続して、ワード線の情報を外部とのインターフェースを担う周辺回路に接続する配線のことである。
　図１８に周辺回路バンクの角部分の接続端子層９５４の配線パターンを示す。
　第４ヴィア８５４に接続する接続端子５２０は対になっている。接続端子５２０の無い領域では、前述のメインワード線９６０交差するために。第４配線８０４がグローバルビット線９７０として配置され、第４ヴィア８５４で第３配線層のグローバルビット線９７０と接続する。
　次に、図１９～図２４を用いて、第３の実施の形態のＣＭＯＳ半導体基板１０２の構造の変形例（バリエーション）について説明する。図１２の構成は上記実施の形態と同じなのでその説明は省略する。
　図１９（ａ）は、ＣＭＯＳバンク３１３の領域配置図である。
　ＣＭＯＳバンク３１３には、周辺回路領域３６０とセンスアンプ回路領域３４０とワード線ドライブ回路領域３５０とセンスアンプ回路領域３４０とが配置され、半導体ＣＭＯＳチップ２０２の端部に当たるＣＭＯＳバンク３１３には、さらにシリコン貫通電極４００が配置される。
　図１９（ｂ）は、ＣＭＯＳバンク３１３の平面図である。
　前述の周辺回路領域３６０とセンスアンプ回路領域３４０とワード線ドライブ回路領域３５０とシリコン貫通電極４００が後述する層間絶縁膜および保護絶縁膜９３０の下に隠れている。ＣＭＯＳバンク３１３の表面にＣＭＯＳ接続端子５２０が配置され、センスアンプ回路領域３４０およびワード線ドライブ回路領域３５０と後述する配線およびコンタクトで接続している。このＣＭＯＳ接続端子５２０は、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２を表同士貼り合せる時に後述するメモリ半導体基板１０１のメモリチップ接続端子５１０と１対１に電気的に接続する位置に配置される。
　図２０は、図１９（ｂ）のＣ－Ｃ断面付近を立体的に表した模式図である。本実施の形態に関係しない部分は、図示しないか簡略化している。
　図２０に示すように、配線層は多層（本実施の形態では４層）になっており、センスアンプ回路領域３４０のセンスアンプトランジスタ３４１は、ＣＭＯＳ接続端子５２０と最短経路でコンタクト７００～ローカル配線８００～第１ヴィア８５１～第１配線８０１～第２ヴィア８５２～第２配線８０２～第３ヴィア８５３～第３配線８０３～第４ヴィア８５４を経由して接続している。すなわち、ＣＭＯＳ接続端子５２０の直下にそのＣＭＯＳ接続端子５２０と接続するセンスアンプトランジスタ３４１が配置されている。以降の説明では各配線層を下からローカル配線層９５０、第１配線層９５１、第２配線層９５２、第３配線層９５３と称する。
　ローカル配線層９５０の配線８００は、層間絶縁膜９００の上に配置され、層間絶縁膜９００を貫通するコンタクトプラグ７００で、センスアンプトランジスタ３４１と接続し、配線層間絶縁膜９１１で埋設される。
　第１配線層９５１の第１配線８０１は、配線層間絶縁膜９１１の上に配置され、配線層間絶縁膜９１１を貫通する第１ヴィア８５１で、ローカル配線層９５０の配線８００と接続し、配線層間絶縁膜９１２で埋設される。
　第２配線層９５２の第２配線８０２は、配線層間絶縁膜９１２の上に配置され、配線層間絶縁膜９１２を貫通する第２ヴィア８５２で、第１配線層９５１の第１配線８０１と接続し、配線層間絶縁膜９１３で埋設される。
　第３配線層９５３の第３配線８０３は、配線層間絶縁膜９１３の上に配置され、配線層間絶縁膜９１３を貫通する第３ヴィア８５３で、第２配線層９５２の第２配線８０２と接続し、配線層間絶縁膜９１４で埋設される。
　第４ヴィア８５４が、配線層間絶縁膜９１４を貫通して、第３配線層９５３の第３配線８０３に接続し、その第４ヴィア８５４上面に接続するようにＣＭＯＳ接続端子５２０が配置される。
　ＣＭＯＳ接続端子５２０の間に保護絶縁膜９２０が配置される。
　図２１に周辺回路バンクの角部分の第１配線層９５１の配線パターンを示す。
　第１ヴィア８５１と第１ヴィア８５１に接続する第１配線８０１は図面の上下に隣り合う二つが対になっており、第１配線８０１対の両側に第１配線（ＧＮＤ）８０１’が配置される。第１配線（ＧＮＤ）８０１’の第１配線８０１対と反対側（第１配線（ＧＮＤ）８０１’の間）に複数の第１配線８０１が配置されているが本実施の形態と関係ないため説明を省略する。
　また、図中空白となっている領域にも図示されない第１配線８０１および第１ヴィア８５１が存在するが本実施の形態と関係ないため省略する。
　図２２に周辺回路バンクの角部分の第２配線層９５２の配線パターンを示す。
　第２ヴィア８５２に接続する第２配線８０２は対になっており、第２配線８０２対の両側に第２配線（ＧＮＤ）８０２’が配置される。その他の第２配線８０２にも第２ヴィア８５２が接続しているが本実施の形態と関係ないため省略する。また、図中空白となっている領域にも第２配線８０２および第１ヴィア８５２が存在するが本実施の形態と関係ないため省略する。
　図２３に周辺回路バンクの角部分の第３配線層９５３の配線パターンを示す。
　第３ヴィア８５３に接続する第３配線８０３は対になっており、第３配線８０３対の間をＸ方向に延在する用に第３配線８０３がメインワード線９６０として配置される。
　図２４に周辺回路バンクの角部分の接続端子層９５４の配線パターンを示す。
　第４ヴィア８５４に接続する接続端子５２０は対になっている。接続端子５２０の無い領域では、Ｙ方向に延在して第４配線８０４がグローバルビット線９７０として配置される。
　第１実施例は周辺回路領域がセンスアンプ回路領域とワード線ドライブ領域とで四方を囲まれているが、第２実施例は図２ｅに示すように周辺回路領域が四方を囲まれてはいないので、配線の自由度が増す。
　なお、上記実施の形態で示した配線構成とは逆に、第３配線８０３をグローバルビット線、第４配線８０４をメインワード線の構成とすることもできる。
（本発明の第４の実施の形態）
　次に、本発明の第４の実施の形態について説明する。
　半導体装置のうちＤＲＡＭは、キャパシタ構造を有するメモリセル領域とＣＭＯＳ回路からなる周辺回路領域からなっている。微細化が進むにつれ、それぞれの製造工程が異なってきており、同一ウェハ上に製造すると半導体プロセスの制約からおのおのの性能が劣化し、また、製造コストが高くなるという問題がある。
　そこで、上記第１の実施の形態では、メモリセル領域のみを有する半導体メモリチップを縦横に複数配置した、メモリ半導体基板とセンスアンプ回路領域・ワード線ドライブ領域・周辺回路領域・シリコン貫通電極を有する半導体ＣＭＯＳチップを縦横に複数配置したＣＭＯＳ半導体基板を別々の製造工程で製造する。しかし、メモリセルからセンスアンプの配線が長くなりノイズの影響を受けやすくなる。
　そこで、本発明の第４の実施の形態は、上記第１の実施の形態の改良例として、ノイズの影響を低減することが可能な半導体装置を提供する。
　本発明の第４の実施の形態では、メモリ半導体基板において、ビット線、ワード線をビット線接続プラグ、ワード線接続プラグによりメモリ半導体基板の裏面に引き出し、コンタクトプラグおよび配線を介して、メモリ半導体基板の裏側表面に露出する接続端子に電気的に接続する。このとき、ビット線引き出し線と隣接するバンクのビット線引き出し線を対にして出力する。
　つまり、上記第１の実施の形態ではメモリ半導体チップ表面側に接続端子を引き出しているが、メモリ半導体チップ裏面側にコンタクトプラグ、配線を介して接続端子を引き出す。これにより表面から引き出す場合に比べ配線長が短くでき、キャパシタがある側とは反対側からビット線に接続するコンタクトプラグを引き出すことにより、キャパシタとのビット線寄生容量の低減とノイズの影響が少なくなる効果がある。
　このように、本発明の第４の実施の形態では、メモリセル領域と周辺回路領域を別に形成することができるため、半導体プロセスからの制約を受けない。また、製造コストを抑えることができる。さらに、ビット線・ワード線から接続端子の距離が短くなり、キャパシタがある側とは反対側からビット線に接続するコンタクトプラグを引き出すことにより、キャパシタとのビット線寄生容量の低減とノイズの影響が少なくなる効果がある。
　次に、図面を参照しながら、本発明の第４の実施の形態について詳細に説明する。
　図１、図２、図３（ａ）、（ｂ）の構成は、第１の実施の形態と同じなのでその説明は省略する。
　図２５～図３０を参照して、本発明の第４の実施の形態について説明する。
　図２５は、本発明の第４の実施の形態に係るメモリセルバンク３１２の平面図である。
　前述のメモリセル３１１とビット線３１４とワード線３１５とビット線接続プラグ３２０とワード線接続プラグ３３０が後述する層間絶縁膜および保護絶縁膜９３０の下に隠れている。メモリセルバンク３１２の表面にメモリチップ接続端子５１０が配置され、ビット線接続プラグ３２０およびワード線接続プラグ３３０のと１対１に後述する配線およびコンタクトで接続している。このメモリチップ接続端子５１０は、メモリ半導体基板１０１とＣＭＯＳ半導体基板１０２を表同士貼り合せる時に後述するＣＭＯＳ半導体基板１０２のＣＭＯＳ接続端子５２０と１対１に電気的に接続する位置に配置される。
　図２６（ａ）は、図２５のＡ部拡大図である。
　図示されていないビット線３１４とワード線３１５の端部にビット線接続プラグ３２０とワード線接続プラグ３３０が配置される。ビット線接続プラグ３２０とワード線接続プラグ３３０の上面に接続してコンタクト７００が配置される。コンタクト７００上面から配線８００および他のコンタクト７００を介して接続する位置にメモリチップ接続端子５１０が配置される。ここで、ビット線３１４を一つおきに延長し、当バンクビット線３１４Ａと隣接バンクビット線３１４Ｂがコンタクト７００、配線８００を経由して対になる配線８００Ａおよび配線８００Ｂに接続するようにする。これにより、当バンクのデータを読み取るときは、隣接バンクはスタンバイ（Ｓｔａｎｄ－Ｂｙ）になるため隣接バンクビット線３１４Ｂに接続する配線８００Ｂの電位が固定され、ノイズの影響を低減することができる。
　図２６（ｂ）は、図２６（ａ）のＢ－Ｂ断面図である。
　メモリ半導体基板１０１に埋め込むようにワード線３１５とワード線３１５と交わる方向にビット線３１４が配置される。ビット線３１４とワード線３１５の交点に一つずつのメモリセル３１１が配置されている。
　図２６（ｂ）では、メモリセル３１１の上部のキャパシタ７１０のみが図示されている。また、ビット線３１４の端部等のメモリセル３１１と干渉しない位置にビット線接続プラグ３２０とが配置される。図示していないが、ワード線接続プラグ３３０についてもワード線３１５の端部等のメモリセル３１１と干渉しない位置に配置される。ビット線接続プラグ３２０とワード線接続プラグ３３０は、複数の層間絶縁膜９１０を貫通するコンタクト７００と配線８００の組み合わせを介して、１対１で電気的にメモリチップ接続端子５１０と接続している。ここで、コンタクト７００は後述図３に示す保護絶縁膜７０１を介して容量電極７１３に覆われる。このとき、容量電極７１３は、固定電位となっているため、ノイズの影響を低減することができる。
　次に、図２７～図３０を用いて、本実施の形態のメモリ半導体基板の製造方法を説明する。
　ここで、図２７～図３０において、（ａ）は図２６（ａ）に相当する平面図であり、（ｂ）は図２６（ｂ）に相当する断面図である。
　図２７（ａ）、（ｂ）に示すように、公知の方法で、ワード線３１５とビット線３１４である当バンクビット線３１４Ａおよび隣接バンクビット線３１４Ｂと下部電極７１１と容量絶縁膜７１２と上部電極７１３からなるキャパシタ７１０を形成した後に、メモリ半導体基板１０１の表面に支持基盤９３０を貼り付ける。
　次に、図２８（ａ）、（ｂ）に示すように、基板を裏返し、（以降、図の－Ｚ方向を上とする）メモリ半導体基板１０１を薄く（例えば３～５μｍ）研削する。
　次に、メモリ半導体基板１０１の上面に層間絶縁膜９００を成膜し、リソグラフィとＤｒｙエッチングによって開口し、ＣＶＤ等で導電材料を充填してビット線接続プラグ３２０とワード線接続プラグ３３０を形成する。
　ここで、ビット線接続プラグ３２０は当バンクビット線３１４Ａに接続するように、当バンクビット線３１４Ａ一つ置きにＹ方向に整列して２列に配置される。それぞれのビット線接続プラグ３２０は隣接バンクビット線３１４Ｂに対しても同様に配置される。
　すなわち、Ｘ方向に並ぶ、メモリセルバンク３１２（図示略）の間に４列のビット線接続プラグ３２０が配置される。ワード線接続プラグ３３０は、Ｙ方向に隣接する２つのメモリセルバンク３１２（図示略）のワード線３１５に接続するように配置される。なお、ビット線接続プラグ３２０とワード線接続プラグ３３０は、公知のＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｕｂｓｔｒａｔｅ　Ｖｉａ）技術を用いてメモリセルを形成する前に形成しておいても良い。
　次に、図２９（ａ）、（ｂ）に示すように、ビット線接続プラグ３２０とワード線接続プラグ３３０の上面に接続するように配線８００を形成する。ここで、ビット線接続プラグ３２０に接続する配線８００は後述するコンタクトプラグ７００接続用であり、ワード線接続プラグ３３０に接続する配線８００は、Ｙ方向と－Ｙ方向に交互に延在する。
　次に、図３０（ａ）、（ｂ）に示すように、メモリ半導体基板全面に層間絶縁膜９１０を成膜し、層間絶縁膜９１０を貫通し配線８００に接続するコンタクトプラグ７００を形成し、コンタクトプラグ７００の上面に接続して第２の配線８００を形成する。
　次に、メモリ半導体基板全面に図２６に示された保護絶縁膜９２０を成膜し、保護絶縁膜９２０を貫通し配線８００に接続するメモリチップ接続端子５１０を形成することで、図２６のメモリ半導体基板が完成する。
（本発明の第５の実施の形態）
　次に、本発明の第４の実施の形態について説明する。
　半導体装置のうちＤＲＡＭは、キャパシタ構造を有するメモリセル領域とＣＭＯＳ回路からなる周辺回路領域からなっている。微細化が進むにつれ、それぞれの製造工程が異なってきており、同一ウェハ上に製造すると半導体プロセスの制約からおのおのの性能が劣化し、また、製造コストが高くなるという問題がある。
　そこで、上記第１の実施の形態では、メモリセル領域のみを有する半導体メモリチップを縦横に複数配置した、メモリ半導体基板とセンスアンプ回路領域・ワード線ドライブ領域・周辺回路領域・シリコン貫通電極を有する半導体ＣＭＯＳチップを縦横に複数配置したＣＭＯＳ半導体基板を別々の製造工程で製造する。しかし、メモリセルからセンスアンプの配線が長くなりノイズの影響を受けやすくなる。
　本発明の第５の実施の形態は、第１の実施の形態の改良例として、ノイズの影響を低減することが可能な半導体装置を提供する。メモリ半導体基板のメモリセルレイアウトを４Ｆ２構造とした縦型トタンジスタとし、ビット線・ワード線をビット線接続端子・ワード線接続端子によりメモリ半導体基板の裏面に引き出しコンタクトプラグおよび配線を介して、メモリ半導体基板の裏側表面に露出する接続端子に電気的に接続する。このとき、ビット線引き出し線と隣接するバンクのビット線引き出し線を対にして出力する。
　つまり、第４の実施の形態ではメモリ半導体チップ裏面側に接続端子を引き出すが、第５の実施の形態では裏面側に接続端子を引き出すことに加え、トランジスタを完全空乏化縦型トランジスタにしてフローティングボディを回避し、トランジスタ特性を向上させる。ビット線は縦型ゲートより裏面側に形成する。ビット線・ワード線から接続端子の距離が短くなり、ビット線容量が低減されノイズの影響を受けにくくなる第４の実施の形態でのメリットも備えている。
　このように、本発明の第５の実施の形態では、メモリセル領域と周辺回路領域を別に形成することができるため、半導体プロセスからの制約を受けない。また、製造コストを抑えることができる。さらに、ビット線・ワード線から接続端子の距離が短くなり、ビット線容量が低減されノイズの影響を受けにくくなる。トランジスタを完全空乏化縦型トランジスタにしてフローティングボディを回避し、トランジスタ特性が向上する。
　次に、図面を参照しながら、本発明の第４の実施の形態について詳細に説明する。
　最初に、本実施の形態の４Ｆ２構造メモリセル半導体基板の構造を図３１を用いて説明する。
　図３１（ａ）は、メモリセル半導体基板の主要部分の配置を現す平面図である。配置を説明するため各主要部分の外形線のみで記載している。図３１（ｂ）は、図３１（ａ）のＡ－Ａ断面図である。図３１（ｃ）は、図３１（ａ）のＢ－Ｂ断面図である。
　まず、図３１（ａ）を参照すると、メモリ半導体基板１０１の表面側をＸ方向から傾いたＸ’方向に延在するＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｎｓｕｌａｔｏｒ）１５０で繰り返し区画して活性領域１０２０が配置される。
　Ｙ方向に延在し、Ｘ方向に狭いピラー分離溝１５２と広いワードトレンチ１５４が繰り返し配置される。これにより、活性領域１０２の表面側の一部が第１半導体ピラー１０３と第２半導体ピラー１０４に区画される。
　ピラー分離溝１５２はピラー分離絶縁膜１５３で埋設され、ワードトレンチ１５４の一方の側面には、図示されない第１ゲート絶縁膜１５６を介して第１半導体ピラー１０３と接する第１ワード線２０１が配置され、他方の側面には図示されない第２ゲート絶縁膜１５７を介して第２半導体ピラー１０４と接する第２ワード線２０２が配置される。
　それぞれの第１半導体ピラー１０３および第２半導体ピラー１０４に図示されない容量コンタクトプラグ２５２が電気的に接続するように配置され、容量コンタクトプラグ２５２に接続するように詳細構造を省略したキャパシタ３００が配置される。
　メモリ半導体基板１０１の裏面側に、Ｘ方向に整列する複数の第１半導体ピラー１０３と第２半導体ピラー１０４の間に当たる活性領域１０２を接続するようにビット線４０５が配置される。すなわち、Ｘ方向に延在するビット線４０５が、Ｙ方向に繰り返し配置される。
　次に、図３１（ｂ）、図３１（ｃ）を参照すると、Ｚ方向がメモリ半導体基板１０１の表面側、－Ｚ方向がメモリ半導体基板１０１の裏面側である。メモリ半導体基板１０１の表面側をＳＴＩ１５０（例えば深さ２００ｎｍ）で繰り返し区画して活性領域１０２が配置される。活性領域１０２の表面側にソースドレイン拡散層１０５が配置される。
　次に、マスク膜１５１をマスクにしてエッチングにより、Ｙ方向に延在し、Ｘ方向に狭いピラー分離溝１５２（例えば幅１０ｎｍ深さ１００ｎｍ）と広いワードトレンチ１５４（例えば幅４０ｎｍ深さ１５０ｎｍ）が繰り返し配置される。これにより活性領域１０２の表面側の一部が第１半導体ピラー１０３と第２半導体ピラー１０４に区画される。また、ピラー分離溝１５２の底からＳＴＩ１５０の深さを超える深さまでの範囲にビットコンタクト拡散層１０６が設置される。
　ピラー分離溝１５２はピラー分離絶縁膜１５３で埋設され、ワードトレンチ１５４の底部にはピラー分離溝１５２の底と面一になるように埋め込み絶縁膜１５５が配置され、ワードトレンチ１５４の絶縁膜１５５のメモリセル半導体基板表面側の一方の側面には、第１ゲート絶縁膜１５６を介して第１半導体ピラー１０３と接する第１ワード線２０１が配置され、他方の側面には第２ゲート絶縁膜１５７を介して第２半導体ピラー１０４と接する第２ワード線２０２が配置される。
　第１ワード線２０１および第２ワード線２０２のメモリセル半導体基板表面側は、ソースドレイン拡散層１０５のメモリセル半導体基板裏面側と面一となっている。ワードトレンチ１５４の残された部分を埋設するようにメモリ半導体基板１０１の表面側全面に第一層間絶縁膜１５８が配置され、第一層間絶縁膜１５８を貫通し、各第１半導体ピラー１０３と第２半導体ピラー１０４のメモリセル半導体基板表面側に接続する容量コンタクトプラグ２５２が配置される。
　メモリ半導体基板１０１の表面側全面に第二層間絶縁膜１５９が配置され、第二層間絶縁膜１５９を貫通し、容量コンタクトプラグ２５２のメモリセル半導体基板表面側に接続する容量シリンダーホール３０１が配置され、容量シリンダーホール３０１の底および側面を使用して下部電極３０２、容量絶縁膜３０３、上部電極３０４からなるキャパシタ３００が配置される。
　なお、本実施の形態では、キャパシタ３００をシリンダー型として説明しているが、クラウン型など他の型でもかまわない。容量シリンダーホール３０１を覆うようにメモリ半導体基板１０１の表面側全面に第一保護絶縁膜１６０が配置され、保持基板４００が接着される。保持基板は、シリコン半導体基板や絶縁体基板等製造工程に耐えるものであればなんでもかまわない。
　メモリ半導体基板１０１の裏面側を研削し（例えば、メモリ半導体基板１０１が厚さ２５０ｎｍになるまで）、メモリ半導体基板１０１の裏面全面に第三層間絶縁膜４０１が配置される。Ｙ方向に延在してＸ方向に繰り返すように第三層間絶縁膜４０１とメモリ半導体基板１０１を貫通してビットコンタクト拡散層１０６に達するビットコンタクトトレンチ４０２が配置される。ビットコンタクトトレンチ４０２の側面を覆うようにライナー膜４０３が配置される。
　Ｘ方向に整列する複数のビットコンタクト拡散層１０６とリンドープトポリシリコンコンタクト４０４を通して接続するようにＷビット線４０５が配置される。すなわち、Ｘ方向に延在するビット線４０５が、Ｙ方向に繰り返し配置される。ビット線４０５のメモリセル半導体基板裏面側にはカバー膜４０６が配置される。
　カバー膜４０６で覆われたビット線４０５間に第四層間絶縁膜４５０が配置される。第四層間絶縁膜４５０およびカバー膜４０６のメモリセル半導体基板裏面側に第１配線４５１と第五層間絶縁膜４５２が配置される。なお、第１配線４５１は図示されていない部分でビット線４０５または第１ワード線２０１または第２ワード線２０２とコンタクトプラグで接続している。第五層間絶縁膜４５２を貫通して第１配線４５１と接続するようにコンタクトプラグ４５３が配置され、コンタクトプラグ４５３のメモリセル半導体基板裏面側に接続するように第２配線４５４と第二保護絶縁膜４５５が配置される。第二保護絶縁膜４５５を貫通して第２配線４５４と接続するように接続端子４５６が配置される。
　このように、ビット線４０５及び接続端子４５６をメモリセル半導体基板裏面側にすることにより、メモリセルをフローティングボディにすることなく接続端子４５６とビット線４０５または第１ワード線２０１または第２ワード線２０２を短い経路で接続することができるのでノイズの影響を受けにくくなる。
　次に、図３２～図４５を用いて、本実施例のメモリ半導体基板の製造方法について説明する。ここで、各図において、（ａ）はメモリセル部分の平面図であり、（ｂ）は（ａ）のＡ－Ａ断面図であり、（ｃ）は（ａ）のＢ－Ｂ断面図である。
　まず、図３２に示すようにメモリ半導体基板１０１の表面全面にレジスト９１を塗布し　リソグラフィとドライエッチングでＸ方向から傾いたＸ’方向に延在するＳｈａｌｌｏｗ　Ｔｒｅｎｃｈ１４９（例えば幅２０ｎｍ）を開口する。
　これにより、メモリ半導体基板１０１の表面側が活性領域１０２に区画される。なお、レジスト９１マスクとして説明しているが、ダブルパターニング等の積層マスク膜を用いてもかまわない。
　次に、図３３に示すようにシャロートレンチ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ）１４９を絶縁膜で埋設しＳＴＩとする。次にメモリ半導体基板１０１と逆特性の不純物をイオン注入により注入し、活性領域１０２のメモリ半導体基板１０１表面側にソースドレイン拡散層１０５を形成する。
　次に、図３４に示すようにメモリ半導体基板１０１の表面全面にマスク膜１５１を成膜した後に、レジスト９１を塗布し、リソグラフィとドライエッチングでＹ方向に延在するピラー分離溝１５２とワードトレンチ１５４を開口する。
　ピラー分離溝１５２とワードトレンチ１５４は交互に並び、残された部分が第１半導体ピラー１０３と第２半導体ピラーとなる。なお、本説明ではレジスト９１マスクとしているが、アモルファスシリコンを用いたり、積層マスクを用いたダブルパターニングを用いても良い。
　次に、マスク膜１５１およびレジスト９１をマスクにして、メモリ半導体基板１０１と逆特性の不純物をイオン注入で導入し、ピラー分離溝１５２の底からＳＴＩ１５０の深さを超える深さまでの範囲にビットコンタクト拡散層１０６、また、ワードトレンチ１５４の底からＳＴＩ１５０の深さを超える深さまでの範囲に犠牲拡散層１０７を形成する。
　次に、図３５に示すようにピラー分離溝１５２とワードトレンチ１５４を含むメモリ半導体基板１０１の表面全面にピラー分離絶縁膜１５３を成膜する。ピラー分離絶縁膜１５３の膜厚は、ピラー分離溝１５２を完全に埋設する膜厚（例えば６ｎｍ）とする。
　次に、図３６に示すように、エッチバックまたはＨＦ系の酸化膜Ｗｅｔエッチングでピラー分離絶縁膜１５３をエッチングしてピラー分離溝１５２の中だけ残す。
　次に、マスク膜１５１とピラー分離絶縁膜１５３をマスクにして、メモリ半導体基板１０１と同特性の不純物をイオン注入で導入し、ワードトレンチ１５３の底にある犠牲拡散層１０７を打ち消してメモリ半導体基板１０１の特性に戻す。
　次に、図３７に示すように、ワードトレンチ１５３の内側を含むメモリ半導体基板１０１の表面全面に埋め込み絶縁膜１５５を成膜した後に、エッチバックによりリセスして、埋め込み絶縁膜１５５をワードトレンチ１５３の底部でピラー分離絶縁膜１５３のメモリ半導体基板１０１裏面側と面一まで残す。
　次に、図３８に示すように、ワードトレンチ１５４の内側の残された側面を酸化し、第１半導体ピラー１０３側面に薄い第１ゲート絶縁膜１５６（例えば、３ｎｍ）および第２半導体ピラー側面１０４に薄い第２ゲート絶縁膜１５７（例えば、３ｎｍ）を形成し、メモリ半導体基板１０１の表面全面に薄く（例えば１０ｎｍ）タングステンを成膜し、エッチバックにより第１半導体ピラー１０３側面に第１ワード線２０１および第２半導体ピラー側面１０４に第２ワード線２０２を形成する。
　第１ワード線２０１および第２ワード線２０２のメモリ半導体基板１０１表面側は、ソースドレイン拡散層１０５のメモリ半導体基板１０１裏面側と面一とする。すなわち、第１ワード線２０１は第１ゲート絶縁膜１５６を介して第１半導体ピラー１０３側面に接し、第２ワード線２０２は第２ゲート絶縁膜１５６を介して第１半導体ピラー１０３側面に接する。第１ワード線２０１および第２ワード線２０２が縦型トランジスタのゲート電極となる。ここで第１ワード線２０１および第２ワード線２０２をタングステンとしているが、他の金属または金属の複合材でもかまわない。
　次に、図３９に示すように、残されたワードトレンチ１５４の内側を含むメモリ半導体基板１０１の表面全面に第１層間絶縁膜１５８を成膜する。
　次に、図４０に示すようにリソグラフィとドライエッチングで第１層間絶縁膜とマスク膜１５１を貫通しソースドレイン拡散層１０５に達する容量コンタクトホール２５１を開口し、タングステンで埋設することで容量コンタクトプラグ２５２を形成する。ここで容量コンタクトプラグ２５２をタングステンとしているが、他の金属または金属の複合材またはポリシリコンでもかまわない。
　次に、図４１に示すように、第二層間絶縁膜１５９を厚く（例えば、１．８μｍ）成膜し、リソグラフィとドライエッチングで容量コンタクトプラグ２５２が現れるまでエッチングし、容量シリンダーホール３０１を形成する。ここで容量シリンダーホール３０１の配置を六方細密配置にしているがほかの配置方法でもかまわない。次に、容量シリンダーホール３０１内に下部電極３０２、容量絶縁膜３０３、上部電極３０４を形成しキャパシタ３００を構成する。次に、メモリ半導体基板１０１の表面全面に第１保護絶縁膜１６０を成膜する。
　次に、図４２に示すように、メモリ半導体基板１０１の表面に保持基板４００を貼り付け上下を反転しメモリ半導体基板１０１の裏面を研削する。（例えば、メモリ半導体基板１０１が厚さ２５０ｎｍになるまで）次に、メモリ半導体基板１０１の裏面全面に第三層間絶縁膜４０１を成膜する。
　次に、図４３に示すように、メモリ半導体基板１０１の裏面全面にレジスト９１を塗布し、リソグラフィとドライエッチングで、ビットコンタクト拡散層１０６が現れるまでエッチングして、ビットコンタクトトレンチ４０２を開口する。なお、レジスト９１マスクとして説明しているが、ダブルパターニング等の積層マスク膜を用いてもかまわない。
　次に、図４４に示すように、メモリ半導体基板１０１の裏面全面にシリコン窒化膜を成膜しエッチバックにより、ビットコンタクトトレンチ４０２の側面にのみ残してライナー膜４０３を形成する。次に残されたビットコンタクトトレンチ４０２を埋設するようにリンドープトシリコン膜を成膜し、第三層間絶縁膜４０１の表面までエッチバックしてリンドープトシリコンコンタクト４０４形成する。
　次に、メモリ半導体基板１０１の裏面全面に積層金属膜（たとえばチタン膜とその上にタングステン膜）、シリコン窒化膜を順に成膜し、レジスト９１を塗布した後リソグラフィとドライエッチングで、ビット線４０５とカバー膜４０６を形成する。なお、レジスト９１マスクとして説明しているが、ダブルパターニング等の積層マスク膜を用いてもかまわない。
　次に、図４５に示すように、ビットコンタクトトレンチ４０２の残された部分を含むビット線４０５とカバー膜４０６の間に第四層間絶縁膜をＣＶＤ法またはＳＯＤ法により成膜し、ＣＭＰによりカバー膜をストップ膜として平坦化する。
　次に、公知の方法で、第四層間絶縁膜４５０およびカバー膜４０６のメモリセル半導体基板裏面側に第１配線４５１と第五層間絶縁膜４５２を形成し、第五層間絶縁膜４５２を貫通して第１配線４５１と接続するようにコンタクトプラグ４５３を形成し、コンタクトプラグ４５３のメモリセル半導体基板裏面側に接続するように第２配線４５４と第二保護絶縁膜４５５を形成し、第二保護絶縁膜４５５を貫通して第２配線４５４と接続するように接続端子４５６を形成することで図３１のメモリセル半導体基板１０１が完成する。
（本発明の第６の実施の形態）
　次に、本発明の第６の実施の形態のメモリ半導体基板について説明する。
　図４６を用いて、本発明の第６の実施の形態のビット線までの平面的な配置について説明する。図４６は、メモリ半導体基板１０１０のメモリセルを配置した領域の端の部分を拡大した平面図である（張り合わせのため、上下ひっくり返した後で上から見た図で拡散層は右上がりに描かれている。途中図ではひっくり返す前なので右下がりに描かれている）。
　第１素子分離溝１０２０が、第２の方向Ｙに延在し幅Ｌ１で第１の方向ＸにピッチＬ２で繰り返し配置される。第２素子分離溝１０３０が、第１の方向Ｘに傾いた第３の方向Ｗに延在し幅Ｌ３で第２の方向ＹにピッチＬ４で繰り返し配置される。なお、メモリセルを配置した領域の端の部分では、第１素子分離溝１０２０と第２素子分離溝１０３が接続した大領域となっている。
　次に、素子分離領域１０４０が、第１素子分離溝１０２０と第２素子分離溝１０３０を埋設するように配置される。ここで、メモリ半導体基板１０１０の拡散層が素子分離領域１０４０により区画され活性領域１０５０となる。
　次に、容量拡散層１０６０が、活性領域１０５０のメモリ半導体基板１０１０表面側に配置される。次に、ワード溝１０７０が、第２の方向Ｙに延在し幅Ｌ５で第２の方向Ｙに整列する素子分離領域１０４０の中心を貫通するように第１の方向Ｘに繰り返し配置される。ここで、ワード溝１０７０は、底１０７０ａと第１の方向Ｘに向かい合う第１壁面１０７０ｂと第２壁面１０７０ｃと第２の方向Ｙに向かい合う第３壁面１０７０ｄと第４壁面１０７０ｅ（図示されない）からなる。また、ワード溝１０７０によって活性領域１０５０のメモリ半導体基板１０１０の表面側が二つに分けられ第１半導体ピラー１０８０と第２半導体ピラー１０９０となる。
　次に、ビット拡散層１１００が、ワード溝１０７０の底１０７０ａに接する活性領域１０５０部分に配置される。次に、第１セルゲート電極１１２０が、ワード溝１０７０の第１壁面１０７０ｂと第３壁面１０７０ｄに沿って配置される。なお、第１セルゲート電極１１２０が第１半導体ピラー１０８０と接する部分は図示されないセルゲート絶縁膜で絶縁される。
　次に、第２セルゲート電極１１３０が、ワード溝１０７０の第２壁面１０７０ｃと第４壁面１０７０ｅ（図示されない）に沿って配置される。なお、第２セルゲート電極１１３０が第２半導体ピラー１０９０と接する部分はセルゲート絶縁膜（図示されず）で絶縁される。
　次に、容量素子１１５０が、第１半導体ピラー１０８０と第２半導体ピラー１０９０のメモリ半導体基板１０１０の表面側に配置される。次に、ビットコンタクトプラグ２０７０が、ビット拡散層１１００のメモリ半導体基板１０１０の裏面側に配置される。そして、ワードコンタクトプラグ２０８０が、メモリセルを配置した領域の端に突出した第１セルゲート電極１１２０のメモリ半導体基板１０１０の裏面側に配置される。
　なお、図示されていないが、メモリセルを配置した領域の反対側の端においてもワードコンタクトプラグ２０８０が、メモリセルを配置した領域の端に突出した第２セルゲート電極１１３０のメモリ半導体基板１０１０の裏面側に配置される。そして、ビット線２０９０が、第１の方向Ｘに整列するビットコンタクトプラグ２０７０と接続するように第１の方向Ｘに延在し幅Ｌ６で第２の方向ＹにピッチＬ７で繰り返すように配置される。
　図４７は、図４６のＡ－Ａ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。
　ＢＯＸ層１０１０ｂがメモリ半導体基板１０１０の表面１０１０ｃから深さｈ１から深さｈ２の範囲に配置される。素子分離領域１０４０が、メモリ半導体基板１０１０の表面１０１０ｃから深さｈ４までに図４６で示したように配置される。これによリ、メモリ半導体基板１０１０の表面１０１ｃから深さｈ４までが区画され活性領域１０５０となる。
　さらに、容量拡散層１０６０が活性領域１０５０のメモリ半導体基板１０１０の表面１０１０ｃから深さｈ５までに配置される。そして、ワード溝１０７０がメモリ半導体基板１０１０の表面１０１０ｃから深さｈ７まで図４６で示したように配置される。これにより、活性領域１０５０のメモリ半導体基板１０１０の表面１０１ｃから深さｈ７までが第１半導体ピラー１０８０と第２半導体ピラー１０９０に分割される。
　さらに、ビット拡散層１１００が、ワード溝１０７０の底１０７０ａの部分にあたる活性領域１０５０すなわちメモリ半導体基板１０１０の表面１０１０ｃから見て、深さｈ７から深さｈ４までの間に配置される。すなわち、活性領域１０５０は、容量拡散層１０６０と第１半導体ピラー１０８０と第２半導体ピラー１０９０とビット拡散層１１００から構成される。
　そして、第１セルゲート電極１１２０が、メモリ半導体基板１０１０の表面１０１０ｃから深さｈ１から深さｈ２の範囲に図４６に示したように配置される。なお、第１セルゲート電極１１２０が第１半導体ピラー１０８０と接する部分はセルゲート絶縁膜１１１０で絶縁される。
　さらに、第２セルゲート電極１１３０が、メモリ半導体基板１０１０の表面１０１０ｃから深さｈ５から深さｈ７の範囲に図４６に示したように配置される。なお、第２セルゲート電極１１３０が第１半導体ピラー１０９０と接する部分はセルゲート絶縁膜１１１０で絶縁される。また、キャップ絶縁膜（ゲート間の絶縁膜）１１４０が、残されたワード溝１０７０を埋設するように配置される。
　次に、容量素子１１５０が、第１半導体ピラー１０８０と第２半導体ピラー１０９０の容量拡散層１０６０に接続するように配置される。なお、この容量素子１１５０は、クラウン型、コンケーブ型、フィン型などどのような形でもかまわない。よって、図上では模式的な記号で示す。
　次に、第１ビットコンタクト溝２０１０が、メモリ半導体基板１０１０の裏側からＢＯＸ層１０１０ｂを貫通して拡散層１０１０ａ内のビット拡散層１１００に達する深さまで図４６に示したように配置される。これにより、拡散層１０１０ａの残された部分が接地領域２２２０となる。
　次に、第１スペーサ膜２０３０が、第１ビットコンタクト溝２０１０の側壁に配置される。これにより、第１ビットコンタクト溝２０１０は狭められて第２ビットコンタクト溝２０５０となる。そして、ビットコンタクトプラグ２０７０が、第２ビットコンタクト溝２０５０内にビット拡散層１１００に接続するように配置される。
　次に、ビット線２０９０が、第１の方向Ｘに整列するビットコンタクトプラグ２０７０と接続するように図４６に示したでように配置される。さらに、第１層間絶縁膜２１１０が、ビット線２０９０とビットコンタクトプラグ２０７０を埋設するようにＢＯＸ層１０１０ｂの上に配置される。
　次に、ビット配線コンタクトプラグ２１２０が、第１層間絶縁膜２１１０を貫通しビット線２０９０と接続するように配置される。そして、ビット配線２１４０が、ビット配線コンタクトプラグ２１２０と接続するように第１層間絶縁膜２１１０の上に配置される。また、第２層間絶縁膜２１６０が、ビット配線２１４０を埋設するように第１層間絶縁膜２１１０の上に配置される。
　次に、ビット接続端子コンタクトプラグ２１７０が、第２層間絶縁膜２１６０を貫通しビット配線２１４０に接続するように配置される。そして、第３層間絶縁膜２２１０が、第２層間絶縁膜２１６０の上に配置される。そして、ビット接続端子２１９０が、第３層間絶縁膜２２１０を貫通しビット接続端子コンタクトプラグ２１７０に接続するように配置される。
　ここで、上記第５の実施の形態では、図３１、図３４～図４４に示すように、導体ピラー１０３の間に形成されたビットコン拡散層１０６にコンタクトプラグ４０４を介してビット線４０５がつながるように形成されている。ビットコンタクト拡散層１０６は導体ピラー１０３の間に形成されるため、第５の実施の形態のレイアウトではピラー間の幅の拡大に限界がある。
　そこで、本発明の第６の実施の形態のレイアウトでは、ワード溝部にビット線と接続する拡散層を作り、溝部の側壁にゲート電極を作ることにより、ゲート電極間の幅までビット線と接続する拡散層の幅を広げることができる。これにより、コンタクト接触面積を大きく取ることができ、目合わせマージンが拡大する。本発明の第６の実施の形態のレイアウトでは、ビットコンタクト拡散層はゲート電極の直下に位置する構造となる。さらに、上記第５の実施の形態では、図３７に示すように、ワード溝にある犠牲拡散層１０７を打ち消すイオン注入が必要になっているが、本発明の第６の実施の形態ではその工程は不要となる。
　図４８は、図４６のＢ－Ｂ断面を第２の方向Ｙに沿った垂直面に投影した断面図である。
　図４８を参照して、図４７に現されていないワードコンタクトプラグ２０８０周辺の構造を説明する。
　先ず、第１ワードコンタクト穴２０２０が、メモリ半導体基板１０１０の裏側からＢＯＸ層１０１０ｂと拡散層１０１０ａを貫通し素子分離領域１０４０内の破線で表した第１セルゲート電極１１２０に達する深さまで図４６でしめしたように配置される。なお、図示されていないが、メモリセルを配置した領域の反対側の端においても第１ワードコンタクト穴２０２０が第２セルゲート電極１１３０に達する深さまで配置される。
　次に、第２スペーサ膜２０４０が、第１ワードコンタクト穴２０２０の側壁に配置される。これにより、第１ワードコンタクト穴２０２０は狭められて第２ワードコンタクト穴２０６０となる。そして、ワードコンタクトプラグ２０８０が、第２ワードコンタクト穴２０６０内に第１セルゲート電極１１２０に接続するように配置される。なお、図示されていないが、メモリセルを配置した領域の反対側の端においてもワードコンタクトプラグ２０８０が第２セルゲート電極１１３０に接続するように配置される。
　次に、ワードコンタクトパッド２１００が、ワードコンタクトプラグ２０８０に接続するように配置される。そして、第１層間絶縁膜２１１０が、ワードコンタクトパッド２１００を埋設するようにＢＯＸ層１０１０ｂの上に配置される。されに、ワード配線コンタクトプラグ２１３０が、第１層間絶縁膜２１１０を貫通しワードコンタクトパッド２１００に接続するように配置される。
　次に、ワード配線２１５０が、ワードコンタクトパッド２１００に接続するように第１層間絶縁膜２１１０の上に配置される。さらに、第２層間絶縁膜２１６０が、ワード配線２１５０を埋設するように第１層間絶縁膜２１１０の上に配置される。そして、ワード接続端子コンタクトプラグ２１８０が、第２層間絶縁膜２１６０を貫通しワード配線２１５０に接続するように配置される。さらに、第３層間絶縁膜２２１０が、第２層間絶縁膜２１６０の上に配置される。また、ワード接続端子２２００が、第３層間絶縁膜２２１０を貫通しワード接続端子コンタクトプラグ２１８０に接続するように配置される。
　次に、図４９～図５４を用いて、本発明の第６の実施の形態の製造方法について説明する。
　ここで、図４９は、平面図であり、図５０は、図４９のＡ－Ａ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。
　メモリ半導体基板１０１０の表面１０１０ｃから深さｈ１からｈ２の範囲（例えば４００ｎｍ～３５０ｎｍ）に注入によりＢＯＸ層１０１０ｂが形成されたＳＯＩ構造メモリ半導体基板１０１０を用いる。これにより、メモリ半導体基板１０１０の表面１０１０ｃから深さｈ１の範囲は、活性領域１０１０ａとなる。なお、注入によりＢＯＸ層１０１０ｂを形成しているが、絶縁物を貼り付けたり、絶縁物の上にシリコンを成長したり等他の方法を用いてもかまわない。
　次に、メモリ半導体基板１０１０の表面に窒化シリコン膜を厚さｈ３（例えば５０ｎｍ）成膜し、リソグラフィとドライエッチングで、第２の方向Ｙに延在し幅Ｌ１（例えば２０ｎｍ）で第１の方向ＸにピッチＬ２（例えば１２０ｎｍ）で繰り返すストライプと、第１の方向Ｘに傾いた第３の方向Ｗに延在し幅Ｌ３（例えば２０ｎｍ）で第２の方向ＹにピッチＬ４（例えば６０ｎｍ）で繰り返すストライプとが重ね合わさりメモリセルを配置した領域の端の部分で接続した大領域となるパターン部分を取り去った第１マスク窒化シリコン膜４１を形成する。
　次に、第１マスク窒化シリコン膜４１をマスクにして、ドライエッチングで、活性領域１０１０ａをメモリ半導体基板１０１０の表面１０１０ｃから深さｈ４（例えば３００ｎｍ）までエッチングする。これにより、第２の方向Ｙに延在し幅Ｌ１で第１の方向ＸにピッチＬ２で繰り返し配置される第１素子分離溝１０２０と、第１の方向Ｘに傾いた第３の方向Ｗに延在し幅Ｌ３で第２の方向ＹにピッチＬ４で繰り返し配置される第２素子分離溝１０３０が形成される。なお、メモリセルを配置した領域の端の部分では、第１素子分離溝１０２０と第２素子分離溝１０３０が接続した大領域となっている。
　次に、シリコン酸化膜を溝に埋め込むように成膜し、ＣＭＰ法で平坦化し、素子分離領域１０４０を形成する。
　次に、イオン注入により容量拡散層１０６０を基板から深さｈ５で形成する。
　図５１は、Ａ－Ａ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。
　図５１を参照すると、メモリ半導体基板１０１０の表面に窒化シリコン膜を厚さｈ６（例えば１００ｎｍ）成膜し、リソグラフィとドライエッチングで、活性領域１０５０の中心を挟んで幅Ｌ５（例えば２０ｎｍ）の第２の方向Ｙに延在するパターンを取り去った第２マスク窒化シリコン膜４２を形成する。
　次に、第２マスク窒化シリコン膜４２をマスクにして、ドライエッチングで素子分離領域１０４０と活性領域１０５０をメモリ半導体基板１０１０の表面１０１０ｃから深さｈ７までエッチングしてワード溝１０７０を形成する。
　次に、図５２を参照する。図５２は、Ａ－Ａ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。
　図５２を参照すると、ワード溝１０７０の底１０７０ａに現れた活性領域１０５０にイオン注入を用いて、メモリ半導体基板１０１０の表面１０１０ｃから深さｈ４の範囲にｎ型の不純物を導入しビット拡散層１１００を形成する。これにより、３方向を素子分離領域１０４０に接し、残りの１方向をワード溝１０７０の第１壁面１０７０ｂならびにビット拡散層１１００と接する第１半導体ピラー１０８０と３方向を素子分離領域１０４０に接し、残りの１方向をワード溝１０７０の第２壁面１０７０ｃならびにビット拡散層１１００と接する第２半導体ピラー１０９０とが形成される。すなわち、活性領域１０５０は、ビット拡散層１１００と第１半導体ピラー１０８０と第２半導体ピラー１０９０と容量拡散層１０６０とで構成される。
　次に、ランプアニールを用いてワード溝１０７０の第１壁面１０７０ｂに現れている第１半導体ピラー１０８０とワード溝１０７０の第２壁面１０７０ｃに現れている第２半導体ピラー１０９０とワード溝１０７０の底１０７０ａに現れているビット拡散層１１００の表面にセルゲート絶縁膜（図示せず）を形成する。
　次に、カバレッジ性の高い窒化チタン成膜法を用いて、ワード溝１０７０の底ならびに側壁を含む第２マスク窒化シリコン膜４２の表面に窒化チタン膜（図示せず）を厚さｈ８（例えば２０ｎｍ）成膜する。ドライエッチング法を用いて窒化チタン膜（図示せず）をエッチバックし、窒化チタン膜（図示せず）をワード溝１０７０の第１側壁１０７０ｂ、第２側壁１０７０ｃ、第３側壁１０７０ｄの表面にのみ残す。
　次に、ワード溝１０７０の残りの部分を埋設するようにメモリ半導体基板１０１０全面に窒化シリコン膜（図示せず）を成膜する。
　次に、ＣＭＰまたは窒化膜ウェットエッチングを用いて、素子分離領域１０４０と容量拡散層１０６０の表面が現れるまで窒化シリコン膜（図示せず）を除去する。これにより、窒化シリコン膜（図示せず）はワード溝１０７０内部にのみ残されキャップ絶縁膜１１４０となる。
　その後、公知の方法を用いて、容量拡散層１０６０に接続するように容量素子１１５０を形成する。この容量素子１１５０は、クラウンタ型、コンケーブ型、フィン型などどのような形でもかまわない。
　次に、容量素子１１５０の上にＣＶＤ法を用いて保護絶縁膜１１６０を成膜する。次に、支持基板１１７０を貼り付ける。
　次に、メモリ半導体基板１０１０をひっくり返す。以降の説明では、高さ方向Ｚの値の減る方向を上と記述する。次に、裏面研研削により、ＢＯＸ層１０１０ｂが現れるまで研削する。
　次に、ＢＯＸ層１０１０ｂの上に窒化シリコン膜を成膜し、次に、第３マスク窒化シリコン膜（図示せず）を形成する。第３マスク窒化シリコン膜をマスクにして、ビット拡散層１０５０に達する第１ビットコンタクト溝２０１０と第１セルゲート電極１１２０に達する第１ワードコンタクト穴２０２０を形成する。
　次に、ＣＶＤ法を用いて酸化シリコン膜３０を厚さｈ９（例えば１０ｎｍ）成膜する。酸化シリコン膜３０をエッチバックして、第１ビットコンタクト溝２０１０と第１ワードコンタクト穴２０２０の底および側壁にのみ残し、第１ビットコンタクト溝２０１０内に第１スペーサ２０３０と第１ワードコンタクト穴（図示せず）の中に最２スペーサ２０４０を形成する。
　次に、ＣＶＤ法により第２ビットコンタクト溝２０５０と第２ワードコンタクト穴２０６０を埋設するように、リンドープドポリシリコン膜（図示せず）を成膜するエッチバックして、第２ビットコンタクト溝２０５０と第２ワードコンタクト穴２０６０の中のみに残し、リンドープドシリコン充填層５１（セル部ではビット線と接続するためのビットコンタクトプラグ２０７０）とワードコンタクトプラグ２０８０（セル端部でゲート電極に電位を与えるプラグ）を形成する。
　次に、スパッタ法を用いてチタン・窒化チタン・窒化タングステン・タングステン等からなる貴族複合膜（図示せず）１５を２０ｎｍの厚さで成膜する。リソグラフィとドライエッチングにより、第１の方向Ｘに延在し幅Ｌ６（例えば２０ｎｍ）で第２の方向ＹにピッチＬ７（例えば６０ｎｍ）で繰り返すビット線２０９０パターンとワードコンタクトプラグ２０８０と接続するように配置されたワードコンタクトパッド２１００パターンを形成し、金属複合膜（図示せず）をエッチングして、ビット線２０９０とビットコンタクトプラグ２０７０とワードコンタクトパッド２１００を形成する。
　次に、図５３を参照する。図５３は、Ａ－Ａ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。
　ドライエッチング法を用いて窒化チタン膜（図示せず）をエッチバックし、窒化チタン膜をワード溝１０７０の第１側壁１０７０ｂ、第２側壁１０７０ｃ、第３側壁１０７ｄ、図示されない第４側壁１０７０ｅの表面にのみ残す。このとき、図５３では、セルゲート絶縁膜（図示せず）も一緒にエッチングしているが残してもかまわない。
　次に、リソグラフィとドライエッチングで、第２側壁１０７０ｃと第３側壁１０７０ｄの接する部分の窒化チタン膜と、図示されない第１側壁１０７０ｂと第４側壁１０７０ｅの接する部分の窒化チタン膜を除去して、第１側壁１０７０ｂ側の窒化チタン膜１２と第２側壁１０７０ｃ側の窒化チタン膜を独立させて、第１セルゲート電極１１２０と第２セルゲート電極１１３０を形成する。
　次に、図４７～図４８を参照する。ここで、図４７は、図４６のＡ－Ａ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。図４８は、図４６のＢ－Ｂ断面を第２の方向Ｙに沿った垂直面に投影した断面図である。
　ワード溝１０７０の残りの部分を埋設するようにメモリ半導体基板１０１０全面に窒化シリコン膜を成膜する。
　次に、図４７を参照すると、ＣＭＰまたは窒化膜ウェットエッチングを用いて、素子分離領域１０４０と容量拡散層１０６０の表面が現れるまで窒化シリコン膜を除去する。これにより、窒化シリコン膜はワード溝１０７０内部にのみ残されキャップ絶縁膜１１４０となる。
　その後、公知の方法を用いて、容量拡散層１０６０に接続するように容量素子１１５０を形成する。この容量素子１１５０は、クラウンタ型、コンケーブ型、フィン型などどのような形でもかまわない。
　次に、容量素子１１５０の上にＣＶＤ法を用いて保護絶縁膜１１６０を成膜する。
　次に、支持基板１１７０を永久接合技術により貼り付け、メモリ半導体基板１０１０をひっくり返す。以降の説明では、高さ方向Ｚの値の減る方向を上と記述する。
　次に、裏面研削により、ＢＯＸ層１０１０ｂが現れるまで研削する。第３マスク窒化シリコン膜４３を形成する。そして、第３マスク窒化シリコン膜をマスクにして、ビット拡散層１０５０に達する第１ビットコンタクト溝２０１０と第１セルゲート電極１１２０に達する第１ワードコンタクト穴を形成する。
　その後、第１層間絶縁膜２１１０を形成する工程と、ビット配線コンタクトプラグ２１２０とワード配線コンタクトプラグ２１３０を形成する工程と、ビット配線２１４０とワード配線２１５０を形成する工程と、第２層間絶縁膜２１６０を形成する工程と、ビット接続端子コンタクトプラグ２１７０とワード接続端子コンタクトプラグ２１８０を形成する工程と、ビット接続端子２１９０とワード接続端子２２００を形成する工程と、第１層間絶縁膜２２１０を形成する工程を経て、第６の実施の形態のメモリ半導体基板が完成する。最後に、第２の半導体チップと張り合わせる。
（本発明の第７の実施の形態）
　次に、本発明の第７の実施の形態のメモリ半導体基板について説明する。
　図５５を用いて、本発明の第７の実施の形態のビット線までの平面的な配置について説明する。図５５は、メモリ半導体基板３０１０のメモリセルを配置した領域の端の部分を拡大した平面図である。
　先ず、第１素子分離溝３０２０が、第２の方向Ｙに延在し幅Ｌ８で第１の方向ＸにピッチＬ９で繰り返し配置される。次に、第２素子分離溝３０３０が、第１の方向Ｘに傾いた第３の方向Ｗに延在し幅Ｌ１１で第２の方向ＹにピッチＬ１２で繰り返し配置される。なお、メモリセルを配置した領域の端の部分では、第１素子分離溝３０２０と第２素子分離溝３０３０が接続した大領域となっている。
　次に、素子分離領域３０４０が、第１素子分離溝３０２０と第２素子分離溝３０３０を埋設するように配置される。ここで、メモリ半導体基板３０１０の拡散層が素子分離領域３０４０により区画され活性領域３０５０となる。次に、容量拡散層３０６０が、活性領域３０５０のメモリ半導体基板３０１０の表面側に配置される。
　次に、ワード溝３０７０が、第２の方向Ｙに延在し幅Ｌ１３で第２の方向Ｙに整列する活性領域３０５０と中心を同じにするように第１の方向Ｘに繰り返し配置される。このとき、ワード溝３０７の中に活性領域３０５０がピラー状に残される。
　次に、ワード溝３０７０の中にピラー状に残された活性領域３０５０の表面にセルゲート絶縁膜３１１０が配置される。次に、セルゲート電極３１２０が、ワード溝３０７０の中に配置される。すなわち、活性領域３０５０はセルゲート絶縁膜３１１０を挟んでセルゲート電極３１２０に囲まれる。
　次に、容量素子３１５０が、容量拡散層３０６０のメモリ半導体基板３０１０の表面側に配置される。次に、ビット線４１００が、第１の方向Ｘに延在し幅Ｌ１４で第２の方向ＹにピッチＬ１５で繰り返すように配置される。
　図５６は、図５５のＣ－Ｃ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。
　先ず、ＢＯＸ層３０１０ｂがメモリ半導体基板３０１０表面３０１ｃから深さｈ１から深さｈ２の範囲に配置される。次に、素子分離領域３０４０が、メモリ半導体基板３０１０表面３０１０ｃから深さｈ４までに配置される。これによる、メモリ半導体基板３０１０の表面３０１０ｃから深さｈ４までが区画され活性領域３０５０となる。
　次に、容量拡散層３０６０が活性領域３０５０のメモリ半導体基板３０１０の表面３０１０ｃから深さｈ５までに配置される。次に、ワード溝３０７０がメモリ半導体基板３０１０の表面３０１０ｃから深さｈ７までに配置される。これにより、活性領域３０５０のメモリ半導体基板３０１０の表面３０１０ｃから深さｈ７までがピラー状になる。次に、活性領域３０５０のピラー部分はセルゲート絶縁膜３１１０で絶縁される。
　次に、セルゲート電極３１２０が、ワード溝３０７０内のメモリ半導体基板３０１０の表面３０１０ｃから深さｈ１から深さｈ２の範囲に配置される。そして、キャップ絶縁膜３１４０が、残されたワード溝３０７０を埋設するように配置される。次に、容量素子３１５０が、容量拡散層３０６０に接続するように配置される。なお、この容量素子３１５０は、クラウン型、コンケーブ型、フィン型などどのような形でもかまわない。よって、図上では模式的な記号で示す。
　次に、第１ビットコンタクト溝４０１０が、メモリ半導体基板３０１０の裏側からＢＯＸ層３０１０ｂを貫通しと拡散層３０１０ａ内の素子分離領域３０４０に達する深さまで配置される。これにより、拡散層３０１０ａの残された部分が接地領域４２３０となる。
　次に、ビット拡散層４０７０が、第１ビットコンタクト溝４０１０の底からメモリ半導体基板３０１０の表面３０１０ｃから深さｈ４までの活性領域３０５０に配置される。本発明の第７の実施の形態では、１つのピラーに対応するよう活性領域３０５０が形成される。
　次に、第１スペーサ膜４０３０が、第１ビットコンタクト溝４０１０の側壁に配置される。これにより、第１ビットコンタクト溝４０１０は狭められて第２ビットコンタクト溝４０５０となる。次に、ビットコンタクトプラグ４０８０が、第２ビットコンタクト溝４０５０内にビット拡散層４０７０に接続するように配置される。
　次に、ビット線４１００が、第１の方向Ｘに整列するビットコンタクトプラグ４０８０と接続するように配置される。次に、第１層間絶縁膜４１２０が、ビット線４１００とビットコンタクトプラグ４０８０を埋設するようにＢＯＸ層３０１０ｂの上に配置される。
　次に、ビット配線コンタクトプラグ４１３０が、第１層間絶縁膜４１２を貫通しビット線４１００に接続するように配置される。次に、ビット配線４１５０が、ビット配線コンタクトプラグ４１３０に接続するように第１層間絶縁膜４１２０の上に配置される。次に、第２層間絶縁膜が、ビット配線４１５０を埋設するように第１層間絶縁膜４１２０の上に配置される。
　次に、ビット接続端子コンタクトプラグ４１８０が、第２層間絶縁膜を貫通しビット配線４１５０に接続するように配置される。次に、第３層間絶縁膜４２２０が、第２層間絶縁膜の上に配置される。次に、ビット接続端子４２００が、第３層間絶縁膜４２２０を貫通しビット接続端子コンタクトプラグ４１８０に接続するように配置される。
　図５７は、図５５のＤ－Ｄ断面を第２の方向Ｙに沿った垂直面に投影した断面図である。
　図５７を用いて、図５６に現されていないワードコンタクトプラグ４０９０周辺の構造を説明する。
　先ず、第１ワードコンタクト穴４０２０が、メモリ半導体基板３０１０の裏側からＢＯＸ層３０１０ｂと拡散層３０１０ａを貫通し素子分離領域３０４０内の破線で表したセルゲート電極３１２０に達する深さまで配置される。
　次に、第２スペーサ膜４０４０が、第１ワードコンタクト穴４０２０の側壁に配置される。これにより、第１ワードコンタクト穴４０２０は狭められて第２ワードコンタクト穴４０６０となる。次に、ワードコンタクトプラグ４０９０が、第２ワードコンタクト穴４０６０内にセルゲート電極３１２０に接続するように配置される。
　次に、ワードコンタクトパッド４１１０が、ワードコンタクトプラグ４０９０に接続するように配置される。次に、第１層間絶縁膜４１２０が、ワードコンタクトパッド４１１０を埋設するようにＢＯＸ層３０１０ｂの上に配置される。次に、ワード配線コンタクトプラグ４１４０が、第１層間絶縁膜４１２０を貫通しワードコンタクトパッド４１１０に接続するように配置される。
　次に、ワード配線４１６０が、ワードコンタクトパッド４１１０に接続するように第１層間絶縁膜４１２０の上に配置される。次に、第２層間絶縁膜が、ワード配線４１６０を埋設するように第１層間絶縁膜４１２０の上に配置される。
　次に、ワード接続端子コンタクトプラグ４１９０が、第２層間絶縁膜を貫通しワード配線４１６０に接続するように配置される。次に、第３層間絶縁膜４２２０が、第２層間絶縁膜の上に配置される。
　次に、ワード接続端子４２１０が、第３層間絶縁膜４２２０を貫通しワード接続端子コンタクトプラグ４１９０に接続するように配置される。
　上記第５の実施の形態では、図３７に示すように、ワード溝にある犠牲拡散層１０７を打ち消すイオン注入が必要になっているが、本発明の第７の実施の形態では、その工程は不要となる。
　第７の実施の形態では、半導体ピラー周りのＳＴＩを凸状に加工し、その周りをゲート電極で囲むことによりピラーのチャネル部の４方向の周囲をゲート電極で囲み、周囲全体から電界が加わるようにする。これにより、トランジスタのＯＮ・ＯＦＦ特性が上記第６の実施の形態に比べて向上する。
　次に、図５８、図５９を参照する。図５８は平面図であり、図５９は、図５８のＣ－Ｃ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。
　メモリ半導体基板３０１０の表面に窒化シリコン膜を厚さｈ６（例えば１００ｎｍ）成膜し、リソグラフィとドライエッチングで、活性領域３０５０の中心を挟んで幅Ｌ１３（例えば５０ｎｍ）の第２の方向Ｙに延在するパターンを取り去った第２マスク窒化シリコン膜４５を形成する。
　次に、第２マスク窒化シリコン膜４５をマスクにして、エッチレートが酸化シリコン膜＞シリコン膜／窒化シリコン膜であるドライエッチングで素子分離領域３０４０をメモリ半導体基板３０１０の表面３０１０ｃから深さｈ７までエッチングしてワード溝３０７０を形成する。これにより、ワード溝３０７０の中に活性領域３０５０が残される。
　次に、図６０を参照する。図６０は、図５８のＤ－Ｄ断面を第１の方向Ｘに沿った垂直面に投影した断面図である。
　ランプアニールを用いて活性領域３０５０の表面にセルゲート絶縁膜３１１０を形成する。次に、ワード溝３０７を埋設するように窒化チタンとタングステンを成膜し、エッチバックでメモリ半導体基板３０１０の表面３０１０ｃより深さｈ１３までエッチバックしてセルゲート電極３１２０を形成する。活性領域３０５０がセルゲート電極３１２０に囲われるため、ダブルゲートと呼ぶ構造となり、トランジスタのＯＮ・ＯＦＦ特性が上記第６の実施の形態に比べて向上する。
　以降は、上記第６の実施の形態と同様に形成し、本発明の第７の実施のメモリ半導体基板が完成する。最後に、第２の半導体チップと張り合わせる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、ＤＲＡＭでのメモリ素子を有するチップと周辺回路を有するＣＭＯＳチップで説明したが、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、メモリ素子を有するチップとして不揮発性メモリとして、電荷を保持するゲートを有するフラッシュメモリ、抵抗変化素子をもつ抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、磁性体素子を持つＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）やＳＴＴ（Ｓｐｉｎ　Ｔｒａｎｓｆｅｒ　Ｔｏｒｑｕｅ）－ＲＡＭなども本発明の範囲内に包含されるものであることはいうまでもない。
　本願は、２０１２年１０月２４日出願の日本国特許出願２０１２－２３４５５６号、２０１３年２月２５日出願の日本国特許出願２０１３－３５０２６号及び２０１３年９月４日出願の日本国特許出願２０１３－１８３０１９号を基礎とするものであり、同特許出願の開示内容は全て本願に組み込まれる。
１　半導体装置
１０１　メモリ半導体基板
１０２　ＣＭＯＳ半導体基板
１０３　第１半導体ピラー
１０４　第２半導体ピラー
１０５　ソースドレイン拡散層
１０６　ビットコンタクト拡散層
１０７　犠牲拡散層
１５０　ショット
１５１　マスク膜
１５２　ピラー分離溝
１５３　ビラー分離絶縁膜
１５４　ワードトレンチ
１５５　埋め込み絶縁膜
１５６　第１ゲート絶縁膜
１５７　第２ゲート絶縁膜
１５８　第一層間絶縁膜
１５９　第二層間絶縁膜
１６０　第一保護絶縁膜
２０１　半導体メモリチップ
２０２　半導体ＣＭＯＳチップ
２５１　容量コンタクトホール
２５２　容量コンタクトプラグ
３００　回路領域
３１０　メモリセル領域
３１１　メモリセル
３１２　メモリセルバンク
３１３　周辺回路バンク
３１４　ビット線
３１４Ａ　当バンクビット線
３１４Ｂ　隣接バンクビット線
３１５　ワード線
３２０　ビット線接続端子
３３０　ワード線接続端子
３４０　センスアンプ回路領域
３４１　センスアンプトランジスタ
３５０　ワード線ドライブ回路領域
３５１　ワード線ドライブトランジスタ
３６０　周辺回路領域
４００　シリコン貫通電極
５１０　メモリチップ接続端子
５２０　ＣＭＯＳチップ接続端子
７０１　保護絶縁膜
７１１　下部電極
７１２　容量絶縁膜
７１３　容量電極
６１０　位置決め突起（アライメント用突起）
６２０　位置決め穴（アライメント用窪み）
６３０　ＩＲ用マーク
７００　コンタクト
７１０　キャパシタ
７１１　下部電極
７１２　容量絶縁膜
７１３　上部電極
８００　配線
８００Ａ　当バンクビット配線
８００Ｂ　隣接バンクビット配線
８０１　第１配線
８０２　第２配線
８０３　第３配線
８０４　第４配線
８０１’　第１配線（ＧＮＤ）
８０２’　第２配線（ＧＮＤ）
８５１　第１ヴィア
８５２　第２ヴィア
８５３　第３ヴィア
８５４　第４ヴィア
８００Ａ　当バンクビット配線
８００Ｂ　隣接バンクビット配線
９００　層間絶縁層
９１１～９１４　配線層間絶縁膜
９１０　層間絶縁膜
９２０　保護絶縁膜
９３０　保護絶縁膜
９５０　ローカル配線層
９５１　第１配線層
９５２　第２配線層
９５３　第３配線層
９５４　接続端子層
９６０　メインワード線
９７０　グローバルビット線
１０１０　メモリ半導体基板（ＳＯＩ構造）
１０１０ａ　活性領域（ｐ型）　
１０１０ｂ　ＢＯＸ層　
１０１０ｃ　表面
１０３０　第２素子分離溝
１０４０　素子分離領域（酸化シリコン）
１０５０　活性領域
１０６０　容量拡散層（ｎ型）
１０７０　ワード溝　
１０７０ａ　底　
１０７０ｂ　第１壁面　
１０７０ｃ　第２壁面　
１０７０ｄ　第３壁面　
１０８０　第１半導体ピラー　
１０９０　第２半導体ピラー　
１１００　ビット拡散層（ｎ型）
１１２０　第１セルゲート電極（ＴｉＮ）
１１３０　第２セルゲート電極（ＴｉＮ）
１１４０　キャップ絶縁膜（ＳｉＮ）　
１１５０　容量素子　
１１６０　保護絶縁膜　
１１７０　支持基板
２０１０　第１ビットコンタクト溝　
２０３０　第１スペーサ膜（ＳｉＯ）　
２０４０　第２スペーサ膜（ＳｉＯ）
２０５０　第２ビットコンタクト溝　
２０６０　第２ワードコンタクト穴
２０７０　ビットコンタクトプラグ　
２０８０　ワードコンタクトプラグ
２０９０　ビット線　
２１００　ワードコンタクトパッド
２１１０　第１層間絶縁膜
２１２０　ビット配線コンタクトプラグ　
２１３０　ワード配線コンタクトプラグ　
２１４０　ビット配線　
２１５０　ワード配線
２１６０　第２層間絶縁膜
２１７０　ビット接続端子コンタクトプラグ　
２１８０　ワード接続端子コンタクトプラグ
２１９０　ビット接続端子　
２２００　ワード接続端子　
２２１０　第３層間絶縁膜　
２２２０　接地領域
３０１０　メモリ半導体基板（ＳＯＩ構造）
３０１０ａ　拡散層（ｐ型）
３０１０ｂ　ＢＯＸ層　
３０１０ｃ　表面
３０２０　第１素子分離溝
３０３０　第２素子分離溝
３０４０　素子分離領域（酸化シリコン）
３０５０　活性領域　
３０６０　容量拡散層（ｎ型）
３０７０　ワード溝
３１１０　セルゲート絶縁膜（ＳｉＯ）　
３１２０　セルゲート電極（ＴｉＮ＋Ｗ）
３１４０　キャップ絶縁膜（ＳｉＮ）　
３１５０　容量素子　
３１６０　保護絶縁膜　
３１７０　支持基板
４０１０　第１ビットコンタクト溝　　
４０２０　第１ワードコンタクト穴
４０３０　第１スペーサ膜（ＳｉＯ）　
４０４０　第２スペーサ膜（ＳｉＯ）
４０５０　第２ビットコンタクト溝　
４０６０　第２ワードコンタクト穴
４０７０　ビット拡散層（ｎ型）　
４０８０　ビットコンタクトプラグ　
４０９０　ワードコンタクトプラグ
４１００　ビット線　
４１１０　ワードコンタクトパッド
４１２０　第１層間絶縁膜
４１３０　ビット配線コンタクトプラグ　
４１４０　ワード配線コンタクトプラグ　
４１５０　ビット配線　
４１６０　ワード配線
４１８０　ビット接続端子コンタクトプラグ　
４１９０　ワード接続端子コンタクトプラグ
４２００　ビット接続端子　
４２１０　ワード接続端子　
４２２０　第３層間絶縁膜　
４２３０　接地領域

Claims (42)

  1. 　周辺回路を含まず、メモリ素子を含む第１の機能を備えた第１の半導体チップと、
    　前記第１の半導体チップに設けられた第１の接続端子と、
    　メモリ素子を含まず、周辺回路を含む第２の機能を備えた第２の半導体チップと、
    　前記第２の半導体チップに設けられた第２の接続端子を有し、
    　前記第１の接続端子と前記第２の接続端子とが接触することにより、前記第１の半導体チップと前記第２の半導体チップとが積層されることを特徴とする半導体装置。
  2. 　前記第１の半導体チップのメモリ素子はキャパシタを備えることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１の半導体チップは第１のメモリセルバンクと、前記第１のメモリセルバンクに接続する第１のビット線と、第２のメモリセルバンクと、前記第２のメモリセルバンクに接続する第２のビット線とを備え、
    　前記第２の半導体チップはセンスアンプトランジスタを備え、
    　前記第１ビット線と前記第２のビット線とが対として前記センスアンプトランジスタへ出力されることを特徴とする請求項２に記載の半導体装置。
  4. 　前記第１の半導体チップは前記第１の接続端子と接続するためのコンタクトプラグを備え、
    　前記キャパシタは下部電極と容量絶縁膜と容量電極とを備え、
    　前記コンタクトプラグは絶縁保護膜を介して前記容量電極で覆われていることを特徴とする請求項２又は３に記載の半導体装置。
  5. 　前記コンタクトプラグはタングステン膜を含み、前記絶縁保護膜はシリコン酸化膜を含み、前記容量電極は窒化チタン膜とポリシリコン膜とを含むことを特徴とする請求項４に記載の半導体装置。
  6. 　前記第１の半導体チップのメモリ素子は不揮発性メモリ素子を備えることを特徴とする請求項１に記載の半導体装置。
  7. 　前記不揮発性メモリ素子は、フラッシュメモリ、ＲｅＲＡＭ、ＭＲＡＭ、ＳＴＴ－ＲＡＭのいずれか１つを含むことを特徴とする請求項６に記載の半導体装置。
  8. 　前記第１の半導体チップのメモリ素子は、複数のビット線と複数のワード線と複数の第１の接続端子とを備え、前記複数のビット線と前記複数のワード線とがそれぞれひとつの前記第１の接続端子に接続されていることを特徴とする請求項２から７のいずれか１項に記載の半導体装置。
  9. 　前記第１の半導体チップは第１の導電型のみのトランジスタを有し、前記第２の半導体チップは第１の導電型のトランジスタと第２の導電型のトランジスタとを有することを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
  10. 　前記第１の接続端子と前記第２の接続端子とが、第１の方向と前記第１の方向と直行する第２の方向に対し、前記接続端子の中心位置が等間隔で配置されていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
  11. 　前記第１の接続端子と前記第２の接続端子とが、第１の方向に第１のピッチで配置された第１の列と、前記第１のピッチの半ピッチ分前記第１の方向にずれて第１のピッチで配置された第２の列と、前記第１の方向と直行する第２の方向に対し、前記第１の列と前記第２の列とが前記第１のピッチで交互に配置されていることを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
  12. 　前記第２の半導体チップは貫通電極を有することを特徴とする請求項１から１１のいずれか１項に記載の半導体装置。
  13. 　前記第１の接続端子と前記第２の接続端子とが銅を含むことを特徴とする請求項１から１２のいずれか１項に記載の半導体装置。
  14. 　前記第１の半導体チップはＮ型トランジスタのみを有することを特徴とする請求項１から１３のいずれか１項に記載の半導体装置。
  15. 　前記第１の半導体チップと前記第２の半導体チップの少なくとも一方の半導体チップにアライメント用突起を有し、少なくとも他方の半導体チップにアライメント用窪みを有し、前記アライメント用突起と前記アライメント用窪みが嵌め合わさって前記第１の半導体チップと前記第２の半導体チップとが積層されることを特徴とする請求項１から１４のいずれか１項に記載の半導体装置。
  16. 　前記第２の半導体チップは配線層間絶縁膜を備え、前記配線層間絶縁膜の同一面上に配置された前記第２の接続端子とグローバルビット線と、前記グローバルビット線より下層に配置されたメインワード線とを備えることを特徴とする請求項１から１５のいずれか１項に記載の半導体装置。
  17. 　前記第２の半導体チップは配線層間絶縁膜を備え、　前記配線層間絶縁膜の同一面上に配置され前記第２の接続端子とメインワード線と、前記メインワード線より下層に配置されたグローバルビット線とを備えることを特徴とする請求項１から１６のいずれか１項に記載の半導体装置。
  18. 　前記第２の半導体チップはセンスアンプトランジスタと、前記センスアンプトランジスタにビアプラグを介して接続する第１の配線線と、前記第１の配線の両側に隣接するグランド配線とを備えることを特徴とする請求項１から１７のいずれか１項に記載の半導体装置。
  19. 　前記センスアンプトランジスタは前記第２の接続端子の略直下に配置され、ビアと配線とを介して対応する前記第２の接続端子に接続されていることを特徴とする請求項１８に記載の半導体装置。
  20. 　前記第１の半導体チップに配置されたビット線と、
    　前記ビット線と前記第１の接続端子とに電気的に接続するコンタクトプラグとを備え、
    　前記第１の接続端子は前記第１の主面と対向する前記半導体チップの第２の主面側に配置されていることを特徴とする請求項１から１９のいずれか１項に記載の半導体装置。
  21. 　前記ビット線は前記第１の半導体チップの第１の主面上に配置されていることを特徴とする請求項２０に記載の半導体装置。
  22. 　前記第１の半導体チップの第１の主面を掘り下げて設けられたシリコンピラーと、
    　前記シリコンピラーの上部に設けられた第１の拡散層と、
    　前記シリコンピラーの第１の側面にゲート絶縁膜を介して接するゲート電極と、
    　前記シリコンピラーの底部に設けられた第２の拡散層と、
    　前記第２の拡散層と接続し、前記第１の主面から見て下部に位置するビット線と、
    　前記第１の半導体チップの第１の主面と対向する第２の主面部に設けられ、前記ビット線とコンタクトプラグを介して接続された前記第１の接続端子と、を備えることを特徴とする請求項１から２１のいずれか１項に記載の半導体装置。
  23. 　第１の導電型のみのトランジスタを有する第１の半導体チップと、
    　前記第１の半導体チップに設けられた第１の接続端子と、
    　第１の導電型のトランジスタと第２の導電型のトランジスタとを有する第２の半導体チップと、
    　前記第２の半導体チップに設けられた第２の接続端子を有し、
    　前記第１の接続端子と前記第２の接続端子とが接触することにより、前記第１の半導体チップと前記第２の半導体チップとが積層されることを特徴とする半導体装置。
  24. 　前記第１の接続端子と前記第２の接続端子とが、第１の方向と前記第１の方向と直行する第２の方向に対し、前記接続端子の中心位置が等間隔で配置されていることを特徴とする請求項２３に記載の半導体装置。
  25. 　前記第１の接続端子と前記第２の接続端子とが、第１の方向に第１のピッチで配置された第１の列と、前記第１のピッチの半ピッチ分前記第１の方向にずれて第１のピッチで配置された第２の列と、前記第１の方向と直行する第２の方向に対し、前記第１の列と前記第２の列とが前記第１のピッチで交互に配置されていることを特徴とする請求項２３に記載の半導体装置。
  26. 　前記第２の半導体チップは貫通電極を有することを特徴とする請求項２３から２５のいずれか１項に記載の半導体装置。
  27. 　前記第１の接続端子と前記第２の接続端子とが銅を含むことを特徴とする請求項２３から２６のいずれか１項に記載の半導体装置。
  28. 　前記第１の半導体チップはメモリ素子を有することを特徴とする請求項２３から２７のいずれか１項に記載の半導体装置。
  29. 　前記第１の半導体チップはさらにキャパシタを有することを特徴とする請求項２８に記載の半導体装置。
  30. 　前記第１の半導体チップはＮ型トランジスタのみを有することを特徴とする請求項２３から２９のいずれか１項に記載の半導体装置。
  31. 　前記第１の半導体チップと前記第２の半導体チップの少なくとも一方の半導体チップにアライメント用突起を有し、少なくとも他方の半導体チップにアライメント用窪みを有し、前記アライメント用突起と前記アライメント用窪みが嵌め合わさって前記第１の半導体チップと前記第２の半導体チップとが積層されることを特徴とする請求項２３から３０のいずれか１項に記載の半導体装置。
  32. 　周辺回路を含まず、メモリ素子を含む第１の機能を備えた第１の半導体チップを第１の製造工程で形成し、
    　メモリ素子を含まず、周辺回路を含む第２の機能を備えた第２の半導体チップを第２の製造工程で形成し、
    　前記第１の半導体チップと前記第２の半導体チップの表面同士を張り合わせることにより、前記第１の半導体チップと前記第２の半導体チップを積層することを特徴とする半導体装置の製造方法。
  33. 　前記第１の製造工程は、前記第１の半導体チップの第１の主面上にビット線を形成し、キャパシタを形成する工程と、
    　前記第１の主面と対向する前記半導体チップの第２の主面側に前記ビット線と接続するコンタクトプラグを形成する工程と、
    　前記半導体チップの前記第２の主面側に第１の接続端子を形成する工程と、
    を備えることを特徴とする請求項３２に記載の半導体装置の製造方法。
  34. 　前記第１の半導体チップの第１の主面に第１の拡散層を形成する工程と、
    　前記第１の半導体チップを掘り下げることにより、前記第１の拡散層を含んだシリコンピラーを形成する工程と、
    　前記シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記シリコンピラーの底部に第２の拡散層を形成する工程と、
    　前記第２の拡散層を露出するよう前記第１の半導体チップの第１の主面と対向する第２の主面側からエッチングして、ビットコントレンチを形成する工程と、
    　前記ビットコントレンチを導電膜で埋め込んでビット線を形成する工程と、
    　前記ビット線に接続する第１の接続端子を前記第２の主面側に形成する工程と、
    を備えることを特徴とする請求項３２に記載の半導体装置の製造方法。
  35. 　前記第１の半導体チップの第１の主面上にキャパシタを形成する工程をさらに含み、
    　前記キャパシタを形成する工程は前記ビットコントレンチを形成する前であることを特徴とする請求項３４に記載の半導体装置の製造方法。
  36. 　前記第１の半導体チップは第１の導電型のみのトランジスタを有するメモリセルチップを第１の製造工程で形成し、
    　前記第２の半導体チップは前記第１の導電型のトランジスタと第２の導電型のトランジスタを有する周辺回路領域チップを前記第１の製造工程と異なる第２の製造工程で形成することを特徴とする請求項３２に記載の半導体装置の製造方法。
  37. 　前記第２の拡散層は、前記第１の主面から見て少なくとも前記ゲート電極の直下部に位置することを特徴とする請求項２２に記載の半導体装置。
  38. 　前記第１の半導体チップの前記第１の主面を掘り下げて設けられ、前記シリコンピラーと対向する対向シリコンピラーと、
    　前記対向シリコンピラーの上部に設けられた第１の対向拡散層と、
    　前記対向シリコンピラーの第１の側面にゲート絶縁膜を介して接する対向ゲート電極と、
    をさらに備え、
    　前記第２の拡散層は、前記第１の主面から見て前記対向ゲート電極の直下部にさらに位置することを特徴とする請求項３７に記載の半導体装置。
  39. 　前記ゲート電極と前記対向ゲート電極の間にさらにゲート間絶縁膜を備え、　前記第２の拡散層は，前記第１の主面から見て前記ゲート間絶縁膜の直下部にさらに位置することを特徴とする請求項３８に記載の半導体装置。
  40. 　前記ゲート電極は、前記ゲート絶縁膜を介して前記シリコンピラーの全周囲に接することを特徴とする請求項２１に記載の半導体装置。
  41. 　前記コンタクトプラグは、前記第１の主面から見て少なくとも前記ゲート電極の直下部に位置することを特徴とする請求項４０に記載の半導体装置。
  42. 　前記半導体チップは第１の主面より下部に設けられた埋め込み絶縁層を備え、前記第１の工程は、前記メモリ素子を前記埋め込み絶縁層と前記第１の主面との間に形成する工程を備えることを特徴とする請求項３２に記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016504701A (ja) * 2012-11-19 2016-02-12 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 三次元フラッシュメモリシステム
WO2021106234A1 (ja) * 2019-11-26 2021-06-03 キオクシア株式会社 メモリデバイス及びメモリデバイスの製造方法
WO2025105252A1 (ja) * 2023-11-16 2025-05-22 東京エレクトロン株式会社 半導体装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437543B2 (en) * 2015-01-22 2016-09-06 Sandisk Technologies Llc Composite contact via structure containing an upper portion which fills a cavity within a lower portion
US9947683B2 (en) * 2015-09-11 2018-04-17 Toshiba Memory Corporation Three-dimensional semiconductor memory device and method for manufacturing the same
US9496225B1 (en) 2016-02-08 2016-11-15 International Business Machines Corporation Recessed metal liner contact with copper fill
JP2017168717A (ja) * 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体記憶装置
US10340261B1 (en) 2018-05-22 2019-07-02 Micron Technology, Inc. Semiconductor memory device having plural chips connected by hybrid bonding method
JP2021044477A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置
US11974422B2 (en) * 2021-11-04 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144862A (ja) * 1996-11-12 1998-05-29 Nec Kyushu Ltd 半導体集積回路
JP2003209222A (ja) * 2001-10-31 2003-07-25 Hewlett Packard Co <Hp> 大記憶容量のための３−ｄメモリ素子
JP2006319243A (ja) * 2005-05-16 2006-11-24 Elpida Memory Inc メモリモジュールおよびその製造方法
JP2008277434A (ja) * 2007-04-26 2008-11-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2009071313A (ja) * 2007-09-12 2009-04-02 Samsung Electronics Co Ltd 積層メモリ装置
JP2012054454A (ja) * 2010-09-02 2012-03-15 Elpida Memory Inc 半導体装置の製造方法
JP2012160499A (ja) * 2011-01-31 2012-08-23 Fujitsu Ltd 半導体装置、半導体装置の製造方法及び電子装置
JP2012203977A (ja) * 2011-03-28 2012-10-22 Elpida Memory Inc 半導体装置及びその制御方法並びにその情報処理システム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231656A (ja) * 2001-01-31 2002-08-16 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004256788A (ja) * 2002-11-29 2004-09-16 Sekisui Chem Co Ltd 加熱消滅性材料
US6917219B2 (en) * 2003-03-12 2005-07-12 Xilinx, Inc. Multi-chip programmable logic device having configurable logic circuitry and configuration data storage on different dice
JP2005166822A (ja) * 2003-12-01 2005-06-23 Toshiba Corp 不揮発性メモリを含む半導体装置及びその製造方法
JP4094614B2 (ja) * 2005-02-10 2008-06-04 エルピーダメモリ株式会社 半導体記憶装置及びその負荷試験方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144862A (ja) * 1996-11-12 1998-05-29 Nec Kyushu Ltd 半導体集積回路
JP2003209222A (ja) * 2001-10-31 2003-07-25 Hewlett Packard Co <Hp> 大記憶容量のための３−ｄメモリ素子
JP2006319243A (ja) * 2005-05-16 2006-11-24 Elpida Memory Inc メモリモジュールおよびその製造方法
JP2008277434A (ja) * 2007-04-26 2008-11-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2009071313A (ja) * 2007-09-12 2009-04-02 Samsung Electronics Co Ltd 積層メモリ装置
JP2012054454A (ja) * 2010-09-02 2012-03-15 Elpida Memory Inc 半導体装置の製造方法
JP2012160499A (ja) * 2011-01-31 2012-08-23 Fujitsu Ltd 半導体装置、半導体装置の製造方法及び電子装置
JP2012203977A (ja) * 2011-03-28 2012-10-22 Elpida Memory Inc 半導体装置及びその制御方法並びにその情報処理システム

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016504701A (ja) * 2012-11-19 2016-02-12 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 三次元フラッシュメモリシステム
WO2021106234A1 (ja) * 2019-11-26 2021-06-03 キオクシア株式会社 メモリデバイス及びメモリデバイスの製造方法
WO2021106090A1 (ja) * 2019-11-26 2021-06-03 キオクシア株式会社 メモリデバイス及びメモリデバイスの製造方法
TWI766448B (zh) * 2019-11-26 2022-06-01 日商鎧俠股份有限公司 記憶體裝置及記憶體裝置之製造方法
WO2025105252A1 (ja) * 2023-11-16 2025-05-22 東京エレクトロン株式会社 半導体装置の製造方法

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