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TW561491B - Semiconductor memory device - Google Patents

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TW561491B
TW561491B TW091113765A TW91113765A TW561491B TW 561491 B TW561491 B TW 561491B TW 091113765 A TW091113765 A TW 091113765A TW 91113765 A TW91113765 A TW 91113765A TW 561491 B TW561491 B TW 561491B
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TW
Taiwan
Prior art keywords
busy
circuit
chip
aforementioned
memory device
Prior art date
Application number
TW091113765A
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English (en)
Inventor
Kan Nakamura
Kenichi Imamiya
Katsu Takeuchi
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of TW561491B publication Critical patent/TW561491B/zh

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Description

561491 A7 I-— ________B7 五、發明説明（1 ) " -- 相關申請案交又參考 本申請案係以先前於2001年6月29曰提出申請的第2〇〇ι. 198132號日本專利申請案，以及2〇〇1年12月n日提出申請 的第2001-377408號日本專利申請案以’及2〇〇2年3月31曰提 出申請的第2002-159518號曰本專利申請案為基礎並聲請其 利益，這兩件申請案的所有内容在此併入當成參考。 發明背景 1 ·發明的技術領域 本發明係關於在封裝體内内建多數半導體記憶體晶片之 1C卡或記憶體系統等之半導體記憶裝置。 2 ·先前技藝之描述 作為半導體記憶裝置之一，已知有可施行電性改寫之 EEPROM (Electrically Erasable Programmable Read Only Memory :電可消除可程式化唯讀記憶體）存在。其中，串聯 連接多數個記憶體單元而構成NAND ( “與非，，）單元之NAND 單元型EEPROM由於可達成高積體化之目的，因而備受注 目。 在此種NAND單元型EEPROM等記憶裝置中，通常在電源 接通後，即可施行晶片之初始化動作。 如NAND單元型EEPROM等由非常多記憶體單元積體而成 之3己憶體晶片在晶片製造時，並不一定全部記憶體單元之 製造都能正常，產生有缺陷之瑕疵記憶體單元之可能性相 當局。且只要有1個瑕庇記憶體單元存在，該晶片即成瑕疯 品而必須加以丟棄。但如此一來，將使記憶體晶片之製造
I 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) '"""" -- 561491 A7
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出機能方面，例如NAND單元^ FFPDnA>r 士 诗m, e 早兀型EEPR0M在以往就有在資料 項出/資料寫入/資料消除之各動作 叶 片卢认卜立UJ_ At 卞中輸出可顯示記憶體晶 月處於忙碌狀態之機能。作為給 1下馮輸出疋否處於忙碌狀態之方 法，以往通常使用下列二種方法w 執鈐山… ·（A)由忙碌狀態輸出專用 次：出之方法’或(B)輸入忙碌狀態輸出用指令後 貝料輸出允許狀態時，由1/〇墊輸出之方法。 通常，忙碌狀態之檢知方法因系統或用戶之 故如能同時使用(A)、（B)兩種方法，即可提高使用上：方 便性。也就是言兒，（A)、（B)兩種方法之實現屬於不可或 缺。 另一方面，在EEPR〇M及含EEPR〇M等記憶體晶片之⑴卡 或記憶體系統中，以往一向使用安裝多數記憶體晶片之封 ?製品。即，在1C卡或記憶體系統中，為了增加記憶體容 1，一般廣泛採用在一個封裝體内内建多數個記憶體晶片 之方法。舉一例加以說明時，例如有内建多數非揮發性記 憶體晶片之封裝製品存在。 X σ 在含多數記憶體晶片之封裝製品中，電源接通時，在封 裝體内之全部非揮發性記憶體晶片完成初始化動作以前， 必須輸出忙碌狀態。 圖1係表示内建多數記憶體晶片，並完成封裝之以往之兮己 憶裝置之概略的構成之區塊圖。在此係顯示内建2個記愧體 晶片MCI、MC2之情形，以作為其一例。電源電壓vcc與接 地電壓GND分別被供應至記憶裝置10内之上述2個記憒、體曰曰 片MCI、MC2。上述2個記憶體晶片MCI、MC2之忙碌狀能 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 561491 A7 B7 五、發明説明（4 ) 輸出專用塾係共通連接於忙碌狀態輸出專用端子丨丨。此忙 碌狀怨輸出專用端子丨丨經由負荷電阻丨2被連接至電源電壓 Vcc之節點。另外，上述2個記憶體晶片MC1、MC2之I/O墊 均連接於I/O端子π，此1/0端子13則連接於1/〇總線14。 當冗憶體晶片MC 1、MC2中至少一方處於忙碌狀態時，由 上述K：碌狀恶輸出專用端子1 1輸出呈現“ L，，位準之忙碌訊號 /BusyA (/表示反轉訊號之意）。 忙碌狀態輸出用指令被輸入至記憶裝置1〇時，如果對應 之記憶體晶片處於忙碌狀態，則由上述1/〇端子13輸出呈現 L位準之忙碌訊號/Busyl或/Busy2。 在内建多數記憶體晶片之封裝製品中，電源接通後，在 封裝體内之全部s己憶體晶片完成初始化動作以前之期間 中，必須輸出忙碌狀態。因& ’有必要由封裝體内之全部 記憶體晶片輸出忙碌狀態，並由各個記憶體晶片經由1/0塾 及1/ 0端子1 3輸出表示忙碌狀態之訊號。 但電源接通時之忙碌訊號之輸出時間寬，一般在每一晶 片都有差#’故實際上都會因各個晶片而有差異。也就是 說’會有-方晶片處於忙碌狀態，他方晶片處於就緒 (Ready)狀態，即非忙碌狀態之狀態之時存在。 圖2係表示在圖^示之以往記憶裝置中，電源接通後至 可由外部控制各晶片之狀態為止之動作之一例之時間圖。 電源接通後，電源電壓值超過转令 _ 土值（迺特疋值時，在記憶體晶片 MC1、MC2分別開始施行初始化動作。施行此初始化動作 之期間以“H”位準表示。在此假設例如記憶體晶片Μ。之初
561491 A7 ________ B7 五、發明説明（5 ) 始化動作所需之時間比記憶體晶片MC1長。 又’初始化動作開始後，由記憶體晶片MC 1與MC2，經 I/O端子13分別輸出表示忙碌狀態之忙碌訊號/Busyl、 /Busy2。忙碌訊號/ Busyl、/Busy2處於“L”位準之期間對靡 於忙碌狀態。因忙碌狀態會在初始化動作完成時解除，故 忙碌訊號/Busy2變成就緒狀態之時間會比忙碌訊號/Busy i 落後。也就疋說，忙碌訊號/ BUSy 1、/ Busy2會產生呈現互 異之邏輯位準狀態之期間（第2圖中之Τχ)。在此Τχ期間，記 憶體晶片MC 1輸出之忙碌訊號/ Busy丨為‘‘ η，，位準，記憶體晶 片MC2輸出之忙碌訊號/Busy2為“L”位準，故經由記憶體晶 片MCI、MC2，電源電壓Vcc與接地電壓gND之間會發生短 路。由於此短路，可能導致各晶片内之接地電壓之位準上 升或電源電壓之位準下降等現象發生，因而有促使晶片施 行錯誤動作之虞。又，在各晶片中，由1/〇墊流出之輸出電 流之值一般係設定於較大值，因此，大電流經由I/C)總線14 在晶片相互間流動，也有發生裝置本身遭受破壞之危險 性。 發明概述 依據本發明之一種形式，可提供在封裝體内設置多數記 憶體晶片’且在電源接通後，電源電壓值達到特定值之際 變成忙綠狀恶’在前述多數記憶體晶片之初始化動作完成 以則之期間中維持忙碌狀態，在前述多數記憶體晶片之初 始化動作全部完成後解除忙碌狀態之半導體記憶裝置。 圖式之簡單說明
裝 訂
-8 - ) 五、發明説明（6 圖1係表示以往之記憶裝置之概略的構成之區塊圖。 圖2係表示圖1之5己憶裝置之動作之一例之時間圖。 圖3係表示本發明之記憶裝置之概略的基本構成之
圖。 U 圖4係表示圖3中之記憶體晶片之内部構成之區塊圖。 -圖5A、圖5B係圖4中之記憶體單元陣列内之丨個 元之平面圖及其等效電路圖。 圖6A、圖6B係圖5A所示之NAND單元之剖面圖。 圖7係圖4中之記憶體單元陣列之等效電路圖。 圖8係表示第-實施形態所構成之記憶裝置内之忙碌控制 電路之局部構成之具體的電路圖。 圖9A、圖9B係表示設於圖8之忙碌控制電路之輸出控制電 路之詳細構成之電路圖。 圖10A、圖1GB係表示設於圖8之忙碌控制電路之輸出控制 電路之另一詳細構成之電路圖。 圖Π係表示使用圖9之輸出控制電路時之圖8之忙碌控制 電路之動作之一例之時間圖。 圖12係表示使用圖1〇之輸出控制電路時之圖8之忙碌控制 電路之動作之一例之時間圖。 圖13係表示第二實施形態所構成之記憶裝置内之忙碌控 制電路之局部構成之具體的電路圖。 圖14係表不第二實施形態所構成之記憶裝置内之忙碌控 制電路之局部構成之具體的電路圖。 圖15係表示第三實施形態之變形例所構成之記憶裝置内 561491
五、發明説明（ 之k碌控制電路之局部構成之具體的電路圖。 *丨:々系表不第四貫施形悲所構成之記憶裝置内之忙碌控 1 之局部構成之具體的電路圖。 係表示第五實施形態所構成之記憶裝置内之忙碌控 制電路之局部構成之具體的電路圖。 圖18係表示第六實施形態所構成之記憶裝置内之忙碌控 制電路之局部構成之具體的電路圖。 圖19A ® i 9B係表不設於圖i 7所示之實施形態電路之控 制電路之構成之電路圖。 圖2 〇係表示設於圖i 7所示之實施形態電路之另一控制電 路之構成之電路圖。 裝 圖21係表示圖2时之開關電路之詳細構成之電路圖。 圖22係表示圖2〇中之開關電路之另—詳細構 圖。 訂 圖23A、圖23B係表示設於圖17所示（實施形態電路之控 制電路之構成之電路圖。 線 圖24係表示第7實施形態所構成之記憶裝置内之忙碌控制 電路之局部構成之具體的電路圖。 圖25係表示圖4中之記憶體單元陣列之另一構成之等效 路圖。 > 圖26係表示圖4中之記憶體單元陣列之又一構成之等效 路圖。 圖27係表示圖4中之記憶體單元陣列之再一構成之等效電 路圖。 -10-
561491 A7 ——__ B7 五、發明説明（8 ) 圖2 8係表示圖4中之記憶體單元陣列之又再一構成之等效 電路圖。 圖29係表示圖丨3之實施形態電路之變形例之構成之電路 圖。 圖3 0係表示圖14之實施形態電路之變形例之構成之電路 圖。 圖3 1係表示圖1 5之實施形態電路之變形例之構成之電路 圖。 圖32係表示圖16之實施形態電路之變形例之構成之電路 圖。 圖33係表示圖π之實施形態電路之變形例之構成之電路 圖。 發明之實施形態 以下，參照圖式詳細說明本發明之實施形態。 圖3係表示本發明之記憶裝置之概略的基本構成之區塊 圖。在此記憶裝置1 〇中，同一封裝體内内建著由多數nand 單元型EEPROM所構成之記憶體晶片。在此，係以内建2個 記憶體晶片MCI、MC2之情形作為其一例加以表示，但也 可内建2個以上之記憶體晶片。 電源電壓Vcc與接地電壓GND分別被供應至記憶裝置丨〇内 之上述2個記憶體晶片MC 1、MC2。上述2個記憶體晶片 MC 1、MC2之忙碌狀態輸出專用墊係共通連接於忙碌狀能 輸出專用端子11。此忙碌狀態輸出專用端子丨丨經由負荷= 阻12被連接至電源電壓Vcc之節點。另外，上述2個記憶體 561491 A7 __B7 五、發明説明（9 ) 曰曰片MCI、MC2之I/O塾均連接於I/O端子13，此ι/〇端子13 則連接於I/O總線14。 在記憶體晶片MCI、MC2中呈現忙碌狀態之期間較長之一 方έ己憶體晶片之忙碌期間中’由上述忙碌狀態輸出專用端 子1 1輸出呈現“ L”位準之忙碌訊號/ BUSyA (/表示反轉訊號 之意）。 上述2個5己憶體晶片M C 1、M C 2相互間有時至少設置1條以 上之配線16，此時可經由此配線16互相傳送各記憶體晶片 之忙碌狀態。 忙碌訊號/Busyl、/Busy2係由上述I/O端子13被輸出。 在内建多數記憶體晶片之封裝製品中，電源接通時，在 封裝體内之全部記憶體晶片完成初始化動作以前，必須輸 出忙碌狀態。因此，有必要由封裝體内之全部記憶體晶片 輸出忙碌狀態，由各個記憶體晶片經1/()端子丨3輸出表示忙 碌狀態之訊號。 又由I / 〇知子13輸出忙碌狀態之動作僅在資料輸出允呼 狀態時施行，資料輸出禁止狀態時，1/0端子13常保持浮動 狀態。因此，忙碌訊號/ Busy 1、/ Busy2在資料輸出禁止狀 態時，常呈現浮動狀態。此資料輸出允許/禁止狀態之控制 通常利用控制專用接腳在晶片内，為墊電壓）加以控制。以 下論及有關/ Busyl、/Busy2之忙碌輸出時，基本上係指在 前述（B)輸入忙碌狀態輸出用指令後之資料輸出允許狀態之 /Busyl、/Busy2之狀態而言。 圖4係表示圖3中之記憶體晶片MCI、MC2之各其内部構成 -12- 561491 五、發明説明（1〇 之區塊圖。 心在圖4中’記憶體單元陣列21設有多數分別含控制閘極、 吁動閘極、選擇間極之NAND記憶體單元。此等多數議〇 記憶體單元係以區塊被區分。在記憶體單元陣列η連接著 位70線控制電路22、列解碼器電路23、彳電位控制電路 24、源極線控制電路25、高電壓·中間電壓產生電路％。 上述,元線控制電路22連接接受由位址緩衝器η輸出之 位址訊號之行解碼器電路28及資料輸出入緩衝器Μ。此位 元線控制電路22係依照行解媽器電路28之輸出訊號施行資 料之讀出、寫入、重寫、寫入檢驗、讀出檢驗及消除。 即’此位元線控制電路22主要係由_ (互補型金屬氧化 物+導體）觸發器電路所構成，可施行寫人記憶體單元用之 貝料之閃鎖動作、讀出位元線電位用之讀出動作及寫入後 之檢驗讀出用之讀出動作、乃至於重寫資料之問鎖動作。 列解碼器電路23連接位址緩衝器27、字元線控制電路 30、列解碼器電源控制電路31。列解碼器電路23控制記憶 體單元之控制閘極及選擇閘極。字元線控制電路3〇控制被 選擇之區塊内之字元線電位，列解碼器電源控制電路㈣ 制列解碼器電路23之電源電位。 、井電位控制電路24控制形成記憶體單元陣列21之？型井區 域或P型基板之電位’源極線控制電路25控制記憶體單元陣 列21内之源極線之電壓。另外，高電壓•中間電壓產生電 路26係用於產生消除用高電壓、寫入用高電壓及中間電 壓’並將電壓供應於消除動作中之㈣井區域，或經由字元 -13- 本紙張尺度適用巾S Η家標準(CNS) Α4規格(21GX 297公 561491
線控制電路3G、列解碼器電源控制電路31、列解碼器電路 23供應於寫入中之字元線，同時經由位元線控制電路22供 應於位元線。 各記憶體晶片另外設有忙碌控制電路32。此忙碌控制電 路32係在電源接通時，電源電壓達到規格保證範圍之值後 至由外°卩可控制$憶體晶片為止之期間，或電源接通後之 通常動作時，施行資料讀出/資料寫入/資料消除之各動作 中，輸出顯示忙碌狀態之前述2種忙碌訊號/BusyA、 (或 / Busy2) 〇 圖5Α係表示圖4中之記憶體單元陣列2丨内之1個NAND型記 憶體單元之平面圖，圖5B表示圖5A之等效電路圖。又，圖 6A係表不沿圖5A所示之6A_6A線之剖面圖，圖紐係表示沿 圖5A所不之6B-6B線之剖面圖。又，圖5A、圖5B及圖6A、 圖6B中，同一部分附以同一號碼加以表示。 如圖5A、圖5B及圖6A、圖6B所示，在元件分離氧化膜42 所包圍之ρ型石夕基板（或ρ型井區域）41内形成多數naND單 元構成之記憶體單元。1個NAND單元中例如設有8個記憶體 單元Μ1〜Ms ’此等8個記憶體單元Μ丨〜Μ8係被串聯連接著。 在各記憶體單元中，於基板41上介著閘極絕緣膜43形成 浮動閘極44 (44丨、442、…、448)。在此浮動閘極44 (44丨、 料2、…、44s)之上部介著閘極絕緣膜45形成控制閘極46 (4 61、4 62、…、4 6 s)。構成此等記憶體單元之源極、没極 之η型擴散層49ι、492、...、49s彼此共用鄰接之η型擴散 層，藉以串聯連接各記憶體單元。 _ _ - 14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂
k A7 B7 561491 五、發明説明（12 各NAND單元之汲極側及源極側分別設有選擇閘極4心、 469及4410、4610。此等選擇閘極係與記憶體單元之浮動閘極 及控制閘極同af形成。形成此等記憶體單^之基板4丄上例 如係被CVD (化學氣相沉積）氧化膜形成之層間絕緣膜”所 覆蓋，在此層間絕緣膜47上形成位元線48。此位元線W連 接於NAND單元之一端側之汲極擴散層49〇。 配置於列方向之NAND單元之控制閘極衫（46ι、 402 ···、46s)如圖5A、圖5B所示，被共通地配置作為控制 閘極線CGi、CG2、·.·、CGS。利用此等控制閘極線構成字 疋線。遠擇閘極4%、469及441()、461()也分別連續地被配置 於列方向，成為選擇閘極線SGi、SG2。 圖7係將上述NAND單元配置成矩陣狀之記憶體單元陣列 ，等效電路圖。在此，將共用字元線及選擇閘極線之nand 單元群稱為區塊，圖7中，虛線圍成之區域為1個區塊。記 隐體單元中之f料讀出、寫入等動作，通常係選擇多數區 塊中之1個區塊加以執行。 其次，說明有關NAND單元型EEPROM之資料寫入、消 除、讀出動作。 貧料寫入之動作係由離位元線接觸點最遠之位置之記憶 體單元開始依照順序施行寫入動作。高電壓¥肫111 (例如i8v 程度）施加至被選擇之記憶體單元之控制閘極，比此接近位 疋線側之記憶體單元之控制閘極及選擇閘極被施加中間電 ^Vmw (例如10V程度），而位元線則依照資料之需要，被 知加0V或中間電位Vmb (例如8V程度）。 15- 本紙依尺度適用家標準(CNS) A4規格丨21GX297公爱） 裝 訂 線 561491 A7 B7
五、發明説明（η 當位疋線被施加0V時，其電位被傳達至選擇記憶體單元 之汲極，並發生由汲極將隧道電流所產生之電子植入於2 動閘極之動作，藉此使被選擇之記憶體單元之臨限值電^ 向正方向移位。此狀態例如設定為“Γ，。當位元線被施加中 間電位Vmb時，不會引起電子植入動作，因此，臨限值電 壓不發生變化而停止於負的狀態。此狀態例如設定為“ 。 責料消除係以區塊為單位進行。即，可以同時對被選擇 之NAND單元區塊内之全部憶體單元施行資料消除動作。 即，使被選擇之NAND單元區塊内之全部控制閘極成為 ον，並將高電壓Vera (例如22V程度）之電壓施加至p型井區 域（或p型基板）。使位元線、源極線、非選擇Nand單元區 塊内之控制閘極及全部選擇閘極線處於浮動狀態。藉以在 被選擇之NAND單元區塊内之全部記憶體單元中，將^道電 流所產生之浮動閘極之電子放出於p型井區域（或p型基 板），使臨限值電壓向負的方向移位。 資料讀出動作係使被選擇之記憶體單元之控制閘極成為 0V，而使其他之記憶體單元之控制閘極及選擇閘極處於例 如大致等於電源電壓Vcc或比電源電壓略高之讀出用電壓 VH (通常為Vcc之2倍以下之電壓位準，以電壓值而言，在 5 V以下）。在此狀態下’利用檢出是否有電流流通至選擇記 憶體單元之方式，施行資料之讀出。 而在圖3之記憶裝置10中，為了在2個記憶體晶片MCI、 MC2之初始化動作完成以前，控制2個晶片使其均呈現忙碌 狀態，有必要檢知同一封裝體内之其他記憶體晶片之忙碌 ____-16- 本紙張尺度適用中國國家標準(CNS) 規格(210X 297公釐) 561491 A7 -- ----—-__B7 五、發明説明（14 ) -- =二實現此動作之方法下列二種方法：⑴利用由忙碌狀 曰；出專用端子i i輸出之忙碌訊號/ BusyA檢知其他記憶體 :片之忙碌狀態之方法、與⑺利用共通連接於封裝體内之 王部晶片之專用酉己線16，、經由此專用酉己線16檢知其他記憶 體晶片之忙碌狀態之方法。 (1)之方法雖具有可避免增加封裝體内之配線及晶片之墊 山k點仁因輸出忙碌訊號/ BusyA之忙碌狀態輸出專用 端子11位於晶片外部，#受到系統中之配線電容、電壓施 加等之影響，因此，此等影響有詳細檢討之必要。 另一方面，（2)之方法由於專用配線僅設於封裝體内，無 需引出封裝體外部，故不必詳細檢討系統中之配線電容、 電壓施加等之影響。但卻有封裝體内之配線及晶片之墊數 增加之缺點。因此，有必要依照封裝製品之用途，檢討應 採用（1 )、（ 2)中之哪一種方法。 圖8係表示採用上述（2)之方法之本發··明之第一實施形態 所構成之記憶裝置内分別設置圖3中之2個之記憶體晶片 MCI、MC2之圖4中之忙碌控制電路32之局部構成之具體的 電路圖。 又於2個之5己憶體晶片]y[ C 1、M C 2之忙碌控制電路3 2具有 同樣之電路構成，記憶體晶片MC丨、MC2内之忙碌控制電 路以32-1、32-2加以表示。 在忙綠控制電路以32-1、32-2中，電源接通時，記憶體晶 片MCI、MC2内部所產生之内部忙碌訊號busyi、busy2係被 供應至N通道之MOS電晶體51之閘極及2輸入NOR (‘‘或非，，） -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 561491
電路52之一方輸入端子。上述M〇s電晶體51之源極連接於 接地電壓之節點，汲極經由晶片上之墊連接於忙碌狀態輸 出專用％子1 1。此知子1 1如先前所述，係經由負荷電阻1 2 而被連接於電源電壓VCC之節點。 他方之忙碌控制電路所產生之内部忙碌訊號經由2條配線 16之各一方互相供應至上述2輸入NOR電路52之他方輸入端 子。此NOR電路52構成檢知其他記憶體晶片之忙碌狀態之 檢知電路。而在輸入忙碌狀態輸出用指令時，可由各n〇r 電路52經曰曰片上之i/o墊輸出忙碌訊號/ Busyi、/Busy2至對 應之I/O端子13。 又，在上述NOR電路52之輸出節點與17〇端子13之間設有 輸出控制電路53，可在電源接通時，電源電壓達到規格保 證犯圍之值後至由外部可控制記憶體晶片為止之期間（此期 間稱為導電復置期間），輸出忙碌訊號，同時在導電復置期 間結束後之通常動作時之資料讀出/f料寫入/資料消除之 各動作期間，對應指令輸入動作而輸出忙碌訊號。 圖9A、圖9B及圖i〇A、圖1〇B係表示設於圖8之電路之輸 出控制電路5 3之不同之詳細電路構成圖。 其次，在說明圖8所示電路之動作之前，先就圖从、圖9B 及圖10A、圖10B之輸出控制電路„之詳細内容加以說明。 圖9A、圖9B係表示設於忙碌控制電路32-1、32_2之輸出 控制電路53之詳細電路構成圖。在此，假設晶片位址〇係被 分配於設置忙碌控制電路32]之記憶體晶片Mci，晶片位址 1係被分配於設置忙碌控制電路32·2之記憶體晶片MC2。 -18 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公爱) 裝 訂
561491 A7 ______B7 五、發明説明（16 ) 設於忙碌控制電路32-1内之輸出控制電路53如圖9A所 示’係由並聯連接p通道及N通道之MOS電晶體之源極•汲 極間之CMOS傳送閘1〇〇、在導電復置期間，分別反轉呈現 “H”位準之導電復置訊號P0R之反相器1〇1、1〇2、反相器 102之輸出與設有此忙碌控制電路32_丨之記憶體晶片mc 1被 選擇之際，被供應呈現“H”位準之晶片選擇訊號chip selectO 之NAND電路103、被供應上述反相器ιοί與NAND電路103之 輸出之NAND電路104、及反轉此NAND電路104之輸出之反 相器105所構成。而上述NAND電路104之輸出及反相器1〇5 之輸出係被供應至上述CMOS傳送閘1〇〇之N通道及P通道之 Μ Ο S電晶體之閘極。 設於圖9Β所示之忙碌控制電路32-2内之輸出控制電路53 基本上與圖9Α所示之電路相同，所不同之處在於：取代晶 片選擇訊號chip selectO而將chip selectl供應至NAND電路 103之點上。在此，當設有忙碌控制電路32-2之記憶體晶片 MC2被遥擇之際’此晶片選擇訊號chip seiecti為呈現“η，，位 準之訊號。 在導電復置期間，導電復置訊號POR呈現‘‘ H”位準。此 日守’反相器10 1之輸出呈現“ L”位準，NAND電路104之輸出 呈現“H”位準。因此，忙碌控制電路32]、32_2内之各 CMOS傳送閘100被導電’圖8中之NOR電路52所輸出之忙碌 訊號/Busyl、/Busy2經由各輸出控制電路53，並經各晶片 上之I/O墊被輸出至I/O端子13。 如此，使用圖9A、圖9B所示之電路作為輸出控制電路兄 • 19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) --------— 561491 A7 _ B7 五、發明説明（17 ) 時，在導電復置期間中來自I/O端子之忙碌訊號即可由記憶 裝置10内之全部記憶體晶片被輸出。 來自此1/ 0端子之忙碌訊號之輸出動作也可不必由記憶裝 置10内之全部記憶體晶片施行，而僅在記憶裝置10内之1個 記憶體晶片，例如僅在晶片位址0之晶片上施行。如此，僅 在1個晶片上施行忙碌訊號之輸出動作時，施行輸出之晶片 也可利用配線16之訊號檢知其他晶片之忙碌狀態，由於可 施行反映此檢知結果之忙碌狀態之輸出，故可施行記憶裝 置10之正確之忙碌狀態之輸出。實現利用晶片位址〇之1個 晶片施行此種忙碌狀態之輸出之方法之輸出控制電路5 3之 電路構成例顯示於圖1 〇A、圖10B。 圖10八、圖1〇8係表示設於忙碌控制電路32-1、32-2之輸 出控制電路53之詳細電路構成圖。在此，假設晶片位址〇係 被分配於設置忙碌控制電路32-1之記憶體晶片MC 1，晶片位 址1係被分配於設置忙碌控制電路32-2之·記憶體晶片MC2。 設於忙碌控制電路32—丨内之輸出控制電路53如圖1〇A所 示’係由並聯連接P通道及N通道之MOS電晶體之源極•汲 極間之CMOS傳送閘1〇〇、在導電復置期間，被供應呈現“η” 位準之導電復置訊號P0R及僅晶片位址〇之晶片呈現“H，，位 準（其他晶片呈現“L，，位準）之訊號chip AddO之NAND電路 106、反轉上述導電復置訊號p〇R之反相器1〇2、此反相器 102之輸出與設有此忙碌控制電路32]之記憶體晶片MCI被 選擇之際，被供應呈現.“H”位準之晶片選擇訊號chip selectO 之NAND電路l〇3、被供應上述兩NAND電路106、103之輸出 ____ -20- 本紙張尺度適用中g g家標準(CNS) A4規格_x297公董) 561491 A7 B7 五、發明説明（18 ) 之NAND電路104及反轉此NAND電路104之輸出之反相器1〇5 所構成。而上述NAND電路1〇4之輸出及反相器105之輸出係 被供應至上述CMOS傳送閘1〇〇之N通道及P通道之MOS電晶 體之閘極。 設於圖10B所示之忙碌控制電路32-2内之輸出控制電路53 基本上與圖1 〇 A所示之電路相同，與圖1 〇 a不同之處在於： 取代晶片選擇訊號chip selectO而將chip selectl供應至NAND 電路103之點上。如圖10B所示，與圖i〇A同樣地，chip AddO被輸入至NAND電路106，以作為晶片位址訊號。由於 此晶片位址訊號chip AddO在記憶體晶片MCI内，也就是 說’在忙碌控制電路3 2 _ 1内呈現“ η ’’位準，在記憶體晶片 M C 2内，也就是說，在忙碌控制電路3 2 _ 2内呈現“ l，，位準， 故在導電復置期間中，可僅由記憶體晶片MC丨輸出忙碌訊 號至I/O端子13。 在導電復置期間結束後，在使用圖9之輸出控制電路時與 使用圖10之輸出控制電路時所施行之動作相同。在導電復 置期間結束後，反相器102之輸出呈現“ η”位準。而在資料 項出/資料寫入/資料消除之各動作期間，對應於指令輸出 動作，輸出忙碌訊號之際，僅被選擇之晶片之晶片選擇訊 號呈現‘‘ H”位準。而輸入選擇狀態之晶片選擇訊號之ναν〇 電路103之輪出則呈現“L，，位準，晶片選擇狀態之記憶體晶 片内之NAND電路104之輸出呈現“h，，位準。此時，僅晶片 選擇狀態之記憶體晶片之忙碌控制電路内之CM〇s傳送閘 100被導電，NOR電路52所輸出之忙碌訊號/Busyl或/ Bu^2 -21 -
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並經晶片上之1/ 0墊被輸出至U 〇 經由其輸出控制電路5 3 端子13。 其次，參照圖11、圖12所示之時間圖，說明在圖崎 -實施形態之記憶裝置中，纟電源接通至可由外部控制記 憶體晶片MC 1、MC2為止之動作之一例。在圖丨丨、圖12中 以/BUSyl、/BUSy2之位準表示來自1/〇端子13之資^輸出處 於允許狀態時之來自1/ 〇端子丨3之資料之輸出位準，在資料 輸出禁士狀態中’忙碌訊號/Busyl、/Busy2之輸出常處於 吁動狀態。又，此情形相當於導電復置期間，故忙碌訊號 /BUSyl、/Busy2之輸出動作，在使用圖9之電路作為輸°出= 制電路53時，係由忙碌控制電路32_丨、32-2内之雙方之輸出 控制電路53施行（相當於圖n)，另一方面，在使用圖⑺之 電路作為輸出控制電路53時，係僅由忙碌控制電路32胃丨内 之輸出控制電路53施行（相當於圖12)。 當電源接通，電源電壓值超過特定值時，記憶體晶片 MC 1、MC2即開始分別施行初始化動作。施行此初始化動 作之期間以“H”位準表示。内部忙碌訊號“巧丨、busy2在施 行此初始化動作之期間中維持“H”位準。在此，例如假設記 憶體晶片MC2之初始化動作所需之時間比記憶體晶片mC i 為長。 即使一方之記憶體晶片MC 1之初始化動作結束，内部忙 碌訊號Busyl由“H”位準變化成“L”位準，他方之記憶體晶 片MC2之初始化動作仍未結束，内部忙碌訊號Busy2仍舊維 持‘‘ H”位準，因此，一方之記憶體晶片mC丨側之忙碌控制電 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 561491
路32-1内之NOR電路52之輸出，即忙碌訊號/Busyl仍維持 “ L ’’位準。而在他方之記憶體晶片MC2之初始化動作結束，' 内部忙碌訊號Busy2由“H”位準變化成“L”位準時，一方之 。己隐體aa片MC 1侧之忙碌訊號/ BUSy 1才變成‘‘ η”位準。 在他方之記憶體晶片MC2中，在圖丨丨之情形（使用圖9所 示之電路時），當初始化動作結束，内部忙碌訊號Bus”* Η位準’憂化成l”位準時，忙碌訊號/Busy2由“η”位準變 化成“L”位準。也就是說，忙碌訊號/Busyl、/Busy2之忙碌 期間（“L”位準）變成相同。又，在圖12之情形（使用圖1〇所 示之電路日才）’在§己憶體晶片μ C 2中，初始化動作期間中， 輸出節點（忙碌訊號/ Busy2之節點）被保持於浮動狀態。 又，在記憶體晶片MCI、MC2之内部忙碌訊號busy 1、 busy2為“Η”位準之期間中，電晶體51導通，忙碌狀態輸出 專用端子11處在“L”位準，故由此忙碌狀態輸出專用端子u 輸出之忙碌訊號/BusyA在對應於内部忙碌訊號1311巧1、busy2 中呈現忙碌狀怨之期間較長之一方之内部忙碌訊號之期間 中，係被設定於“ L ’’位準（使用圖9、圖1〇中之任一方電路時 均共通地被設定於“L”位準）。也就是說，忙碌訊號/BusyA 之訊號波形貫質上與Busy 1、Busy2之訊號波形相同。 如此’在具有圖8所示之忙碌控制電路之記憶裝置中，忙 碌rfl號/ Busy 1、/Busy2呈現互異之邏輯位準狀態之期間已 不存在，故可防止經由記憶體晶片MC 1、MC2而使電源電 壓Vcc與接地電壓GND之間發生短路之現象。從而，因有忙 碌訊號/ Busy 1、/Busy2呈現互異之邏輯位準狀態之期間存 __ -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 561491 A7 _ —_ B7 五、發明説明（21 ) 在所產生之先前所述之種種問題即可全部予以消除。 圖13係表示採用上述（1)方法之本發明之第二實施形態所 構成之記憶裝置内之忙碌控制電路32之局部構成之具體的 電路圖。 。又於兩s己憶體晶片MC 1、MC2内之忙碌控制電路32具有同 樣之電路構成，記憶體晶片MC 1、MC2内之忙碌控制電路 以32-1、32-2加以表示。忙碌控制電路以32]、32·2中分別 設有Ν通道之M0S電晶體51、輸出控制電路53及2輸入and 電路54。記憶體晶片MC1、MC2内部產生之内部忙碌訊號 busyl、buSy2被供應至MOS電晶體51之閘極。上述!^〇8電晶 體5 1之源極連接於接地電壓之節點，汲極經由晶片上之忙 碌狀態輸出專用墊連接於忙碌狀態輸出專用端子丨丨。此端 子11經由負荷電阻12而被連接於電源電壓vcc之節點。 内部忙碌訊號Busyl之反轉訊號/ Busyl、與忙碌狀態輸出 專用鳊子1 1所輸出之忙碌訊號/ BusyA被輸入於上述AND電 路54之輸入知子。AND電路5 4之輸出經由輸出控制電路5 3 被輸出於I/O端子13。 此時，AND電路54構成檢知其他記憶體晶片之忙碌狀態 之檢知電路，在輸入忙碌狀態輸出用指令後，呈現資料輸 出允許狀態時，由各AND電路54將忙碌訊號/Busyl或/Busy2 輸出至I/O端子13。 在圖13所示之第二實施形態之記憶裝置中，and電路54 之輸出訊號在2個輸入訊號中有任何一方為“l ”位準時，即 會邊成L”位準，故在忙碌訊號/Busyl、/Busy2之“ L，，位準 -24 - 本紙張尺度適财關家料(CNS) A4規格(21G χ 297公董y 561491 A7 ________Β7 、 五、發明説明Τ~22 ) ' ' /月間 其位準決定於内部忙碌訊號busy 1、busy2之各内部忙 碌訊號與忙碌訊號/BusyA中，“L”位準期間較長之一方之 訊號。 因此’此時，忙碌訊號/Busyl、/Busy2呈現互異之邏輯位 準狀怨之期間也已不存在，故可防止經由1/ 0總線14 (參照 圖3所示）而在記憶體晶片MCI、MC2之間使電源電壓Vcc與 接地電壓GND之間發生短路之現象。又，在圖丨3之情形 中’忙碌訊號/Busyl、/Busy2之訊號波形也與圖11及圖12相 同。 圖14係表示採用上述（2)方法之本發明之第三實施形態所 構成之記憶裝置中之忙碌控制電路32之局部構成之具體的 電路圖。 設於兩記憶體晶片MCI、MC2内之忙碌控制電路32具有同 樣之電路構成，記憶體晶片MC 1、MC2内之忙碌控制電路 以32-1、32-2加以表示。 忙碌控制電路以32-1、32-2中分別設有N通道之MOS電晶 體51、輸出控制電路53、2輸入AND電路55、N通道之MOS 電晶體56及負荷電阻57。記憶體晶片MCI、MC2内部產生之 内部忙碌訊號busyl、busy2被供應至MOS電晶體51之閘極。 上述MOS電晶體5 1之源極連接於接地電壓之節點，汲極經 由晶片上之忙碌狀態輸出專用墊連接於忙碌狀態輸出專用 端子11。此端子11經由負荷電阻12而被連接於電源電壓vcc 之節點。
内部忙碌訊號Busyl之反轉訊號/ Busyl被輸入於上述AND -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 561491 A7 __ B7 五、發明説明（23 ) 電路55之一方輸入端子。在上述AND電路55之他方輸入端 子與接地電壓之節點之間插入具有作為開關機能之MOS電 b曰體5 6之及極、源極間，内部忙碌訊號b u s y 1被輸入於此 MOS電晶體56之閘極。又，AND電路55之他方輸入端子與 電源電壓Vcc之節點之間連接著負荷電阻57。上述MOS電晶 體56之汲極，即AND電路55之他方輸入端子係經由配線16 而在互異之晶片間被共通連接。AND電路55之輸出經由輸 出控制電路53被輸出於I/O端子13。 此時，AND電路55、MOS電晶體56及負荷電阻57所組成 之電路構成檢知其他記憶體晶片之忙碌狀態之檢知電路， 在輸入忙碌訊號輸出用指令後之資料輸出允許狀態時，由 各AND電路5 5經由輸出控制電路5 3，經晶片上之1/ 〇墊而由 I/O端子13輸出忙碌訊號/Busyl或/Busy2。 在圖14所示之第三實施形態之記憶裝置中，M〇s電晶體 56之導通係被内部忙碌訊號busy 1、busy.2所控制，由於MOS 電晶體56之汲極，即AND電路55之他方輸入端子係經由配 線16而在互異之晶片間被共通連接，故and電路5 5之他方 輸入端子之輸入訊號係依據内部忙碌訊號busyl、busy2中 ‘‘ Η ”位準期間較長之一方之内部忙碌訊號，在其“ η，，位準期 間中被設定於“L”位準。 電源接通後，AND電路55之輸出訊號在其2個輸入訊號均 為“H”位準時，成為“H”位準，因此，此時，忙碌訊號 /Busyl、/Busy2呈現互異之邏輯位準狀態之期間也已不存 在’故可防止經由I / 〇總線14 (參照圖3所示）而在記憶體晶 -26 - 本紙張尺度適财S國家標準(CNS) A4規格(21GX 297公复) ' - 561491 A7 B7 五、發明説明（24 ) 片MCI、MC2之間使電源電壓Vcc與接地電壓gnd之間發生 短路之現象。 圖1 5係表示第三實施形態之變形例所構成之記憶裝置。 此變形例所構成之記憶裝置内之忙碌控制電路32_丨、32_2之 基本的構成與圖14相同，故在對應於圖14之處附以相同號 碼而省略其說明，僅就異於圖14之處加以說明於下。 在此變形例所構成之記憶裝置内之忙碌控制電路Μ」、 32-2中’省略圖14中之應電晶體51，且將忙碌狀態輸出 專用端子⑽用作圖14之配線16，因此，可將負荷電_ 連接於MOS電晶體56之共通汲極，即連接於配線丨？。 在此圖15所示第三實施形態之變形例所構成之記憶裝置 中’除可獲得與圖Η相同之效果外，更由於省略刪電晶 體51 ,具有元件數比圖14之情形減少之效果。 而在上述第一至第三之各實施形態及其變形例中，已針 =出忙碌訊號/BusyA之忙碌狀態輸出專用端子u或配線 =晶片，，外部連接負荷電阻12’此端子"或配線17常被提 升至Η 位準（Vcc)之情形加以說明。 片明ί可在忙碌狀態輸出專用端子"或配線17在晶 片外枝經常被提升至“Η”位準（Vee)之情形中實施。 通常，作為檢知封裝品之忙碌 二錯_ #夕ne、，· "尺〜之方法，可考慮下列 胖p…（A)為檢出忙碌狀態輸出專用端子之訊 忙碌狀態輸(B)作為輸入 之情形。信“傻之貝科輸出允許狀態而由I/O墊輸出 之價形。僅使用上述（β)之用 1 )之用戶或糸統之情形，由於不施行 I ----------- - - 27 - 本纸張尺度it财® ®轉準(CNS) 裝 訂 線 561491 A7
^_ __BT 五、發明説明（25一"一·' - 使用忙碌狀態輸出專用端子η之忙碌狀態之檢出，故無必 要在晶片外部將忙碌狀態輸出專用端子Η提升至“Η”位準。 圖16係表示採用上述（Β)方法之本發明之第四實施形態所 構成之記憶裝置中’分別設於圖3中之2個記憶體晶片 MCI、MC2之圖4中之忙碌控制電路32之局部構成之具體的 電路圖。 設於兩記憶體晶片MC1、⑽内之忙碌控制電路Μ具有同 樣之電路構成，記憶體晶片、㈣内之忙碌控制電路 以32-1、32-2加以表示。此第四實施形態所構成之記憶裝置 内之忙碌控制電路之基本的構成與圖15相同，故 在對應於圖15之處附以相同號碼而省略其說明，僅就異於 圖1 5之處加以s兄明於下。 如則所述，在此第四實施形態之記憶裝置中，由於輸出 忙碌狀態之配線17不受用戶及系統所監視，故未設有連接 於此配線1 7之負荷電阻12。而輸出藉恥線丨7相互連接之記 憶體晶片MCI、MC2之各其忙碌訊號/BusyA之忙碌狀態輸 出專用塾在晶片外部基本上係呈現非連接狀態。 為了檢出共通連接各晶片之忙碌狀態輸出專用墊之配線 17之訊號，以施行忙碌狀態之檢出，有必要將此配線1 7之 節點提升至“H”位準。作為將此配線π之節點提升至“η，,位 準之元件，可使用設於各忙碌控制電路32-1、32-2内之負荷 電阻57。 在本實施形態之記憶裝置之情形，由於也同樣經由配線 17在不同忙碌控制電路相互間施行忙碌訊號之交換，因 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 561491 A7 B7
此，忙碌訊號/ Busy 1、/Busy2呈現互異之邏輯位準狀熊之 期間也已不存在，故可防止經由1/〇總線14 (參照圖3所示） 而在記憶體晶片MCI、MC2之間使電源電壓Vcc與接地電壓 GND之間發生短路之現象。 圖17係表示採用輸出忙碌狀態之配線丨7不受用戶及系統 所監視之上述（B)之方法之本發明之第五實施形態所構成之 記憶裝置中，分別設於圖3中之2個記憶體晶片Mci、Μ。 之圖4中之忙碌控制電路32之局部構成之具體的電路圖。 設於兩記憶體晶片MCI、MC2内之忙碌控制電路32具有同 樣之電路構成，記憶體晶片MC丨、MC2内之忙碌控制電路 以32-1、32-2加以表示。此第五實施形態所構成之記憶裝置 内之忙碌控制電路32-丨、32-2之基本的構成與圖16相同^故 在對應於圖16之處附以相同號碼而省略其說明，僅就異於 圖16之處加以說明於下。 本實施形態之記憶裝置異於圖16之處在於：在忙碌控制 電路32-1、32-2内之負荷電阻57與電源電壓Vcc之節點之間 插入P通道之MOS電晶體58之源極、汲極間，並以控制訊號 P1或P 2控制此Μ 0 S電晶體5 8之閘極之點上。 在此種構成中，利用控制訊號Ρ14Ρ2控制ρ通道之％〇8電 晶體5 8，使其在由電源接通時之晶片初始化開始時至全部 記憶體晶片完成初始化動作為止之期間中呈現導電狀·能。 配線17之節點僅在封裝品之初始化動作期間中才提升至“η，， 位準，而在初始化動作結束後，M〇s電晶體58即處於斷電 狀態，故不會有無謂之電流浪費現象。 -29-
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又，在記憶體晶片MCI、MC2中，為了在忙碌狀態時，分 別使輸出忙碌訊號/Busyl、/Busy2P之I/O墊處於“L”位準， 設定MOS電晶體56、58之尺寸等，以使N通道之MOS電晶體 5 6之電流驅動力高過p通道之moS電晶體5 8與負荷電阻5 7所 構成之串聯連接電路之電流驅動力。 也就是說’在本實施形態之記憶裝置中，除可獲得與前 述第一至第四之各實施形態及變形例相同之效果外，並可 獲得在初始化動作結束後，不致於發生無謂的電流浪費之 效果。 又’在封裝體内僅設有1個記憶體晶片時，因無必要檢知 其他記憶體晶片之忙碌狀態，故也不需要提升忙碌訊號 /BusyA之節點之機能。此時，有效的方法係採用停止提升 忙碌訊號/ BusyA之節點之動作本身之方法。 圖18係表示採用忙碌狀態輸出專用端子丨丨不受用戶及系 統所監視之上述（B)之方法之本發明之第六實施形態所構成 之記憶裝置中’設有圖3中之2個記憶體晶片MC1、MC2中 之一方之圖4中之忙碌控制電路32之局部構成之具體的電路 圖。 又’此第六貫施形態所構成之記憶裝置内之忙碌控制電 路以32之基本的構成與圖1 7相同，故在對應於圖丨7之處附 以相同號碼而省略其說明，僅就異於圖17之處加以說明如 下。 在本實施形態之記憶裝置中，因僅設置1個記憶體晶片， 故輸入於P通道之MOS電晶體58之閘極之控制訊號pi經常處 -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 561491 A7 B7
五、發明説明（28 ) —— 於H ’位準，MOS電晶體58經常處於斷電狀態。
說蜀 > 數記憶體晶片時， 可在記憶裝置中之全部言己 隱體曰曰片中同時使忙碌訊號/ BusyA之節點提升。此時，因 要區別記憶裝置中之多數記憶體晶片，故有控制較為 簡單之優點。相反地，記憶裝置中之全部記憶體晶片都會 耗電’故所消耗之電流會增加。 " 因此，僅在記憶裝置中之一部分之記憶體晶片中施行控 制以提升忙碌訊號/ BusyA之節點時，即可減少耗電，此 方式在電力消耗之防止上，極為有效。 此時’作為在記憶裝置内之多數之記憶體晶片中，利用 那as片施行提升忙碌訊號/ BusyA之節點之控制的方法， 可考慮以下之方法。 通兩’在記憶裝置内設有多數之記憶體晶片時，為區別 並選擇晶片，會在每個晶片分配不同之晶片位址。因此， 有僅在所分配之晶片位址之值最小之晶片（例如〇位址晶片） 提升忙碌訊號/BusyA之節點之方法、及僅在晶片位址為偶 數（或可數）之晶片提升忙綠訊號/ B USy A之節點之方法。 如此’在記憶裝置内設有多數之記憶體晶片時，如果不 在全部§己憶體晶片内同時提升忙碌訊號/ BUSyA，而僅在一 部分s己憶體晶片内提升忙碌訊號/ BUSyA時，在防止電流消 耗之點上極為有效。為實現此種方法而依據晶片位址控制 MOS電晶體5 8之導電/斷電時，只要追加依據晶片位址設定 前述控制訊號P 1、P2之邏輯位準用之控制電路即可。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 561491 A7 _______B7 五、發明説明（29 ) 圖19A、圖19B係表示在圖17之實施形態中，僅使晶片位 址之值最小之晶片内之P通道之MOS電晶體58，即僅使忙碌 控制電路32-1内之P通道之MOS電晶體58導通用之控制電路 之構成圖。 圖19A所示之控制電路係設於忙碌控制電路32-1内。此控 制電路係由反轉控制訊號p 1之反相器1 Π、被供應此反相器 111之輸出及晶片位址chip AddO之NAND電路112所構成。 而將NAND電路112之輸出供應至忙碌控制電路32-1内之P通 道之MOS電晶體（PMOS)58之閘極。 圖19B所示之控制電路基本上與圖19A之控制電路之構成 相同，所不同之處僅在於將控制訊號P2輸入於反相器111之 點上。而將NAND電路112之輸出供應至忙碌控制電路32-2 内之P通道之MOS電晶體（PMOS)58之閘極。 在此，假設將晶片位址chip AddO分配於設有忙碌控制電 路32-1之記憶體晶片MCI，將晶片位址.chip Addl分配於設 有忙碌控制電路32-2之記憶體晶片MC2時，供應於忙碌控制 電路3 2 -1側之晶片位址chip A ddO為“ Η ”位準，供應於忙碌 控制電路32-2側之晶片位址chip AddO為“L”位準。因此， 控制訊號P1為“ L ”位準時，即晶片初始化動作時，忙碌控制 電路32-1側之NAND電路112之輸出為“L”位準，忙碌控制電 路32-1側之P通道之MOS電晶體58導通。即，僅在記憶體晶 片MCI側導通MOS電晶體58，而提升忙碌訊號/ BusyA之節 點。 如此，在圖17所示之第五實施形態之記憶裝置中，可依 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 561491 A7 B7 五、發明説明（30 ) ' 妝女裝之記憶體晶片數或晶片位址控制MOS電晶體58之導 通/斷電狀態，減少消耗電流。 又，通常，安裝多數記憶體晶片之封裝品内之晶片位址 可利用以接合方式將特定電位供應至特定墊之接合選擇 法，或利用設於晶片内之熔絲之選擇熔斷之方法加以設 定。 圖20係表示在圖17之實施形態中，依據晶片位址僅使其 中一個晶片内之P通道之MOS電晶體58導通用之另一控制電 路之構成圖。 圖20係表示例如記憶體晶片Mc丨内之忙碌控制電路32_ 1之 局邛構成圖。對應於記憶體晶片mc 1之晶片位址chip AddO 係經由開關電路丨丨3供應至N〇r電路n 4之一方輸入端子， 對應於記憶體晶片MC2之晶片位址chip Addl係經由開關電 路Π5供應至N0R電路114之他方輸入端子。上述1^〇11電路 1 Η之輸出經由反相器n6供應至nand電路117之一方輸入 端子。控制訊號ρ 1經由反相器i丨8供應至上述Nand電路1 1 7 之他方輸入端子。 在此種構成中，施行使開關電路丨丨3、n 5中之一方開關 電路113接通之控制時，輸入晶片位址chip addO時，可經由 開關電路113將此晶片位址chip Add0供應至NOR電路114， 並使nor電路114之輸出成為“L”位準。此時，反相器116之 輸出為“ Η ’’位準，控制訊號p 1為“ l，，位準時，即晶片初始化 動作時，NAND電路1 17之輸出為“L，，位準，圖17中之忙碌 控制電路32-1側之ρ通道之MOS電晶體58導通。 -33- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 561491 A7 _B7__ 五、發明説明（31 ) 另一方面，控制開關電路1 1 5使其也導通時，晶片位址 chip AddO、chip Addl雙方均經由開關電路113、115被輸入 至NOR電路1 14。 圖2 1係表示圖20中之開關電路113、11 5之詳細電路構 成。此開關電路係利用接合選擇之方法施行晶片位址之輸 出控制之電路，係由並聯連接P通道及N通道之MOS電晶體 之源極•汲極間之CMOS傳送閘200、經由電阻201提升至電 源電壓Vcc之墊202、輸入端子連接於上述墊202之反相器 203、源極·汲極間連接於CMOS傳送閘200之輸出節點與接 地電壓之節點間，而閘極被供應上述反相器203之輸出之N 通道之MOS電晶體204所構成。上述墊202之訊號及反相器 203之輸出被供應至上述CMOS傳送閘200之N通道、P通道之 MOS電晶體之閘極。 在此種構成中，如果不利用接合線將墊202連接至接地電 壓之節點，墊202即可經由電阻201被提.升至‘ς Η，，位準而使 CMOS傳送閘200導通。CMOS傳送閘200處於導通狀態時， 可經由此CMOS傳送閘200，將晶片位址chip AddO或chip Addl輸入於NOR電路114。 另一方面，如圖所示，如果利用接合線205將墊202連接 至接地電壓之節點時，墊202即成為“L，，位準而使CMOS傳 送閘200斷電。此時，反相器203之輸出為“Η”位準，N通道 之MOS電晶體204導通，因此，可將CMOS傳送閘200之輸出 節點設定於接地電壓。 如此，採用圖2 1之電路時，可藉是否利用接合線205將墊 -34- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 561491 A7
202連接至接地電壓之筋 电魘（即點之方式選擇地施行晶片位 出控制。 翰 圖22係表示圖20中之開關電路113、115之另一詳細構成 之電路圖。此開關電路係利用設於晶片内之料之選擇炫 斷之方法’施行晶片位址之輸出控制。此開關電路因僅有 局部構成異於圖21所示之開關電路，因此，僅就異於圖η 之處加以說明，而省略與圖21相同之處之說明。 在此開關電路中，墊2〇2與接地電壓之節點間連接著熔絲 2〇6，此熔絲206例如可利用照射能量線等方法加以熔斷。… 在此種構成中，如果熔絲2〇6被熔斷，則墊2〇2經由電阻 201被提升至“H，，位準，而使CM〇s傳送閘2〇〇導通，cM〇s 傳送閘200為導通狀態時，可經由此CM〇s傳送閘2〇〇將晶片 位址chip AddO或chip Addl輸入於NOR電路114。 另一方面，如果炫絲2〇6不被溶斷，則塾202成為“乙”位準 而使CMOS傳送閘200斷電，此時，反相.器203之輸出為“η，， 位準’ N通道之MOS電晶體204導通’故CMOS傳送閘200之 輸出節點被設定於接地電壓。 如此，採用圖2 1之電路時，可藉是否將熔絲2〇6熔斷之方 式選擇地施行晶片位址之輸出控制。 又’在晶片初始化動作中，設定上述PMOS電晶體58使其 在chip AddO之晶片中處於斷電狀態，在chip Addl以上之特 定或全部晶片中處於通電狀態之方法也有效。 通常，如圖1 8所示，封裝體内只含1個晶片時，其晶片位 址被設定於0。此時，如果在晶片位址1之晶片，將上述 -35- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 561491 A7 B7 五、發明説明（33 ) ~-- PMO^電日日體58於經常呈現斷電狀態，則可在單一晶片 =封衣。口，自動地將上述PM〇s電晶體58設定於呈現斷電狀 :在夕數曰曰片之封裝品（通常必定有晶片位址〇、1之二個 曰日片存在）中，晶片位址j内之pM〇s電晶體Μ處於通電狀 態，故;^提升動作可自動實現。如此，在晶片位址i之晶 片中，a又疋於在初始化動作令可經常施行提升動作時，在 導入圖20至圖22之電路後，要利用接合或溶絲方式設定僅 在晶片位址1施行提升動作較為容易。又，在圖19之電路 中即使在王^曰曰片内設置將chip Add〇變更為也口 A紹之 圖23之電路’也可设定在晶片位址1之晶片在初始化動作中 施行提升動作。 圖24係表不採用忙碌狀態輸出用之配線丨7不受用戶及系 、，先所監視呀之上述（B)之方法之本發明之第七實施形態所構 成之記憶裝置巾，分別設於圖3中之2個記憶體晶片mci、 MC2之圖4中之忙碌控制電路32之局部構成之具體的電路 圖。 又於2個之σ己隐體晶片mc 1、MC2之忙碌控制電路3 2具有 同樣之電路構成，s己憶體晶片Me 1、MC2内之忙碌控制電 路以32-1、32-2加以表示。此第七實施形態所構成之記憶裝 置内之忙碌控制電路32」、32_2之基本的構成與圖Η相同， 故在對應於圖1 7之處附以相同號碼而省略其說明，僅就異 於圖17之處加以說明於下。 在圖17之δ己憶裝置中，係就在負荷電阻57與電源電壓vcc 之節點間連接P通道之M0S電晶體58之情形加以說明。但本 -36 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 561491 A7 B7 五、發明説明（34 ) 實施形態之情形，則係連接N通道之MOS電晶體59。因此， 在N通道之MOS電晶體59之閘極被供應取代前述之pi、？2而 邏輯值分別反轉之控制訊號/PI、/P2，以作為控制訊號。 又，本發明當然並不限定於上述實施形態，而可作種種 適當之變形。例如，在上述各實施形態中，係就記憶體晶 片為由NAND單元型EEPROM所構成之記憶體晶片，各 NAND單元為由串聯連接之8個記憶體單元所構成之情形加 以說明。但此在各NAND單元内之記憶體單元數為1個、2 個、4個、16個、32個、64個之情形中當然也可予以實施。 又，除了由NAND單元型EEPROM所構成之記憶體晶片以 外，也可使用例如圖25之等效電路所示之NOR單元型 EEROM所構成之記憶體晶片、圖26之等效電路所示之 DINOR單元型EEROM所構成之記憶體晶片、圖27之等效電 路所示之AND單元型EEROM所構成之記憶體晶片、乃至於 圖28之等效電路所示附帶選擇電晶體之n〇r單元型eer〇M 所構成之記憶體晶片等。又，有關DINOR單元型EEROM之 詳細情形在「H. Onoda et al·, IEDM Technical Digest Paper， 1992, pp.599-602」中有所記載，有關AND單元型EEROM之 詳細情形在「H. Kume et al.，IEDM Technical Digest Paper, 1992, pp.991-993」中有所記載。 又’在上述各實施形態中，係以可施行電性資料改寫之 非揮發性半導體記憶裝置為例加以說明。但也可同樣對其 他半導體記憶裝置加以實施。 另外’在上述各實施形態中，係說明有關在記憶體晶片 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 561491
/BUSyA之節;广時之初始化動作期Fa1中，施行忙碌訊號 如在n你之提升動作之情形。但也可在其他情形，例 憶體^之产期間t之情形，或在記憶體晶片内僅設1個記 月形施行忙碌訊號/ BusyA之節點之提升動作。 ★月形中’可獲得不必在封裝體外部設提升電路之效 果0 :，在上述各實施形態中，係就不管為施行提升動作而 ^之5己憶體晶片處於忙碌狀態或就緒狀態’均施行提升 ?作之It形加以况明。但也可在其他情形時，例如為施行 ?升動作而選擇之圮憶體晶片處於忙碌狀態之情形時，施 订t制使其不施行提升動作。選擇之記憶體晶片處於忙碌 狀態時，例如圖17中之忙碌控制電路32」内之電晶體⑹系 被設定於導通狀態。在此狀態下，使電晶體58導通時，電 流會在電源電壓Vcc與接地電壓咖間流通，徒然增加無謂 之電流浪費。因此’利用僅在為施行提升動作而選擇之記 憶體晶片處於就緒狀態日夺，且僅在電源接通時之初始化動 作期間中’或也包含通常動作中，施行忙碌訊號/β_α之 節點之提升之方法，可實現降低消耗電流之目的。 又，本發明也可有效適用於將圖丨3至圖丨7之各實施形態 變形成如圖29至圖33之情形。在圖29至圖33之各變形例 中，係表示將圖13至圖17之各實施形態之AND電路54、55 置換成串聯連接之2個反相器6〇之情形之構成例。 圖29至圖33之各變形例電路中，也可施行與圖13至圖17 之各實施形態電路同樣之動作，且將AND電路置換成2個反 -38 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 561491 A7
相器時，也可進一步減少元件數。 '外：本發明當然也可有效適用於將忙碌狀態輪出專用 之Λ號位準之極性反轉之情形。 有鑑於精通此技術領域者可輕易地對本發明之實施形態 加以模仿或變更，從中獲取不法之附加利益，因此，本^ 明之内容不應僅限定於上述特殊細節及代表性者 Α匕 n 錢形 怨’從而在不超越其精神或一般發明概念，如所附申笮 利範圍等闡述之要旨之範圍内，當然可作種種適當:▲ 更，不待贅言。 -39- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. A8 B8
    l 一種半導體記憶裝置，其士 曰μ , 八、在封衣體内設置多數記情、體 曰日片，且在電源接通後， 心 現忙辟狀能—交玉源屯堡值達到特定值之際呈 見Κ碌狀怨，在前述多數 以前之期Η…. 晶片之初始化動作完成 』間中維持忙碌狀態，在前 初始化動作全部完成後解除忙碌狀態者。片 2·如申請專利範圍第旧之半導體記憶 數記憶體晶片之1/0她不户‘ + /、Τ别这义 者。 ㈣化子在則述封裝體内部被共通連接 3.如申請專利範圍第1項 成” “ 導體s己憶裝置，其中包含忙 晉口 =用端子，其係對前述多數記憶體晶片被共通設 =且輸出包含對應於前述忙碌狀態之忙碌狀態而異於 刖述之忙碌訊號者。 4. 如申請專利範圍第1項之半導體記憶裝置，其中前述多 數記憶體晶片分別包含檢知電路，其係檢知同一封裝體 内之其他記憶體晶片之忙碌狀態者。 5. 如申請專利範圍第4項之半導體記憶裝置，其中前述檢 知電路係 輸出反映同-圮憶體晶片内之其他記憶體晶片之忙碌 狀態之前述忙碌訊號者。 6·如申胡專利範圍第5項之半導體記憶裝置，其中前述檢 知電路係 被輸入對應於對應之記憶體晶片之前述忙碌狀態之訊 號、與對應於其他記憶體晶片之忙碌狀態之訊號，取得 兩訊號之邏輯值後，輸出前述忙碌訊號者。 -40- 8. 8. 其中前述檢 其中前述檢 其中前述檢 如申請專利範 4π ^ Μ弟6項之半導體記憶裝3 知·电路係NOR電路者。 如申請專利範圍 ,^ 固弟6項之半導體記憶裝3 9· 知電路係AND電路者。 申μ專利乾圍第5項之半導體記憶裝】 知電路係包含： ^ β 禮，jMi ^ 〜 ^端被供應反映其他記憶體晶片之忙碕狀 怨之訊號，他 不狀 ^ 、. 而連接於特定電位之節點’且其導通被對 …5 體晶片之前述忙碌狀態之訊號所控制 -¾ ^ ， 甘 ，、係被輪入上述開關之一端之訊號者。 ^半ν肢6己长裝置，其係包含：多數記憶體晶片，直 係設於封裝體内者：· “ 片：數：：控制電路’其係分別設於前述多數記憶體晶 在包源接通後，電源電壓值達到特定值 石争#丄、能 丨不主ϊ見 能二、’在各初始化動作完成以前之期間中維持 狀心，在前述多數記憶體晶片之初始化 /、 解除忙綠狀態者；及 下王J元成後 多數I/O端子，其係連接於前述多數 依昭鲶入托人 丨不ί工制電路， ,…、1拓々，將各忙碌控制電路所輪出之忙碌气，心 出至封裝體外部者。 Μ。凡唬輪 u·如申請專利範圍第10項之半導體記憶裝 數I/O她工士二 置其中前述多 而子在刖述封裝體内部被共通連接者。 12.如申請專利範圍苐1〇項之半導體記憶裝置， ，，、中進一步 -41 - 本纸張尺度適ffl t S ®家鱗(CNS) A4規格(210X297公^ 、申請專利範固 包δ忙碌訊號專用 共通設置，且私出：庙、、係對前述多數記憶體晶片被 綠訊號者。 對應於前述忙碌狀態而異於前述之忙 13’::：請專利範圍第i。項之半 數忙碌控制電路分 衣直/、中刖述多 I# B U .. 匕3杈知電路，其係檢知其他記，丨咅 月且日日片之忙碌狀態而輸 /、他。己U Μ如由过$ . 铷出則述忙碌訊號者。 •申專利範圍第1 3項之车塞卿二 知電路係 員之+冷體记憶裝置，其中前述檢 被輸入反映其他記情I#曰H 照前述反映之訊號而;：：=碌狀態之訊號’並依 出則述忙碌訊號者。 •知\ :係利範圍第14項之半導體記憶裝置，其中前述檢 、鱼反：I於對應之記憶體晶片之前述忙碌狀態之訊 其他記憶體晶片之忙碌狀態之訊號，依照兩 讯唬而輸出前述忙碌訊號者。 其中前述檢 其中前述檢 其中前述檢 16. 如申請專利範圍第15項之半導體記憶裝置 知電路係NOR電路者。 17. 如申請專利範圍第15項之半導體記憶裝置 知電路係and電路者。 18. 如申請專利範圍第14項之半導體記憶裝置 知電路係包含- 開關’其係一端被供庫；5 0也甘α 1々忙石杀狀 ^ π傲I應夂映其他記憶體晶片之F , 悲之訊號，他端連接於特定電位之節點，且其導通被對 應於對應之記情體Θ y >义、丄、、 所拔制 丨心月旦日日片之月丨j地忙碌狀態之訊5虎尸/Τ -42 - 本紙張尺度適用中國國家標準(CNS) A4規格T^1〇X297公爱） 561491 B8 C8 D8 六、申請專利範圍 者；及 邏輯電路，其係被輸入上述開關之一端之訊號者。 19. 一種半導體記憶裝置，其係包含輸出設於封裝體内之記 憶體晶片之忙碌狀態之忙碌狀態輸出專用墊，前述記憶 體晶片處於忙碌狀態時，將前述墊設定於第一電壓，前 述記憶體晶片處於就緒狀態時，將前述墊設定於第二電 壓，且在前述記憶體晶片設置將前述墊設定於第二電壓 之機構者。 20. 如申請專利範圍第1 9項之半導體記憶裝置，其中前述封 裝體内設置多數前述記憶體晶片者。 3I.1S護壽Γ 21. 如申請專利範圍第20項之半導體記憶裝置，其中將前述 墊設定於第二電壓之機構係僅在電源接通之際之晶片初 始化動作開始時起至設於封裝體内之前述多數記憶體晶 片完成初始化動作為止之期間，將將前述墊設定於第二 電壓者。 22. 如申請專利範圍第19項之半導體記憶裝置，其中將前述 墊設定於第二電壓之機構係不管前述記憶體晶片處於忙 碌狀態、就緒狀態，均將前述墊設定於第二電壓， 前述記憶體晶片處於忙碌狀態時，使將前述墊設定於 第一電壓之能力高過將前述墊設定於第二電壓之能力， 而將前述墊設定於第一電壓者。 23. 如申請專利範圍第19項之半導體記憶裝置，其中將前述 墊設定於第二電壓之機構係依據選擇前述多數記憶體晶 片用之晶片位址，將前述墊設定於第二電壓者。 -43 - 本紙張尺度適用中国國家標準(CNS) A4規格（210 X 297公釐） 561491 A B c D 六、申請專利範圍 24·如申請專利範圍第23項之半導體記憶裝置，其中前述晶 片位址係利用以接合法將特定電位供應至晶片位址設定 用墊之方式加以設定者。 25.如申請專利範圍第23項之半導體記憶裝置，其中前述晶 片位址係利用設於晶片内之晶片位址設定用熔絲之選擇 熔斷之方式加以設定者。 -----Γ : fit;·.·.'......-:二：、· -: · -l·- : 謹SI麗麗謹霞—一 Γ
    -44 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐）
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