JP2003140963A - 半導体記憶システム - Google Patents
半導体記憶システムInfo
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1684—Details of memory controller using multiple buses
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- Theoretical Computer Science (AREA)
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- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 複数の半導体記憶素子に対する読出し／書込
みに要する時間の短縮化及び効率化を実現し得る半導体
記憶システムを提供する。 【解決手段】 アドレス入力及びデータ入出力に接続す
るバス経由のインターフェースでデータの高速読出し／
書込み動作が実行される半導体記憶素子と、データ入出
力からコマンドを送ってデータの読出し／書込み動作が
実行される半導体記憶素子と、ＣＰＵからのコマンドに
応じて各半導体記憶素子の読出し／書込み動作を制御す
るコントローラとを有しており、ＣＰＵによるコントロ
ーラに対する１回の書込み動作で、複数の半導体記憶素
子に同一のデータを書き込む。
みに要する時間の短縮化及び効率化を実現し得る半導体
記憶システムを提供する。 【解決手段】 アドレス入力及びデータ入出力に接続す
るバス経由のインターフェースでデータの高速読出し／
書込み動作が実行される半導体記憶素子と、データ入出
力からコマンドを送ってデータの読出し／書込み動作が
実行される半導体記憶素子と、ＣＰＵからのコマンドに
応じて各半導体記憶素子の読出し／書込み動作を制御す
るコントローラとを有しており、ＣＰＵによるコントロ
ーラに対する１回の書込み動作で、複数の半導体記憶素
子に同一のデータを書き込む。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体記憶
素子とともに、各半導体記憶素子の読出し／書込み制御
を行なうコントローラを内蔵する半導体記憶システムに
関する。
素子とともに、各半導体記憶素子の読出し／書込み制御
を行なうコントローラを内蔵する半導体記憶システムに
関する。
【０００２】
【従来の技術】図２２を参照して、従来の半導体記憶シ
ステムの一例について説明する。図２２は、複数の半導
体記憶素子を有し、該半導体記憶素子におけるデータの
読出し／書込み動作が外部に設けられたＣＰＵにより実
行される従来の半導体記憶システムを概略的に示すブロ
ック図である。半導体記憶システム９０は、データの読
出し／書込み時の制御方法の異なる第１及び第２の半導
体記憶素子９１，９２を有し、これら半導体記憶素子９
１，９２におけるデータの読出し／書込み動作は、外部
に設けられたＣＰＵ９９からのコマンドに応じて制御さ
れる。
ステムの一例について説明する。図２２は、複数の半導
体記憶素子を有し、該半導体記憶素子におけるデータの
読出し／書込み動作が外部に設けられたＣＰＵにより実
行される従来の半導体記憶システムを概略的に示すブロ
ック図である。半導体記憶システム９０は、データの読
出し／書込み時の制御方法の異なる第１及び第２の半導
体記憶素子９１，９２を有し、これら半導体記憶素子９
１，９２におけるデータの読出し／書込み動作は、外部
に設けられたＣＰＵ９９からのコマンドに応じて制御さ
れる。
【０００３】第１の半導体記憶素子９１は、ＣＰＵ９９
とのインターフェース用端子として、チップセレクト信
号入力“／Ｓ”と、アウトプットイネーブル信号入力
“／ＯＥ”と、ライトイネーブル信号入力“／Ｗ”と、
アドレス入力“Ａ０〜Ａｍ”と、データ入出力“ＤＱ１
〜ＤＱ１６”とを有しており、かかる第１の半導体記憶
素子９１では、半導体記憶素子９１とＣＰＵ９９との間
のメモリバスを用いて、高速にデータの読出し／書込み
が行なわれる。他方、第２の半導体記憶素子９２は、Ｃ
ＰＵ９９とのインターフェース用端子として、チップセ
レクト信号入力“ＣＥ＃”と、アウトプットイネーブル
信号入力“ＯＥ＃”と、ライトイネーブル信号入力“Ｗ
Ｅ＃”と、リードプロテクト信号入力ＲＰ＃と、ライト
プロテクト信号入力ＷＰ＃と、アドレス入力“Ａ０〜Ａ
ｎ”と、データ入出力“ＤＱ０〜ＤＱ１５”とを有して
おり、かかる第２の半導体記憶素子９２では、アドレス
入力又はデータ入出力からコマンドを送って、データの
読出し／書込みが行なわれる。
とのインターフェース用端子として、チップセレクト信
号入力“／Ｓ”と、アウトプットイネーブル信号入力
“／ＯＥ”と、ライトイネーブル信号入力“／Ｗ”と、
アドレス入力“Ａ０〜Ａｍ”と、データ入出力“ＤＱ１
〜ＤＱ１６”とを有しており、かかる第１の半導体記憶
素子９１では、半導体記憶素子９１とＣＰＵ９９との間
のメモリバスを用いて、高速にデータの読出し／書込み
が行なわれる。他方、第２の半導体記憶素子９２は、Ｃ
ＰＵ９９とのインターフェース用端子として、チップセ
レクト信号入力“ＣＥ＃”と、アウトプットイネーブル
信号入力“ＯＥ＃”と、ライトイネーブル信号入力“Ｗ
Ｅ＃”と、リードプロテクト信号入力ＲＰ＃と、ライト
プロテクト信号入力ＷＰ＃と、アドレス入力“Ａ０〜Ａ
ｎ”と、データ入出力“ＤＱ０〜ＤＱ１５”とを有して
おり、かかる第２の半導体記憶素子９２では、アドレス
入力又はデータ入出力からコマンドを送って、データの
読出し／書込みが行なわれる。
【０００４】また、ＣＰＵ９９は、各半導体記憶素子９
１，９２とのインターフェース用端子として、第１の半
導体記憶素子９１の“／Ｓ”にコントロールバス９６を
介して接続するチップセレクト信号出力“／ＣＳｍ”
と、第２の半導体記憶素子９２の“ＣＥ＃”にコントロ
ールバス９３ａを介して接続するチップセレクト信号出
力“／ＣＳｎ”と、第１及び２の半導体記憶素子９１，
９２の“／ＯＥ”，“ＯＥ＃”にコントロールバス９３
ｂを介して接続する読出し信号出力“／ＲＤ”と、第１
及び２の半導体記憶素子９１，９２の“／ＷＥ”，“Ｗ
Ｅ＃”にコントロールバス９３ｃを介して接続する書込
み信号出力“／ＷＤ”と、第２の半導体記憶素子９２の
“ＲＰ＃”にコントロールバス９３ｄを介して接続する
入出力ポート“Ｉ／ＯＰｏｒｔ１”と、第２の半導体記
憶素子９２の“ＷＰ＃”にコントロールバス９３ｅを介
して接続する入出力ポート“Ｉ／ＯＰｏｒｔ２”と、第
１及び２の半導体記憶素子９１，９２の“Ａ０〜Ａ
ｍ”，“Ａ０〜Ａｎ”にアドレスバス９４を介して接続
するアドレス出力“ＭＡ０〜ＭＡＸ”と、第１及び２の
半導体記憶素子９１，９２の“ＤＱ１〜ＤＱ１６”，
“ＤＱ０〜ＤＱ１５”にデータバス９５を介して接続す
るデータ入出力“Ｄ０〜Ｄ１５”とを有している。
１，９２とのインターフェース用端子として、第１の半
導体記憶素子９１の“／Ｓ”にコントロールバス９６を
介して接続するチップセレクト信号出力“／ＣＳｍ”
と、第２の半導体記憶素子９２の“ＣＥ＃”にコントロ
ールバス９３ａを介して接続するチップセレクト信号出
力“／ＣＳｎ”と、第１及び２の半導体記憶素子９１，
９２の“／ＯＥ”，“ＯＥ＃”にコントロールバス９３
ｂを介して接続する読出し信号出力“／ＲＤ”と、第１
及び２の半導体記憶素子９１，９２の“／ＷＥ”，“Ｗ
Ｅ＃”にコントロールバス９３ｃを介して接続する書込
み信号出力“／ＷＤ”と、第２の半導体記憶素子９２の
“ＲＰ＃”にコントロールバス９３ｄを介して接続する
入出力ポート“Ｉ／ＯＰｏｒｔ１”と、第２の半導体記
憶素子９２の“ＷＰ＃”にコントロールバス９３ｅを介
して接続する入出力ポート“Ｉ／ＯＰｏｒｔ２”と、第
１及び２の半導体記憶素子９１，９２の“Ａ０〜Ａ
ｍ”，“Ａ０〜Ａｎ”にアドレスバス９４を介して接続
するアドレス出力“ＭＡ０〜ＭＡＸ”と、第１及び２の
半導体記憶素子９１，９２の“ＤＱ１〜ＤＱ１６”，
“ＤＱ０〜ＤＱ１５”にデータバス９５を介して接続す
るデータ入出力“Ｄ０〜Ｄ１５”とを有している。
【０００５】かかる構成を備えた半導体記憶システム９
０におけるデータの読出し／書込み動作について説明す
る。まず、ＣＰＵ９９は、チップセレクト信号出力
“／ＣＳｍ”又は“／ＣＳｎ”を選択し、第１の半導体
記憶素子９１および第２の半導体記憶素子９２のいずれ
かにアクセスする。ＣＰＵ９９が第１の半導体記憶素子
９１にアクセスする場合には、“／ＣＳｍ”を“Ｌ”に
設定した上で、アドレスバス９５で“Ａ０〜Ａｍ”を設
定し、／ＲＤを“Ｌ”に設定すれば、第１の半導体記憶
素子９１からデータを読み出すことができる。他方、デ
ータバス９５で“ＤＱ１〜ＤＱ１６”を設定し、“／Ｗ
Ｒ”を“Ｌ”に設定すれば、第１の半導体記憶素子９１
にデータを書き込むことができる。
０におけるデータの読出し／書込み動作について説明す
る。まず、ＣＰＵ９９は、チップセレクト信号出力
“／ＣＳｍ”又は“／ＣＳｎ”を選択し、第１の半導体
記憶素子９１および第２の半導体記憶素子９２のいずれ
かにアクセスする。ＣＰＵ９９が第１の半導体記憶素子
９１にアクセスする場合には、“／ＣＳｍ”を“Ｌ”に
設定した上で、アドレスバス９５で“Ａ０〜Ａｍ”を設
定し、／ＲＤを“Ｌ”に設定すれば、第１の半導体記憶
素子９１からデータを読み出すことができる。他方、デ
ータバス９５で“ＤＱ１〜ＤＱ１６”を設定し、“／Ｗ
Ｒ”を“Ｌ”に設定すれば、第１の半導体記憶素子９１
にデータを書き込むことができる。
【０００６】また、ＣＰＵ９９が第２の半導体記憶素子
９２にアクセスする場合には、“Ｉ／ＯＰｏｒｔ１及び
２”を用いてＲＰ＃，ＷＰ＃を共に“Ｈ”に設定し、／
ＣＳｎを“Ｌ”に設定して、第２の半導体記憶素子９２
を選択する。その上で、データバス９５にリードコマン
ド（Read Command）を設定しつつ／ＷＲを“Ｌ”に設定
し、次のサイクルで、アドレスバス９４を設定し、／Ｒ
Ｄを“Ｌ”に設定すれば、データが第２の半導体記憶素
子９２から出力される。同様に、データバス９５にプロ
グラムコマンド（Program Command）を設定し、／ＷＲ
を“Ｌ”に設定し、次のサイクルで、アドレスバス９４
及びデータバス９５を設定し、／ＷＲを“Ｌ”に設定す
れば、第２の半導体記憶素子９２にデータが入力され
る。
９２にアクセスする場合には、“Ｉ／ＯＰｏｒｔ１及び
２”を用いてＲＰ＃，ＷＰ＃を共に“Ｈ”に設定し、／
ＣＳｎを“Ｌ”に設定して、第２の半導体記憶素子９２
を選択する。その上で、データバス９５にリードコマン
ド（Read Command）を設定しつつ／ＷＲを“Ｌ”に設定
し、次のサイクルで、アドレスバス９４を設定し、／Ｒ
Ｄを“Ｌ”に設定すれば、データが第２の半導体記憶素
子９２から出力される。同様に、データバス９５にプロ
グラムコマンド（Program Command）を設定し、／ＷＲ
を“Ｌ”に設定し、次のサイクルで、アドレスバス９４
及びデータバス９５を設定し、／ＷＲを“Ｌ”に設定す
れば、第２の半導体記憶素子９２にデータが入力され
る。
【０００７】
【発明が解決しようとする課題】従来技術では、データ
読出し／書込み時の制御方法が異なる別個の半導体記憶
素子に同じデータを書き込む場合に、各半導体記憶素子
に対して書込み動作を、サイクルをずらして行なう必要
があった。このため、それぞれの半導体記憶素子につい
て書込み動作が必要であり、処理時間が長くなるのが一
般的であった。
読出し／書込み時の制御方法が異なる別個の半導体記憶
素子に同じデータを書き込む場合に、各半導体記憶素子
に対して書込み動作を、サイクルをずらして行なう必要
があった。このため、それぞれの半導体記憶素子につい
て書込み動作が必要であり、処理時間が長くなるのが一
般的であった。
【０００８】本発明は、上記技術的課題に鑑みてなされ
たもので、基本的には、複数の半導体記憶素子に対する
読出し／書込みに要する時間の短縮化及び効率化を実現
し得る半導体記憶システムを提供することを目的とす
る。
たもので、基本的には、複数の半導体記憶素子に対する
読出し／書込みに要する時間の短縮化及び効率化を実現
し得る半導体記憶システムを提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本願の第１の発明は、複
数の半導体記憶素子を有し、該半導体記憶素子の読出し
／書込み動作が外部に設けられたＣＰＵからのコマンド
に応じて制御される半導体記憶システムにおいて、チッ
プセレクト信号入力とアウトプットイネーブル信号入力
とライトイネーブル信号入力とアドレス入力とデータ入
出力とを有し、該アドレス入力及びデータ入出力に接続
するバス経由のインターフェースでデータの高速読出し
／書込み動作が実行される半導体記憶素子と、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該データ入出力からコマンドを送ってデータ
の読出し／書込み動作が実行される半導体記憶素子と、
上記ＣＰＵからのコマンドに応じて、上記各半導体記憶
素子の読出し／書込み動作を制御するコントローラとを
有しており、上記ＣＰＵによるコントローラに対する１
回の書込み動作で、複数の半導体記憶素子に同一のデー
タを書き込むことを特徴としたものである。
数の半導体記憶素子を有し、該半導体記憶素子の読出し
／書込み動作が外部に設けられたＣＰＵからのコマンド
に応じて制御される半導体記憶システムにおいて、チッ
プセレクト信号入力とアウトプットイネーブル信号入力
とライトイネーブル信号入力とアドレス入力とデータ入
出力とを有し、該アドレス入力及びデータ入出力に接続
するバス経由のインターフェースでデータの高速読出し
／書込み動作が実行される半導体記憶素子と、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該データ入出力からコマンドを送ってデータ
の読出し／書込み動作が実行される半導体記憶素子と、
上記ＣＰＵからのコマンドに応じて、上記各半導体記憶
素子の読出し／書込み動作を制御するコントローラとを
有しており、上記ＣＰＵによるコントローラに対する１
回の書込み動作で、複数の半導体記憶素子に同一のデー
タを書き込むことを特徴としたものである。
【００１０】また、本願の第２の発明は、複数の半導体
記憶素子を有し、該半導体記憶素子の読出し／書込み動
作が外部に設けられたＣＰＵからのコマンドに応じて制
御される半導体記憶システムにおいて、チップセレクト
信号入力とアウトプットイネーブル信号入力とライトイ
ネーブル信号入力とアドレス入力とデータ入出力とを有
し、該アドレス入力及びデータ入出力に接続するバス経
由のインターフェースでデータの高速読出し／書込みを
行なう半導体記憶素子と、チップセレクト信号入力とア
ウトプットイネーブル信号入力とライトイネーブル信号
入力とアドレス入力とデータ入出力とを有し、該データ
入出力からコマンドを送ってデータの読出し／書込みを
行なう半導体記憶素子と、その内部に出力アドレスオフ
セットレジスタを備え、各半導体記憶素子の読出し／書
込み動作を制御するコントローラとを有しており、上記
コントローラに対する１回の書込み動作で複数の半導体
記憶素子の異なるアドレスに同一のデータを書き込むこ
とを特徴としたものである。
記憶素子を有し、該半導体記憶素子の読出し／書込み動
作が外部に設けられたＣＰＵからのコマンドに応じて制
御される半導体記憶システムにおいて、チップセレクト
信号入力とアウトプットイネーブル信号入力とライトイ
ネーブル信号入力とアドレス入力とデータ入出力とを有
し、該アドレス入力及びデータ入出力に接続するバス経
由のインターフェースでデータの高速読出し／書込みを
行なう半導体記憶素子と、チップセレクト信号入力とア
ウトプットイネーブル信号入力とライトイネーブル信号
入力とアドレス入力とデータ入出力とを有し、該データ
入出力からコマンドを送ってデータの読出し／書込みを
行なう半導体記憶素子と、その内部に出力アドレスオフ
セットレジスタを備え、各半導体記憶素子の読出し／書
込み動作を制御するコントローラとを有しており、上記
コントローラに対する１回の書込み動作で複数の半導体
記憶素子の異なるアドレスに同一のデータを書き込むこ
とを特徴としたものである。
【００１１】更に、本願の第３の発明は、複数の半導体
記憶素子を有し、該半導体記憶素子の読出し／書込み動
作が外部に設けられたＣＰＵからのコマンドに応じて制
御される半導体記憶システムにおいて、チップセレクト
信号入力とアウトプットイネーブル信号入力とライトイ
ネーブル信号入力とアドレス入力とデータ入出力とを有
し、該アドレス入力及びデータ入出力に接続するバス経
由のインターフェースでデータの高速読出し／書込みを
行なう半導体記憶素子と、チップセレクト信号入力とア
ウトプットイネーブル信号入力とライトイネーブル信号
入力とアドレス入力とデータ入出力とを有し、該データ
入出力からコマンドを送ってデータの読出し／書込みを
行なう半導体記憶素子と、各半導体記憶素子の読出し／
書込み動作を制御するコントローラとを有しており、上
記コントローラに対して所定のモードが設定された場合
に、該コントローラをパスして各半導体記憶素子に直接
アクセス可能であることを特徴としたものである。
記憶素子を有し、該半導体記憶素子の読出し／書込み動
作が外部に設けられたＣＰＵからのコマンドに応じて制
御される半導体記憶システムにおいて、チップセレクト
信号入力とアウトプットイネーブル信号入力とライトイ
ネーブル信号入力とアドレス入力とデータ入出力とを有
し、該アドレス入力及びデータ入出力に接続するバス経
由のインターフェースでデータの高速読出し／書込みを
行なう半導体記憶素子と、チップセレクト信号入力とア
ウトプットイネーブル信号入力とライトイネーブル信号
入力とアドレス入力とデータ入出力とを有し、該データ
入出力からコマンドを送ってデータの読出し／書込みを
行なう半導体記憶素子と、各半導体記憶素子の読出し／
書込み動作を制御するコントローラとを有しており、上
記コントローラに対して所定のモードが設定された場合
に、該コントローラをパスして各半導体記憶素子に直接
アクセス可能であることを特徴としたものである。
【００１２】また、更に、本願の第４の発明は、複数の
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該データ入出力からそれぞれ異なるコマンド
を送ってデータの読出し／書込み動作を行なう複数の半
導体記憶素子と、上記各半導体記憶素子の読出し／書込
みを制御するコントローラとを有しており、いずれの半
導体記憶素子にアクセスする場合にも、上記コントロー
ラを介した読出し／書込み動作時には、統一されたコマ
ンドで実行可能であることを特徴としたものである。
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該データ入出力からそれぞれ異なるコマンド
を送ってデータの読出し／書込み動作を行なう複数の半
導体記憶素子と、上記各半導体記憶素子の読出し／書込
みを制御するコントローラとを有しており、いずれの半
導体記憶素子にアクセスする場合にも、上記コントロー
ラを介した読出し／書込み動作時には、統一されたコマ
ンドで実行可能であることを特徴としたものである。
【００１３】また、更に、本願の第５の発明は、複数の
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該アドレス入力及びデータ入出力に接続する
バス経由のインターフェースでデータの高速読出し／書
込みを行なう揮発性の半導体記憶素子と、チップセレク
ト信号入力とアウトプットイネーブル信号入力とライト
イネーブル信号入力とアドレス入力とデータ入出力とを
有し、該データ入出力からコマンドを送ってデータの読
出し／書込み動作を行なう不揮発性の半導体記憶素子
と、上記各半導体記憶素子の読出し／書込み動作を制御
するコントローラとを有しており、電源投入時に自動的
に上記不揮発性の半導体記憶素子の一部又は全ての領域
のデータを上記揮発性の半導体記憶素子へ転送すること
を特徴としたものである。
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該アドレス入力及びデータ入出力に接続する
バス経由のインターフェースでデータの高速読出し／書
込みを行なう揮発性の半導体記憶素子と、チップセレク
ト信号入力とアウトプットイネーブル信号入力とライト
イネーブル信号入力とアドレス入力とデータ入出力とを
有し、該データ入出力からコマンドを送ってデータの読
出し／書込み動作を行なう不揮発性の半導体記憶素子
と、上記各半導体記憶素子の読出し／書込み動作を制御
するコントローラとを有しており、電源投入時に自動的
に上記不揮発性の半導体記憶素子の一部又は全ての領域
のデータを上記揮発性の半導体記憶素子へ転送すること
を特徴としたものである。
【００１４】また、更に、本願の第６の発明は、複数の
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該アドレス入力及びデータ入出力に接続する
バス経由のインターフェースでデータの高速読出し／書
込みを行なう半導体記憶素子と、チップセレクト信号入
力とアウトプットイネーブル信号入力とライトイネーブ
ル信号入力とアドレス入力とデータ入出力とを有し、該
データ入出力からコマンドを送ってデータの読出し／書
込み動作を行なう半導体記憶素子と、上記各半導体記憶
素子の読出し／書込み動作を制御するコントローラとを
有しており、上記コントローラに対して、コマンド，転
送先アドレス，転送元アドレス及びデータ量を与えた場
合に、上記半導体記憶素子から別の半導体記憶素子へデ
ータをこのシステム内で転送可能であることを特徴とし
たものである。
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該アドレス入力及びデータ入出力に接続する
バス経由のインターフェースでデータの高速読出し／書
込みを行なう半導体記憶素子と、チップセレクト信号入
力とアウトプットイネーブル信号入力とライトイネーブ
ル信号入力とアドレス入力とデータ入出力とを有し、該
データ入出力からコマンドを送ってデータの読出し／書
込み動作を行なう半導体記憶素子と、上記各半導体記憶
素子の読出し／書込み動作を制御するコントローラとを
有しており、上記コントローラに対して、コマンド，転
送先アドレス，転送元アドレス及びデータ量を与えた場
合に、上記半導体記憶素子から別の半導体記憶素子へデ
ータをこのシステム内で転送可能であることを特徴とし
たものである。
【００１５】また、更に、本願の第７の発明は、複数の
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該アドレス入力及びデータ入出力に接続する
バス経由のインターフェースでデータの高速読出し／書
込みを行なう半導体記憶素子と、チップセレクト信号入
力とアウトプットイネーブル信号入力とライトイネーブ
ル信号入力とアドレス入力とデータ入出力とを有し、該
データ入出力からコマンドを送ってデータの読出し／書
込み動作を行なう半導体記憶素子と、上記各半導体記憶
素子の読出し／書込み動作を制御するコントローラとを
有しており、いずれかの半導体記憶素子からデータを読
み出した際に、別の半導体記憶素子の任意のアドレスに
そのデータを書き込むと同時に、そのデータをコントロ
ーラから外部に出力することを特徴としたものである。
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該アドレス入力及びデータ入出力に接続する
バス経由のインターフェースでデータの高速読出し／書
込みを行なう半導体記憶素子と、チップセレクト信号入
力とアウトプットイネーブル信号入力とライトイネーブ
ル信号入力とアドレス入力とデータ入出力とを有し、該
データ入出力からコマンドを送ってデータの読出し／書
込み動作を行なう半導体記憶素子と、上記各半導体記憶
素子の読出し／書込み動作を制御するコントローラとを
有しており、いずれかの半導体記憶素子からデータを読
み出した際に、別の半導体記憶素子の任意のアドレスに
そのデータを書き込むと同時に、そのデータをコントロ
ーラから外部に出力することを特徴としたものである。
【００１６】また、更に、本願の第８の発明は、複数の
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該アドレス入力及びデータ入出力に接続する
バス経由のインターフェースでデータの高速読出し／書
込みを行なう揮発性の半導体記憶素子と、チップセレク
ト信号入力とアウトプットイネーブル信号入力とライト
イネーブル信号入力とアドレス入力とデータ入出力とを
有し、該データ入出力からコマンドを送ってデータの読
出し／書込み動作を行なう不揮発性の半導体記憶素子
と、上記各半導体記憶素子の読出し／書込み動作を制御
するコントローラとを有しており、上記コントローラ
が、上記揮発性の半導体記憶素子の一部又は全領域のデ
ータに対して、一定の時間間隔で、上記不揮発性の半導
体記憶素子にそのデータを書き込むことを特徴としたも
のである。
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該アドレス入力及びデータ入出力に接続する
バス経由のインターフェースでデータの高速読出し／書
込みを行なう揮発性の半導体記憶素子と、チップセレク
ト信号入力とアウトプットイネーブル信号入力とライト
イネーブル信号入力とアドレス入力とデータ入出力とを
有し、該データ入出力からコマンドを送ってデータの読
出し／書込み動作を行なう不揮発性の半導体記憶素子
と、上記各半導体記憶素子の読出し／書込み動作を制御
するコントローラとを有しており、上記コントローラ
が、上記揮発性の半導体記憶素子の一部又は全領域のデ
ータに対して、一定の時間間隔で、上記不揮発性の半導
体記憶素子にそのデータを書き込むことを特徴としたも
のである。
【００１７】また、更に、本願の第９の発明は、複数の
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該アドレス入力及びデータ入出力に接続する
バス経由のインターフェースでデータの高速読出し／書
込みを行なう揮発性の半導体記憶素子と、チップセレク
ト信号入力とアウトプットイネーブル信号入力とライト
イネーブル信号入力とアドレス入力とデータ入出力とを
有し、該データ入出力からコマンドを送ってデータの読
出し／書込み動作を行なう不揮発性の半導体記憶素子
と、上記各半導体記憶素子の読出し／書込み動作を制御
するコントローラとを有しており、上記ＣＰＵから上記
コントローラに送られるコマンドにより、上記揮発性の
半導体記憶素子の領域の一部又は全領域のデータと、上
記不揮発性の半導体記憶素子の領域の一部又は全領域の
データとの比較を行ない、データが異なっている領域に
ついて揮発性の半導体記憶素子のデータを読み出し、上
記不揮発性の半導体記憶素子にそのデータを書き込むこ
とを特徴としたものである。
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該アドレス入力及びデータ入出力に接続する
バス経由のインターフェースでデータの高速読出し／書
込みを行なう揮発性の半導体記憶素子と、チップセレク
ト信号入力とアウトプットイネーブル信号入力とライト
イネーブル信号入力とアドレス入力とデータ入出力とを
有し、該データ入出力からコマンドを送ってデータの読
出し／書込み動作を行なう不揮発性の半導体記憶素子
と、上記各半導体記憶素子の読出し／書込み動作を制御
するコントローラとを有しており、上記ＣＰＵから上記
コントローラに送られるコマンドにより、上記揮発性の
半導体記憶素子の領域の一部又は全領域のデータと、上
記不揮発性の半導体記憶素子の領域の一部又は全領域の
データとの比較を行ない、データが異なっている領域に
ついて揮発性の半導体記憶素子のデータを読み出し、上
記不揮発性の半導体記憶素子にそのデータを書き込むこ
とを特徴としたものである。
【００１８】また、更に、本願の第１０の発明は、複数
の半導体記憶素子を有し、該半導体記憶素子の読出し／
書込み動作が外部に設けられたＣＰＵからのコマンドに
応じて制御される半導体記憶システムにおいて、チップ
セレクト信号入力とアウトプットイネーブル信号入力と
ライトイネーブル信号入力とアドレス入力とデータ入出
力とを有し、該アドレス入力及びデータ入出力に接続す
るバス経由のインターフェースでデータの高速読出し／
書込みを行なう揮発性の半導体記憶素子と、チップセレ
クト信号入力とアウトプットイネーブル信号入力とライ
トイネーブル信号入力とアドレス入力とデータ入出力と
を有し、該データ入出力からコマンドを送ってデータの
読出し／書込み動作を行なう不揮発性の半導体記憶素子
と、上記各半導体記憶素子の読出し／書込み動作を制御
するコントローラとを有しており、上記揮発性の半導体
記憶素子の領域を所定数の領域に分割し、更に、それぞ
れの領域に更新フラグを設け、その領域のデータを更新
した場合に、更新フラグをセットし、上記コントローラ
が、その更新フラグがセットされた領域のみについて、
上記揮発性の半導体記憶素子のデータを読み出し、その
データを上記不揮発性の半導体記憶素子に書き込むこと
を特徴としたものである。
の半導体記憶素子を有し、該半導体記憶素子の読出し／
書込み動作が外部に設けられたＣＰＵからのコマンドに
応じて制御される半導体記憶システムにおいて、チップ
セレクト信号入力とアウトプットイネーブル信号入力と
ライトイネーブル信号入力とアドレス入力とデータ入出
力とを有し、該アドレス入力及びデータ入出力に接続す
るバス経由のインターフェースでデータの高速読出し／
書込みを行なう揮発性の半導体記憶素子と、チップセレ
クト信号入力とアウトプットイネーブル信号入力とライ
トイネーブル信号入力とアドレス入力とデータ入出力と
を有し、該データ入出力からコマンドを送ってデータの
読出し／書込み動作を行なう不揮発性の半導体記憶素子
と、上記各半導体記憶素子の読出し／書込み動作を制御
するコントローラとを有しており、上記揮発性の半導体
記憶素子の領域を所定数の領域に分割し、更に、それぞ
れの領域に更新フラグを設け、その領域のデータを更新
した場合に、更新フラグをセットし、上記コントローラ
が、その更新フラグがセットされた領域のみについて、
上記揮発性の半導体記憶素子のデータを読み出し、その
データを上記不揮発性の半導体記憶素子に書き込むこと
を特徴としたものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照しながら説明する。 実施の形態１．図１は、本発明の実施の形態１に係る半
導体記憶システムとそれに接続するＣＰＵとを示すブロ
ック図である。この半導体記憶システム１は、第１及び
第２の半導体記憶素子３，４を有するもので、各半導体
記憶素子３，４におけるデータの読出し／書込みは、外
部に設けられたＣＰＵ１０からのコマンドに従って実行
される。また、半導体記憶システム１は、外部のＣＰＵ
１０と第１及び第２の半導体記憶素子３，４との間に介
在させられるコントローラ２を有し、このコントローラ
２により、ＣＰＵ１０からのコマンドに応じて各半導体
記憶素子３，４が制御される。
て、添付図面を参照しながら説明する。 実施の形態１．図１は、本発明の実施の形態１に係る半
導体記憶システムとそれに接続するＣＰＵとを示すブロ
ック図である。この半導体記憶システム１は、第１及び
第２の半導体記憶素子３，４を有するもので、各半導体
記憶素子３，４におけるデータの読出し／書込みは、外
部に設けられたＣＰＵ１０からのコマンドに従って実行
される。また、半導体記憶システム１は、外部のＣＰＵ
１０と第１及び第２の半導体記憶素子３，４との間に介
在させられるコントローラ２を有し、このコントローラ
２により、ＣＰＵ１０からのコマンドに応じて各半導体
記憶素子３，４が制御される。
【００２０】第１の半導体記憶素子３は、コントローラ
２とのインターフェース用端子として、チップセレクト
信号入力“／Ｓ”と、アウトプットイネーブル信号入力
“／ＯＥ”と、アウトプットイネーブル信号入力“／
Ｗ”と、アドレス入力“Ａ０〜Ａｍ”と、データ入出力
“ＤＱ１〜ＤＱ１６”とを有している。この第１の半導
体記憶素子３では、アドレス入力及びデータ入出力に接
続するバス経由のインターフェースでデータの高速読出
し／書込みが行なわれる。
２とのインターフェース用端子として、チップセレクト
信号入力“／Ｓ”と、アウトプットイネーブル信号入力
“／ＯＥ”と、アウトプットイネーブル信号入力“／
Ｗ”と、アドレス入力“Ａ０〜Ａｍ”と、データ入出力
“ＤＱ１〜ＤＱ１６”とを有している。この第１の半導
体記憶素子３では、アドレス入力及びデータ入出力に接
続するバス経由のインターフェースでデータの高速読出
し／書込みが行なわれる。
【００２１】他方、第２の半導体記憶素子４は、コント
ローラ２とのインターフェース用端子として、チップセ
レクト信号入力“ＣＥ＃”と、アウトプットイネーブル
信号入力“ＯＥ＃”と、ライトイネーブル信号入力“Ｗ
Ｅ＃”と、リードプロテクト信号入力“ＲＰ＃”と、ラ
イトプロテクト信号入力“ＷＰ＃”と、アドレス入力
“Ａ０〜Ａｎ”と、データ入出力“ＤＱ０〜ＤＱ１５”
とを有している。この第２の半導体記憶素子４では、該
データ入出力からコマンドを送ってデータの読出し／書
込みが行なわれる。
ローラ２とのインターフェース用端子として、チップセ
レクト信号入力“ＣＥ＃”と、アウトプットイネーブル
信号入力“ＯＥ＃”と、ライトイネーブル信号入力“Ｗ
Ｅ＃”と、リードプロテクト信号入力“ＲＰ＃”と、ラ
イトプロテクト信号入力“ＷＰ＃”と、アドレス入力
“Ａ０〜Ａｎ”と、データ入出力“ＤＱ０〜ＤＱ１５”
とを有している。この第２の半導体記憶素子４では、該
データ入出力からコマンドを送ってデータの読出し／書
込みが行なわれる。
【００２２】コントローラ２は、第１の半導体記憶素子
３とのインターフェース用端子として、第１の半導体記
憶素子３の“／Ｓ”にコントロールバス５ａを介して接
続するチップセレクト信号出力“／ＭＣＳ１”と、“／
ＯＥ”にコントロールバス５ｂを介して接続するアウト
プットイネーブル信号出力“／ＭＯＥ１”と、“／Ｗ”
にコントロールバス５ｃを介して接続するライトイネー
ブル信号出力“／ＭＷＥ１”とを有している。
３とのインターフェース用端子として、第１の半導体記
憶素子３の“／Ｓ”にコントロールバス５ａを介して接
続するチップセレクト信号出力“／ＭＣＳ１”と、“／
ＯＥ”にコントロールバス５ｂを介して接続するアウト
プットイネーブル信号出力“／ＭＯＥ１”と、“／Ｗ”
にコントロールバス５ｃを介して接続するライトイネー
ブル信号出力“／ＭＷＥ１”とを有している。
【００２３】また、一方、コントローラ２は、第２の半
導体記憶素子４とのインターフェース用端子として、第
２の半導体記憶素子４の“ＣＥ＃”にコントロールバス
６ａを介して接続するチップセレクト信号出力“／ＭＣ
Ｓ０”と、“ＯＥ＃”にコントロールバス６ｂを介して
接続するアウトプットイネーブル信号出力“／ＭＯＥ
０”と、“ＷＥ＃”にコントロールバス６ｃを介して接
続するライトイネーブル信号出力“／ＭＷＥ０”と、
“ＲＰ＃”にコントロールバス６ｄを介して接続するリ
ードプロテクト信号出力“／ＭＲＰ”と、“ＷＰ＃”に
コントロールバス６ｅを介して接続するライトプロテク
ト信号出力“／ＭＷＰ”とを有している。
導体記憶素子４とのインターフェース用端子として、第
２の半導体記憶素子４の“ＣＥ＃”にコントロールバス
６ａを介して接続するチップセレクト信号出力“／ＭＣ
Ｓ０”と、“ＯＥ＃”にコントロールバス６ｂを介して
接続するアウトプットイネーブル信号出力“／ＭＯＥ
０”と、“ＷＥ＃”にコントロールバス６ｃを介して接
続するライトイネーブル信号出力“／ＭＷＥ０”と、
“ＲＰ＃”にコントロールバス６ｄを介して接続するリ
ードプロテクト信号出力“／ＭＲＰ”と、“ＷＰ＃”に
コントロールバス６ｅを介して接続するライトプロテク
ト信号出力“／ＭＷＰ”とを有している。
【００２４】更に、コントローラ２は、第１及び第２の
半導体記憶素子３，４との共通したインターフェースと
して、第１の半導体記憶素子３の“Ａ０〜Ａｍ”及び第
２の半導体記憶素子４の“Ａ０〜Ａｎ”にアドレスバス
７を介して接続するアドレス出力“ＭＡＤ１〜ＭＡＤ
ｘ”と、第１の半導体記憶素子３の“ＤＱ１〜ＤＱ１
６”及び第２の半導体記憶素子４の“ＤＱ０〜ＤＱ１
５”にデータバス８を介して接続するデータ入出力“Ｍ
Ｉ／Ｏ０〜ＭＩ／Ｏ１５”とを有している。
半導体記憶素子３，４との共通したインターフェースと
して、第１の半導体記憶素子３の“Ａ０〜Ａｍ”及び第
２の半導体記憶素子４の“Ａ０〜Ａｎ”にアドレスバス
７を介して接続するアドレス出力“ＭＡＤ１〜ＭＡＤ
ｘ”と、第１の半導体記憶素子３の“ＤＱ１〜ＤＱ１
６”及び第２の半導体記憶素子４の“ＤＱ０〜ＤＱ１
５”にデータバス８を介して接続するデータ入出力“Ｍ
Ｉ／Ｏ０〜ＭＩ／Ｏ１５”とを有している。
【００２５】また、更に、コントローラ２は、外部に設
けられたＣＰＵ１０とのインターフェースとして、チッ
プセレクト信号入力“／ＣＣＳ”と、ライトプットイネ
ーブル信号入力“／ＣＷＥ”と、アウトプットイネーブ
ル信号入力“／ＣＯＥ”と、アドレス入力“ＣＡＤ０〜
ＣＡＤｘ”と、データ入出力“ＣＩ／Ｏ０〜ＣＩ／Ｏ１
５”とを有している。
けられたＣＰＵ１０とのインターフェースとして、チッ
プセレクト信号入力“／ＣＣＳ”と、ライトプットイネ
ーブル信号入力“／ＣＷＥ”と、アウトプットイネーブ
ル信号入力“／ＣＯＥ”と、アドレス入力“ＣＡＤ０〜
ＣＡＤｘ”と、データ入出力“ＣＩ／Ｏ０〜ＣＩ／Ｏ１
５”とを有している。
【００２６】これに対して、ＣＰＵ１０は、コントロー
ラ２とのインターフェース用端子として、“／ＣＣＳ”
にコントロールバス１１ａを介して接続するチップセレ
クト信号出力“ＣＳｎ”と、“／ＣＷＥ”にコントロー
ルバス１１ｂを介して接続する書込み信号出力“／Ｗ
Ｒ”と、“／ＣＯＥ”にコントロールバス１１ｃを介し
て接続する読出し信号出力“／ＲＤ”と、 “ＣＡＤ０
〜ＣＡＤｘ”にアドレスバス１２を介して接続するアド
レス出力“ＭＡ０〜ＭＡｘ”と、“ＣＩ／Ｏ０〜ＣＩ／
Ｏ１５”にデータバス１３を介して接続するデータ入出
力“Ｄ０〜Ｄ１５”とを有している。
ラ２とのインターフェース用端子として、“／ＣＣＳ”
にコントロールバス１１ａを介して接続するチップセレ
クト信号出力“ＣＳｎ”と、“／ＣＷＥ”にコントロー
ルバス１１ｂを介して接続する書込み信号出力“／Ｗ
Ｒ”と、“／ＣＯＥ”にコントロールバス１１ｃを介し
て接続する読出し信号出力“／ＲＤ”と、 “ＣＡＤ０
〜ＣＡＤｘ”にアドレスバス１２を介して接続するアド
レス出力“ＭＡ０〜ＭＡｘ”と、“ＣＩ／Ｏ０〜ＣＩ／
Ｏ１５”にデータバス１３を介して接続するデータ入出
力“Ｄ０〜Ｄ１５”とを有している。
【００２７】図２は、半導体記憶システム１のメモリ領
域を概念的にあらわす図である。特に図示しないが、コ
ントローラ２は、各種演算処理用の高速メモリである制
御レジスタを有している。図２から分かるように、半導
体記憶システム１における全メモリ領域は、第１の半導
体記憶素子３による領域１６（０００００００ｈ〜ＸＸ
ＸＸＸＸＸｈ），コントローラ２内の制御レジスタによ
る領域１７（ＺＺＺＺＺＺＺｈ〜ＳＳＳＳＳＳＳｈ），
第２の半導体記憶素子による領域１８（ＹＹＹＹＹＹＹ
ｈ〜ＦＦＦＦＦＦＦｈ）を有している。
域を概念的にあらわす図である。特に図示しないが、コ
ントローラ２は、各種演算処理用の高速メモリである制
御レジスタを有している。図２から分かるように、半導
体記憶システム１における全メモリ領域は、第１の半導
体記憶素子３による領域１６（０００００００ｈ〜ＸＸ
ＸＸＸＸＸｈ），コントローラ２内の制御レジスタによ
る領域１７（ＺＺＺＺＺＺＺｈ〜ＳＳＳＳＳＳＳｈ），
第２の半導体記憶素子による領域１８（ＹＹＹＹＹＹＹ
ｈ〜ＦＦＦＦＦＦＦｈ）を有している。
【００２８】また、図３に、コントローラ２内の制御レ
ジスタによる領域１７を示す。この領域１７は、各種演
算処理用のレジスタ群からなるもので、デュアル書込み
制御レジスタ１７ａ，／ＲＰ及び／ＷＰの制御レジスタ
１７ｂ，アドレスオフセットレジスタ１７ｃ，第１接続
半導体記憶素子設定レジスタ１７ｄ，第２接続半導体記
憶素子設定レジスタ１７ｅ，転送元アドレスレジスタ１
７ｆ，転送先アドレスレジスタ１７ｇ，転送データ量レ
ジスタ１７ｈ，データ転送制御レジスタ１７ｉ，同時読
出し／書込み制御レジスタ１７ｊ，書込みアドレスレジ
スタ１７ｋ，自動バックアップ制御レジスタ１７ｌ，比
較更新制御レジスタ１７ｍとを有している。
ジスタによる領域１７を示す。この領域１７は、各種演
算処理用のレジスタ群からなるもので、デュアル書込み
制御レジスタ１７ａ，／ＲＰ及び／ＷＰの制御レジスタ
１７ｂ，アドレスオフセットレジスタ１７ｃ，第１接続
半導体記憶素子設定レジスタ１７ｄ，第２接続半導体記
憶素子設定レジスタ１７ｅ，転送元アドレスレジスタ１
７ｆ，転送先アドレスレジスタ１７ｇ，転送データ量レ
ジスタ１７ｈ，データ転送制御レジスタ１７ｉ，同時読
出し／書込み制御レジスタ１７ｊ，書込みアドレスレジ
スタ１７ｋ，自動バックアップ制御レジスタ１７ｌ，比
較更新制御レジスタ１７ｍとを有している。
【００２９】図４は、コントローラ２の入出力波形の一
例をあらわしており、このような波形を用いることによ
り、１回の書込み動作において、第１及び第２の半導体
記憶素子３，４に対し、同じアドレスに同時に同じデー
タを書き込むことができる。かかる入出力波形を用いた
書込み動作について説明する。
例をあらわしており、このような波形を用いることによ
り、１回の書込み動作において、第１及び第２の半導体
記憶素子３，４に対し、同じアドレスに同時に同じデー
タを書き込むことができる。かかる入出力波形を用いた
書込み動作について説明する。
【００３０】まず、コントローラ２内の／ＲＰ及び／Ｗ
Ｐ制御レジスタ１７ｂのそれぞれ対応するビットに
“１”を書き込み、リードプロテクト信号出力“／ＭＲ
Ｐ”，ライトプロテクト信号出力“／ＭＷＰ”を“Ｈ”
に設定する。次に、ＣＰＵ１０からデータバス１３を介
してコントローラ２のデュアル書込み制御レジスタ１７
ａにデュアル書込み用コマンド“４４４４ｈ”を入力す
る。このとき、コントローラ２は、第２の半導体記憶素
子４に対してのみ、プログラムコマンド“４０４０ｈ”
を書き込む。
Ｐ制御レジスタ１７ｂのそれぞれ対応するビットに
“１”を書き込み、リードプロテクト信号出力“／ＭＲ
Ｐ”，ライトプロテクト信号出力“／ＭＷＰ”を“Ｈ”
に設定する。次に、ＣＰＵ１０からデータバス１３を介
してコントローラ２のデュアル書込み制御レジスタ１７
ａにデュアル書込み用コマンド“４４４４ｈ”を入力す
る。このとき、コントローラ２は、第２の半導体記憶素
子４に対してのみ、プログラムコマンド“４０４０ｈ”
を書き込む。
【００３１】続いて、ＣＰＵ１０が、コントローラ２
に、そのアドレス出力“ＭＡＤ１〜ＭＤｘ”に書込みア
ドレスを設定させるとともに、そのデータ入出力“ＭＩ
／Ｏ０〜ＭＩ／Ｏ１５”に書込みデータを設定させて書
き込むと、両方の半導体記憶素子３，４に対してＣＰＵ
１０が与えたものと同じアドレスに同じデータを書き込
むことが可能となる。
に、そのアドレス出力“ＭＡＤ１〜ＭＤｘ”に書込みア
ドレスを設定させるとともに、そのデータ入出力“ＭＩ
／Ｏ０〜ＭＩ／Ｏ１５”に書込みデータを設定させて書
き込むと、両方の半導体記憶素子３，４に対してＣＰＵ
１０が与えたものと同じアドレスに同じデータを書き込
むことが可能となる。
【００３２】このように、１回の書込み動作で、データ
読出し／書込み時の制御方法の異なる複数の半導体記憶
素子３，４に書き込むことができ、ＣＰＵ１０にとって
は、半導体記憶素子３，４別に書き込む手間が省け、書
込み時間を短縮することができ、また、その利便性を向
上させることができる。
読出し／書込み時の制御方法の異なる複数の半導体記憶
素子３，４に書き込むことができ、ＣＰＵ１０にとって
は、半導体記憶素子３，４別に書き込む手間が省け、書
込み時間を短縮することができ、また、その利便性を向
上させることができる。
【００３３】以下、本発明の別の実施の形態について説
明する。以下の説明では、上記実施の形態１における場
合と同じものについては同一の符号を付し、それ以上の
説明を省略する。 実施の形態２．図５は、本発明の実施の形態２に係る半
導体記憶システムとそれに接続するＣＰＵとを示すブロ
ック図である。半導体記憶システム２０は、上記実施の
形態１における場合とほぼ同じ構成を有するもので、こ
の実施の形態２では、コントローラ２２が、第１及び第
２の半導体記憶素子３，４毎に、アドレス出力“ＭＡＡ
Ｄ１〜ＭＡＡＤｘ”，“ＭＢＡＤ１〜ＭＢＡＤｘ”を有
しており、これらのアドレス出力は、それぞれ、アドレ
スバス２７Ａ，２７Ｂを介して、第１及び第２の半導体
記憶素子のアドレス入力“Ａ０〜Ａｎ”，“Ａ０〜Ａ
ｍ”に接続されている。
明する。以下の説明では、上記実施の形態１における場
合と同じものについては同一の符号を付し、それ以上の
説明を省略する。 実施の形態２．図５は、本発明の実施の形態２に係る半
導体記憶システムとそれに接続するＣＰＵとを示すブロ
ック図である。半導体記憶システム２０は、上記実施の
形態１における場合とほぼ同じ構成を有するもので、こ
の実施の形態２では、コントローラ２２が、第１及び第
２の半導体記憶素子３，４毎に、アドレス出力“ＭＡＡ
Ｄ１〜ＭＡＡＤｘ”，“ＭＢＡＤ１〜ＭＢＡＤｘ”を有
しており、これらのアドレス出力は、それぞれ、アドレ
スバス２７Ａ，２７Ｂを介して、第１及び第２の半導体
記憶素子のアドレス入力“Ａ０〜Ａｎ”，“Ａ０〜Ａ
ｍ”に接続されている。
【００３４】また、図６は、コントローラ２２の入出力
波形の一例をあらわしており、このような波形を用いる
ことにより、１回の書込み動作で２つの半導体記憶素子
３，４の異なるアドレスに同じデータを同時に書き込む
ことができる。かかる入出力波形を用いた書込み動作に
ついて説明する。なお、このコントローラ２２は、上記
実施の形態１におけるコントローラ２と同様に、各種演
算処理用の高速メモリである制御レジスタを有してお
り、メモリ領域の一部として、図３に示すようなコント
ローラ２内の制御レジスタによる領域１７を有する。実
施の形態２では、書込み動作に際して、デュアル書込み
制御レジスタ１７ａに加え、図３に示す制御レジスタ群
の一構成であるアドレスオフセットレジスタ１７ｃを用
いる。
波形の一例をあらわしており、このような波形を用いる
ことにより、１回の書込み動作で２つの半導体記憶素子
３，４の異なるアドレスに同じデータを同時に書き込む
ことができる。かかる入出力波形を用いた書込み動作に
ついて説明する。なお、このコントローラ２２は、上記
実施の形態１におけるコントローラ２と同様に、各種演
算処理用の高速メモリである制御レジスタを有してお
り、メモリ領域の一部として、図３に示すようなコント
ローラ２内の制御レジスタによる領域１７を有する。実
施の形態２では、書込み動作に際して、デュアル書込み
制御レジスタ１７ａに加え、図３に示す制御レジスタ群
の一構成であるアドレスオフセットレジスタ１７ｃを用
いる。
【００３５】まず、コントローラ２２内の／ＲＰ及び／
ＷＰ制御レジスタ１７ｂのそれぞれ対応するビットに
“１”を書き込み、リードプロテクト信号出力“／ＭＲ
Ｐ”，ライトプロテクト信号出力“／ＭＷＰ”を“Ｈ”
に設定する。次に、アドレスオフセットレジスタ１７ｃ
に対して、第２の半導体記憶素子４に書き込むアドレス
を第１の半導体記憶素子３に書き込むアドレスからのオ
フセットアドレスの形で入力する。従って、第２の半導
体記憶素子４に書き込むアドレスは、ＣＰＵ１０からの
書込みアドレス＋オフセットアドレスとなる。
ＷＰ制御レジスタ１７ｂのそれぞれ対応するビットに
“１”を書き込み、リードプロテクト信号出力“／ＭＲ
Ｐ”，ライトプロテクト信号出力“／ＭＷＰ”を“Ｈ”
に設定する。次に、アドレスオフセットレジスタ１７ｃ
に対して、第２の半導体記憶素子４に書き込むアドレス
を第１の半導体記憶素子３に書き込むアドレスからのオ
フセットアドレスの形で入力する。従って、第２の半導
体記憶素子４に書き込むアドレスは、ＣＰＵ１０からの
書込みアドレス＋オフセットアドレスとなる。
【００３６】続いて、図６に示すように、ＣＰＵ１０か
らデュアル書込み制御レジスタ１７ａにデュアル書込み
用コマンド（４４４４ｈ）を入力する。このとき、コン
トローラ２２は、第１の半導体記憶素子３に対しての
み、プログラムコマンド（４０４０ｈ）を書き込む。
らデュアル書込み制御レジスタ１７ａにデュアル書込み
用コマンド（４４４４ｈ）を入力する。このとき、コン
トローラ２２は、第１の半導体記憶素子３に対しての
み、プログラムコマンド（４０４０ｈ）を書き込む。
【００３７】次に、ＣＰＵ１０が、コントローラ２２
に、そのアドレス出力“ＭＡＡＤ１〜ＭＡＡＤｘ”及び
“ＭＢＡＤ１〜ＭＢＡＤｘ”に書込みアドレスを設定さ
せるとともに、そのデータ入出力“ＭＩ／Ｏ０〜ＭＩ／
Ｏ１５”に書込みデータを設定させて書き込むと、結果
として、第１の半導体記憶素子３に対しては、ＣＰＵ１
０が与えた書込みアドレスで、第２の半導体記憶素子４
に対しては、ＣＰＵ１０が与えた書込みアドレス＋オフ
セットアドレスの書込みアドレスが与えられ、両方の半
導体記憶素子３，４に対してＣＰＵ１０が与えたものと
同じデータを書き込むことができる。
に、そのアドレス出力“ＭＡＡＤ１〜ＭＡＡＤｘ”及び
“ＭＢＡＤ１〜ＭＢＡＤｘ”に書込みアドレスを設定さ
せるとともに、そのデータ入出力“ＭＩ／Ｏ０〜ＭＩ／
Ｏ１５”に書込みデータを設定させて書き込むと、結果
として、第１の半導体記憶素子３に対しては、ＣＰＵ１
０が与えた書込みアドレスで、第２の半導体記憶素子４
に対しては、ＣＰＵ１０が与えた書込みアドレス＋オフ
セットアドレスの書込みアドレスが与えられ、両方の半
導体記憶素子３，４に対してＣＰＵ１０が与えたものと
同じデータを書き込むことができる。
【００３８】このように、１回の書込み動作で、データ
読出し／書込み時の制御方法の異なる半導体記憶素子
３，４の異なるアドレスに同じデータを同時に書き込む
ことができる。これにより、ＣＰＵ１０にとっては、半
導体記憶素子３，４毎に書き込む手間が省け、書込み時
間を短縮することができ、また、その利便性を向上させ
ることができる。
読出し／書込み時の制御方法の異なる半導体記憶素子
３，４の異なるアドレスに同じデータを同時に書き込む
ことができる。これにより、ＣＰＵ１０にとっては、半
導体記憶素子３，４毎に書き込む手間が省け、書込み時
間を短縮することができ、また、その利便性を向上させ
ることができる。
【００３９】実施の形態３．図７は、本発明の実施の形
態３に係る半導体記憶システムとそれに接続するＣＰＵ
とを示すブロック図である。半導体記憶システム３０
は、上記実施の形態１における場合とほぼ同じ構成を備
えており、この実施の形態３では、その構成に加え、コ
ントローラ３２が、外部に設けられたＣＰＵ３１とのイ
ンターフェース用端子として、チップセレクト信号入力
“ＣＣＳ１”を有している。また、これに対応して、Ｃ
ＰＵ３１は、“ＣＣＳ１”にコントロールバス３５を介
して接続するチップセレクト信号出力“／ＣＳｍ”を有
している。
態３に係る半導体記憶システムとそれに接続するＣＰＵ
とを示すブロック図である。半導体記憶システム３０
は、上記実施の形態１における場合とほぼ同じ構成を備
えており、この実施の形態３では、その構成に加え、コ
ントローラ３２が、外部に設けられたＣＰＵ３１とのイ
ンターフェース用端子として、チップセレクト信号入力
“ＣＣＳ１”を有している。また、これに対応して、Ｃ
ＰＵ３１は、“ＣＣＳ１”にコントロールバス３５を介
して接続するチップセレクト信号出力“／ＣＳｍ”を有
している。
【００４０】かかる半導体記憶システム３０内の各半導
体記憶素子３，４へのＣＰＵ３１によるアクセスは、従
来の技術で説明した場合と同様に行なわれる。すなわ
ち、ＣＰＵ３１が第１の半導体記憶素子３にアクセスす
る場合、“／ＣＳｍ”を“Ｌ”にして第１の半導体記憶
素子３を選択した上で、アドレス入力先として第１の半
導体記憶素子３のアドレス入力“Ａ０〜Ａｍ”を設定
し、ＣＰＵ３１の“／ＲＤ”を“Ｌ”にすれば、第１の
半導体記憶素子３からデータを読み出すことができる。
また、一方、アドレス入力先としてアドレス入力“Ａ０
〜Ａｍ”及びデータ入力先としてデータ入出力“ＤＱ１
〜ＤＱ１６”を設定し、ＣＰＵ３１の“／ＷＲ”を
“Ｌ”に設定すれば、第１の半導体記憶素子３にデータ
を書き込むことができる。
体記憶素子３，４へのＣＰＵ３１によるアクセスは、従
来の技術で説明した場合と同様に行なわれる。すなわ
ち、ＣＰＵ３１が第１の半導体記憶素子３にアクセスす
る場合、“／ＣＳｍ”を“Ｌ”にして第１の半導体記憶
素子３を選択した上で、アドレス入力先として第１の半
導体記憶素子３のアドレス入力“Ａ０〜Ａｍ”を設定
し、ＣＰＵ３１の“／ＲＤ”を“Ｌ”にすれば、第１の
半導体記憶素子３からデータを読み出すことができる。
また、一方、アドレス入力先としてアドレス入力“Ａ０
〜Ａｍ”及びデータ入力先としてデータ入出力“ＤＱ１
〜ＤＱ１６”を設定し、ＣＰＵ３１の“／ＷＲ”を
“Ｌ”に設定すれば、第１の半導体記憶素子３にデータ
を書き込むことができる。
【００４１】他方、ＣＰＵ３１が第２の半導体記憶素子
４にアクセスする場合には、まず、実施の形態１におい
て説明した／ＲＰ及び／ＷＰ制御レジスタ１７ｂを用い
て、第２の半導体記憶素子４のリードプロテクト信号入
力“ＲＰ＃”，ライトプロテクト信号入力“ＷＰ＃”を
共に“Ｈ”に設定し、ＣＰＵ３１の“／ＣＳｎ”を
“Ｌ”にして、第２の半導体記憶素子４を選択する。
４にアクセスする場合には、まず、実施の形態１におい
て説明した／ＲＰ及び／ＷＰ制御レジスタ１７ｂを用い
て、第２の半導体記憶素子４のリードプロテクト信号入
力“ＲＰ＃”，ライトプロテクト信号入力“ＷＰ＃”を
共に“Ｈ”に設定し、ＣＰＵ３１の“／ＣＳｎ”を
“Ｌ”にして、第２の半導体記憶素子４を選択する。
【００４２】そして、データバス８にリードコマンド
（Read Command）を設定し、ＣＰＵ３１の“／ＷＲ”を
“Ｌ”にして、次のサイクルでアドレスバス７を設定
し、ＣＰＵ３１の“／ＲＤ”を“Ｌ”に設定すれば、第
２の半導体記憶素子４からデータを読み出すことができ
る。また、一方、データバスにプログラムコマンド（Pr
ogram Command）を設定し、“／ＷＲ”を“Ｌ”にし、
次のサイクルでアドレスバス７及びデータバス８を設定
し、“／ＷＲ”を“Ｌ”に設定すれば、第２の半導体記
憶素子４にデータを書き込むことができる。
（Read Command）を設定し、ＣＰＵ３１の“／ＷＲ”を
“Ｌ”にして、次のサイクルでアドレスバス７を設定
し、ＣＰＵ３１の“／ＲＤ”を“Ｌ”に設定すれば、第
２の半導体記憶素子４からデータを読み出すことができ
る。また、一方、データバスにプログラムコマンド（Pr
ogram Command）を設定し、“／ＷＲ”を“Ｌ”にし、
次のサイクルでアドレスバス７及びデータバス８を設定
し、“／ＷＲ”を“Ｌ”に設定すれば、第２の半導体記
憶素子４にデータを書き込むことができる。
【００４３】このように、半導体記憶システム３０は、
そのシステム３０内のコントローラを介さずに、半導体
記憶素子を制御することができるため、従来のシステム
が適用可能であり、利便性に優れている。
そのシステム３０内のコントローラを介さずに、半導体
記憶素子を制御することができるため、従来のシステム
が適用可能であり、利便性に優れている。
【００４４】実施の形態４．図８は、本発明の実施の形
態４に係る半導体記憶システムとそれに接続するＣＰＵ
とを示すブロック図である。半導体記憶システム４０
は、第１の半導体記憶素子として、前述した実施の形態
１〜３において説明した第１の半導体記憶素子３の代わ
りに、コマンド制御で読出し／書込み動作を行なう半導
体記憶素子４３を有している。この第１の半導体記憶素
子４３は、コントローラ４２とのインターフェース用端
子として、チップセレクト信号入力“ＣＥ＃”と、アウ
トプットイネーブル信号入力“ＯＥ＃”と、ライトイネ
ーブル信号入力“ＷＥ＃”と、ライトプロテクト信号入
力“ＷＰ＃”と、リセット信号入力“ＲＥＳＥＴ＃”
と、ＲＥＡＤＹ／ＢＵＳＹステータス信号出力“ＲＹ／
ＢＹ＃”とを有している。
態４に係る半導体記憶システムとそれに接続するＣＰＵ
とを示すブロック図である。半導体記憶システム４０
は、第１の半導体記憶素子として、前述した実施の形態
１〜３において説明した第１の半導体記憶素子３の代わ
りに、コマンド制御で読出し／書込み動作を行なう半導
体記憶素子４３を有している。この第１の半導体記憶素
子４３は、コントローラ４２とのインターフェース用端
子として、チップセレクト信号入力“ＣＥ＃”と、アウ
トプットイネーブル信号入力“ＯＥ＃”と、ライトイネ
ーブル信号入力“ＷＥ＃”と、ライトプロテクト信号入
力“ＷＰ＃”と、リセット信号入力“ＲＥＳＥＴ＃”
と、ＲＥＡＤＹ／ＢＵＳＹステータス信号出力“ＲＹ／
ＢＹ＃”とを有している。
【００４５】また、コントローラ４２は、第１の半導体
記憶素子４３とのインターフェース用端子として、第１
の半導体記憶素子４３の“ＣＥ＃”にコントロールバス
４５ａを介して接続するチップセレクト信号出力“／Ｍ
ＣＳ１”と、“ＯＥ＃”にコントロールバス４５ｂを介
して接続するアウトプットイネーブル信号出力“／ＭＯ
Ｅ１”と、“ＷＥ＃”にコントロールバス４５ｃを介し
て接続するライトイネーブル信号出力“／ＭＷＥ１”
と、“ＷＰ＃”にコントロールバス４５ｄを介して接続
するライトプロテクト信号出力“／ＭＷＰ１”と、
“ＲＥＳＥＴ＃”にコントロールバス４５ｅを介して接
続するリードプロテクト信号出力“／ＭＲＰ１”と、
“ＲＹ／ＢＹ＃”にコントロールバス４５ｆを介して接
続するＲＥＡＤＹ／ＢＵＳＹステータス信号入力“Ｒ／
Ｂ”とを有している。
記憶素子４３とのインターフェース用端子として、第１
の半導体記憶素子４３の“ＣＥ＃”にコントロールバス
４５ａを介して接続するチップセレクト信号出力“／Ｍ
ＣＳ１”と、“ＯＥ＃”にコントロールバス４５ｂを介
して接続するアウトプットイネーブル信号出力“／ＭＯ
Ｅ１”と、“ＷＥ＃”にコントロールバス４５ｃを介し
て接続するライトイネーブル信号出力“／ＭＷＥ１”
と、“ＷＰ＃”にコントロールバス４５ｄを介して接続
するライトプロテクト信号出力“／ＭＷＰ１”と、
“ＲＥＳＥＴ＃”にコントロールバス４５ｅを介して接
続するリードプロテクト信号出力“／ＭＲＰ１”と、
“ＲＹ／ＢＹ＃”にコントロールバス４５ｆを介して接
続するＲＥＡＤＹ／ＢＵＳＹステータス信号入力“Ｒ／
Ｂ”とを有している。
【００４６】図９及び１０は、第１及び第２の半導体記
憶素子４，４３への書込み時のコントローラ４２の外部
波形及び内部波形をあらわす図である。なお、この実施
の形態４では、図３に示す制御レジスタ群の一構成であ
る第１接続半導体記憶素子設定レジスタ１７ｄおよび第
２接続半導体記憶素子設定レジスタ１７ｅを用いる。
憶素子４，４３への書込み時のコントローラ４２の外部
波形及び内部波形をあらわす図である。なお、この実施
の形態４では、図３に示す制御レジスタ群の一構成であ
る第１接続半導体記憶素子設定レジスタ１７ｄおよび第
２接続半導体記憶素子設定レジスタ１７ｅを用いる。
【００４７】この半導体記憶システム４０の動作につい
て説明する。まず、ＣＰＵ１０は、それに接続された半
導体記憶システム４０内の半導体記憶素子４３，４の種
類をレジスタ１７ｄ，１７ｅに設定する。すなわち、第
１の接続半導体記憶素子設定レジスタ１７ｄに接続され
ている半導体記憶素子用の値を設定する。次に、第２接
続半導体記憶素子設定レジスタ１７ｅに接続されている
半導体記憶素子用の値を設定する。
て説明する。まず、ＣＰＵ１０は、それに接続された半
導体記憶システム４０内の半導体記憶素子４３，４の種
類をレジスタ１７ｄ，１７ｅに設定する。すなわち、第
１の接続半導体記憶素子設定レジスタ１７ｄに接続され
ている半導体記憶素子用の値を設定する。次に、第２接
続半導体記憶素子設定レジスタ１７ｅに接続されている
半導体記憶素子用の値を設定する。
【００４８】これにより、図９及び１０に示されるよう
に、ＣＰＵ１０からの信号は同じままであるにもかかわ
らず、内部波形はそれぞれの半導体記憶素子４３，４の
制御方法に適した波形に変更された上で入力されるよう
になる。このとき、第１の半導体記憶素子４３の “Ｗ
Ｐ＃”，“ＲＰ＃”，“ＲＥＳＥＴ＃”は、／ＲＰ及び
／ＷＰ制御レジスタ１７ｂによって予め“Ｈ”に設定さ
れている。
に、ＣＰＵ１０からの信号は同じままであるにもかかわ
らず、内部波形はそれぞれの半導体記憶素子４３，４の
制御方法に適した波形に変更された上で入力されるよう
になる。このとき、第１の半導体記憶素子４３の “Ｗ
Ｐ＃”，“ＲＰ＃”，“ＲＥＳＥＴ＃”は、／ＲＰ及び
／ＷＰ制御レジスタ１７ｂによって予め“Ｈ”に設定さ
れている。
【００４９】このように、かかる半導体記憶システム４
０によれば、データ読出し／書込み時の制御方法の異な
る半導体記憶素子４３，４に対しても、外部からの制御
方法が同じでよく、制御ソフトウェアを変更することな
く使用できるため、利便性が向上する。
０によれば、データ読出し／書込み時の制御方法の異な
る半導体記憶素子４３，４に対しても、外部からの制御
方法が同じでよく、制御ソフトウェアを変更することな
く使用できるため、利便性が向上する。
【００５０】実施の形態５．図１１は、本発明の実施の
形態５に係る半導体記憶システムとそれに接続するＣＰ
Ｕとを示すブロック図である。半導体記憶システム５０
は、上記実施の形態２における場合とほぼ同じ構成を有
するものであり、この実施の形態５では、更に、電圧検
出回路５７が設けられるとともに、コントローラ５２に
は、第１及び第２の半導体記憶素子３，４とのインター
フェース用端子として、第１及び第２の半導体記憶素子
３，４毎に、データ出力“ＭＡＩ／Ｏ０〜ＭＡＩ／Ｏ１
５”，“ＭＢＩ／Ｏ０〜ＭＢＩ／Ｏ１５”が設けられて
いる。また、更に、この実施の形態５では、特に、第１
の半導体記憶素子３が揮発性メモリであり、また、第２
の半導体記憶素子４が不揮発性メモリである。
形態５に係る半導体記憶システムとそれに接続するＣＰ
Ｕとを示すブロック図である。半導体記憶システム５０
は、上記実施の形態２における場合とほぼ同じ構成を有
するものであり、この実施の形態５では、更に、電圧検
出回路５７が設けられるとともに、コントローラ５２に
は、第１及び第２の半導体記憶素子３，４とのインター
フェース用端子として、第１及び第２の半導体記憶素子
３，４毎に、データ出力“ＭＡＩ／Ｏ０〜ＭＡＩ／Ｏ１
５”，“ＭＢＩ／Ｏ０〜ＭＢＩ／Ｏ１５”が設けられて
いる。また、更に、この実施の形態５では、特に、第１
の半導体記憶素子３が揮発性メモリであり、また、第２
の半導体記憶素子４が不揮発性メモリである。
【００５１】電圧検出回路５７は、コントローラ５２と
のインターフェース用端子として、リセット信号出力
“ＲＥＳＥＴ＃”を有し、また、外部端子として、電源
に接続される電圧端子“ＶＤＤ”および接地端子“ＧＮ
Ｄ”を有している。これに対応して、コントローラ５２
は、電圧検出回路５７の“ＲＥＳＥＴ＃”にコントロー
ルバス５９を介して接続するリセット信号入力“／ＲＳ
Ｔ”を有している。
のインターフェース用端子として、リセット信号出力
“ＲＥＳＥＴ＃”を有し、また、外部端子として、電源
に接続される電圧端子“ＶＤＤ”および接地端子“ＧＮ
Ｄ”を有している。これに対応して、コントローラ５２
は、電圧検出回路５７の“ＲＥＳＥＴ＃”にコントロー
ルバス５９を介して接続するリセット信号入力“／ＲＳ
Ｔ”を有している。
【００５２】また、コントローラ５２のデータ出力“Ｍ
ＡＩ／Ｏ０〜ＭＡＩ／Ｏ１５”，“ＭＢＩ／Ｏ０〜ＭＢ
Ｉ／Ｏ１５”は、それぞれ、データバス５８Ａ，５８Ｂ
を介して、第１及び第２の半導体記憶素子３，４のデー
タ入力“Ａ０〜Ａｎ”，“Ａ０〜Ａｍ”に接続されてい
る。
ＡＩ／Ｏ０〜ＭＡＩ／Ｏ１５”，“ＭＢＩ／Ｏ０〜ＭＢ
Ｉ／Ｏ１５”は、それぞれ、データバス５８Ａ，５８Ｂ
を介して、第１及び第２の半導体記憶素子３，４のデー
タ入力“Ａ０〜Ａｎ”，“Ａ０〜Ａｍ”に接続されてい
る。
【００５３】図１２は、半導体記憶システム５０におけ
る電源投入時の波形の一例をあらわす図である。この図
１２を参照しつつ、半導体記憶システム５０の動作につ
いて説明する。まず、電源が投入されると、電圧検出回
路５７はそれを検出し、リセット信号を発生する。リセ
ット信号が解除された次のサイクルから第２の半導体記
憶素子４は予め決められたアドレスに基づく範囲のデー
タを読み出す読出し動作に入る。また、それと同時に、
その読み出した同じデータを、第１の半導体記憶素子３
の予め決められた所定のアドレスに書き込めるように、
アドレスバス，コントロールバス及びデータバスを動作
させる。
る電源投入時の波形の一例をあらわす図である。この図
１２を参照しつつ、半導体記憶システム５０の動作につ
いて説明する。まず、電源が投入されると、電圧検出回
路５７はそれを検出し、リセット信号を発生する。リセ
ット信号が解除された次のサイクルから第２の半導体記
憶素子４は予め決められたアドレスに基づく範囲のデー
タを読み出す読出し動作に入る。また、それと同時に、
その読み出した同じデータを、第１の半導体記憶素子３
の予め決められた所定のアドレスに書き込めるように、
アドレスバス，コントロールバス及びデータバスを動作
させる。
【００５４】このように、電源投入を検出して予め決め
られたデータを自動的に転送するため、ユーザにデータ
転送の作業を強いることなく、そのデータを使った仕事
が即実行可能であるので、利便性が向上する。また、デ
ータ転送作業もＣＰＵ１０を介さずに実行されるため、
電源投入時のＣＰＵ１０への負荷を軽減することが可能
となる。更に、この実施の形態７では、電源投入時に、
即座にプログラムが動作可能な状態とすることができ
る。
られたデータを自動的に転送するため、ユーザにデータ
転送の作業を強いることなく、そのデータを使った仕事
が即実行可能であるので、利便性が向上する。また、デ
ータ転送作業もＣＰＵ１０を介さずに実行されるため、
電源投入時のＣＰＵ１０への負荷を軽減することが可能
となる。更に、この実施の形態７では、電源投入時に、
即座にプログラムが動作可能な状態とすることができ
る。
【００５５】実施の形態６．本発明の実施の形態６に係
る半導体記憶システムは、上記実施の形態５における場
合と同じ構成を有しており、以下では、図１１を参照し
て説明する。図１３は、データ転送時の半導体記憶シス
テム５０の内部波形をあらわしている。また、図１４
は、半導体記憶システム５０のメモリ領域をあらわす図
である。図１４において、第２の半導体記憶素子４によ
るメモリ領域１８内の転送元アドレスＡＡＡＡＡＡｈに
存在するデータ量ＣＣＣＣバイト（図中ＣＣＣＣｂｙｔ
ｅｓ）のデータが、第１の半導体記憶素子３によるメモ
リ領域１６内の転送先アドレスＢＢＢＢＢＢｈに転送さ
れる。なお、この実施の形態６では、図３に示す制御レ
ジスタ群の一構成である転送元アドレスレジスタ１２
ｆ，転送先アドレスレジスタ１２ｇ，転送データ量レジ
スタ１２ｈ，データ転送制御レジスタ１２ｉを用いる。
る半導体記憶システムは、上記実施の形態５における場
合と同じ構成を有しており、以下では、図１１を参照し
て説明する。図１３は、データ転送時の半導体記憶シス
テム５０の内部波形をあらわしている。また、図１４
は、半導体記憶システム５０のメモリ領域をあらわす図
である。図１４において、第２の半導体記憶素子４によ
るメモリ領域１８内の転送元アドレスＡＡＡＡＡＡｈに
存在するデータ量ＣＣＣＣバイト（図中ＣＣＣＣｂｙｔ
ｅｓ）のデータが、第１の半導体記憶素子３によるメモ
リ領域１６内の転送先アドレスＢＢＢＢＢＢｈに転送さ
れる。なお、この実施の形態６では、図３に示す制御レ
ジスタ群の一構成である転送元アドレスレジスタ１２
ｆ，転送先アドレスレジスタ１２ｇ，転送データ量レジ
スタ１２ｈ，データ転送制御レジスタ１２ｉを用いる。
【００５６】半導体記憶システム５０の動作について説
明する。図１３に示すように、最初に、ＣＰＵ１０が、
転送元アドレスレジスタ１２ｆに転送元のアドレスを書
き込む。次に、ＣＰＵ１０は、転送先アドレスレジスタ
１２ｇに転送先のアドレスを書き込み、更に、転送する
データの量を転送データ量レジスタ１２ｈに書き込む。
そして、データ転送制御レジスタ１２ｉに、第１の半導
体記憶素子３から第２の半導体記憶素子４へのデータ転
送を行なうコマンド（８０８０）を書き込む。これによ
り、半導体記憶システム５０内の内部バスが用いられつ
つ、図１３のようなデータの転送が開始される。
明する。図１３に示すように、最初に、ＣＰＵ１０が、
転送元アドレスレジスタ１２ｆに転送元のアドレスを書
き込む。次に、ＣＰＵ１０は、転送先アドレスレジスタ
１２ｇに転送先のアドレスを書き込み、更に、転送する
データの量を転送データ量レジスタ１２ｈに書き込む。
そして、データ転送制御レジスタ１２ｉに、第１の半導
体記憶素子３から第２の半導体記憶素子４へのデータ転
送を行なうコマンド（８０８０）を書き込む。これによ
り、半導体記憶システム５０内の内部バスが用いられつ
つ、図１３のようなデータの転送が開始される。
【００５７】具体的には、まず、第１の半導体記憶素子
３にリードコマンド（Read Command）（９０９０）を入
力する。次に、転送元のアドレスから順番に転送データ
量レジスタ１２ｈに示されたバイト数だけ読出しを行な
う。それと同時に、第２の半導体記憶素子４に対して
は、その読み出したデータをそのまま転送先アドレスか
ら指定されたデータ量だけ書き込む動作を行なう。
３にリードコマンド（Read Command）（９０９０）を入
力する。次に、転送元のアドレスから順番に転送データ
量レジスタ１２ｈに示されたバイト数だけ読出しを行な
う。それと同時に、第２の半導体記憶素子４に対して
は、その読み出したデータをそのまま転送先アドレスか
ら指定されたデータ量だけ書き込む動作を行なう。
【００５８】このようにして、転送元アドレス，転送先
アドレスおよび転送データ量を各種レジスタに指定して
転送コマンドをコントローラ５２に入力すれば、コント
ローラ５２がＣＰＵ１０とは別に内部で転送するのでＣ
ＰＵ１０の負荷を軽減することができ、ＣＰＵ１０のバ
スを使用しないので、他の作業が可能となる。これによ
り、システムの利便性を向上させることができる。
アドレスおよび転送データ量を各種レジスタに指定して
転送コマンドをコントローラ５２に入力すれば、コント
ローラ５２がＣＰＵ１０とは別に内部で転送するのでＣ
ＰＵ１０の負荷を軽減することができ、ＣＰＵ１０のバ
スを使用しないので、他の作業が可能となる。これによ
り、システムの利便性を向上させることができる。
【００５９】実施の形態７．本発明の実施の形態７に係
る半導体記憶システムは、上記実施の形態５における場
合と同じ構成を有しており、以下では、図１１を参照し
て説明する。図１５は、半導体記憶システム５０のデー
タ読出し時の内部及び外部波形である。なお、この実施
の形態７では、図３に示す制御レジスタ群の一構成であ
る同時読出し／書込み制御レジスタ１２ｊおよび書込み
アドレスレジスタ１２ｋを用いる。
る半導体記憶システムは、上記実施の形態５における場
合と同じ構成を有しており、以下では、図１１を参照し
て説明する。図１５は、半導体記憶システム５０のデー
タ読出し時の内部及び外部波形である。なお、この実施
の形態７では、図３に示す制御レジスタ群の一構成であ
る同時読出し／書込み制御レジスタ１２ｊおよび書込み
アドレスレジスタ１２ｋを用いる。
【００６０】この半導体記憶システム５０の動作につい
て説明する。最初に、ＣＰＵ１０が書込みアドレスレジ
スタ１７ｋに書き込むアドレスを指定する。次に、同時
読出し／書込み制御レジスタ１７ｊに第１の半導体記憶
素子３からデータを読み出し、同時に第２の半導体記憶
素子４に同じデータを書き込むコマンド（９９９９ｈ）
を設定する。これにより、図３に示すような制御レジス
タ群に基づき、第１の半導体記憶素子３には読出しコマ
ンドが入力され、データが読み出される。読み出したデ
ータは、ＭＡＩ／ＯからＣＩ／Ｏを経由して、ＣＰＵ１
０のＤ０〜１５に伝達される。他方、第２の半導体記憶
素子４には、ＭＡＩ／ＯからＭＢＩ／Ｏを経由して、同
じデータが同時に書込みアドレスに設定されたアドレス
に順次書き込まれる。
て説明する。最初に、ＣＰＵ１０が書込みアドレスレジ
スタ１７ｋに書き込むアドレスを指定する。次に、同時
読出し／書込み制御レジスタ１７ｊに第１の半導体記憶
素子３からデータを読み出し、同時に第２の半導体記憶
素子４に同じデータを書き込むコマンド（９９９９ｈ）
を設定する。これにより、図３に示すような制御レジス
タ群に基づき、第１の半導体記憶素子３には読出しコマ
ンドが入力され、データが読み出される。読み出したデ
ータは、ＭＡＩ／ＯからＣＩ／Ｏを経由して、ＣＰＵ１
０のＤ０〜１５に伝達される。他方、第２の半導体記憶
素子４には、ＭＡＩ／ＯからＭＢＩ／Ｏを経由して、同
じデータが同時に書込みアドレスに設定されたアドレス
に順次書き込まれる。
【００６１】このように、データ読出しと同時に半導体
記憶素子にデータ書き込むことにより、次回同じデータ
を読み出す際に、データを転送する手間を省略すること
ができ、利便性が向上する。
記憶素子にデータ書き込むことにより、次回同じデータ
を読み出す際に、データを転送する手間を省略すること
ができ、利便性が向上する。
【００６２】実施の形態８．本発明の実施の形態８に係
る半導体記憶システムは、上記実施の形態５における場
合と同じ構成を有しており、以下では、図１１を参照し
て説明する。図１６は、半導体記憶システム５０のメモ
リ領域の一部である、バックアップに関連したメモリ領
域を概念的に示す図である。この図１６に示すように、
第１の半導体記憶素子３による領域には、バックアップ
を行なう揮発性のメモリ領域６１が含まれ、また、一
方、第２の半導体記憶素子４による領域には、バックア
ップを格納する不揮発性のメモリ領域６２が含まれる。
る半導体記憶システムは、上記実施の形態５における場
合と同じ構成を有しており、以下では、図１１を参照し
て説明する。図１６は、半導体記憶システム５０のメモ
リ領域の一部である、バックアップに関連したメモリ領
域を概念的に示す図である。この図１６に示すように、
第１の半導体記憶素子３による領域には、バックアップ
を行なう揮発性のメモリ領域６１が含まれ、また、一
方、第２の半導体記憶素子４による領域には、バックア
ップを格納する不揮発性のメモリ領域６２が含まれる。
【００６３】図１７に、半導体記憶システム５０のコン
トローラ１０の内部波形を示す。この半導体記憶システ
ム５０の動作について説明する。まず、ＣＰＵ１０が、
コントローラ１０の自動バックアップ制御レジスタ１２
ｌに自動バックアップを設定すると、所定の一定時間間
隔で、揮発性のメモリ領域６１についての不揮発性のメ
モリ領域６２におけるバックアップを行なう。バックア
ップ時の内部波形は、図１７に示すように、第２の半導
体記憶素子４の読出し動作と同時に予めプログラムコマ
ンド（Program Command）を入力した第１の半導体記憶
素子３にデータをプログラムする。
トローラ１０の内部波形を示す。この半導体記憶システ
ム５０の動作について説明する。まず、ＣＰＵ１０が、
コントローラ１０の自動バックアップ制御レジスタ１２
ｌに自動バックアップを設定すると、所定の一定時間間
隔で、揮発性のメモリ領域６１についての不揮発性のメ
モリ領域６２におけるバックアップを行なう。バックア
ップ時の内部波形は、図１７に示すように、第２の半導
体記憶素子４の読出し動作と同時に予めプログラムコマ
ンド（Program Command）を入力した第１の半導体記憶
素子３にデータをプログラムする。
【００６４】このように、第１及び第２の半導体記憶素
子３，４のバックアップ作業をＣＰＵ１０の負荷とは別
にコントローラ５２が担うため、ＣＰＵ１０の負荷を軽
減し、動作の高速化させることができ、システムトータ
ルとして性能の向上が見込める。
子３，４のバックアップ作業をＣＰＵ１０の負荷とは別
にコントローラ５２が担うため、ＣＰＵ１０の負荷を軽
減し、動作の高速化させることができ、システムトータ
ルとして性能の向上が見込める。
【００６５】実施の形態９．本発明の実施の形態９に係
る半導体記憶システムは、上記実施の形態５における場
合と同じ構成を有しており、以下では、図１１を参照し
て説明する。図１８は、半導体記憶システム５０のメモ
リ領域にて行なわれる比較更新処理を概念的に示す図で
ある。また、図１９は、半導体記憶システム５０におけ
る内部波形をあらわしている。なお、この実施の形態９
では、図３に示す制御レジスタ群の一構成である比較更
新制御レジスタ１７ｍを用いる。
る半導体記憶システムは、上記実施の形態５における場
合と同じ構成を有しており、以下では、図１１を参照し
て説明する。図１８は、半導体記憶システム５０のメモ
リ領域にて行なわれる比較更新処理を概念的に示す図で
ある。また、図１９は、半導体記憶システム５０におけ
る内部波形をあらわしている。なお、この実施の形態９
では、図３に示す制御レジスタ群の一構成である比較更
新制御レジスタ１７ｍを用いる。
【００６６】この半導体記憶システム５０の動作につい
て説明する。ＣＰＵ１０が比較更新制御レジスタ１７ｍ
に対して、比較更新のコマンド（２２２２ｈ）を設定す
ると、図１９に示すように、半導体記憶システム５０で
は、第１及び第２の半導体記憶素子３，４から同時にデ
ータが読み出され、データの比較が開始される。この比
較は、予め設定された範囲で実行される。比較の結果、
両半導体記憶素子３，４の内容が等しければ、次のアド
レスについて、比較が予め設定された範囲で実行され
る。他方、両半導体記憶素子３，４の内容が異なれば、
揮発性の半導体記憶素子３の記憶内容を、不揮発性の半
導体記憶素子４に格納して、内容の更新を実行する。こ
のようにして、比較更新の作業が予め設定された範囲ま
で実行される。
て説明する。ＣＰＵ１０が比較更新制御レジスタ１７ｍ
に対して、比較更新のコマンド（２２２２ｈ）を設定す
ると、図１９に示すように、半導体記憶システム５０で
は、第１及び第２の半導体記憶素子３，４から同時にデ
ータが読み出され、データの比較が開始される。この比
較は、予め設定された範囲で実行される。比較の結果、
両半導体記憶素子３，４の内容が等しければ、次のアド
レスについて、比較が予め設定された範囲で実行され
る。他方、両半導体記憶素子３，４の内容が異なれば、
揮発性の半導体記憶素子３の記憶内容を、不揮発性の半
導体記憶素子４に格納して、内容の更新を実行する。こ
のようにして、比較更新の作業が予め設定された範囲ま
で実行される。
【００６７】以上のように、半導体記憶システム５０に
おけるメモリ領域のバックアップ作業を、ＣＰＵ１０の
負荷とは別にコントローラ５２が担うため、ＣＰＵ１０
の負荷を軽減することができ、システムトータルとして
性能の向上が見込まれる。また、データを複数の半導体
記憶素子３，４から同時に読み出すことによって比較す
るため、片方ずつ読み出して比較する場合と比べて、比
較更新に要する時間を短縮することができる。更に、こ
の実施の形態９では、マイコンと半導体記憶システム５
０との間のアクセスが高速化され、また、電源が切れた
状態でもデータを保持することができ、システムの利便
性を向上させることができる。
おけるメモリ領域のバックアップ作業を、ＣＰＵ１０の
負荷とは別にコントローラ５２が担うため、ＣＰＵ１０
の負荷を軽減することができ、システムトータルとして
性能の向上が見込まれる。また、データを複数の半導体
記憶素子３，４から同時に読み出すことによって比較す
るため、片方ずつ読み出して比較する場合と比べて、比
較更新に要する時間を短縮することができる。更に、こ
の実施の形態９では、マイコンと半導体記憶システム５
０との間のアクセスが高速化され、また、電源が切れた
状態でもデータを保持することができ、システムの利便
性を向上させることができる。
【００６８】実施の形態１０．本発明の実施の形態１０
に係る半導体記憶システムは、上記実施の形態５におけ
る場合と同じ構成を有しており、以下では、図１１を参
照して説明する。図２０は、揮発性の半導体記憶素子３
のメモリ領域を分割して管理する態様を概念的に示す図
である。また、図２１は、分割されたメモリ領域に対す
る更新フラグレジスタ（ＺＺＺＺＺＺ＋２０）ｈをあら
わす図である。なお、実施の形態８について参照した図
１７には、更に、半導体記憶システム５０における更新
時の内部波形があらわされている。
に係る半導体記憶システムは、上記実施の形態５におけ
る場合と同じ構成を有しており、以下では、図１１を参
照して説明する。図２０は、揮発性の半導体記憶素子３
のメモリ領域を分割して管理する態様を概念的に示す図
である。また、図２１は、分割されたメモリ領域に対す
る更新フラグレジスタ（ＺＺＺＺＺＺ＋２０）ｈをあら
わす図である。なお、実施の形態８について参照した図
１７には、更に、半導体記憶システム５０における更新
時の内部波形があらわされている。
【００６９】この半導体記憶システム５０の動作につい
て説明する。ＣＰＵ１０が揮発性の半導体記憶素子３の
領域の一部を書き換えたとき、例えば、揮発性の半導体
記憶素子３の中の第３の領域の部分を書き換えたとき、
図２１から分かるように、ＣＰＵ１０は更新フラグレジ
スタのビット２を設定し、この領域を更新したことをコ
ントローラ５２に伝達する。このフラグ情報を受け取っ
たコントローラ５２は、図１７に示したように、半導体
記憶システム５０内で揮発性の半導体記憶素子３からデ
ータを読み出すのと同時に、不揮発性の半導体記憶素子
４にデータを書き込むという第３の領域だけの更新作業
を行なう。
て説明する。ＣＰＵ１０が揮発性の半導体記憶素子３の
領域の一部を書き換えたとき、例えば、揮発性の半導体
記憶素子３の中の第３の領域の部分を書き換えたとき、
図２１から分かるように、ＣＰＵ１０は更新フラグレジ
スタのビット２を設定し、この領域を更新したことをコ
ントローラ５２に伝達する。このフラグ情報を受け取っ
たコントローラ５２は、図１７に示したように、半導体
記憶システム５０内で揮発性の半導体記憶素子３からデ
ータを読み出すのと同時に、不揮発性の半導体記憶素子
４にデータを書き込むという第３の領域だけの更新作業
を行なう。
【００７０】このように、実施の形態１０では、コント
ローラ５２で自動的に揮発性の半導体記憶素子３におけ
る更新のあった領域を検出し、その領域のデータのみを
不揮発性の半導体記憶素子４に書き込む、すなわち、メ
モリ更新作業を分割して実行可能であるため、１回の更
新作業の時間が短時間で完了するので、バックアップ作
業を効率化することができる。また、それに伴い、デー
タの信頼性及びシステムの利便性を向上させることがで
きる。
ローラ５２で自動的に揮発性の半導体記憶素子３におけ
る更新のあった領域を検出し、その領域のデータのみを
不揮発性の半導体記憶素子４に書き込む、すなわち、メ
モリ更新作業を分割して実行可能であるため、１回の更
新作業の時間が短時間で完了するので、バックアップ作
業を効率化することができる。また、それに伴い、デー
タの信頼性及びシステムの利便性を向上させることがで
きる。
【００７１】なお、本発明は、例示された実施の形態に
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。
【００７２】
【発明の効果】本願の請求項１の発明によれば、複数の
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該アドレス入力及びデータ入出力に接続する
バス経由のインターフェースでデータの高速読出し／書
込み動作が実行される半導体記憶素子と、チップセレク
ト信号入力とアウトプットイネーブル信号入力とライト
イネーブル信号入力とアドレス入力とデータ入出力とを
有し、該データ入出力からコマンドを送ってデータの読
出し／書込み動作が実行される半導体記憶素子と、上記
ＣＰＵからのコマンドに応じて、上記各半導体記憶素子
の読出し／書込み動作を制御するコントローラとを有し
ており、上記ＣＰＵによるコントローラに対する１回の
書込み動作で、複数の半導体記憶素子に同一のデータを
書き込むので、半導体記憶システムにおけるデータ書込
みを一層効率化し、それに要する時間を短縮することが
できる。
半導体記憶素子を有し、該半導体記憶素子の読出し／書
込み動作が外部に設けられたＣＰＵからのコマンドに応
じて制御される半導体記憶システムにおいて、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該アドレス入力及びデータ入出力に接続する
バス経由のインターフェースでデータの高速読出し／書
込み動作が実行される半導体記憶素子と、チップセレク
ト信号入力とアウトプットイネーブル信号入力とライト
イネーブル信号入力とアドレス入力とデータ入出力とを
有し、該データ入出力からコマンドを送ってデータの読
出し／書込み動作が実行される半導体記憶素子と、上記
ＣＰＵからのコマンドに応じて、上記各半導体記憶素子
の読出し／書込み動作を制御するコントローラとを有し
ており、上記ＣＰＵによるコントローラに対する１回の
書込み動作で、複数の半導体記憶素子に同一のデータを
書き込むので、半導体記憶システムにおけるデータ書込
みを一層効率化し、それに要する時間を短縮することが
できる。
【００７３】また、本願の請求項２の発明によれば、複
数の半導体記憶素子を有し、該半導体記憶素子の読出し
／書込み動作が外部に設けられたＣＰＵからのコマンド
に応じて制御される半導体記憶システムにおいて、チッ
プセレクト信号入力とアウトプットイネーブル信号入力
とライトイネーブル信号入力とアドレス入力とデータ入
出力とを有し、該アドレス入力及びデータ入出力に接続
するバス経由のインターフェースでデータの高速読出し
／書込みを行なう半導体記憶素子と、チップセレクト信
号入力とアウトプットイネーブル信号入力とライトイネ
ーブル信号入力とアドレス入力とデータ入出力とを有
し、該データ入出力からコマンドを送ってデータの読出
し／書込みを行なう半導体記憶素子と、その内部に出力
アドレスオフセットレジスタを備え、各半導体記憶素子
の読出し／書込み動作を制御するコントローラとを有し
ており、上記コントローラに対する１回の書込み動作で
複数の半導体記憶素子の異なるアドレスに同一のデータ
を書き込むので、半導体記憶システムにおけるデータ書
込みを一層効率化し、それに要する時間を短縮すること
ができる。
数の半導体記憶素子を有し、該半導体記憶素子の読出し
／書込み動作が外部に設けられたＣＰＵからのコマンド
に応じて制御される半導体記憶システムにおいて、チッ
プセレクト信号入力とアウトプットイネーブル信号入力
とライトイネーブル信号入力とアドレス入力とデータ入
出力とを有し、該アドレス入力及びデータ入出力に接続
するバス経由のインターフェースでデータの高速読出し
／書込みを行なう半導体記憶素子と、チップセレクト信
号入力とアウトプットイネーブル信号入力とライトイネ
ーブル信号入力とアドレス入力とデータ入出力とを有
し、該データ入出力からコマンドを送ってデータの読出
し／書込みを行なう半導体記憶素子と、その内部に出力
アドレスオフセットレジスタを備え、各半導体記憶素子
の読出し／書込み動作を制御するコントローラとを有し
ており、上記コントローラに対する１回の書込み動作で
複数の半導体記憶素子の異なるアドレスに同一のデータ
を書き込むので、半導体記憶システムにおけるデータ書
込みを一層効率化し、それに要する時間を短縮すること
ができる。
【００７４】更に、本願の請求項３の発明によれば、複
数の半導体記憶素子を有し、該半導体記憶素子の読出し
／書込み動作が外部に設けられたＣＰＵからのコマンド
に応じて制御される半導体記憶システムにおいて、チッ
プセレクト信号入力とアウトプットイネーブル信号入力
とライトイネーブル信号入力とアドレス入力とデータ入
出力とを有し、該アドレス入力及びデータ入出力に接続
するバス経由のインターフェースでデータの高速読出し
／書込みを行なう半導体記憶素子と、チップセレクト信
号入力とアウトプットイネーブル信号入力とライトイネ
ーブル信号入力とアドレス入力とデータ入出力とを有
し、該データ入出力からコマンドを送ってデータの読出
し／書込みを行なう半導体記憶素子と、各半導体記憶素
子の読出し／書込み動作を制御するコントローラとを有
しており、上記コントローラに対して所定のモードが設
定された場合に、該コントローラをパスして各半導体記
憶素子に直接アクセスして制御することができるため、
従来のシステムが適用可能である。
数の半導体記憶素子を有し、該半導体記憶素子の読出し
／書込み動作が外部に設けられたＣＰＵからのコマンド
に応じて制御される半導体記憶システムにおいて、チッ
プセレクト信号入力とアウトプットイネーブル信号入力
とライトイネーブル信号入力とアドレス入力とデータ入
出力とを有し、該アドレス入力及びデータ入出力に接続
するバス経由のインターフェースでデータの高速読出し
／書込みを行なう半導体記憶素子と、チップセレクト信
号入力とアウトプットイネーブル信号入力とライトイネ
ーブル信号入力とアドレス入力とデータ入出力とを有
し、該データ入出力からコマンドを送ってデータの読出
し／書込みを行なう半導体記憶素子と、各半導体記憶素
子の読出し／書込み動作を制御するコントローラとを有
しており、上記コントローラに対して所定のモードが設
定された場合に、該コントローラをパスして各半導体記
憶素子に直接アクセスして制御することができるため、
従来のシステムが適用可能である。
【００７５】また、更に、本願の請求項４の発明によれ
ば、複数の半導体記憶素子を有し、該半導体記憶素子の
読出し／書込み動作が外部に設けられたＣＰＵからのコ
マンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該データ入出力からそれぞれ異
なるコマンドを送ってデータの読出し／書込み動作を行
なう複数の半導体記憶素子と、上記各半導体記憶素子の
読出し／書込みを制御するコントローラとを有してお
り、いずれの半導体記憶素子にアクセスする場合にも、
上記コントローラを介した読出し／書込み動作時には、
統一されたコマンドで実行可能である、すなわち、異な
るコマンドでアクセスする必要がある複数の半導体記憶
素子に対しても同一の制御方法でアクセス可能であるの
で、システムの利便性を向上させることができる。
ば、複数の半導体記憶素子を有し、該半導体記憶素子の
読出し／書込み動作が外部に設けられたＣＰＵからのコ
マンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該データ入出力からそれぞれ異
なるコマンドを送ってデータの読出し／書込み動作を行
なう複数の半導体記憶素子と、上記各半導体記憶素子の
読出し／書込みを制御するコントローラとを有してお
り、いずれの半導体記憶素子にアクセスする場合にも、
上記コントローラを介した読出し／書込み動作時には、
統一されたコマンドで実行可能である、すなわち、異な
るコマンドでアクセスする必要がある複数の半導体記憶
素子に対しても同一の制御方法でアクセス可能であるの
で、システムの利便性を向上させることができる。
【００７６】また、更に、本願の請求項５の発明によれ
ば、複数の半導体記憶素子を有し、該半導体記憶素子の
読出し／書込み動作が外部に設けられたＣＰＵからのコ
マンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該アドレス入力及びデータ入出
力に接続するバス経由のインターフェースでデータの高
速読出し／書込みを行なう揮発性の半導体記憶素子と、
チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう不揮発性の半導
体記憶素子と、上記各半導体記憶素子の読出し／書込み
動作を制御するコントローラとを有しており、電源投入
時に自動的に上記不揮発性の半導体記憶素子の一部又は
全ての領域のデータを上記揮発性の半導体記憶素子へ転
送するので、電源投入時に、即座にプログラムが動作可
能な状態とすることができる。
ば、複数の半導体記憶素子を有し、該半導体記憶素子の
読出し／書込み動作が外部に設けられたＣＰＵからのコ
マンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該アドレス入力及びデータ入出
力に接続するバス経由のインターフェースでデータの高
速読出し／書込みを行なう揮発性の半導体記憶素子と、
チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう不揮発性の半導
体記憶素子と、上記各半導体記憶素子の読出し／書込み
動作を制御するコントローラとを有しており、電源投入
時に自動的に上記不揮発性の半導体記憶素子の一部又は
全ての領域のデータを上記揮発性の半導体記憶素子へ転
送するので、電源投入時に、即座にプログラムが動作可
能な状態とすることができる。
【００７７】また、更に、本願の請求項６の発明によれ
ば、複数の半導体記憶素子を有し、該半導体記憶素子の
読出し／書込み動作が外部に設けられたＣＰＵからのコ
マンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該アドレス入力及びデータ入出
力に接続するバス経由のインターフェースでデータの高
速読出し／書込みを行なう半導体記憶素子と、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該データ入出力からコマンドを送ってデータ
の読出し／書込み動作を行なう半導体記憶素子と、上記
各半導体記憶素子の読出し／書込み動作を制御するコン
トローラとを有しており、上記コントローラに対して、
コマンド，転送先アドレス，転送元アドレス及びデータ
量を与えた場合に、上記半導体記憶素子から別の半導体
記憶素子へデータをこのシステム内で転送可能であるの
で、ＣＰＵのバスを使用することなく、データの転送を
可能とすることができ、システムの利便性を向上させる
ことができる。
ば、複数の半導体記憶素子を有し、該半導体記憶素子の
読出し／書込み動作が外部に設けられたＣＰＵからのコ
マンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該アドレス入力及びデータ入出
力に接続するバス経由のインターフェースでデータの高
速読出し／書込みを行なう半導体記憶素子と、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該データ入出力からコマンドを送ってデータ
の読出し／書込み動作を行なう半導体記憶素子と、上記
各半導体記憶素子の読出し／書込み動作を制御するコン
トローラとを有しており、上記コントローラに対して、
コマンド，転送先アドレス，転送元アドレス及びデータ
量を与えた場合に、上記半導体記憶素子から別の半導体
記憶素子へデータをこのシステム内で転送可能であるの
で、ＣＰＵのバスを使用することなく、データの転送を
可能とすることができ、システムの利便性を向上させる
ことができる。
【００７８】また、更に、本願の請求項７の発明によれ
ば、複数の半導体記憶素子を有し、該半導体記憶素子の
読出し／書込み動作が外部に設けられたＣＰＵからのコ
マンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該アドレス入力及びデータ入出
力に接続するバス経由のインターフェースでデータの高
速読出し／書込みを行なう半導体記憶素子と、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該データ入出力からコマンドを送ってデータ
の読出し／書込み動作を行なう半導体記憶素子と、上記
各半導体記憶素子の読出し／書込み動作を制御するコン
トローラとを有しており、いずれかの半導体記憶素子か
らデータを読み出した際に、別の半導体記憶素子の任意
のアドレスにそのデータを書き込むと同時に、そのデー
タをコントローラから外部に出力するので、別の半導体
記憶素子に再度同じデータを書き込む必要をなくするこ
とができ、データ書込みを効率化し、それに要する時間
を短縮することができる。
ば、複数の半導体記憶素子を有し、該半導体記憶素子の
読出し／書込み動作が外部に設けられたＣＰＵからのコ
マンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該アドレス入力及びデータ入出
力に接続するバス経由のインターフェースでデータの高
速読出し／書込みを行なう半導体記憶素子と、チップセ
レクト信号入力とアウトプットイネーブル信号入力とラ
イトイネーブル信号入力とアドレス入力とデータ入出力
とを有し、該データ入出力からコマンドを送ってデータ
の読出し／書込み動作を行なう半導体記憶素子と、上記
各半導体記憶素子の読出し／書込み動作を制御するコン
トローラとを有しており、いずれかの半導体記憶素子か
らデータを読み出した際に、別の半導体記憶素子の任意
のアドレスにそのデータを書き込むと同時に、そのデー
タをコントローラから外部に出力するので、別の半導体
記憶素子に再度同じデータを書き込む必要をなくするこ
とができ、データ書込みを効率化し、それに要する時間
を短縮することができる。
【００７９】また、更に、本願の請求項８の発明によれ
ば、複数の半導体記憶素子を有し、該半導体記憶素子の
読出し／書込み動作が外部に設けられたＣＰＵからのコ
マンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該アドレス入力及びデータ入出
力に接続するバス経由のインターフェースでデータの高
速読出し／書込みを行なう揮発性の半導体記憶素子と、
チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう不揮発性の半導
体記憶素子と、上記各半導体記憶素子の読出し／書込み
動作を制御するコントローラとを有しており、上記コン
トローラが、上記揮発性の半導体記憶素子の一部又は全
領域のデータに対して、一定の時間間隔で、上記不揮発
性の半導体記憶素子にそのデータを書き込むので、コン
トローラが自動的に揮発性の半導体記憶素子のバックア
ップを行なうことで動作の高速化させることが可能であ
り、また、それに伴い、データの信頼性及びシステムの
利便性を向上させることができる。
ば、複数の半導体記憶素子を有し、該半導体記憶素子の
読出し／書込み動作が外部に設けられたＣＰＵからのコ
マンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該アドレス入力及びデータ入出
力に接続するバス経由のインターフェースでデータの高
速読出し／書込みを行なう揮発性の半導体記憶素子と、
チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう不揮発性の半導
体記憶素子と、上記各半導体記憶素子の読出し／書込み
動作を制御するコントローラとを有しており、上記コン
トローラが、上記揮発性の半導体記憶素子の一部又は全
領域のデータに対して、一定の時間間隔で、上記不揮発
性の半導体記憶素子にそのデータを書き込むので、コン
トローラが自動的に揮発性の半導体記憶素子のバックア
ップを行なうことで動作の高速化させることが可能であ
り、また、それに伴い、データの信頼性及びシステムの
利便性を向上させることができる。
【００８０】また、更に、本願の請求項９の発明によれ
ば、複数の半導体記憶素子を有し、該半導体記憶素子の
読出し／書込み動作が外部に設けられたＣＰＵからのコ
マンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該アドレス入力及びデータ入出
力に接続するバス経由のインターフェースでデータの高
速読出し／書込みを行なう揮発性の半導体記憶素子と、
チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう不揮発性の半導
体記憶素子と、上記各半導体記憶素子の読出し／書込み
動作を制御するコントローラとを有しており、上記ＣＰ
Ｕから上記コントローラに送られるコマンドにより、上
記揮発性の半導体記憶素子の領域の一部又は全領域のデ
ータと、上記不揮発性の半導体記憶素子の領域の一部又
は全領域のデータとの比較を行ない、データが異なって
いる領域について揮発性の半導体記憶素子のデータを読
み出し、上記不揮発性の半導体記憶素子にそのデータを
書き込むので、マイコンと半導体記憶システムとの間の
アクセスが高速化され、また、電源が切れた状態でもデ
ータを保持することができ、システムの利便性を向上さ
せることができる。
ば、複数の半導体記憶素子を有し、該半導体記憶素子の
読出し／書込み動作が外部に設けられたＣＰＵからのコ
マンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該アドレス入力及びデータ入出
力に接続するバス経由のインターフェースでデータの高
速読出し／書込みを行なう揮発性の半導体記憶素子と、
チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう不揮発性の半導
体記憶素子と、上記各半導体記憶素子の読出し／書込み
動作を制御するコントローラとを有しており、上記ＣＰ
Ｕから上記コントローラに送られるコマンドにより、上
記揮発性の半導体記憶素子の領域の一部又は全領域のデ
ータと、上記不揮発性の半導体記憶素子の領域の一部又
は全領域のデータとの比較を行ない、データが異なって
いる領域について揮発性の半導体記憶素子のデータを読
み出し、上記不揮発性の半導体記憶素子にそのデータを
書き込むので、マイコンと半導体記憶システムとの間の
アクセスが高速化され、また、電源が切れた状態でもデ
ータを保持することができ、システムの利便性を向上さ
せることができる。
【００８１】また、更に、本願の請求項１０の発明によ
れば、複数の半導体記憶素子を有し、該半導体記憶素子
の読出し／書込み動作が外部に設けられたＣＰＵからの
コマンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該アドレス入力及びデータ入出
力に接続するバス経由のインターフェースでデータの高
速読出し／書込みを行なう揮発性の半導体記憶素子と、
チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう不揮発性の半導
体記憶素子と、上記各半導体記憶素子の読出し／書込み
動作を制御するコントローラとを有しており、上記揮発
性の半導体記憶素子の領域を所定数の領域に分割し、更
に、それぞれの領域に更新フラグを設け、その領域のデ
ータを更新した場合に、更新フラグをセットし、上記コ
ントローラが、その更新フラグがセットされた領域のみ
について、上記揮発性の半導体記憶素子のデータを読み
出し、そのデータを上記不揮発性の半導体記憶素子に書
き込む、すなわち、コントローラで自動的に揮発性の半
導体記憶素子における更新のあった領域を検出し、その
領域のデータのみを不揮発性の半導体記憶素子に書き込
むので、バックアップ作業を効率化することができ、ま
た、それに伴い、データの信頼性及びシステムの利便性
を向上させることができる。
れば、複数の半導体記憶素子を有し、該半導体記憶素子
の読出し／書込み動作が外部に設けられたＣＰＵからの
コマンドに応じて制御される半導体記憶システムにおい
て、チップセレクト信号入力とアウトプットイネーブル
信号入力とライトイネーブル信号入力とアドレス入力と
データ入出力とを有し、該アドレス入力及びデータ入出
力に接続するバス経由のインターフェースでデータの高
速読出し／書込みを行なう揮発性の半導体記憶素子と、
チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう不揮発性の半導
体記憶素子と、上記各半導体記憶素子の読出し／書込み
動作を制御するコントローラとを有しており、上記揮発
性の半導体記憶素子の領域を所定数の領域に分割し、更
に、それぞれの領域に更新フラグを設け、その領域のデ
ータを更新した場合に、更新フラグをセットし、上記コ
ントローラが、その更新フラグがセットされた領域のみ
について、上記揮発性の半導体記憶素子のデータを読み
出し、そのデータを上記不揮発性の半導体記憶素子に書
き込む、すなわち、コントローラで自動的に揮発性の半
導体記憶素子における更新のあった領域を検出し、その
領域のデータのみを不揮発性の半導体記憶素子に書き込
むので、バックアップ作業を効率化することができ、ま
た、それに伴い、データの信頼性及びシステムの利便性
を向上させることができる。
【図１】 本発明の実施の形態１に係る半導体記憶シス
テム及びそれに接続するＣＰＵを示す図である。
テム及びそれに接続するＣＰＵを示す図である。
【図２】 上記半導体記憶システムのメモリ領域を概念
的にあらわす図である。
的にあらわす図である。
【図３】 上記半導体記憶システムにおけるメモリ領域
の一部である、コントローラ内の制御レジスタによる領
域を示す図である。
の一部である、コントローラ内の制御レジスタによる領
域を示す図である。
【図４】 上記コントローラの入出力波形の一例をあら
わす図である。
わす図である。
【図５】 本発明の実施の形態２に係る半導体記憶シス
テム及びそれに接続するＣＰＵを示す図である。
テム及びそれに接続するＣＰＵを示す図である。
【図６】 上記実施の形態２に係る半導体記憶システム
におけるコントローラの入出力波形の一例をあらわす図
である。
におけるコントローラの入出力波形の一例をあらわす図
である。
【図７】 本発明の実施の形態３に係る半導体記憶シス
テム及びそれに接続するＣＰＵを示す図である。
テム及びそれに接続するＣＰＵを示す図である。
【図８】 本発明の実施の形態４に係る半導体記憶シス
テム及びそれに接続するＣＰＵを示す図である。
テム及びそれに接続するＣＰＵを示す図である。
【図９】 上記実施の形態４に係る半導体記憶システム
における、第１及び第２の半導体記憶素子へのデータ書
込み時の外部波形をあらわす図である。
における、第１及び第２の半導体記憶素子へのデータ書
込み時の外部波形をあらわす図である。
【図１０】 上記実施の形態４に係る半導体記憶システ
ムにおける、第１及び第２の半導体記憶素子へのデータ
書込み時の内部波形をあらわす図である。
ムにおける、第１及び第２の半導体記憶素子へのデータ
書込み時の内部波形をあらわす図である。
【図１１】 本発明の実施の形態５に係る半導体記憶シ
ステム及びそれに接続するＣＰＵを示す図である。
ステム及びそれに接続するＣＰＵを示す図である。
【図１２】 上記実施の形態５に係る半導体記憶システ
ムにおける電源投入時の波形をあらわす図である。
ムにおける電源投入時の波形をあらわす図である。
【図１３】 本発明の実施の形態６に係る半導体記憶シ
ステムにおけるデータ転送時の内部波形をあらわす図で
ある。
ステムにおけるデータ転送時の内部波形をあらわす図で
ある。
【図１４】 上記実施の形態６に係る半導体記憶システ
ムのメモリ領域をあらわす図である。
ムのメモリ領域をあらわす図である。
【図１５】 本発明の実施の形態７に係る半導体記憶シ
ステムにおけるデータ読出し時の内部及び外部波形をあ
らわす図である。
ステムにおけるデータ読出し時の内部及び外部波形をあ
らわす図である。
【図１６】 本発明の実施の形態８に係る半導体記憶シ
ステムにおけるメモリ領域の一部である、バックアップ
に関係するメモリ領域を概念的に示す図である。
ステムにおけるメモリ領域の一部である、バックアップ
に関係するメモリ領域を概念的に示す図である。
【図１７】 上記実施の形態８に係る半導体記憶システ
ムにおけるコントローラ１０の内部波形をあらわす図で
ある。
ムにおけるコントローラ１０の内部波形をあらわす図で
ある。
【図１８】 本発明の実施の形態９に係る半導体記憶シ
ステムのメモリ領域内のデータ比較更新処理を概念的に
示す図である。
ステムのメモリ領域内のデータ比較更新処理を概念的に
示す図である。
【図１９】 上記実施の形態９に係る半導体記憶システ
ムにおける内部波形をあらわす図である。
ムにおける内部波形をあらわす図である。
【図２０】 本発明の実施の形態１０に係る半導体記憶
システムにおいて、揮発性の半導体記憶素子のメモリ領
域を分割して管理する態様を概念的に示す図である。
システムにおいて、揮発性の半導体記憶素子のメモリ領
域を分割して管理する態様を概念的に示す図である。
【図２１】 上記分割されたメモリ領域に対する更新フ
ラグレジスタをあらわす図である
ラグレジスタをあらわす図である
【図２２】 従来の半導体記憶システム及びそれに接続
するＣＰＵを示す図である。
するＣＰＵを示す図である。
１ 半導体記憶システム，２ コントローラ，３ 第１
の半導体記憶素子，４第２の半導体記憶素子，５ａ，５
ｂ，５ｃ，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，１１ａ，１
１ｂ，１１ｃ コントロールバス，７，１２ アドレス
バス，８，１３ データバス，１０ ＣＰＵ，１７ 制
御レジスタによるメモリ領域，１７ａデュアル書込み制
御レジスタ，１７ｂ ／ＲＰ及び／ＷＰ制御レジスタ，
１７ｃ アドレスオフセットレジスタ，１７ｄ 第１接
続半導体記憶素子，１７ｅ第２接続半導体記憶素子，１
７ｆ 転送元アドレスレジスタ，１７ｇ 転送先アドレ
スレジスタ，１７ｈ 転送データ量レジスタ，１７ｉ
データ転送制御レジスタ，１７ｊ 同時読出し／書込み
レジスタ，１７ｋ 書込みアドレスレジスタ，１７ｌ
自動バックアップ制御レジスタ，１７ｍ 比較更新制御
レジスタ，５７ 電圧検出回路
の半導体記憶素子，４第２の半導体記憶素子，５ａ，５
ｂ，５ｃ，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，１１ａ，１
１ｂ，１１ｃ コントロールバス，７，１２ アドレス
バス，８，１３ データバス，１０ ＣＰＵ，１７ 制
御レジスタによるメモリ領域，１７ａデュアル書込み制
御レジスタ，１７ｂ ／ＲＰ及び／ＷＰ制御レジスタ，
１７ｃ アドレスオフセットレジスタ，１７ｄ 第１接
続半導体記憶素子，１７ｅ第２接続半導体記憶素子，１
７ｆ 転送元アドレスレジスタ，１７ｇ 転送先アドレ
スレジスタ，１７ｈ 転送データ量レジスタ，１７ｉ
データ転送制御レジスタ，１７ｊ 同時読出し／書込み
レジスタ，１７ｋ 書込みアドレスレジスタ，１７ｌ
自動バックアップ制御レジスタ，１７ｍ 比較更新制御
レジスタ，５７ 電圧検出回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 16/02 Ｇ１１Ｃ 17/00 ６１１Ｚ
６０１Ｚ
Claims (10)
- 【請求項１】 複数の半導体記憶素子を有し、該半導体
記憶素子の読出し／書込み動作が外部に設けられたＣＰ
Ｕからのコマンドに応じて制御される半導体記憶システ
ムにおいて、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該アドレス入力及びデータ入出力に
接続するバス経由のインターフェースでデータの高速読
出し／書込み動作が実行される半導体記憶素子と、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作が実行される半導体記憶
素子と、 上記ＣＰＵからのコマンドに応じて、上記各半導体記憶
素子の読出し／書込み動作を制御するコントローラとを
有しており、 上記ＣＰＵによるコントローラに対する１回の書込み動
作で、複数の半導体記憶素子に同一のデータを書き込む
ことを特徴とする半導体記憶システム。 - 【請求項２】 複数の半導体記憶素子を有し、該半導体
記憶素子の読出し／書込み動作が外部に設けられたＣＰ
Ｕからのコマンドに応じて制御される半導体記憶システ
ムにおいて、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該アドレス入力及びデータ入出力に
接続するバス経由のインターフェースでデータの高速読
出し／書込みを行なう半導体記憶素子と、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込みを行なう半導体記憶素子と、 その内部に出力アドレスオフセットレジスタを備え、各
半導体記憶素子の読出し／書込み動作を制御するコント
ローラとを有しており、 上記コントローラに対する１回の書込み動作で複数の半
導体記憶素子の異なるアドレスに同一のデータを書き込
むことを特徴とする半導体記憶システム。 - 【請求項３】 複数の半導体記憶素子を有し、該半導体
記憶素子の読出し／書込み動作が外部に設けられたＣＰ
Ｕからのコマンドに応じて制御される半導体記憶システ
ムにおいて、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該アドレス入力及びデータ入出力に
接続するバス経由のインターフェースでデータの高速読
出し／書込みを行なう半導体記憶素子と、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込みを行なう半導体記憶素子と、 各半導体記憶素子の読出し／書込み動作を制御するコン
トローラとを有しており、 上記コントローラに対して所定のモードが設定された場
合に、該コントローラをパスして各半導体記憶素子に直
接アクセス可能であることを特徴とする半導体記憶シス
テム。 - 【請求項４】 複数の半導体記憶素子を有し、該半導体
記憶素子の読出し／書込み動作が外部に設けられたＣＰ
Ｕからのコマンドに応じて制御される半導体記憶システ
ムにおいて、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からそれぞれ異なる
コマンドを送ってデータの読出し／書込み動作を行なう
複数の半導体記憶素子と、 上記各半導体記憶素子の読出し／書込みを制御するコン
トローラとを有しており、 いずれの半導体記憶素子にアクセスする場合にも、上記
コントローラを介した読出し／書込み動作時には、統一
されたコマンドで実行可能であることを特徴とする半導
体記憶システム。 - 【請求項５】 複数の半導体記憶素子を有し、該半導体
記憶素子の読出し／書込み動作が外部に設けられたＣＰ
Ｕからのコマンドに応じて制御される半導体記憶システ
ムにおいて、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該アドレス入力及びデータ入出力に
接続するバス経由のインターフェースでデータの高速読
出し／書込みを行なう揮発性の半導体記憶素子と、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう不揮発性の半導
体記憶素子と、 上記各半導体記憶素子の読出し／書込み動作を制御する
コントローラとを有しており、 電源投入時に自動的に上記不揮発性の半導体記憶素子の
一部又は全ての領域のデータを上記揮発性の半導体記憶
素子へ転送することを特徴とする半導体記憶システム。 - 【請求項６】 複数の半導体記憶素子を有し、該半導体
記憶素子の読出し／書込み動作が外部に設けられたＣＰ
Ｕからのコマンドに応じて制御される半導体記憶システ
ムにおいて、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該アドレス入力及びデータ入出力に
接続するバス経由のインターフェースでデータの高速読
出し／書込みを行なう半導体記憶素子と、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう半導体記憶素子
と、 上記各半導体記憶素子の読出し／書込み動作を制御する
コントローラとを有しており、 上記コントローラに対して、コマンド，転送先アドレ
ス，転送元アドレス及びデータ量を与えた場合に、上記
半導体記憶素子から別の半導体記憶素子へデータをこの
システム内で転送可能であることを特徴とする半導体記
憶システム。 - 【請求項７】 複数の半導体記憶素子を有し、該半導体
記憶素子の読出し／書込み動作が外部に設けられたＣＰ
Ｕからのコマンドに応じて制御される半導体記憶システ
ムにおいて、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該アドレス入力及びデータ入出力に
接続するバス経由のインターフェースでデータの高速読
出し／書込みを行なう半導体記憶素子と、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう半導体記憶素子
と、 上記各半導体記憶素子の読出し／書込み動作を制御する
コントローラとを有しており、 いずれかの半導体記憶素子からデータを読み出した際
に、別の半導体記憶素子の任意のアドレスにそのデータ
を書き込むと同時に、そのデータをコントローラから外
部に出力することを特徴とする半導体記憶システム。 - 【請求項８】 複数の半導体記憶素子を有し、該半導体
記憶素子の読出し／書込み動作が外部に設けられたＣＰ
Ｕからのコマンドに応じて制御される半導体記憶システ
ムにおいて、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該アドレス入力及びデータ入出力に
接続するバス経由のインターフェースでデータの高速読
出し／書込みを行なう揮発性の半導体記憶素子と、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう不揮発性の半導
体記憶素子と、 上記各半導体記憶素子の読出し／書込み動作を制御する
コントローラとを有しており、 上記コントローラが、上記揮発性の半導体記憶素子の一
部又は全領域のデータに対して、一定の時間間隔で、上
記不揮発性の半導体記憶素子にそのデータを書き込むこ
とを特徴とする半導体記憶システム。 - 【請求項９】 複数の半導体記憶素子を有し、該半導体
記憶素子の読出し／書込み動作が外部に設けられたＣＰ
Ｕからのコマンドに応じて制御される半導体記憶システ
ムにおいて、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該アドレス入力及びデータ入出力に
接続するバス経由のインターフェースでデータの高速読
出し／書込みを行なう揮発性の半導体記憶素子と、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう不揮発性の半導
体記憶素子と、 上記各半導体記憶素子の読出し／書込み動作を制御する
コントローラとを有しており、 上記ＣＰＵから上記コントローラに送られるコマンドに
より、上記揮発性の半導体記憶素子の領域の一部又は全
領域のデータと、上記不揮発性の半導体記憶素子の領域
の一部又は全領域のデータとの比較を行ない、データが
異なっている領域について揮発性の半導体記憶素子のデ
ータを読み出し、上記不揮発性の半導体記憶素子にその
データを書き込むことを特徴とする半導体記憶システ
ム。 - 【請求項１０】 複数の半導体記憶素子を有し、該半導
体記憶素子の読出し／書込み動作が外部に設けられたＣ
ＰＵからのコマンドに応じて制御される半導体記憶シス
テムにおいて、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該アドレス入力及びデータ入出力に
接続するバス経由のインターフェースでデータの高速読
出し／書込みを行なう揮発性の半導体記憶素子と、 チップセレクト信号入力とアウトプットイネーブル信号
入力とライトイネーブル信号入力とアドレス入力とデー
タ入出力とを有し、該データ入出力からコマンドを送っ
てデータの読出し／書込み動作を行なう不揮発性の半導
体記憶素子と、 上記各半導体記憶素子の読出し／書込み動作を制御する
コントローラとを有しており、 上記揮発性の半導体記憶素子の領域を所定数の領域に分
割し、更に、それぞれの領域に更新フラグを設け、その
領域のデータを更新した場合に、更新フラグをセット
し、上記コントローラが、その更新フラグがセットされ
た領域のみについて、上記揮発性の半導体記憶素子のデ
ータを読み出し、そのデータを上記不揮発性の半導体記
憶素子に書き込むことを特徴とする半導体記憶システ
ム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001341539A JP2003140963A (ja) | 2001-11-07 | 2001-11-07 | 半導体記憶システム |
| US10/138,267 US6549469B2 (en) | 2001-07-11 | 2002-05-06 | Semiconductor memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001341539A JP2003140963A (ja) | 2001-11-07 | 2001-11-07 | 半導体記憶システム |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007031827A Division JP4542556B2 (ja) | 2007-02-13 | 2007-02-13 | 半導体記憶システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=19155550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001341539A Pending JP2003140963A (ja) | 2001-07-11 | 2001-11-07 | 半導体記憶システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6549469B2 (ja) |
| JP (1) | JP2003140963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006201891A (ja) * | 2005-01-19 | 2006-08-03 | Yokogawa Electric Corp | フラッシュメモリ管理装置 |
| CN102239524A (zh) * | 2008-10-28 | 2011-11-09 | 美光科技公司 | 逻辑单元操作 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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