CN111458621B - 集成电路及其多芯片状态的检测方法 - Google Patents

Abstract

一种集成电路及其多芯片状态的检测方法被提出。集成电路包括至少一芯片。至少一芯片具有堆叠状态接脚以及忙碌接脚。至少一芯片依据堆叠状态接脚的电压状态以对忙碌接脚施加一偏压电压。至少一芯片并检测忙碌接脚上的指示电压，并依据忙碌接脚上的指示电压以判断出该至少一芯片是否为多个。

Description

集成电路及其多芯片状态的检测方法

技术领域

本发明是涉及一种集成电路，尤其涉及一种集成电路及其多芯片状态的检测方法。

背景技术

在封装技术的越发先进，以及制程微缩的困难度越来越高的情况之下，若要追求高密度存储空间以及多芯片堆叠合封的封装技术变成是另一种较低成本的选择。然而堆叠的芯片中为了能够让每个独立的芯片都能够识别到自身在堆叠中所处位置，因此通常必须多出多个接脚，通过将这些接脚依照每个芯片的位置接到不同的电压电平，藉以识别每个芯片所处的位置。然而若每个芯片的这些接脚都要分别连接至正确电压电平，所需要的金属导线的材料花费也是一项成本。因此，在低成本需求的状况底下，有可能只选择连接部分的接脚至单一特定电平，而节省其余部分接脚对应的导线的经费。

在上述的结构下，现有技术中，第一层的芯片所对应的堆叠状态接脚为浮接的状态。如此，第一层的芯片将无法获知所属的集成电路是否仅具有单一芯片，或其为多个相互堆叠的芯片的其中之一。在此情况下，第一层的芯片无法对其中的存储区块进行有效的编址，发生操作上的困难。

发明内容

本发明提供一种集成电路及其多芯片状态的检测方法，可有效检测出集成电路中所包括的芯片是否为多个。

本发明的集成电路包括至少一芯片。至少一芯片具有堆叠状态接脚以及忙碌接脚。至少一芯片依据堆叠状态接脚的电压状态以对忙碌接脚施加一偏压电压。至少一芯片并检测忙碌接脚上的指示电压，依据忙碌接脚上的指示电压以判断出该至少一芯片是否为多个。

本发明的多芯片状态的检测方法包括：在至少一芯片中设置堆叠状态接脚以及忙碌接脚，并使依据堆叠状态接脚的电压状态以对忙碌接脚施加偏压电压；使至少一芯片检测忙碌接脚上的指示电压，并依据忙碌接脚上的指示电压以判断出至少一芯片是否为多个。

基于上述，本发明的集成电路使至少一芯片依据其堆叠状态接脚的电压状态，来提供偏压电压到至少一芯片的忙碌接脚上。并且，通过检测忙碌接脚上的指示电压，可获知集成电路中所包括的芯片为一个或多个，并执行相对应的动作。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1示出本发明一实施例的集成电路的示意图。

图2示出本发明另一实施例的集成电路的示意图。

图3示出本发明再一实施例的集成电路的示意图。

图4示出本发明实施例的集成电路的实施细节的示意图。

图5示出本发明实施例的偏压产生电路的实施方式的示意图。

图6示出本发明实施例的多芯片状态的检测动作的波形图。

图7示出本发明实施例的多芯片状态的检测方法的流程图。

【符号说明】

100、200、300、400：集成电路

IC0、IC1、IC2、IC3：芯片

410：第一芯片

420：第二芯片

A00、A01、A10、A11、A20、A21、A30、A31：子接脚

B0、B1、B2、B3：忙碌接脚

W1～W7：导线

VCCQ：参考电压

GND：接地电压

PD1：焊垫

411、421、500：偏压产生电路

412：检测电路

510：第一电路

520：第二电路

DRV1、DRV2：驱动信号

M1、M2：晶体管

R1：电阻

CS#：信号

P1：脉波

CK：时脉信号

CK#：反向时脉信号

DQ[7:0]：数据信号

CMD[7:0]：命令

ADR[31:24]、ADR[23:16]、ADR[15:8]、ADR[7:0]：地址

RG[15:8]、RG[7:0]：写入数据

BUSY：指示电压

S710～S720：多芯片状态的检测步骤

具体实施方式

图1示出本发明一实施例的集成电路的示意图。集成电路100包括相互堆叠的芯片IC0以及IC1。芯片IC0具有堆叠状态接脚(包括子接脚A00、A01)以及忙碌接脚B0。芯片IC1则具有堆叠状态接脚(包括子接脚A10、A11)以及忙碌接脚B1。在集成电路100中，芯片IC0为第一个芯片，因此芯片IC0上的子接脚A00、A01保持为浮接(float)的状态，并未连接任何电压电平。在另一方面，芯片IC1非为第一个芯片，芯片IC1上的子接脚A10、A11中的至少其中之一为非浮接的状态，芯片IC1上的子接脚A10通过导线W1被连接至参考电压VCCQ。

芯片IC0的忙碌接脚B0，在正常操作状态下，用以传送芯片IC0是否为忙碌的信号。以芯片IC0为动态随机存取存储器芯片为范例，当芯片IC0在正常操作状态下，且内部正在执行存储单元的刷新(refresh)或程序化(program)动作时，芯片IC0可通过忙碌接脚B0传送出芯片IC0忙碌中而无法提供读取的相关信息。而值得注意的，当芯片IC0刚完成开机并进入初始状态设定时间区间时，忙碌接脚B0对芯片IC0而言并非用以指示芯片IC0是否为忙碌。

在本发明实施例中，芯片IC0以及IC1的忙碌接脚B0以及B1分别通过导线W2及W3被共同连接至焊垫PD1，并在焊垫PD1产生指示电压BUSY。值得注意的，指示电压BUSY可在上述的初始状态设定时间区间中被产生。

值得一提的，焊垫PD1可形成在集成电路100的封装载体中的任一部位，没有特定的限制。

具体来说明，基于芯片IC0的子接脚A00、A01的电压状态皆为浮接的状态，芯片IC0可对忙碌接脚B0先短暂或持续施加一第一偏压电压。基于芯片IC1的子接脚A10、A11的电压状态分别为非浮接(等于参考电压VCCQ)以及浮接的状态，芯片IC1可对忙碌接脚B1持续施加一第二偏压电压。其中，第一偏压电压的电压值可小于第二偏压电压的电压值。在芯片IC0所提供的第一偏压电压的驱动能力小于芯片IC1所提供的第二偏压电压的驱动能力的条件下，指示电压BUSY可以为介于上述的第二偏压电压与第一偏压电压间，并可接近上述第二偏压电压的电压值。如此一来，芯片IC0通过判断指示电压BUSY的电压值非为其所施加的第一偏压电压值，可获知集成电路100具有多个互相堆叠的芯片。而芯片IC1可通过子接脚A10、A11的电压状态分别为非浮接(等于参考电压VCCQ)以及浮接的状态同样可获知集成电路100具有多个互相堆叠的芯片。

图2示出本发明另一实施例的集成电路的示意图。集成电路200包括芯片IC0。芯片IC0具有堆叠状态接脚(包括子接脚A0、A1)以及忙碌接脚B0。芯片IC0可在初始状态设定时间区间，依据为浮接状态的子接脚A0、A1，对忙碌接脚B0先短暂或持续施加第一偏压电压，在没有其他芯片对焊垫PD1上的指示电压BUSY进行拉扯的条件下，指示电压BUSY的电压值可实质上等于第一偏压电压的电压值。如此一来，通过判断指示电压BUSY的电压值，可获知集成电路200中仅具有单一芯片。

图3示出本发明再一实施例的集成电路的示意图。集成电路300包括芯片IC0、IC1、IC2以及IC3。芯片IC0具有堆叠状态接脚(包括子接脚A00、A01)以及忙碌接脚B0；芯片IC1具有堆叠状态接脚(包括子接脚A10、A11)以及忙碌接脚B1；芯片IC2具有堆叠状态接脚(包括子接脚A20、A21)以及忙碌接脚B2；以及，芯片IC3具有堆叠状态接脚(包括子接脚A30、A31)以及忙碌接脚B3。

为区别芯片IC0、IC1、IC2以及IC3堆叠位置，芯片IC0的子接脚A00、A01皆为浮接状态；芯片IC1的子接脚A10通过导线W4耦接至参考电压VCCQ，芯片IC1的子接脚A11则为浮接状态；芯片IC2的子接脚A21通过导线W5耦接至参考电压VCCQ，芯片IC2的子接脚A20则为浮接状态；芯片IC3的子接脚A30、A31则分别通过导线W6、W7耦接至参考电压VCCQ。

在另一方面，芯片IC0、IC1、IC2以及IC3上分别具有的忙碌接脚B0、B1、B2以及B3，分别通过导线W0、W1、W2以及W3耦接至焊垫PD1，并在焊垫PD1上产生指示电压BUSY。在本实施例中，芯片IC0可在初始状态设定时间区间依据电压状态为浮接的子接脚A00、A01来对忙碌接脚B0持续提供一第一偏压电压，芯片IC1、IC2以及IC3则在初始状态设定时间区间依据至少其中之一的电压状态为非浮接的子接脚A10、A11、A20、A21、A30、A31来分别对忙碌接脚B1、B2以及B3持续提供一第二偏压电压。在芯片IC1、IC2以及IC3提供的第二偏压电压的驱动能力大于芯片IC0提供第一偏压电压的驱动能力时，指示电压BUSY的电压值将会偏向第二偏压电压。以第二偏压电压等于电源电压VDD，第一偏压电压等于接地电压(0V)为范例，当芯片IC1、IC2、IC3所提供的第二驱动能力为芯片IC0所提供的第一偏压电压的驱动能力的两倍时，通过判断指示电压BUSY的电压值实质上等于11/12VDD，芯片IC0～IC3均可以得知集成电路100中具有四个芯片IC0～IC3相互堆叠。另外，若检测出的指示电压实质上等于3/4VDD时，芯片IC0～IC1均可得知集成电路100中具有两个芯片IC0、IC1相互堆叠。此外，若检测到的指示电压实质上等于0伏特时，芯片IC0即可得知集成电路100中仅包括一个芯片IC0。如此一来，通过判断指示电压的电压值大小，来得知集成电路100中所包括的相互堆叠的芯片的数量。

图4示出本发明实施例的集成电路的实施细节的示意图。集成电路400中包括第一芯片IC0以及第二芯片IC1。第一芯片IC0包括偏压产生器电路411以及检测电路412。偏压产生器电路411耦接至堆叠状态接脚(包括子接脚A00、A01)，并耦接至忙碌接脚B0。偏压产生器电路411检测子接脚A00、A01的电压状态，并依据子接脚A00、A01的电压状态来对忙碌接脚B0施加第一偏压电压或第二偏压电压。其中，当子接脚A00、A01的电压状态皆为浮接时，偏压产生器电路411可对忙碌接脚B0施加第一偏压电压。当子接脚A00、A01中至少其中之一的电压状态接为非浮接时，偏压产生器电路411可对忙碌接脚B0施加第二偏压电压。

在另一方面，第二芯片IC1包括偏压产生器电路421。偏压产生器电路421耦接至子接脚A10、A11以及忙碌接脚B1。偏压产生器电路421具有与偏压产生器电路411相同的功能，并可依据子接脚A10、A11的电压状态，来对忙碌接脚B1施加第一偏压电压或第二偏压电压。

检测电路412耦接至忙碌接脚B0，其中的忙碌接脚B0与B1通过导线W1相互连接。在初始状态设定时间区间中，偏压产生器电路411以及偏压产生器电路421分别为忙碌接脚B0、B1施加不同的偏压电压，并相互拉扯以产生指示电压。在此同时，检测电路412可通过比较指示电压以及参考电压，来判断出集成电路400中是否包括多个芯片相互堆叠。举例来说明，当该指示电压大于该参考电压时，来判断出集成电路400中包括多个芯片相互堆叠，当该指示电压小于该参考电压时，来判断出集成电路400中包括1个芯片。并且，检测电路412可通过判断指示电压的电压值大小，来得知集成电路400中所包括的相互堆叠的芯片的数量。

第二芯片IC1中也可设置与检测电路412相同的电路，并用以在当子接脚A10、A11的电压状态皆为浮接时，进行忙碌接脚B1上的指示电压的检测动作。相对的，在当子接脚A10、A11的电压状态非皆为浮接时，第二芯片IC1可通过判读子接脚A10、A11的电压状态来获知其在堆叠芯片中的位置。举例来说明，以集成电路中具有四个相互堆叠芯片为范例，当子接脚A10非为浮接，且子接脚A11为浮接时，第二芯片IC1可以在直接邻近于第一芯片IC0的第二位置上。当子接脚A10为浮接，且子接脚A11非为浮接时，第二芯片IC1可以位于较为远离的第一芯片的第三位置上。当子接脚A10、A11均非为浮接时，第二芯片IC1可以位于最为远离的第一芯片IC0的第四位置上。

当然上述的堆叠状态接脚的电压状态与芯片设置的位置的关系没有特定的限定，上述的说明只是说明用范例，没有特别的限制。

图5示出本发明实施例的偏压产生电路的实施方式的示意图。偏压产生电路500可包括第一电路510以及第二电路520。当偏压产生电路500要对忙碌接脚B0施加第一偏压电压时，偏压产生电路500可通过驱动信号DRV1以启动第一电路510中的晶体管M1，并使晶体管M1通过电阻R1以对忙碌接脚B0提供第一偏压电压。相对的，在当偏压产生电路500要对忙碌接脚B0施加第二偏压电压时，偏压产生电路500可通过驱动信号DRV2以启动第二电路520中的晶体管M2，并使晶体管M2直接对忙碌接脚B0提供为接地电压GND的第二偏压电压。

基于电阻R1的效应，偏压产生电路500提供第一偏压电压的驱动能力可低于提供第二偏压电压的驱动能力。

图5的实施方式仅只是范例，本领域技术人员可通过任意方式，来在不同条件下，依据不同的驱动能力来产生不同电压值的偏压电压。例如，变更晶体管M1为长通道式的晶体管，或加大晶体管M2的通道宽长比，皆可调整产生偏压电压的驱动能力。

图6示出本发明实施例的多芯片状态的检测动作的波形图。其中，集成电路依据信号CS#来执行动作。并在信号CS#提供的脉波P1后，依据时脉信号CK以及反向时脉信号CK#来针对集成电路中的存储器执行存取动作。通过在时间区间TT1，外部的主机可利用数据信号DQ[7:0]以依序传送命令CMD[7:0]以及地址ADR[31:24]、ADR[23:16]、ADR[15:8]以及ADR[7:0]至集成电路中的芯片。并且，在时间区间TT2中，外部的主机并利用数据信号DQ[7:0]以传送写入数据RG[15:8]以及RG[7:0]至集成电路中的芯片(例如为存储器)。

在另一方面，集成电路中的芯片可驱动忙碌接脚上的指示电压BUSY，并使指示电压BUSY具有一个电压电平。而通过检测指示电压BUSY的电压电平，可以得知集成电路中的芯片堆叠状态。举例来说明，当集成电路中具有多个堆叠的芯片时，其中的第一芯片可在特定的时间区间中，依据皆为浮接的堆叠状态接脚，以短暂的提供第一偏压电压以拉低指示电压BUSY。另外，第二芯片则可持续的提供第二偏压电压以拉高指示电压BUSY。当指示电压BUSY的电压电平在相对高的高电压电平的状态时，集成电路为具有多个芯片相互堆叠的状态。相对的，当指示电压BUSY的电压电平在相对低的低电压电平的状态时，集成电路则为具有单一芯片的状态。

图7示出本发明实施例的多芯片状态的检测方法的流程图。在步骤S710中，在至少一芯片中设置堆叠状态接脚以及忙碌接脚，并使至少一芯片在初始状态设定时间区间中，依据堆叠状态接脚的电压状态以对忙碌接脚施加偏压电压。在步骤S720中，在初始状态设定时间区间中，使至少一芯片检测忙碌接脚上的指示电压，并依据忙碌接脚上的指示电压以判断出至少一芯片是否为多个。

关于上述步骤的实施细节，在前述的多个实施例及实施方式都有详尽的说明，以下不多赘述。

综上所述，本发明使芯片依据堆叠状态接脚的电压状态来对忙碌接脚施加不同的偏压电压。通过检测忙碌接脚上的指示电压的电压值大小，可有效判读出集成电路是否具有多个芯片，并通过检测堆叠状态接脚的电压状态，可有效判读出芯片在堆叠中的位置。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (15)

1.一种集成电路，包括：

至少一芯片，具有堆叠状态接脚以及忙碌接脚，所述至少一芯片依据所述堆叠状态接脚的电压状态以对所述忙碌接脚施加偏压电压，所述至少一芯片并检测所述忙碌接脚上的指示电压，依据所述忙碌接脚上的所述指示电压以判断出所述至少一芯片是否为多个。

2.根据权利要求1所述的集成电路，其中所述至少一芯片依据比较所述指示电压以及参考电压以判断出所述至少一芯片是否为多个，当所述指示电压大于所述参考电压时，所述至少一芯片的数量为多个，当所述指示电压小于所述参考电压时，所述至少一芯片的数量为1个。

3.根据权利要求1所述的集成电路，其中所述至少一芯片在初始状态设定时间区间中依据所述堆叠状态接脚的电压状态以对所述忙碌接脚施加所述偏压电压。

4.根据权利要求1所述的集成电路，其中所述至少一芯片包括：

第一芯片，具有第一堆叠状态接脚以及第一忙碌接脚，依据所述第一堆叠状态接脚的电压状态以对所述第一忙碌接脚施加第一偏压电压；以及

至少一第二芯片，具有第二堆叠状态接脚以及第二忙碌接脚，并依据所述第二堆叠状态接脚的电压状态以对所述第二忙碌接脚施加第二偏压电压，其中所述第一忙碌接脚与所述第二忙碌接脚相互耦接。

5.根据权利要求4所述的集成电路，其中所述第一堆叠状态接脚为浮接状态，所述第一芯片对所述第一忙碌接脚施加所述第一偏压电压，其中所述第二堆叠状态接脚具有多个子接脚，所述多个子接脚的至少其中之一为非浮接状态，所述第二芯片对所述第二忙碌接脚施加所述第二偏压电压，所述第一偏压电压与所述第二偏压电压的电压值不相同。

6.根据权利要求4所述的集成电路，其中所述第一偏压电压的驱动能力与所述第二偏压电压的驱动能力不相同。

7.根据权利要求1所述的集成电路，其中所述至少一芯片依据所述堆叠状态接脚的电压状态来获知所述至少一芯片的堆叠位置。

8.根据权利要求1所述的集成电路，其中所述至少一芯片包括：

偏压产生电路，耦接所述堆叠状态接脚以及所述忙碌接脚，依据所述堆叠状态接脚的电压状态以对所述忙碌接脚施加所述偏压电压。

9.根据权利要求1所述的集成电路，其中所述至少一芯片包括：

检测电路，耦接所述忙碌接脚，依据所述指示电压来判断出所述至少一芯片是否为多个。

10.一种多芯片状态的检测方法，包括：

在至少一芯片中设置堆叠状态接脚以及忙碌接脚，依据所述堆叠状态接脚的电压状态以对所述忙碌接脚施加偏压电压；以及

使所述至少一芯片检测所述忙碌接脚上的指示电压，并依据所述忙碌接脚上的所述指示电压以判断出所述至少一芯片是否为多个。

11.根据权利要求10所述的检测方法，其中所述至少一芯片依据比较所述指示电压以及参考电压以判断出所述至少一芯片是否为多个，其中当所述指示电压大于所述参考电压时，所述至少一芯片的数量为多个，当所述指示电压小于所述参考电压时，所述至少一芯片的数量为1个。

12.根据权利要求10所述的检测方法，其中依据所述堆叠状态接脚的电压状态以对所述忙碌接脚施加所述偏压电压的步骤包括：

在初始状态设定时间区间中依据所述堆叠状态接脚的电压状态以对所述忙碌接脚施加所述偏压电压。

13.根据权利要求10所述的检测方法，其中所述至少一芯片包括第一芯片以及至少一第二芯片，依据所述堆叠状态接脚的电压状态以对所述忙碌接脚施加所述偏压电压的步骤包括：

使所述第一芯片依据第一堆叠状态接脚的电压状态以对第一忙碌接脚施加第一偏压电压；以及

使所述至少一第二芯片依据第二堆叠状态接脚的电压状态以对第二忙碌接脚施加第二偏压电压，其中所述第一忙碌接脚与所述第二忙碌接脚相互耦接。

14.根据权利要求13所述的检测方法，其中使所述第一芯片依据所述第一堆叠状态接脚的电压状态以对所述第一忙碌接脚施加所述第一偏压电压的步骤包括：

所述第一堆叠状态接脚为浮接状态，使所述第一芯片对所述第一忙碌接脚施加所述第一偏压电压；以及

使所述至少一第二芯片依据所述第二堆叠状态接脚的电压状态以对所述第二忙碌接脚施加所述第二偏压电压的步骤包括：

所述至少一第二芯片的多个子接脚的至少其中之一为非浮接状态，使所述第二芯片对所述第二忙碌接脚施加所述第二偏压电压，

其中所述第一偏压电压与所述第二偏压电压的电压值不相同。

15.根据权利要求13所述的检测方法，其中所述第一偏压电压的驱动能力与所述第二偏压电压的驱动能力不相同。

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