JP3273068B2

JP3273068B2 - システムメモリ及び該メモリを内蔵したマイクロコンピュータ

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Publication number: JP3273068B2
Application number: JP32580892A
Authority: JP
Inventors: 誠伊原; 敏雄三本; 幸弘吉田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-04-30
Filing date: 1992-12-04
Publication date: 2002-04-08
Anticipated expiration: 2017-04-08
Also published as: JPH0612318A; US5432742A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータやその他の
デジタル処理装置に用いられるシステムメモリ、及びそ
のシステムメモリを備えたマイクロコンピュータに関す
る。

【０００２】

【従来の技術】図７は、リードオンリメモリ（ＲＯＭ）
とランダムアクセスメモリ（ＲＡＭ）とを備えた従来の
システムメモリの一構成例を示している。このシステム
メモリは、４つのメモリデバイス１４ａ−１４ｄからな
るメモリデバイス群、ＣＰＵ１１、及びメモリコントロ
ーラ１２を備えている。

【０００３】ＣＰＵ１１とメモリコントローラ１２との
間では、アドレスバス２１０、データバス２２０、及び
制御信号群２３０が、図７中の矢印の方向に伝達され
る。メモリコントローラ１２とメモリデバイス１４ａ−
１４ｄとの間では、アドレスバス２１１、データバス２
２１、チップイネーブル信号（ＣＥ信号）２３２−２３
５、ライトイネーブル信号２３６及びアウトプットイネ
ーブル信号２３７が図中の矢印の方向に伝達される。

【０００４】図９は、４つのメモリデバイス１４ａ−１
４ｄを有する上記システムメモリのメモリ空間を模式的
に示している。各メモリデバイス１４ａ−１４ｂは、１
メガバイト（ＭＢ）のメモリ空間のうちの２５６キロバ
イト（ｋＢ）の容量を有する４つの領域ａ−ｄに各々割
り当てられている。より詳細には、領域ａにはＲＯＭ
が、領域ｂにはＲＡＭが、領域ｃにはＲＯＭが、領域ｄ
にはＲＡＭが割り当てられている。このように、メモリ
空間の分割された４つの領域ａ−ｄの各々に、ＲＯＭ及
びＲＡＭの何れを割り当てるかは、従来のシステムメモ
リに於いても任意である。本従来技術のメモリデバイス
１４ａ−１４ｄは、４つのメモリチップである。

【０００５】図８は、従来のメモリコントローラ１２の
論理構成の一例を示している。制御信号群２３０のう
ち、メモリリード信号／ＭＲと、メモリライト信号／Ｍ
Ｗと、メモリ空間を指定するアドレスバス２１０上のア
ドレス信号Ａ０−Ａ１９の上位２ビットに対応するＡ１
８及びＡ１９とから、４つのＣＥ信号（／ＣＥ１−／Ｃ
Ｅ４）２３２−２３５を生成する。この４つのＣＥ信号
２３２−２３５のうち、ひとつのＣＥ信号のみが活性化
されることにより、４つのメモリデバイス１４ａ−１４
ｄのうち、活性化されたＣＥ信号に対応するひとつのメ
モリデバイスが選択される。

【０００６】メモリコントローラ１２は、制御信号２３
０のうちのメモリリード信号／ＭＲとメモリライト信号
／ＭＷとから、ＷＥ信号２３６とＯＥ信号２３７とを生
成する。アドレスラッチイネーブル信号／ＡＬＥとＣＰ
Ｕからのアドレス信号２１０とから、アドレス信号２１
１を生成する。データバス２２１上の信号を、データの
方向を示す信号／Ｒに従ってＣＰＵ１１からメモリデバ
イス群１４ａ−１４ｄへ伝達し、又は、メモリデバイス
群１４ａ−１４ｄからＣＰＵ１１へ伝達する。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、メモリ空間のうち、ＲＯＭ又はＲ
ＡＭに割り当てられる領域の大きさは、メモリデバイス
であるＲＯＭチップ又はＲＡＭチップの容量に大きく依
存している。このため、メモリ空間をＲＯＭ及びＲＡＭ
に割り当てる場合において、使用するＲＯＭ及びＲＡＭ
の個数を低減しようとすると、割当の自由度が著しく制
限され、システムメモリの設計が困難となる。

【０００８】一方、多数のメモリデバイス（ＲＯＭ及び
ＲＡＭ）をメモリ空間に使用すれば、ＲＯＭ及びＲＡＭ
の各々が有している容量（例えば、２５６ｋＢ）を充分
に利用することができず非効率的である。更にまた、多
数のＲＯＭ及びＲＡＭの中から所望のメモリデバイスを
選択する必要があるために、アドレスデコード回路が著
しく複雑化するという問題がある。

【０００９】より具体的に説明すると次の通りである。
各々の容量の最小単位が２５６ＢであるＲＯＭ及びＲＡ
Ｍで１ＭＢのメモリ空間を有するシステムメモリを構成
しようとすると、４０９６個のメモリデバイス（ＲＯＭ
又はＲＡＭ）が必要となる。このような多数のメモリデ
バイスをシステムメモリに使用すると、メモリデバイス
周辺の配線接続が複雑化し、システムの最適設計が不可
能となる。また、現実には、２５６Ｂという小容量のメ
モリデバイスは存在していないため、これらを組み合わ
せたシステムメモリを構成することはできなかった。

【００１０】従って、従来は、図９に示されるように、
容量が数ｋＢ以上の容量を有するＲＯＭ及びＲＡＭが、
比較的小数個配列されたメモリ空間を有するシステムメ
モリしか存在しなかった。

【００１１】このように、従来の技術によれば、多数の
書き込み読み出し領域と多数の読みだし専用領域とが混
在したメモリ空間を構成して、自由度の高いアドレス割
り付けを物理的に最適な構成で実現することができなか
った。例えば１ＭＢのメモリ空間を有し、ＲＯＭ及びＲ
ＡＭの配列の最小単位が例えば２５６Ｂであるようなシ
ステムメモリを構成することができず、それらのＲＯＭ
及びＲＡＭが自由に混在したシステムメモリは存在しな
かった。

【００１２】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、メモリ空間
が複数の読み出し専用領域と複数の書き込み読み出し領
域とを備え、これらの領域が、任意の単位長でＲＯＭ及
びＲＡＭから形成されており、これらの領域がメモリ空
間内に於いて隙間なく混在し、かつ、重複せずに配列さ
れているシステムメモリを提供することにある。

【００１３】

【課題を解決するための手段】本発明のシステムメモリ
は、少なくとも１つのメモリチップを備えたシステムメ
モリであって、前記少なくとも１つのメモリチップのう
ちの１つのメモリチップのメモリ空間は、複数の読み出
し専用領域と複数の書き込み読み出し領域とを備え、前
記読み出し専用領域と前記書き込み読み出し領域とが、
前記メモリ空間内に於いて隙間なく混在し、かつ、重複
せずに配列されており、更に、前記読み出し専用領域と
するか、書き込み読み出し領域とするかを、前記メモリ
空間内に於いて、任意の単位長を最小単位として選択で
きるものであり、前記メモリチップは、任意の単位長を
有する複数のＲＯＭセル及び任意の単位長を有する複数
のＲＡＭセルを備え、前記読み出し専用領域は、前記Ｒ
ＯＭセルから構成され、前記書き込み読み出し領域は、
前記ＲＡＭセルから構成されており、前記任意の単位長
を有する複数のＲＯＭセルは、ＲＯＭセル及びＲＡＭセ
ルの何れとしても機能するように構成されたＲＯＭ／Ｒ
ＡＭ兼用セルがＲＯＭセルとして機能するように設定さ
れたメモリセルにより構成されており、前記任意の単位
長を有する複数のＲＡＭセルは、ＲＯＭセル及びＲＡＭ
セルの何れとしても機能するように構成されたＲＯＭ／
ＲＡＭ兼用セルがＲＡＭセルとして機能するように設定
されたメモリセルにより構成されており、そのことによ
り上記目的が達成される。本発明のマイクロコンピュー
タは、前記システムメモリを内蔵するマイクロコンピュ
ータであって、プログラムが前記読み出し専用領域に格
納され、該プログラムの実行時のデータが前記書き込み
読み出し領域に格納されており、そのことにより上記目
的が達成される。

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【実施例】以下に、本発明を実施例について説明する。

【００２４】図２は、本実施例のシステムメモリに於け
るメモリデバイスのメモリセルアレイ及びその周辺回路
を模式的に示している。

【００２５】このメモリセルアレイは、マトリクス状に
配列された複数のメモリセル３１３を有している。メモ
リセルアレイの記憶容量は、１ＭＢである。本実施例で
用いられるメモリセル３１３の各々は、ＲＯＭ素子及び
ＲＡＭ素子の何れの機能をも選択的に発揮し得る素子を
有するセルである。

【００２６】このメモリセル３１３は、キャパシタ９の
一端１０がＭＯＳトランジスタ８に接続されると、選択
されたワード線３０に接続されたＭＯＳトランジスタ８
のチャネルを介して、ビット線２０上の信号がキャパシ
タ９に蓄積され、又は、キャパシタ９に蓄積された信号
が読みだされる。この場合、そのメモリセル３１３はＲ
ＡＭとして機能する。一方、選択されたワード線３０に
接続されたＭＯＳトランジスタ８のチャネルを介して、
ビット線２０が接地電位線１１又は他の線１２に接続さ
れたメモリセルは、ＲＯＭとして機能する。

【００２７】図１０は、ＲＯＭにもＲＡＭにもなるメモ
リセルの構造の一例を示している。このメモリセルは、
キャパシタ１ａの一端がＭＯＳトランジスタ１ｂのソー
ス・ドレイン間を介して対応するビット線Ｂに接続され
ている。またＭＯＳトランジスタ１ｂは、ゲートが対応
するワード線Ｗに接続されている。従って、ワード線Ｗ
がアクティブになると、ＭＯＳトランジスタ１ｂのソー
ス・ドレイン間が導通して、キャパシタ１ａの一端がビ
ット線Ｂに接続されることとなる。キャパシタ１ａの他
端は、１／２Ｖｃｃの第１基準電位２に接続されてい
る。また、メモリセル１は、ＭＯＳトランジスタ１ｂと
キャパシタ１ａとの間が接続可能手段である固定スイッ
チ回路１ｃを介して接地電位の第２基準電位３に接続さ
れている。固定スイッチ回路１ｃは、マスクＲＯＭの場
合と同様に、半導体製造工程によって予め接続状態又は
非接続状態を設定することができる。

【００２８】一部の領域をＲＯＭ領域として固定情報を
予め記憶させると共に、他の領域をＲＡＭ領域としてデ
ータ等の読み書きに使用することができる。すなわち、
半導体製造工程で、ＲＯＭ領域のメモリセル１について
は、所定の固定情報に基づき、各メモリセル１に於ける
固定スイッチ回路１ｃの接続状態又は非接続状態を設定
しておく。また、ＲＡＭ領域のメモリセル１は、すべて
固定スイッチ回路１ｃを非接続状態にしておく。なお、
図２中の固定電極３１０は、図１０中に於ける第１基準
電位（１／２Ｖｃｃ）２に対応している。

【００２９】このようなＲＯＭにもＲＡＭにもなるメモ
リセルの内部構造は、上記構造に限定されない。後述す
るように、本発明は、メモリセルの具体的構造がどのよ
うな種類のものであるかによって限定されるものではな
く、図１０に示された構造以外の構造を有するメモリセ
ルであってもよい。例えば、特願平３−２６９８９４号
公報に記載されているメモリセルを用いてもよい。

【００３０】以下に、メモリセルアレイの構成を説明す
る。一般に、半導体記憶装置に於いては、ワードライン
は「行線」、ビットラインは「列線」と称されるので、
本明細書中では、ひとつのワードラインに接続された一
群のメモリセルを、便宜的に「メモリセル行」と称する
こととする。図２では、メモリセルアレイ中のメモリセ
ル行３１７及び３１８が特に示されている。本実施例に
於いては、メモリセル行３１７に属する全てのメモリセ
ル３１３は、ＲＯＭセルとして機能するように設定され
ている。一方、メモリセル行３１８に属する全てのメモ
リセル３１３は、ＲＡＭセルとして機能するように設定
されている。他の好ましい実施例としては、一つのメモ
リセル行３１７又は３１８内に於いて、ＲＯＭセル及び
ＲＡＭセルを混在させてもよい。

【００３１】このメモリセルアレイは、４０９６
（２¹²）行のメモリセル行を有している。各メモリセル
行には、２０４８個のメモリセル３１３が属している。
２０４８（２¹¹）個のメモリセル３１３は、２５６Ｂの
記憶容量に対応しているので、各メモリセル行は、２５
６Ｂの記憶容量を有していることになる。メモリセルア
レイは、全体として、２²³（＝２０４８×４０９６）、
即ち１ＭＢのメモリ空間に対応している。言い替える
と、本実施例のシステムメモリに於いては、図１（ａ）
に示されるように、１ＭＢのメモリ空間に、最小の容量
単位（単位長）が２５６ＢのＲＯＭにもＲＡＭにもなる
領域が隙間なく配列されている。

【００３２】図２では、メモリセルアレイの周辺回路と
して、行アドレスデコード回路３０３と、列アドレスデ
コード回路及びデータ読みだし回路３０４と、入出力バ
ッファ３０５と、アドレスバッファ３０６とが示されて
いる。

【００３３】このように本実施例のシステムメモリは、
ＲＯＭにもＲＡＭにもなる素子（セル）が配列されたワ
ンチップのメモリデバイスを有し、メモリセル行３１７
及び３１８等の配列を任意に設定することで、１ＢＭの
メモリ空間内でＲＯＭ及びＲＡＭを自由に配列してい
る。また、同一メモリセル行３１７又は３１８内に於て
も、ＲＯＭ及びＲＡＭを混在させることが可能であるの
で、自由な容量を最小単位とするＲＯＭ及びＲＡＭを配
列することができる。具体的には、１バイトを単位長と
してＲＯＭ及びＲＡＭを配列することも可能である。

【００３４】本実施例では、このように最小単位長が２
５６ＢのＲＯＭ領域とＲＡＭ領域とがメモリ空間に混在
している結果、従来の技術によれば達成することのでき
なかった自由度の高いアドレス割り付けを物理的に最適
な構成で得ることが可能となる。

【００３５】本実施例では、ワンチップのメモリデバイ
スを用いたが、複数のチップからなるメモリデバイス群
を用いてもよい。

【００３６】なお、不揮発性メモリ部アドレス領域と揮
発性メモリ部アドレス領域との境界アドレスを任意に設
定することが可能なアドレス設定回路を有するメモリ回
路が、実開昭５５−５７１９６号公報に開示されている
が、このメモリ回路は、一つのＲＯＭ領域と一つのＲＡ
Ｍ領域との境界アドレスが任意に設定される回路であ
る。従って、このメモリ回路を用いて、多数のＲＯＭ領
域と多数のＲＡＭ領域とが混在した本実施例のシステム
メモリを構成することはできない。

【００３７】（実施例２）図３は、本発明の他の実施例
のシステムメモリに於けるメモリデバイスのメモリセル
アレイ及びその周辺回路を模式的に示している。

【００３８】このメモリセルアレイ（記憶容量１ＭＢ）
は、マトリクス状に配列された複数のメモリセル３０１
又は３０２を有している。本実施例で用いられるメモリ
セル３０１又は３０２の各々は、ＲＯＭ素子又はＲＡＭ
素子を有するメモリである。以下、ＲＯＭ素子を有する
メモリセルをＲＯＭセル３０１、ＲＡＭ素子を有するメ
モリセルをＲＡＭセル３０２と称することとする。

【００３９】本実施例に於いては、メモリセル行３０７
に属する全てのメモリセル３０１は、ＲＡＭセルであ
る。一方、メモリセル行３０８に属する全てのメモリセ
ル３０２は、ＲＯＭセルである。他の実施例としては、
一つのメモリセル行３０７又は３０８内に於いて、ＲＯ
Ｍセル及びＲＡＭセルを混在させてもよい。

【００４０】このメモリセルアレイも、４０９６
（２¹²）行のメモリセル行を有している。各メモリセル
行には、２０４８個のメモリセル３０１又は３０２が属
している。本実施例のシステムメモリでは、図１（ｂ）
に示されるように、１ＭＢのメモリ空間に、最小の容量
単位（単位長）が２５６ＢのＲＯＭ及びＲＡＭが混在し
て割り当てられ、しかも、隙間なく配列されている。

【００４１】本実施例も、図２に示される実施例と同様
に、メモリセルアレイの周辺回路として、行アドレスデ
コード回路３０３と、列アドレスデコード回路及びデー
タ読みだし回路３０４と、入出力バッファ３０５と、ア
ドレスバッファ３０６とを有している。

【００４２】このように本実施例のシステムメモリは、
ＲＯＭセル及びＲＡＭセルが配されたワンチップのメモ
リデバイスを有し、メモリセル行３０７及び３０８等の
配列を任意に設定することにより、１ＢＭのメモリ空間
内でＲＯＭ及びＲＡＭを自由に配列している。また、同
一メモリセル行３０７又は３０８内に於ても、ＲＯＭセ
ル及びＲＡＭセルを混在させることが可能であるので、
自由な容量を最小単位とするＲＯＭ及びＲＡＭを配列す
ることができる。

【００４３】なお、本実施例でも、ワンチップのメモリ
デバイスを用いたが、複数のチップからなるメモリデバ
イス群を用いてもよい。

【００４４】（実施例３）図４は、パーソナルコンピュ
ータのＤＯＳシステムの構成を模式的に示している。本
実施例のシステムメモリは、８０８６系ＣＰＵ１１と、
メモリコントローラ１２と、メモリデバイス１３とを有
している。このメモリデバイスは、前述のメモリデバイ
スのように、ＲＯＭ及びＲＡＭの自由な配列が可能なメ
モリデバイスである。

【００４５】ＣＰＵ１１とメモリコントローラ１２との
間では、アドレスバス２１０、データバス２２０及び制
御信号群２３０が、図４中の矢印の方向に伝達される。
メモリコントローラ１２とメモリデバイス１３との間で
は、アドレスバス（Ａ０−１９、ＢＨＥ）２１１、デー
タバス（Ｄ０−７）２２１、チップイネーブル信号２３
１、ライトイネーブル信号２３６及びアウトプットイネ
ーブル信号２３７が、図４中の矢印方向に伝達される。

【００４６】メモリコントローラ１２は、制御信号２３
０からＣＥ信号２３１を生成する。また、制御信号群２
３０から、ＷＥ信号２３６、ＯＥ信号２３７、アドレス
信号２１１を生成する。データバス２２１上の信号を、
ＣＰＵ１１からメモリデバイス１３へ伝達し、又は、メ
モリデバイス１３からＣＰＵ１１へ伝達する。

【００４７】図５は、メモリコントローラ１２の構成を
模式的に示している。制御信号群２３０のうち、メモリ
リード信号／ＭＲと、メモリライト信号／ＭＷとから、
ＣＥ信号２３１を生成する。メモリコントローラ１２
は、制御信号２３０のうちのメモリリード信号／ＭＲと
メモリライト信号／ＭＷとから、ライトイネーブル信号
（ＷＥ信号）２３６とアウトプットイネーブル信号（Ｏ
Ｅ信号）２３７とを生成する。アドレスラッチイネーブ
ル信号／ＡＬＥとＣＰＵからのアドレス信号２１０とか
ら、アドレス信号２１１を生成する。データバス２２１
上の信号を、データの方向を示す信号／Ｒに従ってＣＰ
Ｕ１１からメモリデバイス１３へ伝達し、又は、メモリ
デバイス１３からＣＰＵ１１へ伝達する。

【００４８】このように、本実施例のメモリコントロー
ラ１２は、アドレスデコード回路が不要であるため、図
８に示された従来のメモリコントローラ１２に比較し
て、より簡略な構成を有している。

【００４９】図６は、本実施例のパーソナルコンピュー
タのＤＯＳシステムのメモリ配置の一例を示している。

【００５０】本実施例のシステムメモリのメモリ空間に
於いて、０００００ｈから９ＦＦＦＦｈは、アプリケー
ションプログラム／データ領域である。Ａ００００ｈか
らＢＦＦＦＦｈの１２８ｋＢは、予約領域３４である。
Ｃ００００ｈからＤＦＦＦＦｈの１２８ｋＢは、オプシ
ョンＩ／Ｏ領域３５である。このオプションＩ／Ｏ領域
は、オプションで追加するＩ／Ｏのデバイスドライバ
プログラムを格納する部分である。Ｅ００００ｈから
ＥＦＦＦＦｈの６４ｋＢは、ＲＯＭ−ＤＯＳ領域３２で
あり、ＲＯＭ−ＤＯＳ領域３２には、ＤＯＳプログラム
が常駐させられる。Ｆ００００ｈからＦＦＦＦＦｈの６
４ｋＢは、ＲＯＭ−ＢＩＯＳ（Basic Input Output Sys
tem）領域３１であり、ＲＯＭ−ＢＩＯＳ領域３１に
は、コンピュータの入出力を制御する基本プログラムが
格納される。

【００５１】アプリケーションプログラム／データ領域
のうち、９００００ｈから９ＦＦＦＦｈの６４ｋＢは、
アプリケーションプログラム領域３３であり、００００
ｈから８ＦＦＦＦｈはデータ領域３６である。この６４
０ｋＢの領域は、アプリケーションプログラムによっ
て、そのプログラム量とデータ量とが変化するので、プ
ログラム及びデータの各容量は固定されていない。

【００５２】データ領域（５７６ｋＢ）３６、アプリケ
ーション領域（６４ｋＢ）３３、及び予約領域（１２８
ｋＢ）３４は、各々、ＲＡＭ領域、ＲＯＭ領域、及びＲ
ＡＭ領域である。また、オプションＩ／Ｏ領域３５、Ｒ
ＯＭ−ＤＯＳ領域３２及びＲＯＭ−ＢＩＯＳ領域３１
は、何れも、ＲＯＭ領域（合計２５６ｋＢ）である。

【００５３】このように本実施例によれば、パーソナル
コンピュータにおいて、ＤＯＳプログラムやアプリケー
ションプログラム等を、システム内の半導体メモリに効
率よくＲＯＭ化して記憶させ、それらのプログラムをそ
のシステム内にコンパクトに常駐させることができる。
このため、フロッピーディスク等の外部記憶装置を用い
る必要がなくなり、システムの小型化及び低消費電力化
が達成される。

【００５４】更に、本実施例によれば、一定容量のメモ
リ空間に、メモリデバイスを全く無駄のない高い効率で
配置することができる。

【００５５】また、ＲＯＭ及びＲＡＭを自由な最小単位
で自由に配列することしできるメモリデバイスによりシ
ステムメモリが構成されているので、ＤＯＳプログラム
やアプリケーションプログラム等を、アドレス割り付け
の自由度を高くし、しかも、物理的に最適な構成で、シ
ステム内に常駐させることができる。

【００５６】なお、本発明は、パーソナルコンピュータ
等のコンピュータシステムに対してだけではなく、広
く、ディジタル情報処理装置のシステムメモリの設計に
有効である。また、システムに使用されるＣＰＵは特定
されない。実施例で例示したＣＰＵ以外のＣＰＵを使用
したシステムにおいても、本発明のシステムメモリは高
い自由度にて用いられる。次に、図２に示される実施例
１のシステムメモリ、又は、図３に示される実施例２の
システムメモリを備えているマイクロコンピュータにつ
いて、以下に説明する。上述の本発明のシステムメモリ
を備えたマイクロコンピュータのメモリ空間の一例が図
１１に模式的に示されている。この例によれば、８ｋＢ
のメモリ空間において、ＲＯＭ領域とＲＡＭ領域は、２
５６Ｂの単位長を最小単位として自由に設定され得る。
図１１は、ＲＯＭ領域及びＲＡＭ領域の配列の一例を示
しているに過ぎず、この配列以外の配列も可能である。
このマイクロコンピュータのシステムメモリの容量は、
実施例１及び２のシステムメモリの容量とは異なり、全
体で８ｋＢである。また、単位長は、実施例１及び２と
同様に、２５６Ｂである。

【００５７】以下に、本発明のシステムメモリを備えた
マイクロコンピュータを、従来のマイクロコンピュータ
と比較しながら、より詳細に説明する。まず、図１８
（ａ）、図１９及び図２０を参照しながら、従来のマイ
クロコンピュータについて説明する。図１８（ａ）の従
来のマイクロコンピュータは、ＣＰＵ５００、ＲＯＭ
（８ｋＢ）５０１ａ及びＲＡＭ（２ｋＢ）５０１ｂを備
えている。このＲＯＭ５０１ａ及びＲＡＭ５０１ｂは、
一つのチップ上において、物理的に分離されて配置され
ている。このＲＯＭ５０１ａの構成の一例は図１９に示
され、ＲＡＭ５０１ｂの構成の一例は図２０に示されて
いる。

【００５８】図１８（ａ）に示されるように、ＣＰＵ５
００とＲＯＭ５０１ａとの間で、また、ＣＰＵ５００と
ＲＡＭ５０１ｂとの間で、アドレス（Ａ１−１４）、デ
ータ（Ｄ０−７）、及び制御信号が図１８（ａ）中の矢
印の方向に伝達される。ＲＯＭ５０１ａ及びＲＡＭ５０
１ｂの内部では、アドレス、アドレスデコード信号、デ
ータが、図１９及び図２０中の矢印の方向に伝達され
る。アドレス信号Ａ１４がＲＯＭ５０１ａのメモリ選択
端子に入力されており、アドレス信号Ａ１４によって、
ＲＯＭ５０１ａへのアクセスとＲＡＭ５０１ｂへのアク
セスとが切り替えられる。

【００５９】図１９に示されるように、ＲＡＭ５０１ａ
において、アドレス信号（Ａ１−１３）は、Ｙデコーダ
５１１ａ及びＸデコーダ５１２ａに伝えられる。一方、
データ（Ｄ０−７）は、データラッチ５１３を介して入
出力バッファ５１４に伝えられる。アドレス信号に応じ
て、メモリセル領域５１３ａからデータが読みだされ、
又はメモリセル領域５１３ａにデータが書き込まれる。

【００６０】図２０に示されるように、ＲＯＭ５０１ｂ
において、アドレス信号（Ａ１−１）は、Ｙデコーダ５
１１ｂに及びＸデコーダ５１２ｂに伝えられる。アドレ
ス信号に応じて、メモリセル領域５１３ｂからデータが
読みだされる。

【００６１】従来のマイクロコンピュータによれば、Ｒ
ＯＭ５０１ａとＲＡＭ５０１ｂとがマイクロコンピュー
タのチップ上において物理的に分離されて構成されてい
るため、マイクロコンピュータを設計した時点でＲＯＭ
５０１ａの容量とＲＡＭ５０１ｂの容量とが固定されて
しまい、ユーザはそれを変更することはできない。

【００６２】図２１は、このような従来のマイクロコン
ピュータのメモリ空間を模式的に示している。このマイ
クロコンピュータは、メモリ空間内にＲＯＭ領域とＲＡ
Ｍ領域とを有している。１６ｋＢのメモリ空間におい
て、ＲＯＭ５０１ａは最上位アドレス３ＦＦＦｈからア
ドレス１ＦＦＦｈの８ｋＢの連続した領域に割り当てら
れている。また、ＲＡＭ５０１ｂは最下位アドレス０ｈ
からアドレス０７ＦＦｈの１ｋＢの連続した領域に割り
当てられている。このような従来のマイクロコンピュー
タにおいては、アドレス信号Ａ１４＝「１」のとき、Ｒ
ＯＭ領域が選択され、アドレス信号Ａ１４＝「０」のと
き、ＲＡＭ領域が選択される。

【００６３】図１８（ｂ）は、従来のマイクロコンピュ
ータの他の構成例を示している。図１８（ａ）のマイク
ロコンピュータの構成と図１８（ｂ）のマイクロコンピ
ュータの構成の相違点は、前者ではＲＯＭ選択とＲＡＭ
選択との切り替えにアドレス信号Ａ１４が使用されてい
るのに対して、後者では、ＣＰＵ５００からのＲＯＭ５
０１ａ選択信号及びＲＡＭ選択信号の制御によってＲＯ
Ｍ選択とＲＡＭ選択とが切り替わることにある。図１８
（ｂ）において、図１８（ａ）のマイクロコンピュータ
の構成要素と同じ構成要素については、同一の番号が用
いられている。図１８（ｂ）のマイクロコンピュータの
メモリ空間は、図２２に模式的に示されている。このマ
イクロコンピュータでは、アドレス信号Ａ１４が無く、
メモリ空間は８ｋＢである。ＲＯＭ５０１ａとＲＡＭ５
０１ｂとは、メモリ空間内に一部重複して割り当てられ
ているが、ＲＯＭ選択信号とＲＡＭ選択信号の制御によ
り、同時にＲＯＭ５０１ａとＲＡＭ５０１ｂとが選択さ
れることはない。すなわち、ＲＯＭ５０１ａとＲＡＭ５
０１ｂとは、別々のメモリ空間に各々割り当てられてい
ると考えられる。

【００６４】このような従来のマイクロコンピュータに
よれば、メモリ空間のうち、ＲＯＭ５０１ａまたはＲＡ
Ｍ５０１ｂに割り当てられる領域の大きさは、マイクロ
コンピュータの設計時点で決定される必要がある。この
ため、ユーザは、ＲＯＭ領域とＲＡＭ領域のメモリ空間
への割当を自由に設定できなかった。その結果、プログ
ラム設計上の自由度が著しく制限されていた。

【００６５】より具体的に説明すると次の通りである。
ユーザが、システムに最適なマイクロコンピュータを選
択する際に、８ｋＢのＲＯＭ容量と１ｋＢのＲＡＭ容量
を有する第１のマイクロコンピュータと、１６ｋＢのＲ
ＯＭ容量と２ｋＢのＲＡＭ容量を有するマイクロコンピ
ュータとの２つの選択肢があるとする。これに対して、
プログラム設計上、プログラム領域としてＲＯＭ容量を
６ｋＢ、データ領域としてＲＡＭ容量を２ｋＢに設定す
ることが最適であるとする。この場合、ＲＯＭ容量とＲ
ＡＭ容量との合計では、プログラム設計上十分な８ｋＢ
以上のメモリ容量を有しているにもかかわらず、第１の
マイクロコンピュータでは、ＲＡＭ容量が不足し、第２
のマイクロコンピュータでは、ＲＯＭ容量が８ｋＢ余
る。

【００６６】このように、従来の技術によれば、ＲＯＭ
領域の容量とのＲＡＭ容量の容量との比が固定されてい
るために、ユーザのプログラム設計に最適な構成にする
ことはできなかった。つまり、一定のメモリ容量内でＲ
ＯＭ領域の容量とＲＡＭ領域の容量とを各ユーザに最適
に備えたマイクロコンピュータを使用することは不可能
であった。

【００６７】一方、本発明のマイクロコンピュータによ
れば、後述するように、ユーザが要求する最適なＲＯＭ
容量とＲＡＭ容量を備えたマイクロコンピュータを同一
設計のマイクロコンピュータチップによって提供するこ
とができる。更に具体的に言えば、同一設計のマイクロ
コンピュータチップにおいて、ＲＯＭＲＡＭの合計容量
を一定として、ＲＯＭ容量とＲＡＭ容量の比率を自由に
プログラム可能なマイクロコンピュータを提供すること
ができる。

【００６８】次に、本発明のマイクロコンピュータにつ
いて詳細に説明する。図１２（ａ）は、本実施例のマイ
クロコンピュータの一構成例を示している。本実施例の
マイクロコンピュータは、ＣＰＵ４００及びメモリ（シ
ステムメモリ）４０１を内蔵している。ＣＰＵ４００と
メモリ４０１との間では、アドレス（Ａ１−１３）、デ
ータ（Ｄ０−７）、制御信号が、図１２（ａ）中の矢印
に示すように伝達される。アドレスはアドレスバスを介
して、データはデータバスを介して伝達される。本実施
例のマイクロコンピュータでは、ＲＯＭ領域の選択とＲ
ＡＭ領域の選択の切り替えが、ＣＰＵ４００からのＲＯ
Ｍ／ＲＡＭ選択信号によってなされる。メモリ４０１は
ＲＯＭとＲＡＭとを兼ね備えている。図１３は、このメ
モリ４０１の一例を示している。図１３のメモリ４０１
は、マトリクス状に配列された複数のメモリセル３１３
を有している。メモリセル３１３の各々は、ＭＯＳトラ
ンジスタ及びキャパシタを備えたセルであって、ＲＯＭ
素子及びＲＡＭ素子のいずれの機能をも選択的に発揮し
得るセルである。このメモリセル３１３は、ＭＯＳトラ
ンジスタの一端がキャパシタに接続されるとＲＡＭとし
て機能する。キャパシタを電源電位又は接地電位に充電
することによって、「１」、「０」のデータを書き込
み、読み出すことが可能である。一方、ＭＯＳトランジ
スタの一端が接地電位線又は電源電位線に接続される
と、ＲＯＭとして機能する。例えば、接地電位に接続さ
れるとデータ「０」、電源電位に接続されるとデータ
「１」にプログラムされる。これらの接続を切り替える
スイッチは、マスクＲＯＭと同様に、半導体製造工程に
おいてプログラムすることができる。以下にメモリセル
アレイの構成を説明する。本実施例においては、行３１
７に属する全てのメモリセル３１３は、ＲＯＭとして機
能するように設定されている。一方、行３１８に属する
全てのメモリセル３１３は、ＲＡＭとして機能するよう
に設定されている。このメモリセルアレイは、３２の行
を有している。各行には、２０４８個のメモリセル３１
３が属している。したがって、各行は２０４８ｂｉｔす
なわち２５６Ｂの記憶容量を有していることになる。メ
モリは全体として、８ｋＢの記憶容量を有している。Ｒ
ＯＭ行３１７はメモリセルアレイ上で最下位行アドレス
から連続に配列されており、ＲＡＭ行３１８はメモリセ
ルアレイ上で最上位アドレスから連続に配列されてい
る。ＲＯＭ行３１７とＲＡＭ行３１８の境界は、上で述
べたプログラミングによって自由に設定可能である。Ｒ
ＯＭ行及びＲＡＭ行の容量は２５６Ｂである。したがっ
て、ＲＯＭ容量とＲＡＭ容量は一定の単位長２５６Ｂを
最小単位として自由に設定することができる。また、１
行当りのメモリセル数を変更すれば、単位長は２５６Ｂ
以外の任意の値に設定することができる。

【００６９】図１３のメモリ４０１は、アドレス（Ａ１
−１３）及びＲＯＭ／ＲＡＭ選択信号を受け取るアドレ
ス反転機能部４２０と、アドレス反転機能部４２０の出
力を受け取るＹデコーダ４１１及びＸデコーダ４１２
と、データ（Ｄ０−７）を受け取るデータラッチ４１３
と、データラッチ４１４からデータを受け取る入出力バ
ッファ４１４とをを有している。アドレス反転機能部４
２０の構成を図１５に示す。ただし、図１５はアドレス
１ビット分だけについて示しており、実際には、１３本
にアドレス信号に対応して１３個の同じ回路が備えられ
ている。アドレス反転機能部４２０は、トライステート
バッファ４３０とトライステートインバータ４４０とを
備えている。アドレス反転機能部４２０は、ＲＯＭ／Ｒ
ＡＭ選択信号が「１」のとき、入力されたアドレスと同
じ値のアドレスを出力する。一方、ＲＯＭ／ＲＡＭ選択
信号が「０」のとき、アドレス反転機能部４２０は、入
力されたアドレスに対して反転された値のアドレスを出
力する。すなわち、ＲＯＭ／ＲＡＭ選択信号が「１」の
時は、ＣＰＵ４００が出力したアドレスがそのままアド
レスデコーダに伝達され、ＲＯＭ／ＲＡＭ選択信号が
「０」の時は、ＣＰＵが出力したアドレスが反転されて
アドレスデコーダに伝達される。

【００７０】本実施例のマイクロコンピュータのメモリ
空間を図１６に示す。ＲＯＭ選択時はＣＰＵ４００から
見たアドレスとメモリセルアレイのアドレスとが同じで
あるため、ＲＯＭは最下位アドレスから上方向に割り当
てられる。ＲＡＭは上で述べたようにメモリセルアレイ
内のアドレスとが反転しているため、メモリ空間内では
図１６に示すように最下位アドレスから割り当てられ
る。

【００７１】次に、図１２（ｂ）を参照しながら、本実
施例のマイクロコンピュータの第２の構成を説明する。
このマイクロコンピュータでは、ＲＯＭ領域の選択とＲ
ＡＭ領域の選択との切り替えが、アドレス信号Ａ１４に
よってなされる。メモリの構成は図１３においてアドレ
ス反転機能部を省いたものとする。その他の構成は図１
３と同じである。この実施例のマイクロコンピュータの
メモリ空間を図１７に示す。本実施例においてメモリ空
間は１６ｋＢである。ＲＯＭ選択時でも、ＣＰＵから見
たアドレスとメモリセルアレイのアドレスは同じであ
る。したがって、ＲＯＭは最下位アドレス０ｈから上方
向に割り当てられ、ＲＡＭは最下位アドレス３ＦＦＦｈ
から下位の方向に割り当てられる。

【００７２】図１４は、本発明の前述の二つのマイクロ
コンピュータにおけるメモリ部分の他の構成例を示して
いる。このメモリは、マトリクス状に配列された複数の
メモリセル３１５又は３１６を有している。メモリセル
３１５、３１６の各々はＲＯＭ素子又はＲＡＭ素子であ
る。行３１９に属する全てのメモリセルは、ＲＯＭセル
３１５である。一方、行３２０に属する全てのメモリセ
ルは、ＲＡＭセル３１５である。ＲＡＭセルは、キャパ
シタを電源電位又は接地電位に充電することによって、
「１」、「０」のデータを書き込み、読み出すことが可
能である。一方、ＲＯＭセルは、ＭＯＳトランジスタの
一端が接地電位に接続されるとデータ「０」、電源電位
に接続されるとデータ「１」にプログラムされる。これ
らの接続を切り換えるスイッチは、マスクＲＯＭと同様
に、半導体製造工程においてプログラムすることができ
る。以下にメモリセルアレイの構成を説明する。本実施
例において、このメモリセルアレイは、３２の行を有し
ている。各行には、２０４８個のメモリセルが属してい
る。したがって、各行には２０４８ｂｉｔすなわち２５
６Ｂの記憶容量を有していることになる。メモリは全体
として、８ｋＢの記憶容量を有している。ＲＯＭ行３１
９はメモリセルアレイ上で最下位行アドレスから連続に
配列されており、ＲＡＭ行３２０はメモリセルアレイ上
で最上位アドレスから連続に配列されている。ＲＯＭ行
３１７とＲＡＭ行３１８の境界は、自由に設定可能であ
る。ＲＯＭ行およびＲＡＭ行の容量は２５６Ｂであり、
ＲＯＭ容量とＲＡＭ容量は一定の単位長２５６Ｂを最小
単位として自由に設定することができる。また、１行当
りのメモリセル数を変更すれば、単位長は２５６Ｂ以外
の任意の値に設定することができる。

【００７３】このように、本実施例のマイクロコンピュ
ータによれば、本発明のシステムメモリを内蔵している
結果、従来のマイクロコンピュータでは達成することが
できなかった自由度の高いアドレス割り付けをユーザの
プログラム設計に最適な構成で提供することができる。

【００７４】

【発明の効果】本発明のシステムメモリによれば、一定
容量のメモリ空間に、メモリデバイスを全く無駄のない
高い効率で配置することができる。また、メモリ空間内
にＲＯＭ及びＲＡＭが自由な最小単位で隙間なく配列さ
れているため、ＤＯＳプログラムやアプリケーションプ
ログラム等を、アドレス割り付けの自由度を高く、しか
も、物理的に最適な構成で、システム内に常駐させるこ
とができる。また、本発明のマイクロコンピュータによ
れば、ユーザが要求する最適なＲＯＭ容量とＲＡＭ容量
を備えたマイクロコンピュータを同一設計のマイクロコ
ンピュータチップによって提供することができる。更に
具体的に言えば、同一設計のマイクロコンピュータチッ
プにおいて、ＲＯＭＲＡＭの合計容量を一定として、Ｒ
ＯＭ容量とＲＡＭ容量の比率を自由にプログラム可能と
することができる。

【図面の簡単な説明】

【図１】（ａ）は、本発明の実施例（第１の実施例）の
メモリ空間の構成を示し、（ｂ）は、本発明の他の実施
例（第２の実施例）のメモリ空間の構成を示している。

【図２】本発明の第１の実施例のシステムメモリに於け
るメモリデバイスのメモリセルアレイ及びその周辺回路
を模式的に示している。

【図３】本発明の第２の実施例のシステムメモリに於け
るメモリデバイスのメモリセルアレイ及びその周辺回路
を模式的に示している。

【図４】本発明のシステムメモリが使用されたパーソナ
ルコンピュータのＤＯＳシステムの構成を模式的に示し
ている。

【図５】図４に示されたシステムに於けるメモリコント
ローラ１２の論理構成を示している。

【図６】図４に示されたシステムに於けるシステムメモ
リのメモリ配置例を示している。

【図７】ＲＯＭとＲＡＭとを備えた従来のシステムメモ
リの一構成例を示している。

【図８】従来技術のメモリコントローラ１２の論理構成
を示している。

【図９】４つのメモリデバイス１４ａ−１４ｄを有する
メモリデバイス群のメモリ空間を模式的に示している。

【図１０】ＲＯＭにもＲＡＭにもなるメモリセル３１３
の構造の一例を示している。

【図１１】本発明のシステムメモリを備えたマイクロコ
ンピュータのメモリ空間の一例を示している。

【図１２】（ａ）は本実施例のマイクロコンピュータの
一構成例を示し、（ｂ）は本実施例のマイクロコンピュ
ータの他の構成例を示している。

【図１３】本実施例のマイクロコンピュータにおけるメ
モリの一例を示している。

【図１４】本実施例のマイクロコンピュータにおけるメ
モリ部分の他の構成例を示している。

【図１５】本実施例のマイクロコンピュータにおけるア
ドレス反転機能部の構成例を示している。

【図１６】図１３に示されるメモリにおけるメモリ空間
を模式的二示している。

【図１７】図１４に示されるメモリにおけるメモリ空間
を模式的に示している。

【図１８】（ａ）は従来のマイクロコンピュータの構成
例を示し、（ｂ）は従来のマイクロコンピュータの他の
構成例を示している。

【図１９】従来のマイクロコンピュータに内蔵されてい
るＲＯＭの構成の一例を示している。

【図２０】従来のマイクロコンピュータに内蔵されてい
るＲＡＭの構成の一例を示している。

【図２１】図１８（ａ）のマイクロコンピュータにおけ
るメモリ空間を模式的に示している。

【図２２】図１８（ｂ）のマイクロコンピュータにおけ
るメモリ空間を模式的に示している。

【符号の説明】

１２メモリコトローラ１３メモリデバイス１４メモリデバイス群１１８０８６系ＣＰＵ２１０アドレスバス２１１アドレスバス２２０データバス２２１データバス２３０制御信号群２３１チップイネーブル（ＣＥ）信号２３６ライトイネーブル（ＷＥ）信号２３７アウトプットイネーブル信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉田幸弘大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (56)参考文献特開昭60−146345（ＪＰ，Ａ) 特開平２−214154（ＪＰ，Ａ) 特開昭63−53798（ＪＰ，Ａ) 特開平２−278764（ＪＰ，Ａ) 実開平２−138346（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/401 H01L 27/10 G06F 12/06

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも１つのメモリチップを備えた
システムメモリであって、前記少なくとも１つのメモリ
チップのうちの１つのメモリチップのメモリ空間は、複
数の読み出し専用領域と複数の書き込み読み出し領域と
を備え、前記読み出し専用領域と前記書き込み読み出し領域と
が、前記メモリ空間内に於いて隙間なく混在し、かつ、
重複せずに配列されており、更に、前記読み出し専用領
域とするか、書き込み読み出し領域とするかを、前記メ
モリ空間内に於いて、任意の単位長を最小単位として選
択できるものであり、前記メモリチップは、任意の単位長を有する複数のＲＯ
Ｍセル及び任意の単位長を有する複数のＲＡＭセルを備
え、前記読み出し専用領域は、前記ＲＯＭセルから構成
され、前記書き込み読み出し領域は、前記ＲＡＭセルか
ら構成されており、前記任意の単位長を有する複数のＲＯＭセルは、ＲＯＭ
セル及びＲＡＭセルの何れとしても機能するように構成
されたＲＯＭ／ＲＡＭ兼用セルがＲＯＭセルとして機能
するように設定されたメモリセルにより構成されてお
り、前記任意の単位長を有する複数のＲＡＭセルは、Ｒ
ＯＭセル及びＲＡＭセルの何れとしても機能するように
構成されたＲＯＭ／ＲＡＭ兼用セルがＲＡＭセルとして
機能するように設定されたメモリセルにより構成されて
いることを特徴とするシステムメモリ。
【請求項２】前記読み出し専用領域の容量と前記書き
込み読み出し領域の容量との比が任意に設定された請求
項１に記載のシステムメモリ。
【請求項３】請求項１または２に記載のシステムメモ
リを内蔵するマイクロコンピュータであって、プログラムが前記読み出し専用領域に格納され、該プロ
グラムの実行時のデータが前記書き込み読み出し領域に
格納されるマイクロコンピュータ。