JPH1139212A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH1139212A JPH1139212A JP9192880A JP19288097A JPH1139212A JP H1139212 A JPH1139212 A JP H1139212A JP 9192880 A JP9192880 A JP 9192880A JP 19288097 A JP19288097 A JP 19288097A JP H1139212 A JPH1139212 A JP H1139212A
- Authority
- JP
- Japan
- Prior art keywords
- memory capacity
- circuit
- memory
- rom
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
- G06F15/786—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using a single memory module
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 一つのチップレイアウトからメモリ容量の異
なるチップを製造しようとすると、利用できないメモリ
領域が生じてしまうという課題があった。 【解決手段】 マスクＲＯＭのデータを選択する工程で
用いるマスクによりメモリ容量選択回路の出力を選択
し、この選択した出力により内蔵ＲＯＭが有効となるア
ドレス空間を変更し、この内蔵ＲＯＭのメモリ容量に対
応する外部アドレスが有効となる空間を切り換えること
により、内蔵ＲＯＭのメモリ容量及びそれに対応した外
部アドレスが有効となる空間を少なくとも２種類選択で
きるようにする。
なるチップを製造しようとすると、利用できないメモリ
領域が生じてしまうという課題があった。 【解決手段】 マスクＲＯＭのデータを選択する工程で
用いるマスクによりメモリ容量選択回路の出力を選択
し、この選択した出力により内蔵ＲＯＭが有効となるア
ドレス空間を変更し、この内蔵ＲＯＭのメモリ容量に対
応する外部アドレスが有効となる空間を切り換えること
により、内蔵ＲＯＭのメモリ容量及びそれに対応した外
部アドレスが有効となる空間を少なくとも２種類選択で
きるようにする。
Description
【０００１】
【発明の属する技術分野】この発明は、ＲＯＭ，ＲＡＭ
を有するマイクロコンピュータに関するものである。
を有するマイクロコンピュータに関するものである。
【０００２】
【従来の技術】従来、メモリ容量の異なる複数の機種の
マイクロコンピュータを開発する際には、メモリ容量毎
に最初の段階からチップレイアウトの設計を行ってい
た。そのため、複数のメモリ展開品をラインアップする
には相当数の設計人員を必要とした。
マイクロコンピュータを開発する際には、メモリ容量毎
に最初の段階からチップレイアウトの設計を行ってい
た。そのため、複数のメモリ展開品をラインアップする
には相当数の設計人員を必要とした。
【０００３】また、チップレイアウトが異なることによ
る配線容量の違い等により、ＣＰＵや周辺回路の特性が
若干異なることがあり、開発上この特性差を考慮する必
要があった。
る配線容量の違い等により、ＣＰＵや周辺回路の特性が
若干異なることがあり、開発上この特性差を考慮する必
要があった。
【０００４】そこで共通のチップレイアウトからメモリ
容量のみを変えて複数の機種のマイクロコンピュータを
開発する方法が検討されている。図８は例えば３２Ｋバ
イトのＲＯＭメモリ容量のチップを２４ＫバイトのＲＯ
Ｍ容量メモリチップとして用いる場合のメモリマップの
一例であり、図８の（１）は３２ＫバイトのＲＯＭ容量
チップのメモリマップ、図８の（２）は２４Ｋバイトの
ＲＯＭ容量チップのメモリマップである。図８におい
て、Ｄ１は周辺装置等のレジスタ用のメモリ領域、Ｄ２
はＲＡＭ用のメモリ領域、Ｄ３はフラッシュメモリ等の
外部メモリ用のメモリ領域、Ｄ４はＲＯＭ用メモリ領
域、Ｄ５は利用されない領域である。
容量のみを変えて複数の機種のマイクロコンピュータを
開発する方法が検討されている。図８は例えば３２Ｋバ
イトのＲＯＭメモリ容量のチップを２４ＫバイトのＲＯ
Ｍ容量メモリチップとして用いる場合のメモリマップの
一例であり、図８の（１）は３２ＫバイトのＲＯＭ容量
チップのメモリマップ、図８の（２）は２４Ｋバイトの
ＲＯＭ容量チップのメモリマップである。図８におい
て、Ｄ１は周辺装置等のレジスタ用のメモリ領域、Ｄ２
はＲＡＭ用のメモリ領域、Ｄ３はフラッシュメモリ等の
外部メモリ用のメモリ領域、Ｄ４はＲＯＭ用メモリ領
域、Ｄ５は利用されない領域である。
【０００５】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、例えば図８
にメモリマップを示した例では、２４ＫバイトのＲＯＭ
容量のチップとして製品化した場合、他のハード的構成
が３２Ｋバイトの場合と同一であるので、アドレス「８
０００ｈ」からアドレス「Ａ０００ｈ」までのメモリ領
域Ｄ５を利用できず、このメモリ領域Ｄ５が無駄になっ
てしまうという課題があった。
ュータは以上のように構成されているので、例えば図８
にメモリマップを示した例では、２４ＫバイトのＲＯＭ
容量のチップとして製品化した場合、他のハード的構成
が３２Ｋバイトの場合と同一であるので、アドレス「８
０００ｈ」からアドレス「Ａ０００ｈ」までのメモリ領
域Ｄ５を利用できず、このメモリ領域Ｄ５が無駄になっ
てしまうという課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、一つのチップレイアウトから複数
の容量のメモリ展開品を同時に開発することができ、か
つメモリマップ上使用することのできない領域を無くす
ることにより、開発人員の削減およびメモリ展開品の特
性差を無くし、あわせて、バンクの利用効率を高くする
ことのできるマイクロコンピュータを得ることを目的と
する。
めになされたもので、一つのチップレイアウトから複数
の容量のメモリ展開品を同時に開発することができ、か
つメモリマップ上使用することのできない領域を無くす
ることにより、開発人員の削減およびメモリ展開品の特
性差を無くし、あわせて、バンクの利用効率を高くする
ことのできるマイクロコンピュータを得ることを目的と
する。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータは、マスクＲＯＭのデータを選
択する工程で用いるマスクにより出力を選択できる少な
くとも１組の回路で構成されるメモリ容量選択回路と、
メモリ容量選択回路により内蔵ＲＯＭが有効となるアド
レス空間を変更するＲＯＭ領域デコード回路と、ＲＯＭ
領域デコード回路で選択した内蔵ＲＯＭのメモリ容量に
対応する外部アドレスが有効となる空間を切り換える外
部領域デコード回路とを具備し、内蔵ＲＯＭのメモリ容
量及びそれに対応した外部アドレスが有効となる空間を
少なくとも２種類選択できるようにしたものである。
るマイクロコンピュータは、マスクＲＯＭのデータを選
択する工程で用いるマスクにより出力を選択できる少な
くとも１組の回路で構成されるメモリ容量選択回路と、
メモリ容量選択回路により内蔵ＲＯＭが有効となるアド
レス空間を変更するＲＯＭ領域デコード回路と、ＲＯＭ
領域デコード回路で選択した内蔵ＲＯＭのメモリ容量に
対応する外部アドレスが有効となる空間を切り換える外
部領域デコード回路とを具備し、内蔵ＲＯＭのメモリ容
量及びそれに対応した外部アドレスが有効となる空間を
少なくとも２種類選択できるようにしたものである。
【０００８】請求項２記載の発明に係るマイクロコンピ
ュータは、マスクＲＯＭのデータを選択する工程で用い
るマスクにより出力を選択できる少なくとも１組の回路
で構成されるメモリ容量選択回路と、メモリ容量選択回
路により内蔵ＲＡＭが有効となるアドレス空間を変更す
るＲＡＭ領域デコード回路と、ＲＡＭ領域デコード回路
で選択した内蔵ＲＡＭのメモリ容量に対応する外部アド
レスが有効となる空間を切り換える外部領域デコード回
路とを具備し、内蔵ＲＡＭのメモリ容量及びそれに対応
した外部アドレスが有効となる空間を少なくとも２種類
選択できるメモリ容量選択回路によりメモリ領域が変更
されるようにしたものである。
ュータは、マスクＲＯＭのデータを選択する工程で用い
るマスクにより出力を選択できる少なくとも１組の回路
で構成されるメモリ容量選択回路と、メモリ容量選択回
路により内蔵ＲＡＭが有効となるアドレス空間を変更す
るＲＡＭ領域デコード回路と、ＲＡＭ領域デコード回路
で選択した内蔵ＲＡＭのメモリ容量に対応する外部アド
レスが有効となる空間を切り換える外部領域デコード回
路とを具備し、内蔵ＲＡＭのメモリ容量及びそれに対応
した外部アドレスが有効となる空間を少なくとも２種類
選択できるメモリ容量選択回路によりメモリ領域が変更
されるようにしたものである。
【０００９】請求項３記載の発明に係るマイクロコンピ
ュータは、メモリ容量選択データを格納するメモリ容量
選択レジスタを更に備え、メモリ容量選択レジスタに格
納された前記メモリ容量選択データに基づいてメモリ容
量及びそれに対応した外部アドレスが有効となる空間を
選択し得るようにしたものである。
ュータは、メモリ容量選択データを格納するメモリ容量
選択レジスタを更に備え、メモリ容量選択レジスタに格
納された前記メモリ容量選択データに基づいてメモリ容
量及びそれに対応した外部アドレスが有効となる空間を
選択し得るようにしたものである。
【００１０】請求項４記載の発明に係るマイクロコンピ
ュータは、外部から選択信号を入力し得る入力端子を更
に備え、入力端子から入力された選択信号に応じてメモ
リ容量及びそれに対応した外部アドレスが有効となる空
間を選択し得るようにしたものである。
ュータは、外部から選択信号を入力し得る入力端子を更
に備え、入力端子から入力された選択信号に応じてメモ
リ容量及びそれに対応した外部アドレスが有効となる空
間を選択し得るようにしたものである。
【００１１】請求項５記載の発明に係るマイクロコンピ
ュータは、入力端子から入力された選択信号をラッチす
るラッチ回路のラッチをリセットするリセット信号を解
除する近傍のタイミングで選択信号を取り込むようにし
たものである。
ュータは、入力端子から入力された選択信号をラッチす
るラッチ回路のラッチをリセットするリセット信号を解
除する近傍のタイミングで選択信号を取り込むようにし
たものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータの構成の一部を示す回路図であり、
図において、１はメモリ容量を選択するためのメモリ容
量選択回路、２はＲＯＭ用のアドレス領域であるＲＯＭ
領域のアドレス信号をデコードしてＲＯＭ利用域へのア
クセス許可信号を出力するＲＯＭ領域デコード回路、３
は外部メモリへのアクセス許可信号を出力する外部メモ
リ接続可能領域デコード回路（外部領域デコード回
路）、４はＲＯＭ及びその周辺回路を含むＲＯＭブロッ
ク、５はアドレスバス、６はデータバスである。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータの構成の一部を示す回路図であり、
図において、１はメモリ容量を選択するためのメモリ容
量選択回路、２はＲＯＭ用のアドレス領域であるＲＯＭ
領域のアドレス信号をデコードしてＲＯＭ利用域へのア
クセス許可信号を出力するＲＯＭ領域デコード回路、３
は外部メモリへのアクセス許可信号を出力する外部メモ
リ接続可能領域デコード回路（外部領域デコード回
路）、４はＲＯＭ及びその周辺回路を含むＲＯＭブロッ
ク、５はアドレスバス、６はデータバスである。
【００１３】また、７及び８はメモリ容量を選択するた
めのＰチャンネルトランジスタ（以下、「Ｐｃｈ．Ｔ
ｒ．」と略記する）で、相互にトーテムポール接続され
ている。９及び１０はアドレスデータをデコードしてＲ
ＯＭ領域が指定されたときにＨレベルの信号を出力する
デコード回路で、デコード回路９，１０の入力端子はア
ドレスバス５に接続されている。デコード回路９はアド
レスデータが例えばＲＯＭ領域を３２Ｋバイトとしたと
きのアドレス領域Ａ（例えば図８の「８０００ｈ」から
「ＦＦＦＦｈ」のアドレス領域）内のアドレスを示して
いるときにＨレベルの信号を出力し、デコード回路１０
はアドレスデータが例えばＲＯＭ領域を２４Ｋバイトと
したときのアドレス領域Ｂ（例えば図８の「Ａ０００
ｈ」から「ＦＦＦＦｈ」のアドレス領域）内のアドレス
を示しているときにＨレベルの信号を出力する。
めのＰチャンネルトランジスタ（以下、「Ｐｃｈ．Ｔ
ｒ．」と略記する）で、相互にトーテムポール接続され
ている。９及び１０はアドレスデータをデコードしてＲ
ＯＭ領域が指定されたときにＨレベルの信号を出力する
デコード回路で、デコード回路９，１０の入力端子はア
ドレスバス５に接続されている。デコード回路９はアド
レスデータが例えばＲＯＭ領域を３２Ｋバイトとしたと
きのアドレス領域Ａ（例えば図８の「８０００ｈ」から
「ＦＦＦＦｈ」のアドレス領域）内のアドレスを示して
いるときにＨレベルの信号を出力し、デコード回路１０
はアドレスデータが例えばＲＯＭ領域を２４Ｋバイトと
したときのアドレス領域Ｂ（例えば図８の「Ａ０００
ｈ」から「ＦＦＦＦｈ」のアドレス領域）内のアドレス
を示しているときにＨレベルの信号を出力する。
【００１４】さらに、１１はメモリ容量選択信号を伝達
する信号線、１２，２０はＡＮＤ回路、１３はＮＯＴ回
路、１４はＯＲ回路、１５はＲＯＭ領域デコード信号を
伝達するための信号線で、信号線１１の一端はＰｃｈ．
Ｔｒ．７，８のトーテムポール接続の接続点に接続さ
れ、他端はＮＯＴ回路１３の入力端子及びＡＮＤ回路２
０の一方の入力端子に接続されている。また、ＮＯＴ回
路１３の出力端子はＡＮＤ回路１２の一方の入力端子に
接続されており、ＡＮＤ回路１２，２０の他方の入力端
子はそれぞれデコード回路９，１０の出力端子に接続さ
れている。ＡＮＤ回路１２，２０の出力端子はＯＲ回路
１４の２個の入力端子にそれぞれ接続され、ＯＲ回路１
４の出力端子は信号線１５の一端に接続され、信号線１
５の他端はＲＯＭのイネーブル端子及び外部メモリ接続
可能領域デコード回路３の第１の入力端子に接続されて
いる。
する信号線、１２，２０はＡＮＤ回路、１３はＮＯＴ回
路、１４はＯＲ回路、１５はＲＯＭ領域デコード信号を
伝達するための信号線で、信号線１１の一端はＰｃｈ．
Ｔｒ．７，８のトーテムポール接続の接続点に接続さ
れ、他端はＮＯＴ回路１３の入力端子及びＡＮＤ回路２
０の一方の入力端子に接続されている。また、ＮＯＴ回
路１３の出力端子はＡＮＤ回路１２の一方の入力端子に
接続されており、ＡＮＤ回路１２，２０の他方の入力端
子はそれぞれデコード回路９，１０の出力端子に接続さ
れている。ＡＮＤ回路１２，２０の出力端子はＯＲ回路
１４の２個の入力端子にそれぞれ接続され、ＯＲ回路１
４の出力端子は信号線１５の一端に接続され、信号線１
５の他端はＲＯＭのイネーブル端子及び外部メモリ接続
可能領域デコード回路３の第１の入力端子に接続されて
いる。
【００１５】さらに、１６はＲＯＭからのデータの読み
出し動作を制御する読み出し制御信号で、一端がＲＯＭ
の読み出し制御端子に他端が図示しないコントロールバ
スに接続されている。１７はアドレス信号がＲＡＭ領域
内のアドレスを指定しているときにＨレベルとなるＲＡ
Ｍ領域デコード信号が伝達される信号線で、外部メモリ
接続可能領域デコード回路３の第２の入力端子に接続さ
れている。１８は周辺装置等のレジスタ群のデコード信
号が伝達される信号線で、外部メモリ接続可能領域デコ
ード回路３の第３の入力端子に接続されている。１９は
外部メモリ接続可能領域デコード信号を伝達する信号線
で、一端が外部メモリ接続可能領域デコード回路３の出
力端子に、他端が図示しないコントロールバスに接続さ
れている。
出し動作を制御する読み出し制御信号で、一端がＲＯＭ
の読み出し制御端子に他端が図示しないコントロールバ
スに接続されている。１７はアドレス信号がＲＡＭ領域
内のアドレスを指定しているときにＨレベルとなるＲＡ
Ｍ領域デコード信号が伝達される信号線で、外部メモリ
接続可能領域デコード回路３の第２の入力端子に接続さ
れている。１８は周辺装置等のレジスタ群のデコード信
号が伝達される信号線で、外部メモリ接続可能領域デコ
ード回路３の第３の入力端子に接続されている。１９は
外部メモリ接続可能領域デコード信号を伝達する信号線
で、一端が外部メモリ接続可能領域デコード回路３の出
力端子に、他端が図示しないコントロールバスに接続さ
れている。
【００１６】次に動作について説明する。この実施の形
態１においては、ＲＯＭ容量が３２Ｋバイトのマイクロ
コンピュータ（以下、このマイクロコンピュータを「Ｍ
４タイプのマイクロコンピュータ」と称する）と２４Ｋ
バイトのマイクロコンピュータ（以下、このマイクロコ
ンピュータを「Ｍ３タイプのマイクロコンピュータ」と
称する）を同一チップから製造できるように切り換える
場合について説明する。
態１においては、ＲＯＭ容量が３２Ｋバイトのマイクロ
コンピュータ（以下、このマイクロコンピュータを「Ｍ
４タイプのマイクロコンピュータ」と称する）と２４Ｋ
バイトのマイクロコンピュータ（以下、このマイクロコ
ンピュータを「Ｍ３タイプのマイクロコンピュータ」と
称する）を同一チップから製造できるように切り換える
場合について説明する。
【００１７】まず、このマイクロコンピュータチップを
Ｍ４タイプのものとする場合には、Ｐｃｈ．Ｔｒ．８を
チャネルカットＲＯＭ工程においてマスクを用いてリン
を注入すること等によりデプレッション化することによ
り、信号線１１上のメモリ容量選択信号をＬレベルと
し、一方Ｍ３タイプのものとする場合は、Ｐｃｈ．Ｔ
ｒ．７を同様にデプレッション化することで、メモリ容
量選択信号をＨレベルとする。
Ｍ４タイプのものとする場合には、Ｐｃｈ．Ｔｒ．８を
チャネルカットＲＯＭ工程においてマスクを用いてリン
を注入すること等によりデプレッション化することによ
り、信号線１１上のメモリ容量選択信号をＬレベルと
し、一方Ｍ３タイプのものとする場合は、Ｐｃｈ．Ｔ
ｒ．７を同様にデプレッション化することで、メモリ容
量選択信号をＨレベルとする。
【００１８】次に、ＲＯＭ領域デコード回路２では、マ
イクロコンピュータがＭ４タイプの場合は、入力される
容量選択信号がＬレベルであるので、ＡＮＤ回路１２が
有効なゲートとして機能し、デコード回路９のデコード
信号がＯＲ回路１４を介してＲＯＭブロック４及び外部
メモリ接続可能領域デコード回路３に出力される。ま
た、マイクロコンピュータがＭ３タイプの場合は、入力
される容量選択信号がＨレベルであるので、ＡＮＤ回路
２０が有効なゲートとして機能し、デコード回路１０の
デコード信号がＯＲ回路１４を介してＲＯＭブロック４
及び外部メモリ接続可能領域デコード回路３に出力され
る。
イクロコンピュータがＭ４タイプの場合は、入力される
容量選択信号がＬレベルであるので、ＡＮＤ回路１２が
有効なゲートとして機能し、デコード回路９のデコード
信号がＯＲ回路１４を介してＲＯＭブロック４及び外部
メモリ接続可能領域デコード回路３に出力される。ま
た、マイクロコンピュータがＭ３タイプの場合は、入力
される容量選択信号がＨレベルであるので、ＡＮＤ回路
２０が有効なゲートとして機能し、デコード回路１０の
デコード信号がＯＲ回路１４を介してＲＯＭブロック４
及び外部メモリ接続可能領域デコード回路３に出力され
る。
【００１９】これにより、アドレスバス５上のアドレス
データが、メモリ容量選択回路１で選択したＭ４タイプ
またはＭ３タイプのマイクロコンピュータのアドレス領
域（アドレス領域Ａ又はＢ）内のアドレスを指定してい
る時のみＲＯＭ領域デコード信号がＨレベルとなり、そ
の他のアドレスを指定しているときはＬレベルとなる。
したがって、例えばＭ３タイプのマイクロコンピュータ
指定を行った場合には、アドレスデータがアドレス領域
Ｂ内のアドレスを指定している場合のみ信号線１５上の
ＲＯＭ領域デコード信号がＨレベルとなり、ＲＯＭブロ
ック４が動作可能となると共に、信号線１９上の外部メ
モリ接続可能領域デコード信号をＬレベルとして外部メ
モリへのアクセスを禁止する。すなわち、Ｍ３タイプの
マイクロコンピュータ指定を行った場合には、アドレス
データがアドレス領域Ｂ以外のアドレスを指定している
ときには、ＲＯＭ領域デコード信号はＬレベルとなるの
で、このときこのアドレスデータが更にＲＡＭ領域，周
辺装置等のレジスタ群の領域の何れの領域内のアドレス
を指定するものでもないとき、すなわち信号線１７，１
８上のＲＡＭ領域デコード信号，周辺装置等のレジスタ
群のデコード信号の何れもがＬレベルであるときに、信
号線１９上の外部メモリ接続可能領域デコード信号がＨ
レベルとなり、図示しないＩ／Ｏ部を介してこのマイク
ロコンピュータの外部メモリへのアクセスが可能とな
る。この結果、図２のメモリマップに示すように、周辺
装置等のレジスタ用のメモリ領域Ｄ１，ＲＡＭ用のメモ
リ領域Ｄ２及びＲＯＭ用のメモリ領域Ｄ４以外の領域を
フラッシュメモリ等の外部メモリ用のメモリ領域Ｄ３と
して利用でき、メモリ領域を有効に使用することができ
る。
データが、メモリ容量選択回路１で選択したＭ４タイプ
またはＭ３タイプのマイクロコンピュータのアドレス領
域（アドレス領域Ａ又はＢ）内のアドレスを指定してい
る時のみＲＯＭ領域デコード信号がＨレベルとなり、そ
の他のアドレスを指定しているときはＬレベルとなる。
したがって、例えばＭ３タイプのマイクロコンピュータ
指定を行った場合には、アドレスデータがアドレス領域
Ｂ内のアドレスを指定している場合のみ信号線１５上の
ＲＯＭ領域デコード信号がＨレベルとなり、ＲＯＭブロ
ック４が動作可能となると共に、信号線１９上の外部メ
モリ接続可能領域デコード信号をＬレベルとして外部メ
モリへのアクセスを禁止する。すなわち、Ｍ３タイプの
マイクロコンピュータ指定を行った場合には、アドレス
データがアドレス領域Ｂ以外のアドレスを指定している
ときには、ＲＯＭ領域デコード信号はＬレベルとなるの
で、このときこのアドレスデータが更にＲＡＭ領域，周
辺装置等のレジスタ群の領域の何れの領域内のアドレス
を指定するものでもないとき、すなわち信号線１７，１
８上のＲＡＭ領域デコード信号，周辺装置等のレジスタ
群のデコード信号の何れもがＬレベルであるときに、信
号線１９上の外部メモリ接続可能領域デコード信号がＨ
レベルとなり、図示しないＩ／Ｏ部を介してこのマイク
ロコンピュータの外部メモリへのアクセスが可能とな
る。この結果、図２のメモリマップに示すように、周辺
装置等のレジスタ用のメモリ領域Ｄ１，ＲＡＭ用のメモ
リ領域Ｄ２及びＲＯＭ用のメモリ領域Ｄ４以外の領域を
フラッシュメモリ等の外部メモリ用のメモリ領域Ｄ３と
して利用でき、メモリ領域を有効に使用することができ
る。
【００２０】ＲＯＭブロック４は、信号線１５上のＲＯ
Ｍ領域デコード信号がＨレベルの時に、アドレスバス５
上のアドレスデータが示すアドレスに格納されたデータ
を、信号線１６上の読み出し制御信号がＨレベルの時に
データバス６へ出力する。
Ｍ領域デコード信号がＨレベルの時に、アドレスバス５
上のアドレスデータが示すアドレスに格納されたデータ
を、信号線１６上の読み出し制御信号がＨレベルの時に
データバス６へ出力する。
【００２１】なお、ＲＯＭブロック４には選択したい最
大メモリ容量（この実施の形態では３２Ｋバイト）以上
のメモリおよびデコーダ回路等を予め作り込んでおくこ
とは言うまでもない。また、この実施の形態１ではマス
クＲＯＭのデータを選択する工程をチャネルカットＲＯ
Ｍ（リン注入等）とした場合について述べているが、コ
ンタクトＲＯＭやアルミオプションＲＯＭ等のその他の
方式によるＲＯＭであっても、ＲＯＭデータを選択する
工程でメモリ容量選択信号のＨレベル，Ｌレベルを選択
可能なように、メモリ容量選択回路１を構成することで
同様の効果を得ることもできる。
大メモリ容量（この実施の形態では３２Ｋバイト）以上
のメモリおよびデコーダ回路等を予め作り込んでおくこ
とは言うまでもない。また、この実施の形態１ではマス
クＲＯＭのデータを選択する工程をチャネルカットＲＯ
Ｍ（リン注入等）とした場合について述べているが、コ
ンタクトＲＯＭやアルミオプションＲＯＭ等のその他の
方式によるＲＯＭであっても、ＲＯＭデータを選択する
工程でメモリ容量選択信号のＨレベル，Ｌレベルを選択
可能なように、メモリ容量選択回路１を構成することで
同様の効果を得ることもできる。
【００２２】さらに、この実施の形態１においてはメモ
リ展開としてＲＯＭのメモリ容量による展開を行った
が、勿論ＲＡＭのメモリ容量の違いに応じて同一チップ
レイアウトから複数のメモリ展開品を開発できるように
してもよい。この場合には、図１のＲＯＭ領域デコード
回路２はＲＡＭ領域デコード回路に、ＲＯＭブロック４
はＲＡＭブロックに置き換え、信号線１５上にはＲＯＭ
領域デコード信号の代わりにＲＡＭ領域デコード信号
が、信号線１７上にはＲＡＭ領域デコード信号の代わり
にＲＯＭ領域デコード信号が伝達される。
リ展開としてＲＯＭのメモリ容量による展開を行った
が、勿論ＲＡＭのメモリ容量の違いに応じて同一チップ
レイアウトから複数のメモリ展開品を開発できるように
してもよい。この場合には、図１のＲＯＭ領域デコード
回路２はＲＡＭ領域デコード回路に、ＲＯＭブロック４
はＲＡＭブロックに置き換え、信号線１５上にはＲＯＭ
領域デコード信号の代わりにＲＡＭ領域デコード信号
が、信号線１７上にはＲＡＭ領域デコード信号の代わり
にＲＯＭ領域デコード信号が伝達される。
【００２３】この場合、例えばＲＡＭ容量が２Ｋバイト
（例えばメモリマップ上のアドレスが１０００ｈ〜１３
ＦＦｈ）のマイクロコンピュータ（以下、この容量のＲ
ＡＭを有するマイクロコンピュータを「Ｒ２タイプのマ
イクロコンピュータ」と称する）と１Ｋバイト（例えば
メモリマップ上のアドレスが１０００ｈ〜１１ＦＦｈ）
のマイクロコンピュータ（以下、この容量のＲＡＭを有
するマイクロコンピュータを「Ｒ１タイプのマイクロコ
ンピュータ」と称する）とを同一チップで切り換えられ
るようにする。なお、ＲＡＭブロックには選択したい最
大メモリ容量（本例では２Ｋバイト）以上のメモリおよ
びデコーダ回路等を予め作り込んでおくことは言うまで
もない。
（例えばメモリマップ上のアドレスが１０００ｈ〜１３
ＦＦｈ）のマイクロコンピュータ（以下、この容量のＲ
ＡＭを有するマイクロコンピュータを「Ｒ２タイプのマ
イクロコンピュータ」と称する）と１Ｋバイト（例えば
メモリマップ上のアドレスが１０００ｈ〜１１ＦＦｈ）
のマイクロコンピュータ（以下、この容量のＲＡＭを有
するマイクロコンピュータを「Ｒ１タイプのマイクロコ
ンピュータ」と称する）とを同一チップで切り換えられ
るようにする。なお、ＲＡＭブロックには選択したい最
大メモリ容量（本例では２Ｋバイト）以上のメモリおよ
びデコーダ回路等を予め作り込んでおくことは言うまで
もない。
【００２４】以上のように、この実施の形態１によれ
ば、メモリ容量選択回路１によって容量指定を行うのみ
でメモリマップ上のアドレスを無駄なく利用できるの
で、一つのチップレイアウトから複数のメモリ展開品を
同時に開発することが可能となり、開発人員の削減およ
びメモリ展開品間の特性差をなくすことができ、なおか
つ複数種類のメモリ容量の製品をウェハプロセスでカス
タム工程前（この実施の形態１ではチャネルカットＲＯ
Ｍ工程前）までは共通に製造できるため、バンクの利用
効率も向上するという効果が得られる。
ば、メモリ容量選択回路１によって容量指定を行うのみ
でメモリマップ上のアドレスを無駄なく利用できるの
で、一つのチップレイアウトから複数のメモリ展開品を
同時に開発することが可能となり、開発人員の削減およ
びメモリ展開品間の特性差をなくすことができ、なおか
つ複数種類のメモリ容量の製品をウェハプロセスでカス
タム工程前（この実施の形態１ではチャネルカットＲＯ
Ｍ工程前）までは共通に製造できるため、バンクの利用
効率も向上するという効果が得られる。
【００２５】実施の形態２．図３はこの発明の実施の形
態２によるマイクロコンピュータの構成の一部を示す回
路図であり、図において、１’は図１に示したメモリ容
量選択回路１を２個備えたメモリ容量選択回路、２’は
ＲＯＭ領域デコード回路、９Ａはアドレス領域Ａを示す
アドレスデータが入力されたときにＨレベルの信号を出
力するデコード回路、９Ｂはアドレス領域Ｃ（例えばア
ドレス「Ｃ０００ｈ〜ＦＦＦＦｈ」のアドレス空間）を
示すアドレスデータが入力されたときにＨレベルの信号
を出力するデコード回路、１０Ａはアドレス領域Ｂを示
すアドレスデータが入力されたときにＨレベルの信号を
出力するデコード回路、１０Ｂはアドレス領域Ｄ（例え
ばアドレス「Ｅ０００ｈ〜ＦＦＦＦｈ」のアドレス空
間）を示すアドレスデータが入力されたときにＨレベル
の信号を出力するデコード回路、１１Ａは第１のメモリ
容量選択回路１から出力されるメモリ容量選択信号Ａを
伝達する信号線、１１Ｂは第２のメモリ容量選択回路１
から出力されるメモリ容量選択信号Ｂを伝達する信号
線、１３Ａ及び１３ＢはＮＯＴ回路、２１〜２４は３入
力ＡＮＤ回路、２５は４入力ＯＲ回路である。
態２によるマイクロコンピュータの構成の一部を示す回
路図であり、図において、１’は図１に示したメモリ容
量選択回路１を２個備えたメモリ容量選択回路、２’は
ＲＯＭ領域デコード回路、９Ａはアドレス領域Ａを示す
アドレスデータが入力されたときにＨレベルの信号を出
力するデコード回路、９Ｂはアドレス領域Ｃ（例えばア
ドレス「Ｃ０００ｈ〜ＦＦＦＦｈ」のアドレス空間）を
示すアドレスデータが入力されたときにＨレベルの信号
を出力するデコード回路、１０Ａはアドレス領域Ｂを示
すアドレスデータが入力されたときにＨレベルの信号を
出力するデコード回路、１０Ｂはアドレス領域Ｄ（例え
ばアドレス「Ｅ０００ｈ〜ＦＦＦＦｈ」のアドレス空
間）を示すアドレスデータが入力されたときにＨレベル
の信号を出力するデコード回路、１１Ａは第１のメモリ
容量選択回路１から出力されるメモリ容量選択信号Ａを
伝達する信号線、１１Ｂは第２のメモリ容量選択回路１
から出力されるメモリ容量選択信号Ｂを伝達する信号
線、１３Ａ及び１３ＢはＮＯＴ回路、２１〜２４は３入
力ＡＮＤ回路、２５は４入力ＯＲ回路である。
【００２６】信号線１１Ａ，１１Ｂの一端はそれぞれ第
１，第２のメモリ容量選択回路１の２個のＰｃｈ．Ｔ
ｒ．のトーテムポール接続の接続点に接続され、信号線
１１Ａの他端は、ＮＯＴ回路１３Ａの入力端子，ＡＮＤ
回路２３の第３の入力端子，ＡＮＤ回路２４の第３の入
力端子に接続され、信号線１１Ｂの他端は、ＮＯＴ回路
１３Ｂの入力端子，ＡＮＤ回路２２の第２の入力端子，
ＡＮＤ回路２４の第２の入力端子に接続されている。
１，第２のメモリ容量選択回路１の２個のＰｃｈ．Ｔ
ｒ．のトーテムポール接続の接続点に接続され、信号線
１１Ａの他端は、ＮＯＴ回路１３Ａの入力端子，ＡＮＤ
回路２３の第３の入力端子，ＡＮＤ回路２４の第３の入
力端子に接続され、信号線１１Ｂの他端は、ＮＯＴ回路
１３Ｂの入力端子，ＡＮＤ回路２２の第２の入力端子，
ＡＮＤ回路２４の第２の入力端子に接続されている。
【００２７】ＮＯＴ回路１３Ａの出力端子は、ＡＮＤ回
路２１の第３の入力端子及びＡＮＤ回路２２の第３の入
力端子に接続され、ＮＯＴ回路１３Ｂの出力端子は、Ａ
ＮＤ回路２１の第２の入力端子及びＡＮＤ回路２３の第
２の入力端子に接続されている。また、デコード回路９
Ａ，１０Ａ，９Ｂ，１０Ｂの入力端子はアドレスバス５
に接続され、デコード回路９Ａ，１０Ａ，９Ｂ，１０Ｂ
の出力端子はＡＮＤ回路２１，２２，２３，２４の第１
の入力端子にそれぞれ接続されている。さらに、ＡＮＤ
回路２１〜２４の出力端子は、それぞれＯＲ回路２５の
第１〜第４の入力端子に接続されており、ＯＲ回路２５
の出力端子は信号線１５の一端に接続されている。
路２１の第３の入力端子及びＡＮＤ回路２２の第３の入
力端子に接続され、ＮＯＴ回路１３Ｂの出力端子は、Ａ
ＮＤ回路２１の第２の入力端子及びＡＮＤ回路２３の第
２の入力端子に接続されている。また、デコード回路９
Ａ，１０Ａ，９Ｂ，１０Ｂの入力端子はアドレスバス５
に接続され、デコード回路９Ａ，１０Ａ，９Ｂ，１０Ｂ
の出力端子はＡＮＤ回路２１，２２，２３，２４の第１
の入力端子にそれぞれ接続されている。さらに、ＡＮＤ
回路２１〜２４の出力端子は、それぞれＯＲ回路２５の
第１〜第４の入力端子に接続されており、ＯＲ回路２５
の出力端子は信号線１５の一端に接続されている。
【００２８】次に動作について説明する。実施の形態１
は、例えばＲＯＭ容量が３２Ｋバイトのマイクロコンピ
ュータ（Ｍ４タイプ）と２４Ｋバイトのマイクロコンピ
ュータ（Ｍ３タイプ）の２種類のメモリ容量のマイクロ
コンピュータを同一チップから切り換えて製造できるよ
うにしたものであるが、この実施の形態２は、さらに例
えばＲＯＭ容量が１６Ｋバイトのマイクロコンピュータ
（以下、このマイクロコンピュータを「Ｍ２タイプのマ
イクロコンピュータ」と称する）と８Ｋバイト（以下、
このマイクロコンピュータを「Ｍ１タイプのマイクロコ
ンピュータ」と称する）のマイクロコンピュータを加え
た４種類のメモリ容量のマイクロコンピュータを同一チ
ップから切り換えて製造できるようにしたものである。
は、例えばＲＯＭ容量が３２Ｋバイトのマイクロコンピ
ュータ（Ｍ４タイプ）と２４Ｋバイトのマイクロコンピ
ュータ（Ｍ３タイプ）の２種類のメモリ容量のマイクロ
コンピュータを同一チップから切り換えて製造できるよ
うにしたものであるが、この実施の形態２は、さらに例
えばＲＯＭ容量が１６Ｋバイトのマイクロコンピュータ
（以下、このマイクロコンピュータを「Ｍ２タイプのマ
イクロコンピュータ」と称する）と８Ｋバイト（以下、
このマイクロコンピュータを「Ｍ１タイプのマイクロコ
ンピュータ」と称する）のマイクロコンピュータを加え
た４種類のメモリ容量のマイクロコンピュータを同一チ
ップから切り換えて製造できるようにしたものである。
【００２９】まず、メモリ容量選択回路１’は、２組の
メモリ容量選択回路１に対してデプレッション化させる
Ｐｃｈ．Ｔｒ．を各組で片方選択することにより、Ｍ１
〜Ｍ４の４タイプ内から１タイプのマイクロコンピュー
タを選択する。例えばＭ４タイプのマイクロコンピュー
タを選択する場合は、信号線１１Ａ上のメモリ容量選択
信号がＬレベルかつ信号線１１Ｂ上のメモリ容量選択信
号がＬレベルとなるようにデプレッション化する。ま
た、Ｍ３タイプのマイクロコンピュータを選択する場合
は、信号線１１Ａ上のメモリ容量選択信号をＬレベルか
つ信号線１１Ｂ上のメモリ容量選択信号をＨレベルとす
る。さらに、Ｍ２タイプのマイクロコンピュータを選択
する場合は、信号線１１Ａ上のメモリ容量選択信号をＨ
レベルかつ信号線１１Ｂ上のメモリ容量選択信号をＬレ
ベルとし、Ｍ１タイプのマイクロコンピュータを選択す
る場合は、信号線１１Ａ上のメモリ容量選択信号をＨレ
ベルかつ信号線１１Ｂ上のメモリ容量選択信号をＨレベ
ルとする。
メモリ容量選択回路１に対してデプレッション化させる
Ｐｃｈ．Ｔｒ．を各組で片方選択することにより、Ｍ１
〜Ｍ４の４タイプ内から１タイプのマイクロコンピュー
タを選択する。例えばＭ４タイプのマイクロコンピュー
タを選択する場合は、信号線１１Ａ上のメモリ容量選択
信号がＬレベルかつ信号線１１Ｂ上のメモリ容量選択信
号がＬレベルとなるようにデプレッション化する。ま
た、Ｍ３タイプのマイクロコンピュータを選択する場合
は、信号線１１Ａ上のメモリ容量選択信号をＬレベルか
つ信号線１１Ｂ上のメモリ容量選択信号をＨレベルとす
る。さらに、Ｍ２タイプのマイクロコンピュータを選択
する場合は、信号線１１Ａ上のメモリ容量選択信号をＨ
レベルかつ信号線１１Ｂ上のメモリ容量選択信号をＬレ
ベルとし、Ｍ１タイプのマイクロコンピュータを選択す
る場合は、信号線１１Ａ上のメモリ容量選択信号をＨレ
ベルかつ信号線１１Ｂ上のメモリ容量選択信号をＨレベ
ルとする。
【００３０】次に、ＲＯＭ領域デコード回路２’におい
ては、Ｍ４タイプのマイクロコンピュータが選択された
場合は、メモリ容量選択回路１’から出力される信号線
１１Ａ上のメモリ容量選択信号がＬレベル、信号線１１
Ｂ上のメモリ容量選択信号がＬレベルであるから、ＡＮ
Ｄ回路２１の第２及び第３の入力端子の信号のみがＨレ
ベルとなり、ＡＮＤ回路２１のみが有効なゲートとして
機能し、デコード回路９Ａのデコード信号がＯＲ回路２
５を介してＲＯＭブロック４及び外部メモリ接続可能領
域デコード回路３に出力される。
ては、Ｍ４タイプのマイクロコンピュータが選択された
場合は、メモリ容量選択回路１’から出力される信号線
１１Ａ上のメモリ容量選択信号がＬレベル、信号線１１
Ｂ上のメモリ容量選択信号がＬレベルであるから、ＡＮ
Ｄ回路２１の第２及び第３の入力端子の信号のみがＨレ
ベルとなり、ＡＮＤ回路２１のみが有効なゲートとして
機能し、デコード回路９Ａのデコード信号がＯＲ回路２
５を介してＲＯＭブロック４及び外部メモリ接続可能領
域デコード回路３に出力される。
【００３１】同様にして、Ｍ３タイプのマイクロコンピ
ュータが選択された場合は、メモリ容量選択回路１’か
ら出力される信号線１１Ａ上のメモリ容量選択信号がＬ
レベル、信号線１１Ｂ上のメモリ容量選択信号がＨレベ
ルとなり、ＡＮＤ回路２２の第２及び第３の入力端子の
信号のみがＨレベルとなって、ＡＮＤ回路２２のみが有
効なゲートとして機能し、デコード回路１０Ａのデコー
ド信号がＯＲ回路２５を介してＲＯＭブロック４及び外
部メモリ接続可能領域デコード回路３に出力される。
ュータが選択された場合は、メモリ容量選択回路１’か
ら出力される信号線１１Ａ上のメモリ容量選択信号がＬ
レベル、信号線１１Ｂ上のメモリ容量選択信号がＨレベ
ルとなり、ＡＮＤ回路２２の第２及び第３の入力端子の
信号のみがＨレベルとなって、ＡＮＤ回路２２のみが有
効なゲートとして機能し、デコード回路１０Ａのデコー
ド信号がＯＲ回路２５を介してＲＯＭブロック４及び外
部メモリ接続可能領域デコード回路３に出力される。
【００３２】さらに、Ｍ２タイプのマイクロコンピュー
タが選択された場合は、メモリ容量選択回路１’から出
力される信号線１１Ａ上のメモリ容量選択信号がＨレベ
ル、信号線１１Ｂ上のメモリ容量選択信号がＬレベルと
なり、ＡＮＤ回路２３の第２及び第３の入力端子の信号
のみがＨレベルとなって、ＡＮＤ回路２３のみが有効な
ゲートとして機能し、デコード回路９Ｂのデコード信号
がＯＲ回路２５を介してＲＯＭブロック４及び外部メモ
リ接続可能領域デコード回路３に出力される。
タが選択された場合は、メモリ容量選択回路１’から出
力される信号線１１Ａ上のメモリ容量選択信号がＨレベ
ル、信号線１１Ｂ上のメモリ容量選択信号がＬレベルと
なり、ＡＮＤ回路２３の第２及び第３の入力端子の信号
のみがＨレベルとなって、ＡＮＤ回路２３のみが有効な
ゲートとして機能し、デコード回路９Ｂのデコード信号
がＯＲ回路２５を介してＲＯＭブロック４及び外部メモ
リ接続可能領域デコード回路３に出力される。
【００３３】さらに、Ｍ１タイプのマイクロコンピュー
タが選択された場合は、メモリ容量選択回路１’から出
力される信号線１１Ａ上のメモリ容量選択信号がＨレベ
ル、信号線１１Ｂ上のメモリ容量選択信号がＨレベルと
なり、ＡＮＤ回路２４の第２及び第３の入力端子の信号
のみがＨレベルとなって、ＡＮＤ回路２４のみが有効な
ゲートとして機能し、デコード回路１０Ｂのデコード信
号がＯＲ回路２５を介してＲＯＭブロック４及び外部メ
モリ接続可能領域デコード回路３に出力される。
タが選択された場合は、メモリ容量選択回路１’から出
力される信号線１１Ａ上のメモリ容量選択信号がＨレベ
ル、信号線１１Ｂ上のメモリ容量選択信号がＨレベルと
なり、ＡＮＤ回路２４の第２及び第３の入力端子の信号
のみがＨレベルとなって、ＡＮＤ回路２４のみが有効な
ゲートとして機能し、デコード回路１０Ｂのデコード信
号がＯＲ回路２５を介してＲＯＭブロック４及び外部メ
モリ接続可能領域デコード回路３に出力される。
【００３４】これにより、アドレスバス５上のアドレス
データが、メモリ容量選択回路１’で選択したＭ４タイ
プまたはＭ３タイプまたはＭ２タイプまたはＭ１タイプ
のマイクロコンピュータのアドレス領域（アドレス領域
Ａ〜Ｄ）内のアドレスを指定している時のみＲＯＭ領域
デコード信号がＨレベルとなり、その他のアドレスを指
定しているときはＬレベルとなる。したがって、例えば
Ｍ３タイプのマイクロコンピュータ指定を行った場合に
は、アドレスデータがアドレス領域Ｂ内のアドレスを指
定している場合のみ信号線１５上のＲＯＭ領域デコード
信号がＨレベルとなり、ＲＯＭブロック４が動作可能と
なると共に、信号線１９上の外部メモリ接続可能領域デ
コード信号をＬレベルとして外部メモリへのアクセスを
禁止する。すなわち、Ｍ３タイプのマイクロコンピュー
タ指定を行った場合には、アドレスデータがアドレス領
域Ｂ以外のアドレスを指定しているときには、ＲＯＭ領
域デコード信号はＬレベルとなるので、このときこのア
ドレスデータが更にＲＡＭ領域，周辺装置等のレジスタ
群の領域の何れの領域内のアドレスを指定するものでも
ないとき、すなわち信号線１７，１８上のＲＡＭ領域デ
コード信号，周辺装置等のレジスタ群のデコード信号の
何れもがＬレベルであるときに、信号線１９上の外部メ
モリ接続可能領域デコード信号がＨレベルとなり、図示
しないＩ／Ｏ部を介してこのマイクロコンピュータの外
部メモリへのアクセスが可能となる。この結果、周辺装
置等のレジスタ用のメモリ領域Ｄ１，ＲＡＭ用のメモリ
領域Ｄ２及びＲＯＭ用メモリ領域Ｄ４以外の領域をフラ
ッシュメモリ等の外部メモリ用のメモリ領域Ｄ３として
利用でき、メモリ領域を有効に使用することができる。
その他のＭ４，Ｍ２，Ｍ１タイプのマイクロコンピュー
タを選択した場合も同様である。
データが、メモリ容量選択回路１’で選択したＭ４タイ
プまたはＭ３タイプまたはＭ２タイプまたはＭ１タイプ
のマイクロコンピュータのアドレス領域（アドレス領域
Ａ〜Ｄ）内のアドレスを指定している時のみＲＯＭ領域
デコード信号がＨレベルとなり、その他のアドレスを指
定しているときはＬレベルとなる。したがって、例えば
Ｍ３タイプのマイクロコンピュータ指定を行った場合に
は、アドレスデータがアドレス領域Ｂ内のアドレスを指
定している場合のみ信号線１５上のＲＯＭ領域デコード
信号がＨレベルとなり、ＲＯＭブロック４が動作可能と
なると共に、信号線１９上の外部メモリ接続可能領域デ
コード信号をＬレベルとして外部メモリへのアクセスを
禁止する。すなわち、Ｍ３タイプのマイクロコンピュー
タ指定を行った場合には、アドレスデータがアドレス領
域Ｂ以外のアドレスを指定しているときには、ＲＯＭ領
域デコード信号はＬレベルとなるので、このときこのア
ドレスデータが更にＲＡＭ領域，周辺装置等のレジスタ
群の領域の何れの領域内のアドレスを指定するものでも
ないとき、すなわち信号線１７，１８上のＲＡＭ領域デ
コード信号，周辺装置等のレジスタ群のデコード信号の
何れもがＬレベルであるときに、信号線１９上の外部メ
モリ接続可能領域デコード信号がＨレベルとなり、図示
しないＩ／Ｏ部を介してこのマイクロコンピュータの外
部メモリへのアクセスが可能となる。この結果、周辺装
置等のレジスタ用のメモリ領域Ｄ１，ＲＡＭ用のメモリ
領域Ｄ２及びＲＯＭ用メモリ領域Ｄ４以外の領域をフラ
ッシュメモリ等の外部メモリ用のメモリ領域Ｄ３として
利用でき、メモリ領域を有効に使用することができる。
その他のＭ４，Ｍ２，Ｍ１タイプのマイクロコンピュー
タを選択した場合も同様である。
【００３５】なお、この実施の形態２においては、４タ
イプのメモリ容量のマイクロコンピュータを切り換えて
製造できるようにしたが、選択するメモリ容量は４タイ
プに限定されるものではなく、メモリ容量選択回路およ
びＲＯＭ領域デコード回路の構成数を増やすことによ
り、任意数のメモリ容量のマイクロコンピュータを切り
換えて製造できるようにできる。
イプのメモリ容量のマイクロコンピュータを切り換えて
製造できるようにしたが、選択するメモリ容量は４タイ
プに限定されるものではなく、メモリ容量選択回路およ
びＲＯＭ領域デコード回路の構成数を増やすことによ
り、任意数のメモリ容量のマイクロコンピュータを切り
換えて製造できるようにできる。
【００３６】以上のように、この実施の形態２によれ
ば、実施の形態１の効果の他に多くの種類のメモリ容量
のマイクロコンピュータを一つのチップレイアウトから
同時に開発することができるという効果が得られる。
ば、実施の形態１の効果の他に多くの種類のメモリ容量
のマイクロコンピュータを一つのチップレイアウトから
同時に開発することができるという効果が得られる。
【００３７】実施の形態３．図４はこの発明の実施の形
態３によるマイクロコンピュータのメモリ容量選択回路
１の近辺の回路構成を示す回路図である。図において、
１１’はソフトウェアで設定可能なメモリ容量選択信号
を伝達する信号線、２６はメモリ容量を選択する信号を
格納するメモリ容量選択レジスタ、２７および２８はス
イッチ、２９はメモリ容量選択レジスタ２６のビットｂ
0 の出力信号を伝達する信号線、３０はＮＯＴ回路であ
る。
態３によるマイクロコンピュータのメモリ容量選択回路
１の近辺の回路構成を示す回路図である。図において、
１１’はソフトウェアで設定可能なメモリ容量選択信号
を伝達する信号線、２６はメモリ容量を選択する信号を
格納するメモリ容量選択レジスタ、２７および２８はス
イッチ、２９はメモリ容量選択レジスタ２６のビットｂ
0 の出力信号を伝達する信号線、３０はＮＯＴ回路であ
る。
【００３８】メモリ容量選択レジスタ２６のビットｂ0
には信号線２９の一端が接続されており、信号線２９の
他端はスイッチ２８の一方の接点及び制御端子並びにＮ
ＯＴ回路３０の入力端子に接続されている。スイッチ２
８の他方の接点は信号線１１’の一端に接続され、ＮＯ
Ｔ回路３０の出力端子はスイッチ２７の制御端子に接続
されている。スイッチ２７の一方の接点は信号線１１
に、他方の接点は信号線１１’に接続されている。
には信号線２９の一端が接続されており、信号線２９の
他端はスイッチ２８の一方の接点及び制御端子並びにＮ
ＯＴ回路３０の入力端子に接続されている。スイッチ２
８の他方の接点は信号線１１’の一端に接続され、ＮＯ
Ｔ回路３０の出力端子はスイッチ２７の制御端子に接続
されている。スイッチ２７の一方の接点は信号線１１
に、他方の接点は信号線１１’に接続されている。
【００３９】次に動作について説明する。実施の形態１
では、Ｍ４タイプのマイクロコンピュータとＭ３タイプ
のマイクロコンピュータを切り換えられるようにするた
めに、メモリ容量選択回路１のＰｃｈ．Ｔｒ．７，８を
デプレッション化させることにより、メモリ容量選択信
号１１をＨレベルまたはＬレベルに固定させていた。
では、Ｍ４タイプのマイクロコンピュータとＭ３タイプ
のマイクロコンピュータを切り換えられるようにするた
めに、メモリ容量選択回路１のＰｃｈ．Ｔｒ．７，８を
デプレッション化させることにより、メモリ容量選択信
号１１をＨレベルまたはＬレベルに固定させていた。
【００４０】この実施の形態３では、メモリ容量選択レ
ジスタ２６のビットｂ0 をＨレベルにすると、スイッチ
２８がオンし、スイッチ２７がオフして、ソフトウエア
で設定可能なメモリ容量選択信号１１’はメモリ容量選
択信号１１には無関係に、Ｈレベルとなる。
ジスタ２６のビットｂ0 をＨレベルにすると、スイッチ
２８がオンし、スイッチ２７がオフして、ソフトウエア
で設定可能なメモリ容量選択信号１１’はメモリ容量選
択信号１１には無関係に、Ｈレベルとなる。
【００４１】また、メモリ容量選択レジスタ２６のビッ
トｂ0 をＬレベルにすると、スイッチ２７がオンし、ス
イッチ２８がオフして、ソフトウエアで設定可能なメモ
リ容量選択信号１１’はメモリ容量選択回路１で選択し
た何れかのレベルの信号となる。
トｂ0 をＬレベルにすると、スイッチ２７がオンし、ス
イッチ２８がオフして、ソフトウエアで設定可能なメモ
リ容量選択信号１１’はメモリ容量選択回路１で選択し
た何れかのレベルの信号となる。
【００４２】以上のように、この実施の形態３によれ
ば、製品の開発時にＭ４タイプのマイクロコンピュータ
とＭ３タイプのマイクロコンピュータの動作チェックが
必要な場合等に、Ｍ４タイプ用とＭ３タイプ用のマスク
を作成せずとも、Ｍ４タイプ用のマスクのみを作成する
だけで、Ｍ４タイプ用マスクでは前述するようにメモリ
容量選択信号１１はＬレベルとなっているので、メモリ
容量選択レジスタ２０のビットｂ0 をＨレベルにするだ
けで、Ｍ３タイプの動作チェックも可能となるという効
果が得られる。
ば、製品の開発時にＭ４タイプのマイクロコンピュータ
とＭ３タイプのマイクロコンピュータの動作チェックが
必要な場合等に、Ｍ４タイプ用とＭ３タイプ用のマスク
を作成せずとも、Ｍ４タイプ用のマスクのみを作成する
だけで、Ｍ４タイプ用マスクでは前述するようにメモリ
容量選択信号１１はＬレベルとなっているので、メモリ
容量選択レジスタ２０のビットｂ0 をＨレベルにするだ
けで、Ｍ３タイプの動作チェックも可能となるという効
果が得られる。
【００４３】ただし、ビットｂ0 の値によりメモリ容量
が簡単に変更されてしまうのは消費者にとっては好まし
くないため、メモリ容量選択レジスタ２６への書き込み
は、２回連続の書き込みアクセスでないと書き込みでき
ない等の制限を付加した方が好ましい。また、この実施
の形態３ではメモリ容量選択信号１１’を強制的にＨレ
ベルに固定する方法を取り上げたが、Ｍ３タイプ用のマ
スクを作成してメモリ容量選択信号１１’をＬレベルに
固定する方法で実現しても良い。
が簡単に変更されてしまうのは消費者にとっては好まし
くないため、メモリ容量選択レジスタ２６への書き込み
は、２回連続の書き込みアクセスでないと書き込みでき
ない等の制限を付加した方が好ましい。また、この実施
の形態３ではメモリ容量選択信号１１’を強制的にＨレ
ベルに固定する方法を取り上げたが、Ｍ３タイプ用のマ
スクを作成してメモリ容量選択信号１１’をＬレベルに
固定する方法で実現しても良い。
【００４４】実施の形態４．図５はこの発明の実施の形
態４によるマイクロコンピュータのメモリ容量選択回路
１の近辺の回路構成を示す回路図である。図において、
１１”は外部端子（入力端子）からの入力信号（選択信
号）により設定可能なメモリ容量選択信号を伝達する信
号線、３１は外部端子であり、信号線２９に接続されて
いる。
態４によるマイクロコンピュータのメモリ容量選択回路
１の近辺の回路構成を示す回路図である。図において、
１１”は外部端子（入力端子）からの入力信号（選択信
号）により設定可能なメモリ容量選択信号を伝達する信
号線、３１は外部端子であり、信号線２９に接続されて
いる。
【００４５】次に動作について説明する。実施の形態３
ではメモリ容量選択レジスタ２６のビットｂ0 の値によ
り、メモリ容量選択信号１１’を強制的にＨレベルに固
定していたが、この実施の形態４では外部端子３１から
Ｈレベルの信号を入力すると、メモリ容量選択信号１
１”はメモリ容量選択信号１１には無関係にＨレベルと
なる。また、外部端子３１からＬレベルの信号を入力す
ると、メモリ容量選択信号１１”はメモリ容量選択回路
１で選択した何れかのレベルの信号となる。
ではメモリ容量選択レジスタ２６のビットｂ0 の値によ
り、メモリ容量選択信号１１’を強制的にＨレベルに固
定していたが、この実施の形態４では外部端子３１から
Ｈレベルの信号を入力すると、メモリ容量選択信号１
１”はメモリ容量選択信号１１には無関係にＨレベルと
なる。また、外部端子３１からＬレベルの信号を入力す
ると、メモリ容量選択信号１１”はメモリ容量選択回路
１で選択した何れかのレベルの信号となる。
【００４６】以上のように、この実施の形態４によれ
ば、外部からの入力信号により各タイプのマイクロコン
ピュータの動作チェックができる効果が得られる。
ば、外部からの入力信号により各タイプのマイクロコン
ピュータの動作チェックができる効果が得られる。
【００４７】ただし、ノイズ等の影響で外部端子３１の
入力が思いがけず変化してしまう可能性を考慮して、複
数の外部端子を設け、これらの外部端子からの入力信号
の論理積を入力として利用するか、３個の値を出力し得
る３値入力回路等を用いて意図せずにはメモリ容量が変
化しないように制限することもできる。
入力が思いがけず変化してしまう可能性を考慮して、複
数の外部端子を設け、これらの外部端子からの入力信号
の論理積を入力として利用するか、３個の値を出力し得
る３値入力回路等を用いて意図せずにはメモリ容量が変
化しないように制限することもできる。
【００４８】実施の形態５．図６はこの発明の実施の形
態５によるマイクロコンピュータのメモリ容量選択回路
１の近辺の回路構成を示す回路図である。図において、
３２および３６はスイッチ、３３，３４，３７，３８は
ＮＯＴ回路、３５はリセット信号を伝達する信号線、３
９は信号線である。スイッチ３２の一方の接点は信号線
２９の一端に、他方の接点はＮＯＴ回路３４の入力端子
及びスイッチ３６の一方の端子に接続され、スイッチ３
２の制御端子はＮＯＴ回路３３の出力端子に接続されて
いる。ＮＯＴ回路３３の入力端子は信号線３５にスイッ
チ３６の制御端子と並列に接続され、スイッチ３６の他
方の接点はＮＯＴ回路３７の出力端子に接続されてい
る。ＮＯＴ回路３４の出力端子はＮＯＴ回路３７及び３
８の入力端子に接続されている。ＮＯＴ回路３８の出力
端子は信号線３９の一端に、信号線３９の他端はスイッ
チ２８の一方の接点に接続されている。ＮＯＴ回路３
４，３７及びスイッチ３２，３６はラッチ回路を形成し
ている。
態５によるマイクロコンピュータのメモリ容量選択回路
１の近辺の回路構成を示す回路図である。図において、
３２および３６はスイッチ、３３，３４，３７，３８は
ＮＯＴ回路、３５はリセット信号を伝達する信号線、３
９は信号線である。スイッチ３２の一方の接点は信号線
２９の一端に、他方の接点はＮＯＴ回路３４の入力端子
及びスイッチ３６の一方の端子に接続され、スイッチ３
２の制御端子はＮＯＴ回路３３の出力端子に接続されて
いる。ＮＯＴ回路３３の入力端子は信号線３５にスイッ
チ３６の制御端子と並列に接続され、スイッチ３６の他
方の接点はＮＯＴ回路３７の出力端子に接続されてい
る。ＮＯＴ回路３４の出力端子はＮＯＴ回路３７及び３
８の入力端子に接続されている。ＮＯＴ回路３８の出力
端子は信号線３９の一端に、信号線３９の他端はスイッ
チ２８の一方の接点に接続されている。ＮＯＴ回路３
４，３７及びスイッチ３２，３６はラッチ回路を形成し
ている。
【００４９】次に、図７のタイミングチャートを参照し
ながらこの実施の形態５の動作について説明する。実施
の形態４では、外部端子３１に入力された入力信号を直
接スイッチ２８の入力信号としていたが、この実施の形
態５では外部端子３１に入力された入力信号をラッチ回
路を介してスイッチ２８に入力させている。
ながらこの実施の形態５の動作について説明する。実施
の形態４では、外部端子３１に入力された入力信号を直
接スイッチ２８の入力信号としていたが、この実施の形
態５では外部端子３１に入力された入力信号をラッチ回
路を介してスイッチ２８に入力させている。
【００５０】信号線３５上のリセット信号Ｓ1 がＬレベ
ルである期間Ｔ1 では、外部端子３１上に印加された入
力信号Ｓ2 はスイッチ３２，ＮＯＴ回路３４，３８を介
してそのまま信号線３９上に出力されスイッチ２８に伝
達される。なお、Ｓ3 は信号線３９上の信号である。
ルである期間Ｔ1 では、外部端子３１上に印加された入
力信号Ｓ2 はスイッチ３２，ＮＯＴ回路３４，３８を介
してそのまま信号線３９上に出力されスイッチ２８に伝
達される。なお、Ｓ3 は信号線３９上の信号である。
【００５１】この状態からリセット信号Ｓ1 がＨレベル
となると、スイッチ３２がオフ、スイッチ３６がオンし
て、その後の期間Ｔ2 において、外部端子３１から入力
された入力信号Ｓ2 の状態がラッチ回路にラッチされ、
外部端子３１に印加される入力信号Ｓ2 が変化しても信
号線３９上の信号Ｓ3 は変化することはない。
となると、スイッチ３２がオフ、スイッチ３６がオンし
て、その後の期間Ｔ2 において、外部端子３１から入力
された入力信号Ｓ2 の状態がラッチ回路にラッチされ、
外部端子３１に印加される入力信号Ｓ2 が変化しても信
号線３９上の信号Ｓ3 は変化することはない。
【００５２】以上のようにこの実施の形態５によれば、
ノイズ等の影響により外部端子３１に印加される入力信
号が思いがけず変化しても、さらに安全性が高まるとい
う効果がある。
ノイズ等の影響により外部端子３１に印加される入力信
号が思いがけず変化しても、さらに安全性が高まるとい
う効果がある。
【００５３】なお、この実施の形態５においては、外部
端子３１の信号Ｓ2 のラッチを有効とする期間をリセッ
ト信号をＨレベルとするタイミングで行っているが、こ
のタイミングはリセット信号を立ち上げる時刻の近傍の
時刻であればよい。
端子３１の信号Ｓ2 のラッチを有効とする期間をリセッ
ト信号をＨレベルとするタイミングで行っているが、こ
のタイミングはリセット信号を立ち上げる時刻の近傍の
時刻であればよい。
【００５４】なお、以上の全ての実施の形態は正論理で
動作するように構成しているが、負論理で動作するよう
に構成してもよいことは述べるまでもない。
動作するように構成しているが、負論理で動作するよう
に構成してもよいことは述べるまでもない。
【００５５】
【発明の効果】以上のように、この発明によれば、一つ
のチップレイアウトから複数のメモリ展開品を同時に開
発することが可能となるので、開発人員の削減およびメ
モリ展開品の特性差をなくすことができ、なおかつ複数
種類のメモリ容量の製品をウェハプロセスでカスタム工
程前までは共通に製造できるため、バンクの利用効率も
向上するという効果がある。
のチップレイアウトから複数のメモリ展開品を同時に開
発することが可能となるので、開発人員の削減およびメ
モリ展開品の特性差をなくすことができ、なおかつ複数
種類のメモリ容量の製品をウェハプロセスでカスタム工
程前までは共通に製造できるため、バンクの利用効率も
向上するという効果がある。
【００５６】また、多くの種類のメモリ容量のマイクロ
コンピュータを一つのチップレイアウトから同時に開発
することができるという効果がある。
コンピュータを一つのチップレイアウトから同時に開発
することができるという効果がある。
【００５７】さらに、一タイプのマイクロコンピュータ
用のマスクのみを作成するだけで、他のタイプマイクロ
コンピュータの動作チェックも可能となるという効果が
ある。
用のマスクのみを作成するだけで、他のタイプマイクロ
コンピュータの動作チェックも可能となるという効果が
ある。
【００５８】さらに、外部からの入力信号により各タイ
プのマイクロコンピュータの動作チェックができるとい
う効果がある。
プのマイクロコンピュータの動作チェックができるとい
う効果がある。
【００５９】さらに、ノイズ等の影響により外部端子に
印加される入力信号の思いがけない変化に対する安全性
が高まるという効果がある。
印加される入力信号の思いがけない変化に対する安全性
が高まるという効果がある。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータの構成の一部を示す回路図である。
ピュータの構成の一部を示す回路図である。
【図２】 図１に示したマイクロコンピュータのメモリ
マップの一例である。
マップの一例である。
【図３】 この発明の実施の形態２によるマイクロコン
ピュータの構成の一部を示す回路図である。
ピュータの構成の一部を示す回路図である。
【図４】 この発明の実施の形態３によるマイクロコン
ピュータのメモリ容量選択回路の近辺の回路構成を示す
回路図である。
ピュータのメモリ容量選択回路の近辺の回路構成を示す
回路図である。
【図５】 この発明の実施の形態４によるマイクロコン
ピュータのメモリ容量選択回路１の近辺の回路構成を示
す回路図である。
ピュータのメモリ容量選択回路１の近辺の回路構成を示
す回路図である。
【図６】 この発明の実施の形態５によるマイクロコン
ピュータのメモリ容量選択回路の近辺の回路構成を示す
回路図である。
ピュータのメモリ容量選択回路の近辺の回路構成を示す
回路図である。
【図７】 実施の形態５の動作を示すタイミングチャー
トである。
トである。
【図８】 ３２ＫバイトのＲＯＭメモリ容量のチップを
２４ＫバイトのＲＯＭ容量メモリチップとして用いる場
合のメモリマップの一例である。
２４ＫバイトのＲＯＭ容量メモリチップとして用いる場
合のメモリマップの一例である。
【符号の説明】 １，１’ メモリ容量選択回路、２，２’ ＲＯＭ領域
デコード回路、３ 外部メモリ接続可能領域デコード回
路（外部領域デコード回路）、２６ メモリ容量選択レ
ジスタ、３１ 外部端子（入力端子）、３２，３６ ス
イッチ（ラッチ回路）、３４，３７ ＮＯＴ回路（ラッ
チ回路）。
デコード回路、３ 外部メモリ接続可能領域デコード回
路（外部領域デコード回路）、２６ メモリ容量選択レ
ジスタ、３１ 外部端子（入力端子）、３２，３６ ス
イッチ（ラッチ回路）、３４，３７ ＮＯＴ回路（ラッ
チ回路）。
Claims (5)
- 【請求項１】 マスクＲＯＭを備えたマイクロコンピュ
ータにおいて、マスクＲＯＭのデータを選択する工程で
用いるマスクにより出力を選択できる少なくとも１組の
回路で構成されるメモリ容量選択回路と、該メモリ容量
選択回路により内蔵ＲＯＭが有効となるアドレス空間を
変更するＲＯＭ領域デコード回路と、該ＲＯＭ領域デコ
ード回路で選択した内蔵ＲＯＭのメモリ容量に対応する
外部アドレスが有効となる空間を切り換える外部領域デ
コード回路とを具備し、前記内蔵ＲＯＭのメモリ容量及
びそれに対応した外部アドレスが有効となる空間を少な
くとも２種類選択できることを特徴とするマイクロコン
ピュータ。 - 【請求項２】 マスクＲＯＭを備えたマイクロコンピュ
ータにおいて、マスクＲＯＭのデータを選択する工程で
用いるマスクにより出力を選択できる少なくとも１組の
回路で構成されるメモリ容量選択回路と、該メモリ容量
選択回路により内蔵ＲＡＭが有効となるアドレス空間を
変更するＲＡＭ領域デコード回路と、該ＲＡＭ領域デコ
ード回路で選択した内蔵ＲＡＭのメモリ容量に対応する
外部アドレスが有効となる空間を切り換える外部領域デ
コード回路とを具備し、前記内蔵ＲＡＭのメモリ容量及
びそれに対応した外部アドレスが有効となる空間を少な
くとも２種類選択できることを特徴とするマイクロコン
ピュータ。 - 【請求項３】 メモリ容量選択データを格納するメモリ
容量選択レジスタを更に備え、該メモリ容量選択レジス
タに格納された前記メモリ容量選択データに基づいてメ
モリ容量及びそれに対応した外部アドレスが有効となる
空間を選択し得るようにしたことを特徴とする請求項１
または２記載のマイクロコンピュータ。 - 【請求項４】 外部から選択信号を入力し得る入力端子
を更に備え、該入力端子から入力された前記選択信号に
応じてメモリ容量及びそれに対応した外部アドレスが有
効となる空間を選択し得るようにしたことを特徴とする
請求項１または２記載のマイクロコンピュータ。 - 【請求項５】 入力端子から入力された選択信号をラッ
チするラッチ回路のラッチをリセットするリセット信号
を解除する近傍のタイミングで前記選択信号を取り込む
ことを特徴とする請求項４記載のマイクロコンピュー
タ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192880A JPH1139212A (ja) | 1997-07-17 | 1997-07-17 | マイクロコンピュータ |
| US08/962,328 US6092148A (en) | 1997-07-17 | 1997-10-31 | Microcomputer having different memory capacities that can be selected from a common chip layout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192880A JPH1139212A (ja) | 1997-07-17 | 1997-07-17 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139212A true JPH1139212A (ja) | 1999-02-12 |
Family
ID=16298522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9192880A Pending JPH1139212A (ja) | 1997-07-17 | 1997-07-17 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6092148A (ja) |
| JP (1) | JPH1139212A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785782B1 (en) * | 2001-09-10 | 2004-08-31 | Rambus Inc. | Techniques for increasing bandwidth in port-per-module memory systems having mismatched memory modules |
| US6769050B1 (en) * | 2001-09-10 | 2004-07-27 | Rambus Inc. | Techniques for increasing bandwidth in port-per-module memory systems having mismatched memory modules |
| US6636935B1 (en) * | 2001-09-10 | 2003-10-21 | Rambus Inc. | Techniques for increasing bandwidth in port-per-module memory systems having mismatched memory modules |
| US6826657B1 (en) * | 2001-09-10 | 2004-11-30 | Rambus Inc. | Techniques for increasing bandwidth in port-per-module memory systems having mismatched memory modules |
| KR20040081030A (ko) * | 2003-03-07 | 2004-09-20 | 마츠시타 덴끼 산교 가부시키가이샤 | 마이크로컴퓨터 응용시스템, 마이크로컴퓨터,신호처리시스템 및 신호처리ｌｓｉ |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6055857B2 (ja) * | 1981-01-12 | 1985-12-06 | 日産自動車株式会社 | メモリの識別方法 |
| JPS62151968A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | マイクロコンピユ−タ |
| JP2632753B2 (ja) * | 1991-05-02 | 1997-07-23 | 三菱電機株式会社 | 読出専用半導体メモリ装置 |
| JP3273068B2 (ja) * | 1992-04-30 | 2002-04-08 | シャープ株式会社 | システムメモリ及び該メモリを内蔵したマイクロコンピュータ |
| JPH0628495A (ja) * | 1992-07-10 | 1994-02-04 | Hitachi Ltd | 半導体集積回路 |
| JPH07302254A (ja) * | 1994-05-06 | 1995-11-14 | Mitsubishi Electric Corp | マイクロコンピュータシステム |
| JP2768321B2 (ja) * | 1995-02-28 | 1998-06-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP2830809B2 (ja) * | 1995-12-25 | 1998-12-02 | 日本電気株式会社 | マスクｒｏｍ |
| US5893927A (en) * | 1996-09-13 | 1999-04-13 | International Business Machines Corporation | Memory device having programmable device width, method of programming, and method of setting device width for memory device |
| JPH1139279A (ja) * | 1997-07-16 | 1999-02-12 | Mitsubishi Electric Corp | マイクロコンピュータおよびマルチチップモジュール |
-
1997
- 1997-07-17 JP JP9192880A patent/JPH1139212A/ja active Pending
- 1997-10-31 US US08/962,328 patent/US6092148A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6092148A (en) | 2000-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940002754B1 (ko) | 반도체 집적회로 장치의 제어방법 | |
| US5987581A (en) | Configurable address line inverter for remapping memory | |
| US7162563B2 (en) | Semiconductor integrated circuit having changeable bus width of external data signal | |
| US5592652A (en) | Single-chip microcomputer system having address space allocation hardware for different modes | |
| JPH1139212A (ja) | マイクロコンピュータ | |
| US5826059A (en) | Microcomputer for emulation | |
| KR20050110006A (ko) | 데이터 프로세싱 시스템의 메모리 관리 | |
| US6029210A (en) | Memory initialization system selectively outputting a data between a normal data stored in the memory and a fixed value according to a registered access state | |
| US7058832B2 (en) | Idle power reduction for state machines | |
| JPH1153338A (ja) | 半導体集積回路およびその半導体集積回路における外部バスモード選択方法 | |
| JP2000076871A (ja) | 半導体集積回路およびその製品仕様制御方法 | |
| JPH07334420A (ja) | 拡張メモリ制御回路 | |
| JP3093642B2 (ja) | シングルチップマイクロコンピュータおよびそのテスト方法 | |
| JPS6330658B2 (ja) | ||
| JP3251265B2 (ja) | メモリ出力制御回路 | |
| JPH06103106A (ja) | プログラムデバッグ装置 | |
| JP3336624B2 (ja) | 評価用データ処理半導体装置のアクセス対象選択回路 | |
| JP3006487B2 (ja) | エミュレーション装置 | |
| JPH11149334A (ja) | バス信号制御回路 | |
| US20080091889A1 (en) | Memory control apparatus | |
| JPH04361331A (ja) | 半導体集積回路 | |
| JPH06150022A (ja) | メモリチップ選択コントロール回路 | |
| JPH04177439A (ja) | シングルチップ・マイクロコンピュータ | |
| JPH09106684A (ja) | 半導体メモリ | |
| JP2002342105A (ja) | フラッシュメモリ書き込みシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040709 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060606 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061010 |