JPH0628495A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 多種多様のシングルチップマイクロコンピュ
ータを短期間に開発する手段を提供することにある。 【構成】 複数個の機能ブロックを含み、動作されるべ
き機能ブロックを選択するための信号を、機能ブロック
選択手段９で形成するシングルチップマイクロコンピュ
ータ１００において、ＰＲＯＭ２のうちの全部又は一部
の領域に対する読出し動作又は書き込み動作を禁止する
手段１０１を有し、この禁止する手段１０１は、制御端
子１０２と電源Ｖｓｓ供給用リード端子１１０との導通
または非導通状態に応じて、前記機能ブロック選択手段
９で生成されるＰＲＯＭ選択信号の有効性を決定するも
のである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置にか
かり、例えば、シングルチップマイクロコンピュータに
利用して有効な技術に関するものである。

【０００２】

【従来の技術】シングルチップマイクロコンピュータ
は、昭和５９年１１月３０日オーム社発行の『ＬＳＩハ
ンドブック』Ｐ５４０およびＰ５４１に記載されるよう
に、中央処理装置を中心にしてプログラム保持用のＲＯ
Ｍ（リードオンリメモリ）、データ保持用のＲＡＭ（ラ
ンダムアクセスメモリ）、およびデータの入出力を行う
ための入出力回路などの機能ブロックが１つの半導体基
板上に形成されて成る。斯るシングルチップマイクロコ
ンピュータを用いてシステム構成を行うと、汎用マルチ
チップマイクロプロセッサなどを用いる場合に比べて実
装面積の縮小と信頼性の向上を実現することができる。

【０００３】

【発明が解決しようとする課題】しかしながら、シング
ルチップマイクロコンピュータは、これが組み込まれる
システムに応じて最適な内蔵機能若しくは内蔵周辺回路
構成が通常異なる。特に、いわゆる半導体集積回路の集
積度が向上し、１つの半導体基板上に形成可能な機能ブ
ロックの数が増大し、その組合せが飛躍的に増大する
と、１つのシステムには最適なシングルチップマイクロ
コンピュータであっても、他のシステムに対しては機能
不足または機能過剰となってしまう場合もある。このた
め、多種多様のシングルチップマイクロコンピュータ
を、短期間に開発しなければならない。開発期間の内、
論理設計・レイアウト設計については、自動設計の適用
により開発期間の短縮が図られているが、試作期間・評
価期間は、半導体集積回路製造技術の複雑化並びにシン
グルチップマイクロコンピュータの機能の向上によって
短縮が困難になっている。

【０００４】これに対して、１つのシングルチップマイ
クロコンピュータに、大規模メモリ並びに豊富な機能ブ
ロックを内蔵して複数のシステムに適用可能とすること
ができる。しかしながら、このようなシングルチップマ
イクロコンピュータはいずれのシステムに対しても無駄
が多く、製造費用も大きくなってしまう。大容量メモリ
を内蔵すると外部拡張動作時に使用できる外部メモリの
容量が小さくなってしまうなどの問題がある。

【０００５】本発明の目的は、多種多様のシングルチッ
プマイクロコンピュータを短期間に開発する手段を提供
することにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、内蔵メモリの全部または一部
分、あるいは内蔵機能ブロックを内部バスを介して読み
出し又は書き込む動作を、半導体集積回路装置の電極端
子に結合される所定のいずれか一方の電源供給用外部接
続電極との導通または非導通状態などに応じて固定的に
禁止するようにして、シングルチップマイクロコンピュ
ータなどの半導体集積回路を構成するものである。

【０００９】

【作用】上記した手段によれば、開発すべきシングルチ
ップマイクロコンピュータに対し、その内蔵機能を包含
し且つその他の機能も有する本発明に係るシングルチッ
プマイクロコンピュータを流用するとき、所定のいずれ
か一方の電源供給用リードもしくは導電パターンとの導
通または非導通状態などに応じて内蔵メモリの全部また
は一部分、あるいはその他の内蔵機能ブロックのデータ
読み出し又は書き込み動作を禁止することで、あたかも
その動作が禁止された部分を有しない前記開発すべきシ
ングルチップマイクロコンピュータとして短期間に提供
することを実現する。

【００１０】

【実施例】図１には本発明の一実施例に係るシングルチ
ップコンピュータのブロック図が示される。

【００１１】同図に示されるシングルチップコンピュー
タ１００は、特に制限はされないものの、ＣＰＵ（中央
処理装置）１，３２ｋバイトの記憶容量を持つＰＲＯＭ
（プログラマブルＲＯＭ）２，１ｋバイトの記憶容量を
持つＲＡＭ３，タイマ４，ＳＣＩ（シリアルコミュニケ
ーションインタフェース）５，Ａ／Ｄ変換器６、および
第１乃至第９入出力ポート７１〜７９，機能ブロック選
択回路（ＭＳ）９から構成され、これらのブロックは内
部バスによって相互に接続されて成り、公知の半導体製
造技術により１つの半導体基板上に形成される。内部バ
スは、特に制限はされないものの１６ビットのアドレス
バス８１、８ビットのデータバス８２、並びにリード信
号やライト信号そして図示はされない水晶振動子などの
発振周波数にもとづいて生成され或は外部から供給され
るクロック信号から生成されるシステムクロック信号線
などを含む。

【００１２】本実施例においては、おのおのの機能ブロ
ックにはすべてのアドレス信号（１６本）が入力される
のではなく、当該機能ブロックが選択されたことを示す
機能ブロック選択信号と、当該機能ブロックの中の何れ
のアドレスが選択されたかを示す下位アドレスが入力さ
れている。例えば、ＰＲＯＭ２には機能ブロック選択信
号１本と下位アドレス１４本が入力されるものである。
かかる機能ブロック選択信号は、機能ブロック選択回路
９が、ＣＰＵ１が出力するアドレス信号の所定の複数ビ
ットを解読して、各機能ブロックに供給する。

【００１３】図２には上記シングルチップマイクロコン
ピュータ１００のアドレスマップが示される。

【００１４】本実施例におけるシングルチップマイクロ
コンピュータ１００の内蔵メモリは前記ＰＲＯＭ２とＲ
ＡＭ３である。特に制限はされないものの、ＰＲＯＭ２
はプログラム及び固定データ格納用であり、ユーザがＰ
ＲＯＭ書き込み装置を使用して書き込むことができる。
本実施例ではＰＲＯＭ２は２つのの領域ＰＲＯＭ２１と
ＰＲＯＭ２２に分割されている。ＲＡＭ３は一時的なデ
ータの格納用または作業領域として利用される。ＲＡＭ
３は２つの領域ＲＡＭ３１とＲＡＭ３２に分割されてい
る。特に制限はされないものの、タイマ４は、それぞれ
タイマカウンタ、比較レジスタなどを有する２つの独立
したタイマ４１、タイマ４２から構成されている。特に
制限はされないものの、図２の斜線部分は外部拡張動作
時に外部メモリに割当て可能なアドレス領域である。

【００１５】図１において、前記チップの周辺部には、
電極端子として多数の端子（ボンディングパッド）が配
置され、第１乃至第９入出力ポート７１〜７９の入出力
端子に接続されたボンディングパッドＰ１０〜Ｐ１７、
Ｐ２０〜Ｐ２３、Ｐ３０〜Ｐ３７、Ｐ４０〜Ｐ４７、Ｐ
５０〜Ｐ５７、Ｐ６０〜Ｐ６３、Ｐ７０〜Ｐ７７、Ｐ８
０〜Ｐ８７、Ｐ９０〜Ｐ９７、水晶発振子が接続されま
たは外部クロックが供給されるボンディングパッドＸＴ
ＡＬ，ＥＸＴＡＬ、電源端子Ｖｄｄ，Ｖｓｓなどが配置
される。特に制限はされないものの、Ｖｄｄ端子には相
対的に高レベルの電源が、Ｖｓｓ端子には相対的に低レ
ベルの電源が接続される。

【００１６】このようにして１チップ化されたシングル
チップマイクロコンピュータ１００は組立工程において
パッケージのマウントに貼付（ダイボンディング）さ
れ、パッケージのリード端子と前記ボンディングパッド
が、特に制限はされないものの金線によって接続（ワイ
ヤボンディング）された後、封止される。

【００１７】図１に示される実施例においては、ＰＲＯ
Ｍ２の半分に対して選択的にデータ読出しが禁止可能と
されている。制御用パッド１０２に接続された制御回路
１０１が設けられている。制御用パッド１０２の入力レ
ベルが相対的に低レベルの電源（Ｖｓｓ）電圧レベルに
固定されているとき、制御回路１０１少なくともＰＲＯ
Ｍの半分のデータの読み出しを固定的に禁止するための
制御信号φｉｎｈをハイレベルに活性化し、これと、機
能ブロック選択回路９からのデコード結果信号とに基づ
いてＰＲＯＭ２の選択信号を生成する。

【００１８】図３には斯る制御回路１０１の一例が示さ
れている。この制御回路１０１はＰチャネル型ＭＯＳＦ
ＥＴＱ１０とＮチャネル型ＭＯＳＦＥＴＱ１１からなる
ＣＭＯＳインバータを含み、このＣＭＯＳインバータの
入力は高抵抗１０３を介して高レベルの電源Ｖｄｄが供
給されるとともに、信号配線１０４と入力保護回路１０
６を経由して、前記制御用パッド１０２に接続されてい
る。ＣＭＯＳインバータが出力する制御信号φｉｎｈ
は、特に制限はされないものの、反転されてアンドゲー
ト１０５１の一方の入力に接続される。このアンドゲー
ト１０５１の他方の入力は前記機能ブロック選択回路９
が生成したＰＲＯＭ２２選択信号φＳＥＬ２２であり、
アンドゲート１０５１の出力が、オアゲート１０５２の
一方の入力に接続される。オアゲート１０５２の他方の
入力は前記機能ブロック選択回路９が生成したＰＲＯＭ
２１選択信号φＳＥＬ２１であり、オアゲート１０５２
の出力がＰＲＯＭ２全体の選択信号φＣＳ２としてＰＲ
ＯＭ２に与えられる。この選択信号φＣＳ２がＰＲＯＭ
２に含まれるリード制御回路に供給され、選択信号φＣ
Ｓ２が選択レベルすなわちハイレベルであるとリード信
号などによって所定のタイミングに従ってＰＲＯＭ２の
内部が活性化されてデータの読出し動作が可能にされ
る。また、選択信号φＣＳ２が非選択レベルすなわちロ
ウレベルであるとＰＲＯＭ２の動作は一切禁止される。

【００１９】本実施例において、制御用パッド１０２が
非接続状態（フローティング）にされると、制御信号φ
ｉｎｈがロウレベルにされ、ＰＲＯＭ２２選択信号φＳ
ＥＬ２２によってＰＲＯＭ２２が選択されると、選択信
号φＣＳ２を活性化（ハイレベル）してＰＲＯＭ２の動
作を許容する。一方、図１に示すように制御用パッド１
０２を低レベルの電源Ｖｓｓ供給用のリードにワイヤ１
１１を介してボンディングすると、前記制御信号φｉｎ
ｈがハイレベルされるため、アンドゲート１０５１の出
力はロウレベルに固定され、ＰＲＯＭ２２選択信号φＳ
ＥＬ２２によってＰＲＯＭ２２が選択されても選択信号
φＣＳ２はロウレベルとされる。したがって、ＰＲＯＭ
２２に相当するアドレスをＣＰＵ１がリードまたはライ
トしても、ＰＲＯＭ２２の内容が内部バスに読み出され
或は内部バスからＰＲＯＭ２２に書き込まれることはな
い。換言すれば、この状態において、図２のメモリマッ
プで示されたＰＲＯＭ２２は実質的に存在しないのと同
じになる。したがって、制御用パッド１０２が低レベル
の電源Ｖｓｓ供給用リード１１０にボンディングされた
チップは、モールド樹脂やパッケージを故意に分解して
改変が加えられるような特殊な処理が施されない限り、
通常の使用状態では１６ｋバイトのＰＲＯＭを搭載した
シングルチップマイクロコンピュータとしての利用が可
能となる。なお、ＰＲＯＭ書き込み装置を用いて、ＰＲ
ＯＭ２に書き込む場合も、概略上記同様の動作となる。

【００２０】図４には制御回路１０１の別の例が示され
ている。同図に示される制御回路１０１は、図３に示さ
れるのと同様のアンドゲート１０５１ａ及びオアゲート
１０５２ａの他に、選択信号φＳＥＬ２２と禁止信号φ
ｉｎｈを受けるアンドゲート１０５１ｄ及びこのアンド
ゲート１０５１ｄの出力と選択信号φＳＥＬ２１を受け
るオアゲート１０５２ｄを備える。オアゲート１０５２
ｄの出力は外部メモリ用の選択信号φＣＳＥとされる。
この構成においては、制御用パッド１０２を低レベルの
電源Ｖｓｓ供給用のリード１１０にボンディングし、制
御信号φｉｎｈをハイレベルとした状態で、ＰＲＯＭ２
２が選択されると、選択信号φＣＳ２はロウレベルとさ
れるが、このとき、外部メモリ選択信号φＣＳＥがハイ
レベルとなって、外部メモリをリード／ライトできるよ
うにされる。

【００２１】図１の実施例によれば、使用可能なメモリ
容量を変更したシングルチップマイクロコンピュータ
を、即座に開発可能である。この場合、実際のチップ
は、ＰＲＯＭ３２ｋバイト、ＰＲＯＭ１６ｋバイトの何
れの場合も同一であるため、試作・評価を共通化し、こ
れらに必要とされる作業量・期間を縮小して、開発費用
を削減できる。このようにして開発した、例えば、ＰＲ
ＯＭ１６ｋバイトのシングルチップマイクロコンピュー
タは、実際にはＰＲＯＭ３２ｋバイトのブロックを内蔵
しているため、実際にＰＲＯＭ１６ｋバイトのブロック
を内蔵したシングルチップマイクロコンピュータを開発
した場合に比べて、チップ面積が大きく、製造コストが
高いものの、短期間で開発可能である、また、開発コス
トを低減できるといった効果がある。これらは、特に少
量多品種生産を行なう場合に大きな効果を得ることがで
きる。一方、大量生産を行なう場合は、前記製造コスト
の増加が、前記開発コストの削減を上回る。実際にＰＲ
ＯＭ１６ｋバイトのブロックを内蔵したシングルチップ
マイクロコンピュータを開発する必要があっても、本実
施例による開発方法で短期間にＰＲＯＭ１６ｋバイトの
シングルチップマイクロコンピュータを開発・提供し、
同時に、実際にＰＲＯＭ１６ｋバイトのブロックを内蔵
したシングルチップマイクロコンピュータを開発を行な
って、開発完了時点で切替を行ない、製造コストの低減
を行えば良い。この場合、２種類のシングルチップマイ
クロコンピュータの間に機能の相違がないため、切替に
よるシステムの設計変更などの問題はない。

【００２２】図５には制御回路１０１の更に別の例が示
されている。この例においては、制御回路１０１が生成
する制御信号φｉｎｈによって、ＰＲＯＭ２の容量に加
えて、ＲＡＭ３の容量の変更とタイマ４の一部機能の動
作許可または禁止を制御している。制御信号φｉｎｈ
は、前記同様に、反転されてアンドゲート１０５１ａ、
１０５１ｂ、１０５１ｃの一方の入力に接続される。こ
のアンドゲート１０５１ａ、１０５１ｂ、１０５１ｃの
他方の入力には前記機能ブロック選択回路９が生成した
ＰＲＯＭ２２選択信号φＳＥＬ２２、ＲＡＭ３２選択信
号φＳＥＬ３２，タイマ４２選択信号φＳＥＬ４２が供
給され、アンドゲート１０５１ａ、１０５１ｂの出力
が、オアゲート１０５２ａ、１０５２ｂの一方の入力に
接続される。オアゲート１０５２ａ、１０５２ｂの他方
の入力には、前記機能ブロック選択回路が生成したＰＲ
ＯＭ２１選択信号φＳＥＬ２１、ＲＡＭ３１選択信号φ
ＳＥＬ３１が供給され、オアゲート１０５２ａ、１０５
２ｂ、アンドゲート１０５１ｃの出力が、ＰＲＯＭ２選
択信号φＣＳ２、ＲＡＭ３選択信号φＣＳ３，タイマ４
２選択信号φＣＳ４２として、それぞれＰＲＯＭ２、Ｒ
ＡＭ３，タイマ４に与えられる。

【００２３】図５に示される回路構成において、制御用
パッド１０２が非接続状態にされると、制御信号φｉｎ
ｈがロウレベルにされ、ＰＲＯＭ２２選択信号φＳＥＬ
２２、ＲＡＭ３２選択信号φＳＥＬ３２，タイマ４２選
択信号φＳＥＬ４２によってＰＲＯＭ２２、ＲＡＭ３
２，タイマ４２が選択される時にはその動作を許容す
る。一方、図１に示すように制御用パッド１０２を低レ
ベルの電源Ｖｓｓ供給用のリードにワイヤ１１１を介し
てボンディングすると、前記制御信号φｉｎｈがハイレ
ベルされるため、アンドゲート１０５ａ、１０５１ｂ、
１０５１ｃの出力はロウレベルに固定され、ＰＲＯＭ２
２選択信号φＳＥＬ２２、ＲＡＭ３１選択信号φＳＥＬ
３１，タイマ４２選択信号φＳＥＬ４１によってＰＲＯ
Ｍ２２、ＲＡＭ３２，タイマ４２が選択されても選択信
号φＣＳ２、選択信号φＣＳ３，選択信号φＣＳ４２は
ロウレベルの非活性化レベルを保つ。したがって、制御
用パッド１０２が低レベルの電源Ｖｓｓ供給用リード１
１０にボンディングされたチップは、実質的にＰＲＯＭ
１６ｋバイト、ＲＡＭ５１２バイト、タイマ１チャネル
のシングルチップマイクロコンピュータとしての利用が
可能となる。

【００２４】制御用パッド１０２を複数本設ければ、こ
れら制御端子の状態の組合せによって２通り以上の組合
せを実現できる。

【００２５】図６には制御回路１０１の更に他の一例が
示されている。同図に示される制御回路１０１が生成す
る制御信号φｉｎｈは、特に制限はされないものの、同
一のアドレスに存在するタイマ４１１とタイマ４１２の
何れを使用するかを選択するように機能される。この例
において、制御用パッド１０２が非接続状態にされる
と、制御信号φｉｎｈがロウレベルにされ、タイマ４１
選択信号φＳＥＬ４１によってタイマ４１１が選択さ
れ、タイマ４１２の選択信号はロウレベルに固定され
る。このため、タイマ４１１のみが使用可能である。一
方、図１に示すように制御用パッド１０２を低レベルの
電源Ｖｓｓ供給用のリードにワイヤ１１１を介してボン
ディングすると、前記制御信号φｉｎｈがハイレベルさ
れるため、タイマ４１選択信号φＳＥＬ４１によってタ
イマ４１２が選択され、タイマ４１１の選択信号はロウ
レベルに固定される。このため、タイマ４１１のみが使
用可能である。

【００２６】この実施例によれば使用可能な機能ブロッ
クを変更したシングルチップマイクロコンピュータを即
座に開発可能である。すなわち、端子数あるいはメモリ
マップ上の制約から１つのシングルチップマイクロコン
ピュータに内蔵できない機能ブロックを、あらかじめ内
蔵しておき、必要に応じて機能ブロックを選択してシン
グルチップマイクロコンピュータを開発することができ
る。また、機能ブロックのアドレスを変更することもで
きる。例えば、タイマ４１のアドレスをＨ’ＦＦＣ８〜
Ｈ’ＦＦＣＦからＨ’Ｆ０００〜Ｈ’Ｆ００７に変更す
る場合、Ｈ’ＦＦＣ８〜Ｈ’ＦＦＣＦの選択信号とＨ’
Ｆ０００〜Ｈ’Ｆ００７の選択信号のいずれでタイマ４
１の選択信号φＣＳ４１を発生するかを、前記制御信号
φｉｎｈによって切替れば良い。

【００２７】図７には本発明に係るの第２実施例に係る
シングルチップコンピュータの要部が示される。上記第
１実施例では、シングルチップマイクロコンピュータの
機能選択を制御用パッド１０２のボンディングの有無で
行なったが、本実施例においては、かかる選択をフュー
ズ回路に対するプログラムで行なうものである。すなわ
ち、制御回路１０１の入力を、制御用パッド１０２では
なく、レーザで溶断可能なフューズ１３０を介して低レ
ベルの内部電源Ｖｓｓ配線に接続しておき、ＰＲＯＭ３
２ｋバイトとする場合には、ウェーハ製造工程にて、レ
ーザでフューズ１３０を溶断すれば、図１で制御用パッ
ド１０２を非接続状態とした場合と同様になる。一方、
ＰＲＯＭ１６ｋバイトとする場合には、フューズ１３０
をそのままとすれば、図１で制御用パッド１０２を接続
状態とした場合と同様になる。さらに図示はされない
が、フューズに相当する部分を、フォトマスクを用いた
エッチングで処理したり、電気的に溶断することもでき
る。また、初期状態は非導通状態とし、後から選択的に
導通状態とするようなものであってもよい。本実施例に
よれば、専用の制御端子を多数設けるよりも、フューズ
を多数設ける方が簡単であり、多種のシングルチップマ
イクロコンピュータを実現する場合に効果が大きい。

【００２８】図８には本発明の第３実施例に係るシング
ルチップコンピュータの要部が示される。本実施例で
は、シングルチップマイクロコンピュータの選択をＰＲ
ＯＭ２と同じ不揮発性記憶素子に対するプログラムで行
なうものである。図８には図３に対応する要部の構成例
が示される。この場合には制御回路１０１の入力１０４
を、ＰＲＯＭ素子Ｑ１２を介して低レベルの内部電源Ｖ
ｓｓに接続しておき、ＰＲＯＭ３２ｋバイトとする場合
には、ＰＲＯＭ素子を書き込み状態、すなわちオフ状態
とすれば、図１で制御用パッド１０２を非接続状態とし
た場合と同様になる。一方、ＰＲＯＭ１６ｋバイトとす
る場合には、ＰＲＯＭ素子Ｑ１２を書き込みしない消去
状態、すなわちオン状態とすれば、図１で制御用パッド
１０２を接続状態とした場合と同様になる。かかるＰＲ
ＯＭ素子の書き込み方法については、本発明に直接の関
係はないので詳細な説明は省略する。かかるＰＲＯＭ素
子と内蔵メモリとしてのＰＲＯＭ２の書き込み回路を共
用すれば物理的規模の縮小をはかることができる。

【００２９】ここで、半導体集積回路の製造工程におい
てシングルチップマイクロコンピュータに欠陥の発生す
る確率を考えると、かかる確率は物理的な面積に比例す
る、すなわち、シングルチップマイクロコンピュータの
各ブロックの内、物理的な面積の最も大きいブロックに
最も欠陥が発生しやすいことが知られている。かかる物
理的な面積の大きいブロックの一つがＰＲＯＭ２であ
る。ＰＲＯＭ２は、記憶素子の数の多さに加えて、高電
圧を用いて書き込む性質上、アドレスデコーダ・入出力
回路が高耐圧回路とされているためである。この時、Ｐ
ＲＯＭ３２ｋバイトのシングルチップマイクロコンピュ
ータとして製造されたものの、ＰＲＯＭ２２の部分に欠
陥を有するチップであっても、本実施例によってＰＲＯ
Ｍ２２の動作を禁止して、ＰＲＯＭ１６ｋバイトのシン
グルチップマイクロコンピュータとしての利用が可能と
なる。したがって、本発明によれば、ＰＲＯＭなどの内
蔵機能ブロックの一部分に欠陥があっても、チップを破
棄することがなく、欠陥のある部分を使用しないシング
ルチップマイクロコンピュータとしての利用が可能とな
る。

【００３０】図９にはフューズを用いた図７の第２実施
例に対する変形実施例であるシングルチップコンピュー
タの要部が示される。図７の実施例では、ＰＲＯＭ２２
の部分に欠陥を有するチップであっても、ＰＲＯＭ２２
の動作を禁止して、ＰＲＯＭ１６ｋバイトのシングルチ
ップマイクロコンピュータとしての利用が可能である
が、本実施例ではＰＲＯＭ２１、ＰＲＯＭ２２の何れの
部分に欠陥を有するチップであっても、ＰＲＯＭ１６ｋ
バイトのシングルチップマイクロコンピュータとしての
利用が可能とする。このため、ＰＲＯＭ２には、アドレ
スＡ０〜Ａ１３を直接入力し、アドレスＡ１４はフュー
ズ１３１を介して入力する。このとき、アドレスＡ１４
の入力は高抵抗１０３ａを介して高レベルの電源Ｖｄｄ
に結合しておく。

【００３１】ＰＲＯＭ２に全く欠陥がない場合にはレー
ザーでフューズ１３０を切断する。ＰＲＯＭ２２の部分
に欠陥がある場合には、前記同様にフューズ１３０を溶
断しない状態にしておけばよい。ＰＲＯＭ２１の部分に
欠陥がある場合には、レーザでフューズ１３０を溶断せ
ず、ＰＲＯＭ２１に相当するアドレスを選択したときに
ＰＲＯＭ２の選択信号φＣＳ２がハイレベルにされるよ
うにする。更に、フューズ１３１を溶断して、ＰＲＯＭ
２に入力されるアドレスＡ１４がハイレベルに固定され
るようにして、ＰＲＯＭ２が選択されたときには常にＰ
ＲＯＭ２２が使用されるようにする。すなわち、ＰＲＯ
Ｍ２２の部分をＰＲＯＭ２１に相当するアドレスＨ’０
０００〜Ｈ’３ＦＦＦの１６ＫバイトＰＲＯＭとして使
用できるようにする。

【００３２】上記各実施例によって内蔵の機能ブロック
のデータ読み出しまたは書き込み動作を禁止すること
で、あたかもその部分を有さない前記開発すべきシング
ルチップマイクロコンピュータとする場合、端子数が変
更されることが考えられる。また、使用する端子（ボン
ディングパッド）が変更されることが考えられる。すな
わち、図１では第１乃至第９入出力ポート７１〜７９の
入出力端子に接続されたボンディングパッドＰ１０〜Ｐ
１７、Ｐ２０〜Ｐ２３、Ｐ３０〜Ｐ３７、Ｐ４０〜Ｐ４
７、Ｐ５０〜Ｐ５７、Ｐ６０〜Ｐ６３、Ｐ７０〜Ｐ７
７、Ｐ８０〜Ｐ８７、Ｐ９０〜Ｐ９７を有するものとし
たが、第８乃至第９入出力ポート７８〜７９の動作を禁
止することが考えられる。この場合、かかる第８乃至第
９入出力ポート７８〜７９の入出力端子に接続されたボ
ンディングパッドＰ８０〜Ｐ８７、Ｐ９０〜Ｐ９７自体
は存在し、リード端子とのボンディングを行なわないこ
とになる。

【００３３】このような場合には、例えばパッケージに
均等に配置されたリード端子からボンディングパッドま
での距離が、ボンディングパッドＰ８０〜Ｐ８７、Ｐ９
０〜Ｐ９７の存在しない場合に比べて大きくなるものが
存在するようになり、これらを接続するワイヤの長さも
長くなってしまう。長いワイヤは、ボンディングを行な
った後、封止を行なう時に、封止剤の流れによって移動
して、隣のワイヤあるいはチップと接触してしまう可能
性がある。前記のように金線などの金属線でワイヤを構
成すると、かかるワイヤ同士の接触によって、信号が短
絡してシングルチップマイクロコンピュータは正常動作
を行なわなくなってしまう。以下この対策を図１０を参
照しながら説明する。

【００３４】図１０には端子数の変更を容易に実現した
半導体集積回路装置の実施例が示される。同図（Ａ）に
は封止状態の半導体集積回路装置の全体的な断面が示さ
れる。２００はチップ、２０１は被覆ワイヤ、２０２は
リード端子、２０３は樹脂などの封止剤、２０４はチッ
プのマウントである。同図（Ｂ）にはボンディングワイ
ヤ近傍の拡大断面図が示され、２０５はボンディングパ
ッド、２０１Ａは被覆ワイヤ２０１を構成する金属線、
２０１Ｂは金属線２０１Ａを被覆する絶縁被覆である。
図１０に示される半導体集積回路装置例えばシングルチ
ップコンピュータは、前記リード端子２０２とシングル
チップコンピュータの前記ボンディングパッド２０５
が、金属線２０１Ａの表面を絶縁被覆２０１Ｂで被覆し
た被覆ワイヤ２０１によって接続され、その後封止剤２
０３でモールドされて成る。かかる被覆ワイヤ２０１の
接続方法は、例えば、特開昭６３−１８２８２８号公報
などによって公知であるのでその詳細な説明は省略す
る。図１０に示される通り、被覆ワイヤ２０１でワイヤ
ボンディングをおこなえば、ワイヤ同士あるいはワイヤ
とチップが接触してもシングルチップマイクロコンピュ
ータは正常動作を行なうことができ、シングルチップマ
イクロコンピュータの端子数を変更する場合に発生する
恐れのある不都合を未然に防止することができる。

【００３５】上記実施例によれば以下の効果を得るもの
である。すなわち、複数の機能ブロックを内蔵した半導
体集積回路装置において、内蔵メモリの全部または一部
分、あるいは機能ブロックを内部バスを介して読み出す
または書き込む動作を、半導体集積回路装置の電極端子
に結合される所定のいずれか一方の電源供給用外部接続
電極との導通または非導通状態に応じて固定的に禁止す
るようにして、半導体集積回路装置を構成することによ
り、あたかもかかる禁止された部分を有さない半導体集
積回路装置として短期間に提供することができる。

【００３６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
機能ブロックの動作の禁止には、機能ブロック選択信号
を禁止する他、機能ブロックに直接禁止信号を入力し
て、かかる機能ブロックをリセット状態にし、クロック
を停止状態にとどめればよい。また、上記実施例では、
ワイヤボンディングでパッケージのリード端子とボンデ
ィングパッドを接続する場合について説明したが、ボン
ディングパッドを半田バンプのような接続電極構造にし
て、フェースダウンでチップを配線基板の導電パターン
に搭載するフリップチップ方式、あるいはウェーハ製造
工程でチップの接続電極部にビーム状リードを形成して
おいて、これを配線基板の導電パターンにフェースダウ
ンで接続するビームリード方式、さらには金バンプを持
ったチップを長尺ポリイミド樹脂のようなテープに形成
されたリードフレームの導電リードにフェースアップで
ボンディングした後当該リードをテープから分離するよ
うなＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄ
ｉｎｇ）方式なども採用することができる。また、内蔵
される機能ブロックの数や種類、機能ブロックの選択方
法、あるいは、パッケージなどについては何ら限定され
ない。また、制御回路１０１や制御用パッド１０２の具
体的構成は上記実施例に限定されず、その他種々変更可
能である。たとえば、制御回路１０１は機能ブロック選
択回路９に含めることもできる。また、実施例を相互に
組合せて構成することも可能である。図９のＰＲＯＭ素
子をＰＲＯＭ２内部に設けることもできる。

【００３７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、それに限定されるものではなく、その他の
半導体集積回路装置にも適用可能であり、本発明は少な
くとも複数の機能ブロックを有する半導体集積回路装置
に適用することができる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３９】すなわち、複数の機能ブロックを内蔵した
半導体集積回路装置において、内蔵メモリの全部または
一部分、あるいは機能ブロックを内部バスを介して読み
出し又は書き込む動作を、半導体集積回路装置の電極端
子に結合される所定のいずれか一方の電源供給用外部接
続電極との導通または非導通状態などに応じて固定的に
禁止するようにして、半導体集積回路装置を構成するこ
とにより、あたかも斯る動作が禁止された部分を有さな
い半導体集積回路装置として短期間に提供することがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るシングルチップマイ
クロコンピュータのブロック図である。

【図２】図１に示されるシングルチップマイクロコンピ
ュータの一例アドレスマップである。

【図３】図１のシングルチップマイクロコンピュータに
適用される制御回路の一例ブロック図である。

【図４】図１のシングルチップマイクロコンピュータに
適用される制御回路の他の一例ブロック図である。

【図５】図１のシングルチップマイクロコンピュータに
適用される制御回路のその他の一例ブロック図である。

【図６】図１のシングルチップマイクロコンピュータに
適用される制御回路の更に別の一例ブロック図である。

【図７】本発明の第２実施例に係るシングルチップマイ
クロコンピュータの要部を示すブロック図である。

【図８】本発明の第３実施例に係るシングルチップマイ
クロコンピュータの要部を示すブロック図である。

【図９】本発明の第２実施例に対する変形実施例を示す
ブロック図である。

【図１０】半導体集積回路の端子数の変更に際してボン
ディングワイヤーが接触して短絡する事態を防止するた
めの構成説明図である。

【符号の説明】

１ ＣＰＵ ２ ＰＲＯＭ ３ ＲＡＭ ４ タイマ ５ ＳＣＩ ６ Ａ／Ｄ変換器 ９ 機能ブロック選択回路 １０１ 制御回路 １０２ 制御パッド １１０ リード端子 １１１ ワイヤ φｉｎｈ 禁止信号 １３０ フューズ １３１ フューズ ２０１ 被覆ワイヤ ２０１Ｂ 絶縁被覆

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数個の機能ブロックを含み、動作され
   るべき機能ブロックを選択するための信号を、機能ブロ
   ック選択手段で形成する半導体集積回路において、前記
   機能ブロックの内の少なくとも一つの全部又は一部の読
   出し動作又は書き込み動作を禁止する手段を有し、この
   禁止する手段は、第１の状態と第２の状態とから選ばれ
   た状態に基づいて前記機能ブロック選択手段で生成され
   る信号の有効性を決定するものであることを特徴とする
   半導体集積回路。
2. 【請求項２】 前記読出し動作又は書き込み動作が禁止
   される機能ブロックは、プログラマブルＲＯＭである請
   求項１記載の半導体集積回路。
3. 【請求項３】 前記禁止する手段は、電極端子の入力が
   所定の何れか一方の電源電圧レベルに固定されるか否か
   によって第１の状態と第２の状態が決定されるものであ
   る請求項１又は２に記載の半導体集積回路。
4. 【請求項４】 前記禁止する手段は、プログラムリンク
   の導通又は非導通によって第１の状態と第２の状態が決
   定されるものである請求項１又は２に記載の半導体集積
   回路。
5. 【請求項５】 前記禁止する手段は、不揮発性記憶素子
   の消去状態又は書き込み状態に応じて第１の状態と第２
   の状態が決定されるものである請求項１又は２に記載の
   半導体集積回路。
6. 【請求項６】 複数個の機能ブロックを含み、動作され
   るべき機能ブロックを選択するための信号を、機能ブロ
   ック選択手段で形成する半導体集積回路において、前記
   機能ブロックの内の複数個の機能ブロックの全部又は一
   部の読出し動作又は書き込み動作を禁止する手段を有
   し、この禁止する手段は、第１の状態と第２の状態とか
   ら選ばれた状態に基づいて前記機能ブロック選択手段で
   生成される信号の有効性を決定するものであることを特
   徴とする半導体集積回路。
7. 【請求項７】 データ処理装置を一つの機能ブロックと
   して含み、前記禁止する手段は、当該データ処理装置に
   対する動作の禁止は除外されて成るものである請求項１
   乃至６の何れか１項記載の半導体集積回路。
8. 【請求項８】 前記禁止する手段は、読出し動作又は書
   き込み動作を禁止した機能ブロックに代えて、外部メモ
   リを読出しまたは書き込み可能にするものである請求項
   １乃至７の何れか１項記載の半導体集積回路。