JPH04361331A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04361331A JPH04361331A JP3136433A JP13643391A JPH04361331A JP H04361331 A JPH04361331 A JP H04361331A JP 3136433 A JP3136433 A JP 3136433A JP 13643391 A JP13643391 A JP 13643391A JP H04361331 A JPH04361331 A JP H04361331A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000011990 functional testing Methods 0.000 claims description 2
- 238000012360 testing method Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 8
- 101100029846 Oryza sativa subsp. japonica PIP1-1 gene Proteins 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 1
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- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、マイクロコンピュータ内において、内部レジスタ
を形成する半導体集積回路に関する。
特に、マイクロコンピュータ内において、内部レジスタ
を形成する半導体集積回路に関する。
【０００２】
【従来の技術】一般に、マイクロコンピュータ内におい
て、内部バスと半導体集積回路により形成される内部レ
ジスタとの間の接続は、図３に示されるように、内部バ
ス２０１に対して、複数の内部レジスタ２１−０、２１
−１、２１−２、２１−３、……、２１−ｎ（ｎは正整
数）が接続されており、これらの内部レジスタの従来の
構成としては、例えば、内部レジスタ２１−０において
は、図４に示されるように、内部バス２０１に対して、
ＯＲ回路１２および１３と、ＮＡＮＤ回路１４と、Ｄフ
リップフロップ１５と、ＡＮＤ回路１６および１７と、
レジスタ１８とを備えて構成される。
て、内部バスと半導体集積回路により形成される内部レ
ジスタとの間の接続は、図３に示されるように、内部バ
ス２０１に対して、複数の内部レジスタ２１−０、２１
−１、２１−２、２１−３、……、２１−ｎ（ｎは正整
数）が接続されており、これらの内部レジスタの従来の
構成としては、例えば、内部レジスタ２１−０において
は、図４に示されるように、内部バス２０１に対して、
ＯＲ回路１２および１３と、ＮＡＮＤ回路１４と、Ｄフ
リップフロップ１５と、ＡＮＤ回路１６および１７と、
レジスタ１８とを備えて構成される。
【０００３】図４において、ＯＲ回路１２および１３に
対しては、それぞれ内部バス２０１即ち（Ｂ０ 〜Ｂ３
）および（Ｂ４ 〜Ｂ７ ）のデータが入力され、こ
れらのＯＲ回路の出力は、共にＮＯＲ回路１４に入力さ
れてデコードされる。ＮＯＲ回路１４のデコード出力は
、Ｄフリップフロップ１５のＤ端子に入力されるが、Ｄ
フリップフロップ１５のＣＫ端子に入力される書込み／
読出しクロックＲＷＣ１を介してＱ端子より出力され、
ＡＮＤ回路１６および１７に送られる。ＡＮＤ回路１６
および１７に対しては、書込みクロックＷＣ２および読
出しクロックＲＣ２も入力されており、ＡＮＤ回路１６
の出力は、レジスタ１８に対する書込み制御信号として
レジスタ１８に入力され、また、ＡＮＤ回路１７の出力
は、レジスタ１８に対する読出し制御信号としてレジス
タ１８に入力される。
対しては、それぞれ内部バス２０１即ち（Ｂ０ 〜Ｂ３
）および（Ｂ４ 〜Ｂ７ ）のデータが入力され、こ
れらのＯＲ回路の出力は、共にＮＯＲ回路１４に入力さ
れてデコードされる。ＮＯＲ回路１４のデコード出力は
、Ｄフリップフロップ１５のＤ端子に入力されるが、Ｄ
フリップフロップ１５のＣＫ端子に入力される書込み／
読出しクロックＲＷＣ１を介してＱ端子より出力され、
ＡＮＤ回路１６および１７に送られる。ＡＮＤ回路１６
および１７に対しては、書込みクロックＷＣ２および読
出しクロックＲＣ２も入力されており、ＡＮＤ回路１６
の出力は、レジスタ１８に対する書込み制御信号として
レジスタ１８に入力され、また、ＡＮＤ回路１７の出力
は、レジスタ１８に対する読出し制御信号としてレジス
タ１８に入力される。
【０００４】レジスタ１８は、上述のように、内部バス
２０１の（Ｂ０ 〜Ｂ７ ）に接続されるとともに、様
々な信号線をマイクロコンピュータ内部に出力している
。
２０１の（Ｂ０ 〜Ｂ７ ）に接続されるとともに、様
々な信号線をマイクロコンピュータ内部に出力している
。
【０００５】図５（ａ）、（ｂ）、（ｃ）および（ｄ）
に示されるのは、この従来例における各信号のタイミン
グ図である。次に、図４および図５（ａ）、（ｂ）、（
ｃ）および（ｄ）を参照して、動作について説明する。
に示されるのは、この従来例における各信号のタイミン
グ図である。次に、図４および図５（ａ）、（ｂ）、（
ｃ）および（ｄ）を参照して、動作について説明する。
【０００６】図３の内部レジスタ２１−０が００Ｈ 番
地に割付けられている場合に、時間Ｔ１ のタイミング
においては、マイクロコンピュータのシステム・クロッ
クＣ１（図示されない）がアクティブの時点において、
内部バス２０１の（Ｂ０ 〜Ｂ７ ）のアドレスデータ
（００Ｈ ）は、ＯＲ回路１２および１３とＮＯＲ回路
１４を介してデコードされて、ＮＯＲ回路１４の出力は
“Ｈ”レベルとなり、Ｄフリップフロップ１５のＤ端子
に入力される。Ｄフリップフロップ１５においては、書
込み／読出しクロックＲＷＣ１の立下りのタイミングに
おいて、ＮＯＲ回路１４から出力される前記“Ｈ”レベ
ルの信号がラッチされる。次いで、マイクロコンピュー
タのシステム・クロックＣ２（図示されない）がアクテ
ィブの時点において、Ｄフリップフロップ１５のＱ端子
出力が“Ｈ”レベル、書込み制御信号ＷＣ２が“Ｈ”レ
ベルとなるように制御されて、これによりＡＮＤ回路１
６の出力は“Ｈ”レベルとなり、レジスタ１８に入力さ
れる。この時に、内部バス２０１の（Ｂ０ 〜Ｂ７ ）
のデータ、例えば５５Ｈ は、書込み制御信号ＷＣ２の
立下りのタイミングにおいて、レジスタ１８にラッチさ
れる。
地に割付けられている場合に、時間Ｔ１ のタイミング
においては、マイクロコンピュータのシステム・クロッ
クＣ１（図示されない）がアクティブの時点において、
内部バス２０１の（Ｂ０ 〜Ｂ７ ）のアドレスデータ
（００Ｈ ）は、ＯＲ回路１２および１３とＮＯＲ回路
１４を介してデコードされて、ＮＯＲ回路１４の出力は
“Ｈ”レベルとなり、Ｄフリップフロップ１５のＤ端子
に入力される。Ｄフリップフロップ１５においては、書
込み／読出しクロックＲＷＣ１の立下りのタイミングに
おいて、ＮＯＲ回路１４から出力される前記“Ｈ”レベ
ルの信号がラッチされる。次いで、マイクロコンピュー
タのシステム・クロックＣ２（図示されない）がアクテ
ィブの時点において、Ｄフリップフロップ１５のＱ端子
出力が“Ｈ”レベル、書込み制御信号ＷＣ２が“Ｈ”レ
ベルとなるように制御されて、これによりＡＮＤ回路１
６の出力は“Ｈ”レベルとなり、レジスタ１８に入力さ
れる。この時に、内部バス２０１の（Ｂ０ 〜Ｂ７ ）
のデータ、例えば５５Ｈ は、書込み制御信号ＷＣ２の
立下りのタイミングにおいて、レジスタ１８にラッチさ
れる。
【０００７】次に、図３の内部レジスタ２１−２が０２
Ｈ 番地に割付けられている場合に、時間Ｔ２ のタイ
ミングにおいては、マイクロコンピュータのシステム・
クロックＣ１がアクティブの時点において、内部バス２
０１の（Ｂ０ 〜 Ｂ７ ）のアドレスタ（０２Ｈ
）は、ＯＲ回路１２および１３とＮＯＲ回路１４を介し
てデコードされ、ＮＯＲ回路１４の出力は“Ｌ”レベル
となる。従って、ＮＯＲ回路１４の“Ｌ”レベルの出力
は、Ｄフリップフロップ１５のＤ端子に入力されてラッ
チされる。次に、マイクロコンピュータのシステム・ク
ロックＣ２がアクティブになると、Ｄフリップフロップ
１５の出力が“Ｌ”レベル、書込み制御信号ＷＣ２が“
Ｈ”レベルとなるように制御されて、ＡＮＤ回路１６の
出力は“Ｌ”レベルとなり、インアクティブとなるため
レジスタ１８はアクセスされることがない。更に、時間
Ｔ３ のタイミングにおいては、マイクロコンピュータ
のシステム・クロックＣ１がアクティブな時点において
、内部バス２０１の（Ｂ０ 〜Ｂ７ ）のアドレスデー
タ（００Ｈ ）は、ＯＲ回路１２および１３とＮＯＲ回
路１４を介してデコードされ、ＮＯＲ回路１４から出力
される“Ｌ”レベルのデータはＤフリップフロップ１５
によりラッチされる。 次に、マイクロコンピュータのシステム・クロックＣ２
がアクティブになると、Ｄフリップフロップ１５の出力
が“Ｈ”レベル、書込み制御信号ＷＣ２が“Ｈ”レベル
となるように制御されて、ＡＮＤ回路１６の出力は“Ｈ
”レベルとなり、アクティブとなる。この時には、レジ
スタ１８にラッチされているデータ（５５Ｈ ）は内部
バス２０１の（Ｂ０ 〜Ｂ７ ）に出力される。
Ｈ 番地に割付けられている場合に、時間Ｔ２ のタイ
ミングにおいては、マイクロコンピュータのシステム・
クロックＣ１がアクティブの時点において、内部バス２
０１の（Ｂ０ 〜 Ｂ７ ）のアドレスタ（０２Ｈ
）は、ＯＲ回路１２および１３とＮＯＲ回路１４を介し
てデコードされ、ＮＯＲ回路１４の出力は“Ｌ”レベル
となる。従って、ＮＯＲ回路１４の“Ｌ”レベルの出力
は、Ｄフリップフロップ１５のＤ端子に入力されてラッ
チされる。次に、マイクロコンピュータのシステム・ク
ロックＣ２がアクティブになると、Ｄフリップフロップ
１５の出力が“Ｌ”レベル、書込み制御信号ＷＣ２が“
Ｈ”レベルとなるように制御されて、ＡＮＤ回路１６の
出力は“Ｌ”レベルとなり、インアクティブとなるため
レジスタ１８はアクセスされることがない。更に、時間
Ｔ３ のタイミングにおいては、マイクロコンピュータ
のシステム・クロックＣ１がアクティブな時点において
、内部バス２０１の（Ｂ０ 〜Ｂ７ ）のアドレスデー
タ（００Ｈ ）は、ＯＲ回路１２および１３とＮＯＲ回
路１４を介してデコードされ、ＮＯＲ回路１４から出力
される“Ｌ”レベルのデータはＤフリップフロップ１５
によりラッチされる。 次に、マイクロコンピュータのシステム・クロックＣ２
がアクティブになると、Ｄフリップフロップ１５の出力
が“Ｈ”レベル、書込み制御信号ＷＣ２が“Ｈ”レベル
となるように制御されて、ＡＮＤ回路１６の出力は“Ｈ
”レベルとなり、アクティブとなる。この時には、レジ
スタ１８にラッチされているデータ（５５Ｈ ）は内部
バス２０１の（Ｂ０ 〜Ｂ７ ）に出力される。
【０００８】また、時間Ｔ０ 、Ｔ４ およびＴ５ の
タイイングにおいては、外部メモリ・アクセス等による
タイミングにおいて、内部バス２０１および内部レジス
タに対するアクセスは行われない。
タイイングにおいては、外部メモリ・アクセス等による
タイミングにおいて、内部バス２０１および内部レジス
タに対するアクセスは行われない。
【０００９】マイクロコンピュータにおいては、図３に
示されるように、複数の内部レジスタが内部バスに接続
されており、各内部レジスタごとに、所定のアドレス制
御信号により制御されている。このアドレス制御信号は
、図６のアドレス・マップに示されるように、各内部レ
ジスタに対応して、一つ一つのアドレスが割当てられて
発生されるようになっているので、一度の命令によりセ
ットすることのできる内部レジスタの数は１個のみに限
定される。従って、全ての内部レジスタをセットする場
合には、一つ一つの内部レジスタに対するセット命令を
着実に実行することが必要となり、ｎ個の内部レジスタ
を備える場合には、これのセットに対してｎ回のセット
命令を実行することが必要である。
示されるように、複数の内部レジスタが内部バスに接続
されており、各内部レジスタごとに、所定のアドレス制
御信号により制御されている。このアドレス制御信号は
、図６のアドレス・マップに示されるように、各内部レ
ジスタに対応して、一つ一つのアドレスが割当てられて
発生されるようになっているので、一度の命令によりセ
ットすることのできる内部レジスタの数は１個のみに限
定される。従って、全ての内部レジスタをセットする場
合には、一つ一つの内部レジスタに対するセット命令を
着実に実行することが必要となり、ｎ個の内部レジスタ
を備える場合には、これのセットに対してｎ回のセット
命令を実行することが必要である。
【発明が解決しようとする課題】上述したマイクロコン
ピュータ内の、従来の内部レジスタを形成する半導体集
積回路においては、前記内部レジスタの製造時に行われ
る機能確認テスト時において、内部レジスタの保持テス
ト（レジスタおよびＲＡＭ等は、命令などを実行してい
る時の動作時の電圧以外に、スタンバイ・モード時に、
動作時の電圧の低い電圧でレジスタおよびＲＡＭ等のデ
ータを保持するために、“０”の保持状態と“１”の保
持状態を低電圧にしてチェックするテスト）を行う際に
、１回の命令によりセットすることのできる内部レジス
タの数が１個のみであるため、ｎ個の内部レジスタをセ
ットする場合には、ｎ回の命令を実行する必要があり、
前記保持テストの所要時間が多大にわたるという欠点が
ある。また、シリアル・インターフェイスのシフトレジ
スタとモードレジスタをセットする場合には、モードレ
ジスタをセットすることによりシフト動作が開始される
ことになるため、シフトレジスタにセットする値を考慮
する必要があり、そのためのテストパターン設計に余分
の時間を要するという欠点がある。
ピュータ内の、従来の内部レジスタを形成する半導体集
積回路においては、前記内部レジスタの製造時に行われ
る機能確認テスト時において、内部レジスタの保持テス
ト（レジスタおよびＲＡＭ等は、命令などを実行してい
る時の動作時の電圧以外に、スタンバイ・モード時に、
動作時の電圧の低い電圧でレジスタおよびＲＡＭ等のデ
ータを保持するために、“０”の保持状態と“１”の保
持状態を低電圧にしてチェックするテスト）を行う際に
、１回の命令によりセットすることのできる内部レジス
タの数が１個のみであるため、ｎ個の内部レジスタをセ
ットする場合には、ｎ回の命令を実行する必要があり、
前記保持テストの所要時間が多大にわたるという欠点が
ある。また、シリアル・インターフェイスのシフトレジ
スタとモードレジスタをセットする場合には、モードレ
ジスタをセットすることによりシフト動作が開始される
ことになるため、シフトレジスタにセットする値を考慮
する必要があり、そのためのテストパターン設計に余分
の時間を要するという欠点がある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、マイクロコンピュータ内の複数の内部バスを形成す
る半導体集積回路において、前記複数の内部レジスタの
各内部レジスタ固有のアドレスをデコードする第１のデ
コーダと、前記複数の内部レジスタの機能テスト時に発
生される各内部レジスタ共有のアドレスをデコードする
第２のデコーダと、前記第１および第２のデコーダの出
力データの論理和をとるＯＲ回路と、所定の書込み／読
出しクロック信号を制御信号として入力し、前記ＯＲ回
路から出力されるデータをラッチするデータ保持回路と
、前記データ保持回路から出力されるデータと、所定の
書込みクロック信号および読出しクロック信号とを入力
して、所定のレジスタに対する書込み制御信号ならびに
読出し制御信号を出力する一対のＡＮＤ回路と、を備え
て構成される。
は、マイクロコンピュータ内の複数の内部バスを形成す
る半導体集積回路において、前記複数の内部レジスタの
各内部レジスタ固有のアドレスをデコードする第１のデ
コーダと、前記複数の内部レジスタの機能テスト時に発
生される各内部レジスタ共有のアドレスをデコードする
第２のデコーダと、前記第１および第２のデコーダの出
力データの論理和をとるＯＲ回路と、所定の書込み／読
出しクロック信号を制御信号として入力し、前記ＯＲ回
路から出力されるデータをラッチするデータ保持回路と
、前記データ保持回路から出力されるデータと、所定の
書込みクロック信号および読出しクロック信号とを入力
して、所定のレジスタに対する書込み制御信号ならびに
読出し制御信号を出力する一対のＡＮＤ回路と、を備え
て構成される。
【００１１】また、前記データ保持回路としては、Ｄフ
リップフロップ回路により形成してもよい。
リップフロップ回路により形成してもよい。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、内部レジ
スタとして、内部バス２０１に対応して、ＯＲ回路１お
よび２とＮＯＲ回路３とを含むデコーダ回路と、ＡＮＤ
回路４〜６、９および１０と、ＯＲ回路７と、Ｄフリッ
プフロップ８と、レジスタ１１とを備えて構成される。 なお、本実施例の含まれるマイクロコンピュータ内にお
いて、複数の内部レジスタが内部バスに接続される状態
は、従来例の場合と同様に図３に示されるとうりである
。
である。図１に示されるように、本実施例は、内部レジ
スタとして、内部バス２０１に対応して、ＯＲ回路１お
よび２とＮＯＲ回路３とを含むデコーダ回路と、ＡＮＤ
回路４〜６、９および１０と、ＯＲ回路７と、Ｄフリッ
プフロップ８と、レジスタ１１とを備えて構成される。 なお、本実施例の含まれるマイクロコンピュータ内にお
いて、複数の内部レジスタが内部バスに接続される状態
は、従来例の場合と同様に図３に示されるとうりである
。
【００１４】図１において、ＯＲ回路１および２に対し
ては、それぞれ内部バス２０１即ち（Ｂ０ 〜Ｂ３ ）
および（Ｂ４ 〜Ｂ７ ）のデータが入力され、これら
のＯＲ回路の出力は、共にＮＯＲ回路３に入力されてデ
コードされる。また、ＡＮＤ回路４および５に対しては
、それぞれ内部バス２０１即ち（Ｂ０ 〜Ｂ３ ）およ
び（Ｂ４〜Ｂ７ ）のデータが入力され、これらのＡＮ
Ｄ回路の出力は、共にＡＮＤ回路６に入力されて論理積
がとられる。 ＮＯＲ回路３のデコード出力およびＡＮＤ回路６の出力
は、ＯＲ回路７に入力されて論理和がとられて出力され
、その論理和出力は、Ｄフリップフロップ８のＤ端子に
入力されて、ＣＫ端子に入力される書込み／読出しクロ
ックＲＷＣ１を介して、ＡＮＤ回路９および１０に送ら
れる。ＡＮＤ回路９および１０に対しては、書込みクロ
ックＷＣ２および読出しクロックＲＣ２も入力されてお
り、ＡＮＤ回路９の出力は、レジスタ１１に対する書込
み制御信号としてレジスタ１１に入力され、また、ＡＮ
Ｄ回路１０の出力は、レジスタ１１に対する読出し制御
信号としてレジスタ１１に入力される。
ては、それぞれ内部バス２０１即ち（Ｂ０ 〜Ｂ３ ）
および（Ｂ４ 〜Ｂ７ ）のデータが入力され、これら
のＯＲ回路の出力は、共にＮＯＲ回路３に入力されてデ
コードされる。また、ＡＮＤ回路４および５に対しては
、それぞれ内部バス２０１即ち（Ｂ０ 〜Ｂ３ ）およ
び（Ｂ４〜Ｂ７ ）のデータが入力され、これらのＡＮ
Ｄ回路の出力は、共にＡＮＤ回路６に入力されて論理積
がとられる。 ＮＯＲ回路３のデコード出力およびＡＮＤ回路６の出力
は、ＯＲ回路７に入力されて論理和がとられて出力され
、その論理和出力は、Ｄフリップフロップ８のＤ端子に
入力されて、ＣＫ端子に入力される書込み／読出しクロ
ックＲＷＣ１を介して、ＡＮＤ回路９および１０に送ら
れる。ＡＮＤ回路９および１０に対しては、書込みクロ
ックＷＣ２および読出しクロックＲＣ２も入力されてお
り、ＡＮＤ回路９の出力は、レジスタ１１に対する書込
み制御信号としてレジスタ１１に入力され、また、ＡＮ
Ｄ回路１０の出力は、レジスタ１１に対する読出し制御
信号としてレジスタ１１に入力される。
【００１５】レジスタ１１は、上述のように、内部バス
２０１の（Ｂ０ 〜Ｂ７ ）に接続されるとともに、様
々な信号線をマイクロコンピュータ内部に出力している
。
２０１の（Ｂ０ 〜Ｂ７ ）に接続されるとともに、様
々な信号線をマイクロコンピュータ内部に出力している
。
【００１６】図２（ａ）、（ｂ）、（ｃ）および（ｄ）
に示されるのは、本実施例における各信号のタイミング
図である。次に、図１および図２（ａ）、（ｂ）、（ｃ
）および（ｄ）を参照して、動作について説明する。
に示されるのは、本実施例における各信号のタイミング
図である。次に、図１および図２（ａ）、（ｂ）、（ｃ
）および（ｄ）を参照して、動作について説明する。
【００１７】図３の内部レジスタ２１−０が００Ｈ 番
地に割付けられている場合に、時間Ｔ１ のタイミング
においては、従来例の場合と同様に、マイクロコンピュ
ータのシステム・クロックＣ１（図示されない）がアク
ティブの時点において、内部バス２０１の（Ｂ０ 〜Ｂ
７ ）のアドレスデータ（００Ｈ ）は、ＯＲ回路１お
よび２とＮＯＲ回路３を介してデコードされて、ＮＯＲ
回路３の出力は“Ｈ”レベルとなり、ＯＲ回路７に入力
されるが、この場合においては、ＯＲ回路７の出力は、
ＡＮＤ回路６の出力レベルの如何を問わず“Ｈ”レベル
となり、Ｄフリップフロップ８によりラッチされる。次
に、マイクロコンピュータのシステム・クロックＣ２（
図示されない）がアクティブの時点において、Ｄフリッ
プフロップ８のＱ端子出力が“Ｈ”レベル、書込み制御
信号ＷＣ２が“Ｈ”レベルとなるように制御されて、こ
れによりＡＮＤ回路９の出力は“Ｈ”レベル、即ちアク
ティブとなり、レジスタ１１に入力される。この時に、
内部バス２０１の（Ｂ０ 〜Ｂ７ ）のデータ、例えば
５５Ｈ は、書込み制御信号ＷＣ２の立下りのタイミン
グにおいて、レジスタ１１にラッチされる。
地に割付けられている場合に、時間Ｔ１ のタイミング
においては、従来例の場合と同様に、マイクロコンピュ
ータのシステム・クロックＣ１（図示されない）がアク
ティブの時点において、内部バス２０１の（Ｂ０ 〜Ｂ
７ ）のアドレスデータ（００Ｈ ）は、ＯＲ回路１お
よび２とＮＯＲ回路３を介してデコードされて、ＮＯＲ
回路３の出力は“Ｈ”レベルとなり、ＯＲ回路７に入力
されるが、この場合においては、ＯＲ回路７の出力は、
ＡＮＤ回路６の出力レベルの如何を問わず“Ｈ”レベル
となり、Ｄフリップフロップ８によりラッチされる。次
に、マイクロコンピュータのシステム・クロックＣ２（
図示されない）がアクティブの時点において、Ｄフリッ
プフロップ８のＱ端子出力が“Ｈ”レベル、書込み制御
信号ＷＣ２が“Ｈ”レベルとなるように制御されて、こ
れによりＡＮＤ回路９の出力は“Ｈ”レベル、即ちアク
ティブとなり、レジスタ１１に入力される。この時に、
内部バス２０１の（Ｂ０ 〜Ｂ７ ）のデータ、例えば
５５Ｈ は、書込み制御信号ＷＣ２の立下りのタイミン
グにおいて、レジスタ１１にラッチされる。
【００１８】次に、図３の内部レジスタ２１−２が０２
Ｈ 番地に割付けられている場合に、時間Ｔ２ のタイ
ミングにおいては、マイクロコンピュータのシステム・
クロックＣ１がアクティブの時点において、内部バス２
０１の（Ｂ０ 〜Ｂ７ ）のアドレスデータ（０２Ｈ
）は、ＯＲ回路１および２とＮＯＲ回路３を介してデコ
ードされ、ＮＯＲ回路１４の出力が“Ｌ”レベルとなる
とともに、同じく（Ｂ０ 〜Ｂ７）のアドレスデータ（
０２Ｈ ）の入力に対応するＡＮＤ回路４および５とＡ
ＮＤ回路６の出力も“Ｌ”レベルとなる。従って、ＮＯ
Ｒ回路７の“Ｌ”レベルの出力は、Ｄフリップフロップ
８のＤ端子に入力されてラッチされる。次に、マイクロ
コンピュータのシステム・クロックＣ２がアクティブに
なると、Ｄフリップフロップ８の出力が“Ｌ”レベル、
書込み制御信号ＷＣ２が“Ｈ”レベルとなるように制御
されて、ＡＮＤ回路１０の出力は“Ｌ”レベルとなり、
インアクティブとなるためレジスタ１１はアクセスされ
ることがない。
Ｈ 番地に割付けられている場合に、時間Ｔ２ のタイ
ミングにおいては、マイクロコンピュータのシステム・
クロックＣ１がアクティブの時点において、内部バス２
０１の（Ｂ０ 〜Ｂ７ ）のアドレスデータ（０２Ｈ
）は、ＯＲ回路１および２とＮＯＲ回路３を介してデコ
ードされ、ＮＯＲ回路１４の出力が“Ｌ”レベルとなる
とともに、同じく（Ｂ０ 〜Ｂ７）のアドレスデータ（
０２Ｈ ）の入力に対応するＡＮＤ回路４および５とＡ
ＮＤ回路６の出力も“Ｌ”レベルとなる。従って、ＮＯ
Ｒ回路７の“Ｌ”レベルの出力は、Ｄフリップフロップ
８のＤ端子に入力されてラッチされる。次に、マイクロ
コンピュータのシステム・クロックＣ２がアクティブに
なると、Ｄフリップフロップ８の出力が“Ｌ”レベル、
書込み制御信号ＷＣ２が“Ｈ”レベルとなるように制御
されて、ＡＮＤ回路１０の出力は“Ｌ”レベルとなり、
インアクティブとなるためレジスタ１１はアクセスされ
ることがない。
【００１９】更に、時間Ｔ３ のタイミングにおいては
、マイクロコンピュータのシステム・クロックＣ１がア
クティブな時点において、内部バス２０１の（Ｂ０ 〜
Ｂ７ ）のアドレスデータ（００Ｈ ）は、ＯＲ回路１
２および１３とＮＯＲ回路１４を介してデコードされ、
ＡＮＤ回路６の出力は“Ｈ”レベルとなり、このデータ
はＤフリップフロップ８によりラッチされる。次に、マ
イクロコンピュータのシステム・クロックＣ２がアクテ
ィブになると、Ｄフリップフロップ８の出力が“Ｈ”レ
ベル、書込み制御信号ＷＣ２が“Ｈ”レベルとなるよう
に制御されて、ＡＮＤ回路１０の出力は“Ｈ”レベルと
なり、アクティブとなる。この時には、レジスタ１１に
ラッチされているデータ（５５Ｈ ）は内部バス２０１
の（Ｂ０ 〜Ｂ７ ）に出力される。
、マイクロコンピュータのシステム・クロックＣ１がア
クティブな時点において、内部バス２０１の（Ｂ０ 〜
Ｂ７ ）のアドレスデータ（００Ｈ ）は、ＯＲ回路１
２および１３とＮＯＲ回路１４を介してデコードされ、
ＡＮＤ回路６の出力は“Ｈ”レベルとなり、このデータ
はＤフリップフロップ８によりラッチされる。次に、マ
イクロコンピュータのシステム・クロックＣ２がアクテ
ィブになると、Ｄフリップフロップ８の出力が“Ｈ”レ
ベル、書込み制御信号ＷＣ２が“Ｈ”レベルとなるよう
に制御されて、ＡＮＤ回路１０の出力は“Ｈ”レベルと
なり、アクティブとなる。この時には、レジスタ１１に
ラッチされているデータ（５５Ｈ ）は内部バス２０１
の（Ｂ０ 〜Ｂ７ ）に出力される。
【００２０】また、テスト用にＦＦＨ 番地に割付けら
れている場合には、時間Ｔ５ にタイミングにおいては
、システム・クロックＣ１がアクティブである時点にお
いて、内部バス２０１の（Ｂ０ 〜Ｂ７ ）のアドレス
データ（ＦＦＨ ）は、ＡＮＤ回路４および５とＡＮＤ
回路６によりデコードされ、ＯＲ回路７から出力される
“Ｈ”レベルのデータはＤフリップフロップ８において
ラッチされる。次に、システム・クロックＣ２がアクテ
ィブになると、Ｄフリップフロップ８の出力が“Ｈ”レ
ベル、書込み制御信号ＷＣ２が“Ｈ”レベルとなるよう
に制御されて、ＡＮＤ回路９の出力は“Ｈ”レベルとな
り、アクティブとなる。この時には、内部バス２０１の
（Ｂ０ 〜Ｂ７ ）のデータ（ＦＦＨ ）はレジスタ１
１にラッチされる。また、時間Ｔ０ およびＴ４ のタ
イミングにおいては、外部メモリ・アクセス等によるタ
イミングにおいて、内部バス２０１および内部レジスタ
に対するアクセスは行われない。
れている場合には、時間Ｔ５ にタイミングにおいては
、システム・クロックＣ１がアクティブである時点にお
いて、内部バス２０１の（Ｂ０ 〜Ｂ７ ）のアドレス
データ（ＦＦＨ ）は、ＡＮＤ回路４および５とＡＮＤ
回路６によりデコードされ、ＯＲ回路７から出力される
“Ｈ”レベルのデータはＤフリップフロップ８において
ラッチされる。次に、システム・クロックＣ２がアクテ
ィブになると、Ｄフリップフロップ８の出力が“Ｈ”レ
ベル、書込み制御信号ＷＣ２が“Ｈ”レベルとなるよう
に制御されて、ＡＮＤ回路９の出力は“Ｈ”レベルとな
り、アクティブとなる。この時には、内部バス２０１の
（Ｂ０ 〜Ｂ７ ）のデータ（ＦＦＨ ）はレジスタ１
１にラッチされる。また、時間Ｔ０ およびＴ４ のタ
イミングにおいては、外部メモリ・アクセス等によるタ
イミングにおいて、内部バス２０１および内部レジスタ
に対するアクセスは行われない。
【００２１】本発明の内部レジスタを形成する半導体集
積回路においては、各内部レジスタごとのアドレス制御
信号と、各内部レジスタ共通のアドレス制御信号（ＦＦ
Ｈ ）により制御が行われている。従って、全ての内部
レジスタに対して、同一のデータをセットする場合には
、一つ一つの内部レジスタをセットすることなく、前記
共通のアドレス制御信号を介して、データをセットする
命令を１回実行するだけで用が足りる。
積回路においては、各内部レジスタごとのアドレス制御
信号と、各内部レジスタ共通のアドレス制御信号（ＦＦ
Ｈ ）により制御が行われている。従って、全ての内部
レジスタに対して、同一のデータをセットする場合には
、一つ一つの内部レジスタをセットすることなく、前記
共通のアドレス制御信号を介して、データをセットする
命令を１回実行するだけで用が足りる。
【００２２】
【発明の効果】以上説明したように、本発明は、内部レ
ジスタ保持テストを行う際に、当該内部レジスタがｎ個
ある場合においても、これらの内部レジスタのセットを
１回の命令の実行により行うことが可能となり、テスト
時間を大幅に短縮することができるという効果がある。 また、シリアルインターフェイスのシフトレジスタとモ
ードレジスタのように、レジスタの影響を考慮する必要
がなくなり、そのためのテスト・パターン設計時間を排
除することができるという効果がある。
ジスタ保持テストを行う際に、当該内部レジスタがｎ個
ある場合においても、これらの内部レジスタのセットを
１回の命令の実行により行うことが可能となり、テスト
時間を大幅に短縮することができるという効果がある。 また、シリアルインターフェイスのシフトレジスタとモ
ードレジスタのように、レジスタの影響を考慮する必要
がなくなり、そのためのテスト・パターン設計時間を排
除することができるという効果がある。
【図１】本発明の一実施例を示す回路構成図である。
【図２】本実施例における動作を示すタイミング図であ
る。
る。
【図３】内部バスと内部レジスタの接続を示すブロック
図である。
図である。
【図４】従来例を示す回路構成図である。
【図５】従来例における動作を示すタイミング図である
。
。
【符号の説明】
１、２、７、１２、１３ ＯＲ回路３、１４
ＮＯＲ回路 ４〜６、９、１０、１６、１７ ＡＮＤ回路８、
１５ Ｄフリップフロップ １１、１８ レジスタ
ＮＯＲ回路 ４〜６、９、１０、１６、１７ ＡＮＤ回路８、
１５ Ｄフリップフロップ １１、１８ レジスタ
Claims (2)
- 【請求項１】 マイクロコンピュータ内の複数の内部
バスを形成する半導体集積回路において、前記複数の内
部レジスタの各内部レジスタ固有のアドレスをデコード
する第１のデコーダと、前記複数の内部レジスタの機能
テスト時に発生される各内部レジスタ共有のアドレスを
デコードする第２のデコーダと、前記第１および第２の
デコーダの出力データの論理和をとるＯＲ回路と、所定
の書込み／読出しクロック信号を制御信号として入力し
、前記ＯＲ回路から出力されるデータをラッチするデー
タ保持回路と、前記データ保持回路から出力されるデー
タと、所定の書込みクロック信号および読出しクロック
信号とを入力して、所定のレジスタに対する書込み制御
信号ならびに読出し制御信号を出力する一対のＡＮＤ回
路と、を備えることを特徴とする半導体集積回路。 - 【請求項２】 前記データ保持回路が、Ｄフリップフ
ロップ回路により形成される請求項１記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136433A JP2716284B2 (ja) | 1991-06-07 | 1991-06-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136433A JP2716284B2 (ja) | 1991-06-07 | 1991-06-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04361331A true JPH04361331A (ja) | 1992-12-14 |
| JP2716284B2 JP2716284B2 (ja) | 1998-02-18 |
Family
ID=15175027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3136433A Expired - Lifetime JP2716284B2 (ja) | 1991-06-07 | 1991-06-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716284B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952773A (ja) * | 1982-08-16 | 1984-03-27 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 自動テスト装置内に於けるダイナミツク制御可能なアドレス回路 |
| JPH0235381A (ja) * | 1988-07-26 | 1990-02-05 | Fujitsu Ltd | アドレス・スキャン回路 |
| JPH0267978A (ja) * | 1988-09-02 | 1990-03-07 | Fujitsu Ltd | 半導体集積回路の試験方法 |
-
1991
- 1991-06-07 JP JP3136433A patent/JP2716284B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952773A (ja) * | 1982-08-16 | 1984-03-27 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 自動テスト装置内に於けるダイナミツク制御可能なアドレス回路 |
| JPH0235381A (ja) * | 1988-07-26 | 1990-02-05 | Fujitsu Ltd | アドレス・スキャン回路 |
| JPH0267978A (ja) * | 1988-09-02 | 1990-03-07 | Fujitsu Ltd | 半導体集積回路の試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2716284B2 (ja) | 1998-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971007 |