TW440984B - Chip testing system and testing method - Google Patents

Description

4 4 0 9 8 4 五、發明說明（1) 本發明是有關於一種測試系統及其方法，且特別是有 關於一種將測試指令採用串列式輸出入之測試系統及其方 法。 就現在晶片設計之趨勢來說，晶片已從具有單一功能 提昇至具有多功能。也就是愈來愈多功能整合至同一晶片 上。整合後，晶片所包含之功能是愈來愈多，然而一顆晶 片所具有的接腳（p i η)數目是有其限制的。換句話說，當 晶片之功能愈多且愈強大時，接腳不夠用之情形也會愈嚴 重。 當晶片之製造過程已大致完成時，便需要進行測試來 檢驗此晶片之功能是否正常。以一顆晶片之總成本來說， 其包括晶片尺寸、封裝、研發時間以及測試所需時間等。 所以測試所需時間也是影響此晶片成本之重要因素之一。 亦即，當測試所需時間愈少時，此顆晶片成本當然亦較 少，而能使此晶>!具有更強之競爭力。 進行測試時，測試機台（t e s t m a c h i n e )係利用測試指 令（t e s t c o m m a n d )來對待測晶片做測試。測試時，可能是 對不同顆晶片之同一功能進行測試，也可能是對同一晶片 内之多種功能進行測試。對測試機台而言，能以愈少過程 或時間，找出愈多不良之晶片，代表此測試機台之效率愈 好。因為測試所需時間能被降低，進而降低晶片成本。 以往，測試指令係採用平行輸出入（P a r a 1 1 e 1 I n p u t / 0 u t p u ΐ，P I 0 )。底下以8位元（b i t)之測試指令為例 來做說明。當對8位元之測試指令進行P I 0時，係先將此8

第4頁 440984 五、發明說明（2) 位元測試指令平行地從待測晶片之8根測試用接腳輸入至 待測晶片。當測試完後，待測晶片會將測試結果輸出至測 試機台，來判斷晶片的好壞。由上述可得知，如果測試用 接腳之數目不足夠的話，則將無法用P I 0方式來完成測試 指令之輸出入。 當晶片未被整合以前，如前所述般，單一晶片所能夠 利用之接腳數目是足夠將測試指令進行P I 0 °所以，此時 將測試指令利用P I 0方法進行測試指令之輸出入是可行且 簡易的。當晶片被整合之後，如上述般，其所能運用之接 腳數目係大幅度減少。如果可運用接腳數目少於進行PI 0 所需之接腳數目下限時，此時便無法直接利兩這些接腳來 進行測試指令之P I 0。 當無法進行p I 〇時（或是接腳數目不夠用時），解決方 法之一便是採用分享接腳（share pin)。顧名思義，分享 接腳是指，同一顆晶片内之某些功能區塊係共同使用某些 接腳。在此，所謂功能區塊是指，集合晶片内之某些電 路，而使得這些電路能達成某特定功能。當分享接腳之情 況發生時，晶片内之某些特定接腳係具有不只單一用途。 亦即，這些特定接腳在某種情形下，可能為某一功能區塊 所使用，而在另一種情形下，又為另一功能區塊所用。可 想而知，當共享接腳情形愈多時，晶片設計將更為複雜。 然而，以晶片設計領域而言，減少接腳數目是一個必 然的趨勢。因為減少接腳數目便可減少晶片尺寸，進而減 少晶片成本且提高晶片競爭力。可預期地，當減少接腳數

第5頁 4 ^4〇98 五、發明說明（3) Ϊ 3腳Ϊ腳數目不夠用之情形將愈明顯。如此，將使得分 弓丨發之^所引發之問題勢必愈來愈複雜。而分享接腳法所 題在進行測試時也同樣會發生。 人測ΐίίί 的9的就是，一種串列式輸出 之接腳便;Ϊ ί ί 3統。本發明之測試系統可利用較少數 電路複雜問^成忒’因而可減少甚至分享接腳所引發之 片中3 5 Ϊ : 5 :的丄提出-種測試系 '统，用以測試晶 機存取記憶或路模，式靜態隨 j之參考時脈以及串列= 台（Test: Machine)輸出 換。ί 2後\以電令路^ 明更利用解碼器將測試“八户‘，试^令暫存器，°本發 據所解碼出之信號來決=解碼。待測電路模組係根 出t ΐ JD測試步驟的進行，及測試結果的輸 人式SR」;系ί良Ϊ。AM時，測試結果為T表示此待測欲 懂，ί m:ί ΐ ϊ目的、特徵、和優點能更明顯易 明如下：.乂佳貫施例，並配合所附圖式，作詳細說 圖式之簡單說明： 第1圖繪不本發明實施例之測試指令之資料結構圖。

第6頁 Ή Ο 9 8 4 五、發明說明（4) 第2圖繪示本發明實施例之測試系統之方塊圖。 第3圖繪示本發明之另一種測試系統之方塊圖。 第4a〜4c圖繪示依照本發明實施例之測試指令埠之波 形圖。 第5圖繪示本發明應用於測試記憶體之測試流程圖。 標號說明： 200 晶片 201 測試機台 202 互列/平行互換電路 203 指令埠 204 測試資料解碼器 205 選擇器 206 控制電路 2 0 7、2 0 8、2 0 9 :待測記憶體 2 1 0 :比較電路 3 〇 1 :解碼/控制電路 3 0 2、3 0 3、3 0 4 :待測電路 較佳實施例 本實施例所揭露之待測系統係整合於一晶片中，用與 >則試機台併用以測試此待測晶片。該晶片内包括至少·一個 以上之提入型靜態隨機存取記憶體（embedded SRAM)。當 然，經過適當地修改，本發明也可應用於其他類型之待測 試晶片 ° 為方便解释，底下將先說明應用於本實施例中之測試

第7頁 4 40 9 8 4 五、發明說明（5) 指令之資料結構。 請參考第1圖，其繪示本發明實施例之測試指令之資 料結構圖。如第1圖所示，在此係以8位元之測試指令為例 做說明，並將此測試指令分成5個攔位。當然本發明亦可 視測試需求而改變測試指令之長度或/以及攔位個數/型 態，以符合測試時之實際需要。 在第1圖中，係將此8位元由右至左分別稱為位元0〜位 元7。第一個攔位係包括：位元0與位元1，其定義成測試 資料選擇攔位。此測試資料選擇攔位係用以定義欲寫入至 待測記憶體之資料模組。由於此測試資料選擇攔位具有2 個位元，藉由此2個位元之四種組合（0 0、0 1、1 0、1 1 )經 過適當解碼後共可定義出四種不同資料模組。 第二個攔位係包括.位元2，其定義成測試模式攔位。 在本實施例中，測試模式共有兩種：掃描模式（s c an mode)與即寫即讀模式（read after write mode)。在本實 施例中，當位元2為0時，測試模式攔位係定義成掃描模 式；而位元2為1時，測試模式攔位係定義成即寫即讀模 式。在掃描模式中，係將待測記憶體之所有位址先寫滿 後，再將所有位址内所儲存之資料讀取出，以進行比較。 在即寫即讀模式中，係將一筆資料寫入至待測記憶體之某 —個位址後，便立刻將此位址内之資料讀取出，以進行比 較。 第3個攔位係包括位元3與位元4，其定義成選擇攔 位。當有多個記憶體等待測試時，要選擇哪一個記憶體做

第8頁 440984 五 '發明說明¢6) 為此次測試之對象便是由選擇攔位來決定。 第4個欄位係包括位元5，其定義成強迫錯誤欄位。當 此強迫錯誤攔位被設為1時，將視為測試系統已發現待測 記憶體有錯誤發生，而使得整個測試系統被強迫跳出以中 止測試。也就是說，此強迫錯誤欄位係用以测試測試系統 能否具有從測試動作中跳出之能力□藉由強迫錯誤攔位之 應用，才不會發生，明明已發現待測記憶體有錯誤發生， 可是測試系統仍舊持續測試動作之情況發生。 第5個攔位係包括位元6與位元7，其定義成保留攔 位。此保留攔位係被保留起來，備作其他用途。 接著，請參照第2圖，其繪示本發明之測試系統之電 路方塊圖。要注意的是，在第2圖中之所有元件，除了測 （ 試機台2 0 1外，係皆整合於同一顆晶片2 0 0内。本實施例係 用以跟測試機台搭配，並利用串列式輸入測試指令來對待 測記憶體進行測試。經由内部電路之處理後，再由串列式 輸出測試輸出來得知測試之結果□在本實施例中，待測記 憶體係傲入式（Embedded)靜態隨機存取記憶體（SRAM)。 首先，測試機台2 0 1係串列式輸出一個測試輸入信號 TST I以及參考時脈CLK至串列/平行互換電路2 0 2。要注意 的是，測試機台20 1係以串列式方式將測試輸入信號TST I 輸入至串列/平行互換電路2 0 2。而參考時脈CLK則可為測 試機台内部之適當時脈，比如周邊元件（PC I)匯流排之時 脈。 底下將詳細說明測試機台如何以亊列方式將測試輸入 、

五、發明說明（7) -~ ΪίΚίΚί ^之行互換電路202。，先，測試機台 I知Φ 华L友槔號給串列/平行互換電路202，用以 ;1之 '加^路202準備接收測試指令TSTCMD。此 ϋ u m V"構如第1 ®戶斤*，並將；則試指令 一 A # 位 '柄之為組成位元。接著，測試機台2 〇 1在 了 ΐ2ΐ f 將測試指令TSTCMD之組成位元分成 ^ -人傳送至串列/平行互換電路202。此種傳送方式便稱為 串列方式。最後，測試機台會傳送一輸入結束信號，用以 告知串列/平行互換電路202 :測試指令TSTCMD之傳送已結 束。 當測試指令TSTCOM之組成位元已傳送完畢後，串列/ 〒行互換電路2 〇 2便將這些組成位元組合成一個完整之測 武指令TSTCMD。接著，串列/平行互換電路2〇2便以平行方 式將測試指令TSTCMD輸入至本實施例所新增加之指令谭 (cominand port) 2 03。所謂平行方式是相對於串列方式。 在平行方式令’測試指令TSTCMD係一次完整傳送出 去’而非將測試指令TSTCMD分成數次傳送。在此實施例 中’指令淳203是8位元之暫存器。在實際設計上，指令埠 之大小可隨測試需求而定=> 綜上可知，串列/平行互換電 路2 0 2係可串列式接收信號，並可平行輸出信號。此外， 在本實施例中，串列/平行互換電路2〇2係可平行地接收信 號，而串列地輪出信號。 如第1圖所示，指令埠2 0 3將測試指令TSTCMD中之第一 個欄位-測試資料選擇攔位當成第一測試信號PAT傳送至測

第10頁 440984 五、發明說明（8) 巧π資料解碼器2 0 4。測試資料解碼器2 〇 4係用以將第一測試 k 5虎P A Τ解碼成真正寫入至待測記憶體内之測試資料信號 DATA。在本實施例中，測試資料選擇欄位具有2個位元’ 所以共可解碼出4組不同之測試資料。供做待測記憶體的 輸入資料。 一和令埠2 〇 3將測試指令T s T C M D中之第三個攔位-選擇攔 巧當成第二測試信號SEL來傳送至選擇器205。選擇器205 係用^將第二測試信號SEL解碼來得到選擇信號TSTSEL。 選擇信號TSTSEL係用以在待測記憶體2〇7、208及209中選 擇出一個記憶體做為此次測試對象。，選擇攔

D 1 Γ二位；V ,所以最多可指以組待測記ΐ i。當ϊ ’適 异項i 产t令TSTCMD之長度以及選擇欄位之長度，將 政0 4 ϊ憶體之數量。甚至可用以測試其他之待測電 路’=艺Z用以測試暫存器是否已寫入完畢。 :二將測試指令TSTCMD中之第二個欄位_測試模 Ϊ ΐ試信號TSTM〇D來傳送至狀態機（stMe 定此測試系統

體有^同Ϊ控制動作據第广三信號TSTM〇D而對待測記憶 為0時，亦即測該描乍々#底下先描敘當第三測試信號TSTMOD 2 0 6對待測記悵5 / f：，芭定義為掃描模式時，控制電路 〜體之控制動作。當整組測試資料完全寫入

440984 五'發明說明（9)

至被指定之待測記憶體後，控制電路2 〇 6會送出一讀取 控制信號CTL至待測記憶體，將待測記憶體的資料讀糾 比較電路2 1 0。 J ^ 接著’描敘當第三測試信號TSTM0D為1時，亦即當測 試模式攔位定義為即寫即讀模式時，控制電路2 〇 6對待^ 記憶體之控制動作。只要有一筆測試資料寫入至所指定/ 待測記憶體内後，控制電路2 〇 6就會送出讀取的控制信於 CTL至待測記憶體’將待測記憶體内之資料讀取出。^ 取出之資料係當成記憶體輸出信號TST〇UT來輸出至比較1電 f 2 1 0。在此測試模式中，要將此待測記憶體之所有位址 完全測試先寫後讀之動作後，此次測試動作才會終止。 ^果在此組測試資料之測試過程_發現記憶體發生讀 禺錯誤’則此次測試動作也會被控制電路2 〇 6所終止。只 指令埠2 0 3將測試指令TSTCMD中之第四個欄位-強迫錯 誤欄位當成第四測試信號E R R 0 R傳送至控制電路2 〇 6。 四測試信號ERROR為1時，控制電路2〇6會立刻跳出測試田 作。 m 比較電路21 〇除了接收從待測記憶體所輸出之記憶體 輸出信巧TST0UT外，尚接收從測試資料解碼器204所輸 ^測試資料信號DATA。在比較電路2 i 〇比較記憶體輸 ^TSTOUT與測試資料信號DATA後，比較電路21〇會輸=〔 雙結果tstSR至串列/平行互換電路202以及控制m比 备^憶體輸出信/號TST0UT與測試資料信號DATA相符合時， t較結果TSTSR係為〇，反之則為1 ^當比較結果為i

五、發明說明（10) 時’表測試結果錯誤，控制電路2 〇 6會立刻終止測試動 作。 串列/平行互換電路202係以平行方式接收比較結果 TSTSR以及由^令埠回傳之測試指令TSTCMD ^在此所謂之 平行f $仍舊，指串列/平行互換電路2 〇 2係一次便接收完 f·需信號。接著，、串列/平行互換電路2 〇 2係將測試輸出信 號tsto以串列1，回傳至測試機台。測試輸出信號TST〇包 括：傳送開始信號、附加信號、測試指令TSTCMI)、比較结 果TSTSR以及傳送結束信號等等。測試機台2〇丨便依據測試 巧出信§feTSTO中之比較結果TSTSR而得知此次測試結果。

藉由測試機台與本發明之測試系統可發現不良之待測記憶 體。 由第2圖可得知’本實施例之測試系統中，其中一根 接腳係用以接收從測試機台所傳來之參考時脈，可稱之 參f時^接^PREF。另一根接腳則是由以與測試機台間進 ^式測試指令輸出入，可稱之為測試指令輸出入接腳 TST I /U 0 π # ί ^\基《於功能上考慮，可將測試資料解碼器204、 ? 制電路206合併為—解碼/控制電路301， 解碼/控制電路3° 1係接收完整之測試指 夂尸ΓνΛΛ，，解碼控制電路係輸出控制信號 fit "式貝料仏#UDATA以及選擇信號TSTSEL至待測電路 d (J Z 〜d U 4 。

請參照第4a〜4c圖，其繪示本實施例之參考時脈以1(、

440984 五、發明說明（11) 測試輪入指令TSTI以及測試輸出信號TST0之波形圖。 請先參考第4 a圖，其繪示由測試機台輸入至串列/平 行互換電路之測試輸入指令TSTI之波形圖。在TSTI中，在 周期T1内之信號係測試輸入信號之起始信號，其長度為2 個CLK周期《起始信號之長度係根據系統操作狀況需要而 定’其長度可為2個CLK周期，或1個CLK周期，或為其他適 用之長度。為方便起見，在底下係以2個CLK周期為例做說 明’當然本發明所用之起始信號長度並不受限於2個CLK周 期。測試輸入信號之起始信號係用以告知本實施例之測試 系統要準備接收測試指令。在周期T2内之信號則是從測試 .機台所產生之測試指令，在此實施例中其長度為8個CLK周 期。周期T3内之信號為測試輸入信號之結束信號，其長度 為2個CLK周期。測試輸入信號之結束信號係用以告知測試 系統：測試指令之輸入已完畢。 接著，請參考第4b圖，其繪示由串列/平行互換電路 回傳成功測試結果至測試機台波形圖，此回傳信號係為第 2圖中之測試輸出信號TST0。同樣地，其參考時脈仍舊應 用測試機台之PC I時脈。在周期T4内之信號為測試輸出信 號TS T0之起始信號，其長度為2個CLK周期。測試輸出信號 TST0結果之起始信號係用以告知測試機台準備接收測試結 果。T 5是附加資料之輸出周期，其長度乃視系統設計而 定。在T 6内之信號也是測試指令，其相同於τ 2。T 7則是代 表測試結果TSTSR，其長度為1個CLK周期。當測試結果 TSTSR為成功（TSTSR為〇)時，T7係如第4b圖所示。T8係為

440984 五、發明說明（12)

測試結果之結束信號，其長度為1個CLK周期。同樣地，結 束信號之長度係根據系統操作狀況需要而定，其長产可Ί 2個CLK周期，或1個CLK周期，或為其他適用之▲度^為& 便起見，在底下係以2個CLK周期為例做說明，當然本^明 所用之結束信號長度並不受限於2個CLK周期。田α X 第4 c圖係繪示由串列/平行互換電路回傳奂士 果至測試機台波形圖。要注意的是，第4c圖中 ^ 與第4b圖之相同符號代表相同意思。不同之虚 試結果TSTSR為失敗（TSTSR為1)時，T7係如第4社阁:’ 另外，本發明亦揭露一種測試方法，用以測c八不曰 中之至少一個待測電路。請參照第5圖，其Λ ^曰片 測試方法之流程圖。 τ不本舍明之 首先，串列式輸入測試指令，如步驟5 〇】 — 試指令之架構係如第1圖所示。當然，適當^ 5 = °此^ 可將此測試方法應用於不同晶片類型之測試又# 弟被圖 也 試方法也是將測試指令做申列式輸出入。° ° *然’本測 將測試指令之中之測試資料選擇攔位解 信號，如步驟5 0 2所示。 听馬戚别式貧抖 將測試指令之中選擇攔位解碼成選擇作 503所示。選擇信號係用以選擇晶片中之待^ 如步驟a ^收測試資料信號。也就是將此待測電路做為1 此^ 欠% ^^對 接著’對待測電路進行測試以得到輸出信號，如步驟 5 04所示。此測试動作係與測試指令中之測試模式欄位相

第15頁 440984 五、發明說明（13) 關。 果 比較輸出信號以及該測續眚姐> 如步驟5 0 5所示。 ° ^ 6號以得到測試比較結 號 最後，串列式輸出此測試比較結 如步驟5 0 6所不。 从及其他相關k 同樣地，本發明可適用之齡圍 可用於其他相類似裝置，如動熊=^工嵌入式SRAM外，也 另外，藉由適當調整指令緣存取記憶體（DRAM)。 記憶體内之同一種功能，或者二可用於測試不同待測 同功能。 X t剌式R ~待測記憶體上之不 此外 > 由第4a~4c圖可砉屮，士2义 ^ ^ ) 關於參考時脈CLK之頻率。所 / ^日f之f試，，二有 可以增加參考時脈CLK之頻率來加他| 2允許之赁=1 : 另外，本發明亦可應用於冽 .、本發明之丨則試^/ ° 完。當暫存器中之資料p i暫存1"令之資料是否已寫 則為(1。祕、Γ产：a, 已^寫完時’其測試結果為1 ’反之 用了僅需將"測試紝y於暫屮存器時，可將比較電路省去不 測μ拉ί ϋ ί，'·。果輸出至測試機台顯示即可。本發明之 試“ i f=ί ί ί8位元，其長度可根據狀態機以及測\ 而做相’然’解碼器也必需根據測試 【發明效果】 統，11明少j實施例所揭露之串列式測試指令輸出八系 入接Ξ 兩根〜接^聊（參考時脈輸入接腳以及測試指令輸t 入接聊）即可完成測試。少量使用接腳意味著將較不會發

第16頁 440984 生爿 上脫因為 產 如不，者 會 露在飾定 不爿 揭，潤界 也Μ 例者與所 題Μ 施藝動圍 問 實技更範 之^佳此之利 發‘試較習種專 引_測一熟各請 法0¾的以何作申 腳PT同已任可之 接於相明，當附 享用成發明，後 分可完本發内視 者腳可然本圍當 或接仍雖定範圍 ，的入，限和範 用多出述以神護 (14)夠夠輸所用精保 ^不足令上非之之 g腳有指綜並明明 接沒試 其發發。 r生當測 然本本準

Claims (1)

1. 440984 六 待收參 及號試 以 測模考令試選 申請專利範園 1. 一種晶片測試系統，用以測試—晶片中之至少一 娜電路模組’ 5亥晶片測滅系統係整合於該晶片中，並接 由一測試機台（Test Machine)串列式（Serial)輸出之一 考時脈以及一測试輸入號’該測試系轉句站. 一串列/平行互換電路，用以串列式 收今夂去士 該測試輸入信號以平行式（Paral lejj/ 4 脈 機j串列/平行互換電路更回傳一測試輸出信 一指令埠，用以接收並暫存該測試指令 一第一測試信號以及一第二測試信號.。儿 並輸出 一選擇器’接收該第二測試信號，品A 選擇待測電路模組之一； ^ 產生一選擇信號 一測試資料解碼器，接收該第— 試資料信號至所選擇之該待測雷故s f彳5戒，而產生一 一控制電路’輸出一控制f模組；以及 組，使該待測電路模組產生該A =，擇之該待測電路 2-如申請專利範圍第1項所^ 4輪出信號。 時脈係一周邊元件匯流排（pc丨4之測試系統 3.如申請專利範圍第i項所、+，夺脈。 埠係一暫存器。闾第員所述之測試系統 4.如中請專利範園镇1 新 令包括：—測執資料選擇攔ί之測試系統， 其中該 其中該 指令包括 擇攔位 5·如申請專利 〈剧试系統，其中該 其中該 強Λ錯誤攔位以及：保；=模式欄位 4 40 98 4 圍 範 利 專 請 申 r 六 待 ： 。該 括 止中包 終其 更 試， ， 測統統 得系。系 使試體試 係測憶測 路之記之 電述取述 制所存所 控項機項 該1隨6 第 第 ’ 3態3 圍 圍 時1靜包 立f式—Λί入 f 專，專 高，傲， 卜請G請 為係.， 申中 位。組^路 攔士模+電 誤6.路7.較 錯電比 迫測 一 該輸係 ,組模列j組 t模路串士模 其路電該8.路 電該及 電 一與以 測 生號路 產信電 而料制 號資控 信試該 料測至 資該號 試據信 测根果 該係結 據路較 根·電比 係較一 組比生 模該產 路，號 電號信 測信出 待出，輸 待 該 中 其 統 系 試 測 之 述 所 項 ο rix 路第 電圍 換範 互利 行專 器 存 暫 考y至 參η號 中晶…、“ w wser統 ϊ Β 輸 f 合式試 ul)Jt ;整列測Η 該以ral傳 用⑻net用pa回 ，系in號，(P更 試ch信 式 統則a入路.行路 系；Μ /電4電 試片t輸奐平臭 i 曰aaes試 w 以;| 、'“(T測T5號TS 片-一行信行 模試以列輸列 路測脈串試_ ‘， 9.電一時一測該台 測由考 該，機 待收參 及號試 少 至 之 接一 並之 ，出 中輸 =口vn測 "亥 B .— >5 b曰 指 試 測 該 出 輸 並 存 暫 以 用 埠 試試 *uv 湏湏 一該 與與 igJ leu 號?# jt^ 到 Mr Ί\Γ·^Γ- 控控 一該 出於 輸應。 並回號 ，係信 /號組出 令碼信模輪 指解令路試 ! 1指電測 試剛請 測待生 令 埠 令 指 該 收 接 以 用 路 電 制 控 豸該產 及-!，而 之 ucu <gJ ^## 出 .， 信信 號#it料料 信fi資資 所

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   第19頁 統 系 試 測 之 述 所 項 9 第 圍 .範 利 專 請 中 圍如 範 利· 專ο =° •S- 、 六 統 。試 脈測 時之 I)述 PC所 C頃 為9 流第 匯圍 件範 元利 邊專 周請 一申 係如 脈· 時11 考 參 亥 亥 =°=° 中 中 其 其 匕曰 測位 資 ¢1 第試 測 範一 。利： 器專括 存請包 暫申號 一如信 係 令 匕曰 令 試 統 試 測 之 述 所 項 亥 =° 中 其 位 抵 擇 選 料 柢 式 模 試 —fT 湏 該 中 。其 位， 攔統 留系 保試 一測 及之 以述 位所 欄項 誤12 錯第 迫圍 強範 一利 、專 位請 攔申 擇如 選 括 包 係 路 電 ruj. 弟 控 / 碼 解 位 # 式 模 試 測 該 之 號 信 令 指 試 測 該 收 接 路 電 控 資 試 .，測 路該 電之 測號 待信 該令 至指 號試 信測 制該 控收 該接 生， 產器 而碼 位解 攔料 誤資 錯試 迫測 強一 該 與 生 及產 以而 ;位 路攔 電擇 測選 待該 該之 至號 號信 信令 料指 資試 試測 測該 該收 生接 產， 而器 位擇 攔選 擇一 選 料 該 中 其 統 系 試 測 之 述 所 。項 路 ¢9 電第 測圍 待範 該利 擇專 選請 以·¢-ο 信 擇14 選 一 包 更 統 。系 體試 憶測 記之 取述 存所 機項 隨14 態第 靜圍 式範 入利 傲專 係請 組申 模如 路* 電5 f 1―_ 測 待 括 生號 產信 而料 號資 信試 料測 資該 試據 測根 該係 據路 根電 係較 組比 模該 路’ 電號 *， A1§ 路待出 電該輸 較，組 比中模 一其路 電 路 電 制 控 該 至 &u f 信 果 結 較 比 - 生 產 號 信 出 輸 組/ 模列 路串 電該 該及 與以 電 換 互 行 平

   第20頁 440984 六、f請專利範圍 16. 如申請專利範圍第9項所述之測試系統，其中該 待測電路模組係一暫存器。 17. —種晶片測試方法，用以測試一晶片中之至少一 個待測電路模組，該測試方法包括： 串列式輸入一測試指令， 將該測試指令解碼成一測試資料信號； 在該待測電路接收該測試貧料信號後’得到該測試輸 出信號；以及 串列式輸出該測試輸出結果。 18. 如申請專利範圍第1 7項所述之測試方法，其中該 測試指令信號包括：一測試資料選擇攔位、一測試模式攔 位、一選擇欄位、一強迫錯誤攔位以及一保留攔位。 19. 如申請專利範圍第ί 8項所述之測試方法，其中該 測試資料信號係從解碼該測試資料選擇攔位而得。 2 0.—種測試系統，用以測試一晶片中之一待測電路 模組，該測試系統係整合於該晶片中，並接收由一測試機 台（Test Machine)事列式（Serial)輸出之一參考時脈以及 一測試輸入信號，該測試系統包括： 一串列/平行互換電路，用以串列式接收該參考時脈 及該測試輸入信號以平行式（Paral 1 e 1)產生一測試指令信 號，該串列/平行互換電路更回傳一測試輸出信號至該測 試機台； 一指令埠，用以接收並儲存該測試指令信號； 一解為器，解碼該測試指令信號成一第一解碼後信號

   第21頁 4 8 9 ο 4 4 號 信 後 碼 圍解Ϊ 一一 專第 請 -申 \ 六與 輸應號 一 回信 生，出 產機輸 而態試 號狀測 信一該 後生 碼 產 第 該 於 應 回 係 組 模 路 電 測 待 =° ，出於 而機 號試 信測 出該 輸至 該傳 與回 號係 信號 後信 及碼出 以解輸 ‘，二試 號第測 信該該 該 中 、其 統 系 試 測 之 述 所 項 ο 2 第 圍 範。 利路 專電 請制 申控 如一 係 1機 2 。 態 台 狀 該 中 其 統。 系體 試憶 測記 之取 述存 所機 項隨 21態 第靜 圍式 範入 利嵌 專一 請係 申組 如模 .路 2骂 測 待 括而 包號 更信 ，出 統輸 系該 試與 測號 之信 述後 所碼 項解 2 | 2 一 第第 圍該 範較 利比 專以 請用 申， 如路 電 3较 2 I 比 1 該 中 其 D ， 機統 態系 狀試 該測 至之 入述 輸所 係項 口5J2 信第。 較圍器 比範存 該利暫 ，專一 號請係 信申組 較如模 比路 ΐ 4 £ 一 2 ΐ 生 測 產 待

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