JP2009032055A - データ記憶装置 - Google Patents

Abstract

【課題】複数個のシステムＬＳＩに対して共通に使用することが可能であり、かつ、アクセスレイテンシの増大やスループットが低下の少ないデータ記憶装置を提供する。
【解決手段】メモリセルの集合であるメモリマット部と、前記メモリマット部の中から、アクセス対象となる単一のメモリセル、又は、同時にアクセスされる複数のメモリセルの集合からなるメモリワードを指定するためのアドレス信号を伝送するアドレスバス、当該アドレス信号に付随する制御信号を伝送する制御バス、及び、前記メモリマット部に対して読み書きされるデータを転送するためのデータバスの少なくとも３種類のバスと、そして、前記３種類のバス群を外部に接続するためのバス端子群とを備えたデータ記憶装置において、前記データバスを、それぞれ、独立したデータ転送を並列に実行可能な少なくとも二系統以上のバスとした。
【選択図】図１

Description

本発明は、デジタル放送に対応するテレビジョン受信機等の内部に搭載して構成されるシステムＬＳＩにおけるデータの一時格納場所として利用されるデータ記憶装置に関し、特に、外部メモリチップとして利用可能なデータ記憶装置に関する。

近年、映像処理のデジタル化に伴い、デジタル放送に対応するテレビジョン受信機等の、所謂、デジタル家電製品では、複数個のシステムＬＳＩを内部に搭載して構成されるものが多くなっている。これらのシステムＬＳＩでは、そのデータの一時格納場所として、例えば、ＳＤＲＡＭ等の記憶装置を、外部メモリチップとして利用するものが多い。

これらのメモリチップでは、近年における半導体製造プロセスの進歩に伴って、記憶容量の大型化、転送速度の高速化（高転送バンド幅化）が実現されており、特に、その高転送バンド幅化は、メモリチップのピンにおける動作速度の向上等によって実現される。そのため、かかるメモリチップと上記システムＬＳＩとの間のデータ転送経路における動作周波数は、より高いものとなり、かつ、その信号振幅は、より小さいものとなりつつある。その結果、一つのメモリチップと複数のシステムＬＳＩとを同一のバスに接続し、もって、メモリの共有を行うことは、困難な状況となってきており、そのため、製品に搭載されるシステムＬＳＩには、一対一で接続可能とするため、同一数のメモリチップを製品に搭載することが求められている。換言すれば、かかるシステムＬＳＩに一対一で接続される、データの一時格納場所として必要とされるメモリの記憶容量は大幅に増えるここはない。

これに対し、一方、メモリのビット単価は、その大容量化の進歩に反比例し、下がる傾向にある。これは、メモリチップ自体が、その面積がメモリ容量に比例するメモリマット部と、当該メモリ容量には比例しないインターフェース部とから構成されていることに起因しており、特に、大容量の製品では、上記のメモリ容量には比例しないインターフェース部が当該製品の価格に占める割合が相対的に低くなることにより、ビット単価の低下に繋がることを原因とすることによる。そのため、価格効率の悪い小容量のメモリは徐々に市場から駆逐され、その入手が困難になりつつある。

かかる要因から、特に、上述したデジタル家電製品等のように、必要とされるメモリ容量が大幅に増えない分野では、上述した近年における半導体製造プロセスの進歩に伴って実現されるメモリの大容量化は、むしろ、無駄な容量を持った高価格なメモリを複数のシステムＬＳＩに対して一対一で搭載することを必要とし、製品のコスト面から問題を生じる一因ともなっていた。

なお、以下の特許文献１には、外部メモリとそれにアクセスする複数個のシステムＬＳＩを、所謂、カスケード接続することが記載されている。
特開２００６−２９３５９１

上述したように、従来技術（特許文献１）では、外部メモリとそれにアクセスする複数個のシステムＬＳＩとは、所謂、カスケード接続されることから、当該外部メモリから遠く離れたＬＳＩからアクセスを行った場合、所謂、そのアクセスレイテンシ（Access latency）が増大してしまうという問題点があった。更に、一方のＬＳＩが外部メモリにアクセスしている期間中は、他のＬＳＩは当該メモリに対してアクセスすることが出来ず、そのため、スループットが低下してしまうと言う問題点をも生じていた。

そこで、本発明は、上述した従来技術における問題点に鑑みて成されたものであり、その目的は、複数個のシステムＬＳＩに対して共通に使用することが可能であり、かつ、アクセスレイテンシの増大やスループットが低下の少ないデータ記憶装置を提供することにある。

本発明によれば、上記の目的を達成するため、まず、少なくともデータを保持可能なメモリセルの集合であるメモリマット部と、前記メモリマット部の中から、アクセス対象となる単一のメモリセル、又は、同時にアクセスされる複数のメモリセルの集合からなるメモリワードを指定するためのアドレス信号を伝送するアドレスバス、当該アドレス信号に付随する制御信号を伝送する制御バス、及び、前記メモリマット部に対して読み書きされるデータを転送するためのデータバスの少なくとも３種類のバスと、そして、前記３種類のバス群を外部に接続するためのバス端子群とを備えたデータ記憶装置であって、前記データバスを、それぞれ独立したデータ転送を並列に実行可能な少なくとも二系統以上のバスとしたデータ記憶装置が提供される。

また、本発明では、前記に記載したデータ記憶装置において、前記アドレスバスに対するバス端子群の数が、前記データバスに対するバス端子群の数よりも少ないことが好ましく、更には、前記アドレスバスを１系統だけ備えたものであることが好ましい。更に、本発明によれば、前記に記載したデータ記憶装置において、前記メモリマット部を構成するメモリセルは、電源供給を停止してもデータを保持することが好ましく、或るいは、前記３種類のバス群は、基準クロックに同期して動作することが好ましい。

即ち、上述した本発明によれば、アクセスレイテンシをほとんど低下させることなく、複数のシステムＬＳＩによるメモリチップの共用が可能となる。また、転送量の少ないアドレスバスに関しては、ピンシェアを行うことにより、メモリチップのピン数を削減することができ、コスト的に有利なデータ記憶装置を提供することが出来る。加えて、外部メモリとなるデータ記憶装置のメモリを複数のバンクで構成することにより、アクセス対象が異なるバンクである場合でも、そのスループットを低下させることなく、並列アクセスを実現することが可能となるという優れた効果を発揮する。

以下、本発明になる各種の実施例について、添付の図面を参照しながら詳細に説明する。

本発明の実施例１になるデータ記憶装置について、添付の図１を参照しながら、以下にその詳細に説明する。まず、この図１において、参照符号１は、本発明になるデータ記憶装置からなる外部メモリを示しており、当該外部メモリ１に対して、それぞれアクセスを行う複数（この例では２個）のシステムＬＳＩ２、３が、以下に説明する少なくとも３種類のバス群を介して、共通にアクセス可能に接続されている。また、図中の参照符号４は、上記外部メモリ１及び複数のシステムＬＳＩ２、３に対するタイミング情報を生成するためのタイミング生成回路を示している。なお、本実施例では、図にも示すように、当該タイミング生成回路４は、メモリアクセス動作の基準クロックとなるクロック信号（ＣＬＫ）１００と、当該クロック信号を二分周したフェーズ信号（ＰＨＡＳＥ）１１０とを生成して出力する。また、システムＬＳＩ２、３は、それぞれ、メモリ制御回路をその内部に備えている。

一方、外部メモリ１は、コントローラ１０、メモリアレイ１１、１２、入出力（Ｉ／Ｏ）バッファ１５、１６等を含んで構成されている。なお、この実施例では、メモリは、メモリアドレスの最上位ビットにより、２個のメモリアレイ、即ち、メモリアレイ１１とメモリアレイ１２とに区別されている。より詳細には、メモリアドレスの最上位ビットが「０」の場合には、メモリアレイ１１がアクセスの対象となり、メモリアドレスの最上位ビットが「１」の場合には、メモリアレイ１２がアクセスの対象となる。即ち、これらのメモリアレイ１１、１２は、データを保持可能なメモリセルの集合（メモリバンク）であるメモリマット部を構成することとなる。また、これらのメモリセルとしては、電源供給を停止してもデータを保持することが可能なＳＤＲＡＭにより構成されているが、本発明はこれに限定されるものではなく、ＲＯＭ等の不揮発性メモリを適用するによって構成することも可能である。

また、コントローラ１０の内部には、後に説明するアドレス信号１０１として入力されたアドレスを保持するためのアドレスバッファ２０、２１が設けられている。また、各メモリアレイは、それぞれ、アドレスでコーダ２２、２３、センスアンプ２４、２５、そして、列デコーダ２６、２７を備えて構成されている。

次に、上記システムＬＳＩ２が、上記にその構成を説明した外部メモリ１のデータを読み出す場合の動作を一例として、単純なメモリリード（読み出し）シーケンスについて、以下に説明する。なお、この例では、連続したアドレスに格納されている８ビット幅のデータを８個読み出すこととする。なお、この時の信号波形を、添付の図２に示す。

図２において、参照符号１００はメモリアクセスのための基準クロック（ＣＬＫ）を示しており、一方、１１０は、共通の上記外部メモリ１に対し、上記２個の中の何れのシステムＬＳＩがアクセスを起動することが出来るかを示す、所謂、フェーズ信号（ＰＨＡＳＥ）を示している。また、図中の参照符号１０１は、上記外部メモリ１に対して行アドレス及び列アドレスを与えるためのアドレス信号（ＡＤＤＲ）であり、１０２は、一方のシステムＬＳＩ２が上記外部メモリ１を動作状態に移行するためのチップセレクト信号（ＣＳ０＃）を、１０６は、他方のシステムＬＳＩ３が上記外部メモリ１を動作状態に移行するためのチップセレクト信号（ＣＳ１＃）を示している。加えて、参照符号１０３は、行アドレス発行タイミングを指定する行アドレスストローブ信号（ＲＡＳ＃）を、１０４は、列アドレス発行タイミングを指定する列アドレスストローブ信号（ＣＡＳ＃）を、そして、１０５は、アクセスの種別がライト（書き込み）であることを示す、所謂、ライトイネーブル信号（ＷＥ＃）を示している。なお、本実施例では、これらの各信号１０２、１０３、１０４、１０５、１０６は、負論理の信号となっている。また、この図２において、参照符号２００、２０２は、データ信号（ＤＡＴＡ０、１）を、２０１、２０３は、タイミング情報としてのＤＱＳ信号（ＤＱＳ０、１）をそれぞれ示している。

即ち、アドレス信号（ＡＤＤＲ）１０１は、前記メモリマット部の中から、アクセス対象となる単一のメモリセル、又は、同時にアクセスされる複数のメモリセルの集合（メモリバンク）からなるメモリワードを指定するためのものであり、アドレスバス上に伝送される。加えて、当該アドレス信号に付随する制御信号が、上記の各種制御信号として制御バス上に伝送される。

システムＬＳＩ２は、フェーズ信号（ＰＨＡＳＥ）１１０が「Ｈ（ハイ）」となったサイクル（期間）において、アドレス信号１０１にアクセス対象の行アドレスを出力し、同時に、行アドレスストローブ信号１０３を「Ｌ（ロー）」にする。この時の行アドレス信号の最上位ビットにより、アクセス対象のメモリアレイが決定される。なお、この例では、当該行アドレス信号の最上位ビットは「０」であり、即ち、メモリアレイ１１をアクセスするものとして説明する。これにより、外部メモリ１のメモリコントローラ１０では、上記チップセレクト信号が「Ｌ」の場合のアクセス、即ち、上記システムＬＳＩ２からのアクセスアドレスを、アドレスバッファ２０の上位領域に格納する。その後、このアドレスを、上記メモリアレイ１１のアドレスデコーダ２２へ与えることで、当該メモリアドレス１１の該当する行に記憶されている内容（データ）がセンスアンプ２４へ送られる。

続いて、フェーズ信号（ＰＨＡＳＥ）１１０が「Ｈ（ハイ）」となったサイクル（期間）において、システムＬＳＩ２は、アドレス信号１０１にアクセス対象の列アドレスを出力し、同時に、列アドレスストローブ信号１０４を「Ｌ（ロー）」にする。この列アドレスは、アドレスバッファ２０の下位領域に格納する。このアドレスは、列デコーダ２６へ送られ、そして、センスアンプ２４の出力から、アクセス対象のデータが選択（アクセス）される。なお、この選択されたデータは、上記入出力（Ｉ／Ｏ）バッファ１５を通って、データ線（バス）上へデータ信号２００（ＤＡＴＡ）として出力される。なお、その際には、タイミング情報として、ＤＱＳ信号（ＤＱＳ０）２０１も同時に生成される。その後、列アドレスをインクリメントしながら順次データが出力される。なお、このデータの出力タイミングや上記ＤＱＳ信号の役割等は、一般的なＤＤＲ−ＳＤＲＡＭのそれと同様であることから、ここではその説明は省略する。また、列アドレスストローブ信号１０４を「Ｌ（ロー）」にした後にデータが出力されるまでのサイクル数は固定（即ち、固定サイクル）であるが、そのサイクル数は、予め変更することも可能である。同様に、上記の連続して出力されるデータの個数も、やはり、変更可能である。

次に、添付の図３に示すように、フェーズ信号１１０（ＰＨＡＳＥ）が「Ｌ（ロー）」となったサイクル（期間）においては、上記のシステムＬＳＩ２に代えて、システムＬＳＩ３が上記外部メモリ１に対してアクセスが可能となる。この場合、チップセレクト信号１０２に代わって、チップセレクト信号１０６が使用され、かつ、外部メモリ１のメモリコントローラ１０においては、アドレスバッファ２０に代わって、アドレスバッファ２１が使用される。ここで、一方のシステムＬＳＩ２はメモリ空間の前半であるメモリアドレスの最上位ビットが「０」の空間を使用し、他方のシステムＬＳＩ３はメモリ空間の後半であるメモリアドレスの最上位ビットが「１」の空間を使用するよう、予め取り決めておくことによれば、システムＬＳＩ３からのアクセスは必ずメモリアレイ１２を対象とし、かつ、そのアクセス結果は入出力（Ｉ／Ｏ）バッファ１６を経由してシステムＬＳＩ３へ送られることとなる。

なお、上記の例では、列アドレスストローブ信号（ＣＡＳ＃）１０４を「Ｌ（ロー）」にした際には、ライトイネーブル信号（ＷＥ＃）１０５は「Ｈ（ハイ）」に保持されているため、その種別はリード（読み出し）アクセスとなっている。一方、このライトイネーブル信号（ＷＥ＃）１０５を「Ｌ（ロー）」にした場合には、その種別はライト（書き込み）アクセスとなる。これについて、更に、添付の図４を用いて説明すると、ライト（書き込み）アクセスにおいては、列アドレスストローブ信号（ＣＡＳ＃）１０４を「Ｌ（ロー）」にしてから４サイクル経過した後、システムＬＳＩ２がデータバス上に、データ信号（ＤＡＴＡ０）２００として、当該ライトデータを出力することとなる。なお、この列アドレスストローブ信号（ＣＡＳ＃）１０４からデータ出力までのサイクル数、及び、連続してライト（書き込み）する個数については、これらは変更可能である。この図４は、８個のデータを書き込む例を示している。

次に、本発明になる上記実施例１になるデータ記憶装置の特徴、即ち、システムＬＳＩ２、３による外部メモリ１の共有について、添付の図５を参照しながら説明する。なお、上記の実施例１では、その一例として、システムＬＳＩが２個の場合について述べたが、原理的には、その個数に制限はない。また、上記の外部メモリ１は、メモリアレイ１１、１２からなる２バンク構成として説明したが、やはり、これにも制限はない。

システムＬＳＩ２、３による外部メモリ１の共有では、まず、フェーズ信号（ＰＨＡＳＥ）１１０が「Ｈ（ハイ）」の時には、一方のシステムＬＳＩ２が、行アドレスをアドレスバス上へアドレス信号１０１として出力し、同時に、行アドレスストローブ信号（ＲＡＳ＃）１０３とチップセレクト信号（ＣＳ０＃）１０２とを「Ｌ（ロー）」にする。この行アドレスは、メモリコントローラ１０のアドレスバッファ２０の上位に格納される。

そして、次のサイクルでフェーズ信号（ＰＨＡＳＥ）１１０が「Ｌ（ロー）」になった時、他方のシステムＬＳＩ３が、行アドレスをアドレスバス上へアドレス信号１０１として出力し、かつ、行アドレスストローブ信号（ＲＡＳ＃）１０３とチップセレクト信号（ＣＳ１＃）１０６とを「Ｌ（ロー）」にする。この行アドレスは、メモリコントローラ１０の他のアドレスバッファ２１の上位に格納される。なお、この例では、一方のシステムＬＳＩ２がアクセスした次のサイクルで、他方のシステムＬＳＩ３がアクセスを開始した場合を示しているが、しかしながら、本発明では、必ずしもこれに限られるものではない。

次に、フェーズ信号（ＰＨＡＳＥ）１１０が「Ｈ（ハイ）」の時には、システムＬＳＩ２が、列アドレスをアドレスバス上へアドレス信号１０１として出力し、そして、列アドレスストローブ信号（ＣＡＳ＃）１０４とチップセレクト信号（ＣＳ０＃）１０２とを「Ｌ（ロー）」にする。なお、この列行アドレスは、メモリコントローラ１０のアドレスバッファ２０の下位に格納される。

そして、次のサイクルでフェーズ信号（ＰＨＡＳＥ）１１０が「Ｌ（ロー）」になった時、他のシステムＬＳＩ３が列アドレスをアドレスバス上へアドレス信号１０１として出力し、かつ、列アドレスストローブ信号（ＣＡＳ＃）１０４とチップセレクト信号（ＣＳ１＃）１０６とを「Ｌ（ロー）」にする。なお、この列アドレスは、メモリコントローラ１０のアドレスバッファ２１の下位に格納される。

上述したように、上記の実施例では、メモリコントローラ１０のアドレスバッファ２０に格納されたアドレスは、その最上位ビットが「０」であるため、メモリアレイ１１のアクセスに使用され、他方、アドレスバッファ２１に格納されたアドレスは、その最上位ビットが「１」であるため、メモリアレイ１２のアクセスに使用される。即ち、それぞれのメモリアレイ１１又は１２から読み出されたデータは、それぞれ、その入出力（Ｉ／Ｏ）バッファ１５又は１６を経由して、それぞれのデータバスへ、データ信号（ＤＡＴＡ０又は１）２００又は２０２として出力されることとなる。また、同時に、タイミング信号（ＤＱＳ０、１）２０１又は２０３が出力される。なお、これらのデータは、それぞれ、システムＬＳＩ２又は３へ送られる。なお、ここでは、データバスへのデータ信号（ＤＡＴＡ０、１）２００、２０２、及び、タイミング信号（ＤＱＳ０、１）２０１、２０３は、それぞれ、互いに独立しているため、並列にデータを転送することが可能になる。

同様にして、ライト（書き込み）アクセスをも、並列に実行することが可能である。これを、添付の図６を参照しながら、以下に説明する。なお、このライト（書き込み）アクセス動作の際における上記図５との相違点は、ライトイネーブル信号（ＷＥ＃）１０５の制御と、そして、データ信号（ＤＡＴＡ０、１）２００、２０２及びそのタイミング信号（ＤＱＳ０、１）２０１、２０３にある。即ち、ライトイネーブル信号（ＷＥ＃）１０５については、列アドレスストローブ信号（ＣＡＳ＃）１０４と同じタイミングで「Ｌ（ロー）」にすることによって、現在のアクセスの種別がライト（書き込み）であることを、上記外部メモリ１へ通知する。また、データ信号（ＤＡＴＡ０、１）２００、２０２に関しては、上述したリード（読み出し）アクセスでは、当該外部メモリ１が出力を行うが、これに対し、ライト（書き込み）アクセス、システムＬＳＩ２又は３が出力を行うこととなる。同様に、タイミング信号（ＤＱＳ０、１）２０１又は２０３もデータと同じ方向に伝送されることとなる。そして、データバス上をデータ信号（ＤＡＴＡ）２００として送られてきたデータはメモリアレイ１１へ、データ信号（ＤＡＴＡ１）２０２として送られてきたデータはメモリアレイ１２へ書き込まれる。

なお、ここまでの説明では、上記２個のシステムＬＳＩ２、３は、同種のアクセスを実行するものとして説明したが、しかしながら、上述したように、これらのアクセスは独立していることから、同種のアクセスの実行に限定されることなく、例えば、一方のシステムＬＳＩ２は共用の外部メモリ１をリード（読み出し）、他方のシステムＬＳＩ３は当該外部メモリ１へライト（書き込み）するという使用方法も可能である。

加えて、上記の外部メモリ１は、チップセレクト信号（ＣＳ０＃）１０２、（ＣＳ１＃）１０６を束ねて使用することにより、倍のデータ幅を持ったメモリとして利用することが可能である。なお、この時（変形例）の外部メモリ１とシステムＬＳＩ５との結線構造を、添付の図７に示すと共に、そのリード（読み出し）アクセス時の波形を図８に、そして、ライト（書き込み）アクセス時の波形を図９に、それぞれ示す。なお、この時の動作についても、従来のＤＤＲ−ＳＤＲＡＭと同様にすることも可能であり、即ち、互換性の観点からも有利である。また、ここでは、説明を簡単にするため、唯１個のシステムＬＳＩ５のみを示したが、本発明では、これらシステムＬＳＩは複数個が、上記図１と同様に、外部メモリ１を共用可能であることは明らかであろう。

まず、図７では、チップセレクト信号（ＣＳ０＃）１０２とチップセレクト信号（ＣＳ１＃）１０６は互いに接続されており、これにより、一つのチップセレクト信号として動作することとなる。なお、データに関しては、データ信号（ＤＡＴＡ１）２０２を上位に、そして、データ信号（ＤＡＴＡ０）２００を下位としたデータバスが構築されることとなる。そして、この例では、データ信号（ＤＡＴＡ０）２００とデータ信号（ＤＡＴＡ１）２０２とは、それぞれ、８ビット幅であることから、これらを併せて使用することによれば、１６ビット幅のメモリとして使用することが可能となる。なお、この場合においても、上記のタイミング信号（ＤＱＳ０、１）２０１又は２０３についても、同様に、倍の幅のタイミング信号として使用される。

即ち、上述したように結線を行った上記図６に示したデータ記憶装置では、チップセレクト信号（ＣＳ０＃）１０２とチップセレクト信号（ＣＳ１＃）１０６は同時に「Ｌ（ロー）」となり、この時、アドレスバス上にアドレス信号１０１として印加された行アドレス及び列アドレスは、それぞれ、行アドレスストローブ信号（ＲＡＳ＃）１０３と列アドレスストローブ信号（ＣＡＳ＃）１０４とが「Ｌ（ロー）」となるタイミングで、上記メモリコントローラ１０のアドレスバッファ２０、２１に書き込まれる。そして、これらのアドレスバッファに格納されたアドレスにより、メモリアレイ１１、１２がアクセスされ、その後、当該アクセスにより得られたリード（読み出し）データが、入出力（Ｉ／Ｏ）バッファ１５、１６を経由してデータバス上にデータ信号（ＤＡＴＡ０、１）２００、２０２として出力されることとなる。

なお、ライト（書き込み）アクセスの場合も上記と同様であり、列アドレスストローブ信号（ＣＡＳ＃）１０４が「Ｌ（ロー）」となるタイミングでライトイネーブル信号（ＷＥ＃）１０５を「Ｌ（ロー）」にすることにより、システムＬＳＩ５がデータバス上のデータ信号（ＤＡＴＡ０、１）２００、２０２が、メモリアレイ１１、１２の該当する部分へライト（書き込み）されることとなる。

続いて、本発明の実施例２になるデータ記憶装置について、添付の図１０を参照しながら説明する。なお、上述した実施例１との大きな差異は、以下の通りである。まず、上記の実施例１では、タイミング生成回路４がフェーズ信号（ＰＨＡＳＥ）１１０を生成しており、このフェーズ信号（ＰＨＡＳＥ）１１０が「Ｈ（ハイ）」である期間と、「Ｌ（ロー）」である期間との割合は、１／２であった。これに対し、この実施例２では、このフェーズ信号（ＰＨＡＳＥ）１１０を、システムＬＳＩ６が生成する構成となっている。

かかる構成によれば、上記実施例１と比較し、当該フェーズ信号（ＰＨＡＳＥ）１１０の性質を自由に変更することが可能となる。これによれば、例えば、システムＬＳＩ６が大量のデータ転送を実行する必要がある時間帯には、当該フェーズ信号（ＰＨＡＳＥ）１１０を「Ｈ（ハイ）」状態に維持し続けることにより、システムＬＳＩ６が共用の外部メモリ１を占有することが可能となる。逆に、システムＬＳＩ６が外部メモリ１を必要としない場合には、当該フェーズ信号（ＰＨＡＳＥ）１１０を「Ｌ（ロー）」状態に維持し続けることにより、当該外部メモリ１を開放することも可能になる。このように、この実施例２になるデータ記憶装置では、システムＬＳＩが主体的に共用の外部メモリ１の使用割合を制御することが可能となる。

なお、上記実施例２になるデータ記憶装置における各部の波形信号を、添付の図１１に示す。この例では、フェーズ信号（ＰＨＡＳＥ）１１０が「Ｈ（ハイ）」状態となっている３サイクルの期間では、システムＬＳＩ６が上記共用の外部メモリ１を占有しているが、それ以外の期間では、他のシステムＬＳＩ３が当該外部メモリ１を自由に使用することが可能となっている。

以上に述べた実施例１及び２で示した本発明のデータ記憶装置では、それぞれのシステムＬＳＩがアクセスすることが可能なメモリアレイは固定されていたが、しかしながら、本発明はこれに限定されることはない。例えば、それぞれのシステムＬＳＩがアクセス可能なメモリアレイを自由に変更可能とすることも出来る。なお、これによれば、各システムＬＳＩが使用可能なメモリ空間が広がると共に、更には、上記共用の外部メモリを利用して、複数のシステムＬＳＩが互いにデータ通信を行うことも可能となる。

そこで、上記を実現するための本発明になるデータ記憶装置の構成を、添付の図１２を参照しながら説明する。なお、上記実施例１と異なるのは、この実施例３では、外部メモリ９を構成するメモリアレイ１１、１２と入出力（Ｉ／Ｏ）バッファ１７、１８との間に、所謂、クロスバースイッチ３０を挿入したことである。即ち、このクロスバースイッチ３０の機能により、任意のメモリアレイを、任意の入出力（Ｉ／Ｏ）バッファへ接続することを可能にする。このことによれば、例えば、図のシステムＬＳＩ１７からであっても、アドレスの最上位ビットを「１」にすることによれば、メモリアレイ１１だけではなく、メモリアレイ１２をもアクセスすることが可能となる。

しかしながら、上述した構成や方法では、一つのメモリアレイに対して複数のシステムＬＳＩからのアクセスが発生する可能性がある。より具体的には、例えば、添付の図１３の各部の信号波形にも示すように、一つのメモリアレイに対して２つのシステムＬＳＩ７、８からのリード（読み出し）アクセスが発生し、その結果、両者のデータフェーズが時間的に競合した場合には、外部メモリ９は、データ信号（ＤＡＴＡ０、１）２００、２０２をデータバス上に、本来のタイミングで出力することが不可能となる。そこで、この実施例３では、データ転送が可能であることを示すためのレディ信号（ＲＤＹ０、１）２１０、２１１とを追加する。なお、これらのレディ信号（ＲＤＹ０、１）は負論理であり、そのため、リード（読み出し）アクセス時においては、このレディ信号（ＲＤＹ０、１）が「Ｌ（ロー）」状態となっている期間が、有効なデータフェーズとなり、「Ｈ（ハイ）」状態の期間が無効なデータフェーズとなっている。そのため、規定のデータ転送タイミング中であっても、当該レディ信号（ＲＤＹ０、１）が「Ｈ（ハイ）」である期間は、有効なデータ転送は行われない。そこで、システムＬＳＩは、これらのレディ信号（ＲＤＹ０、１）の値（「Ｌ」又は「Ｈ」）を確認して、当該レディ信号（ＲＤＹ０、１）が「Ｌ」の期間だけデータを取り込むように構成される。

なお、上記のレディ信号（ＲＤＹ０、１）は、上記のリード（読み出し）アクセスだけではなく、更に、ライト（書き込み）アクセスにも適用することが出来る。しかしながら、本実施例３では、上記リード（読み出し）アクセス時と同様に、ライト（書き込み）アクセス時においても、一つのメモリアレイに対して複数のシステムＬＳＩからのアクセスが集中する状況が起こり得る。そして、かかる場合、ライト（書き込み）先のアドレスは、メモリコントローラ１９のアドレスバッファ２０、２１へ、ライト（書き込み）データは入出力（Ｉ／Ｏ）バッファ１５、１６へ、一旦、格納される。しかしながら、これらのバッファは、メモリアレイへのライト（書き込み）アクセスが完了するまでは、他のアクセスが使用することは出来ないこととなる。即ち、この期間中に、システムＬＳＩが次のメモリアクセスを発行すると、そのアドレスやデータを保持することが出来ず、所謂、トランザクションが消失してしまうこととなる。

そこで、上記の実施例３では、データ記憶装置を上述した不具合から防ぐために、上記のレディ信号（ＲＤＹ０、１）２１０、２１１を使用するものである。より具体的には、ライト（書き込み）アクセス時においては、上記外部メモリ９はメモリアレイへのライト（書き込み）動作を完了し、そして、アドレスバッファ２０、２１やデータバッファが他のアクセスに対して使用可能となった時点で、上記レディ信号（ＲＤＹ０、１）を１サイクルだけ「Ｌ（ロー）」状態にする。一方、システムＬＳＩでは、ライト（書き込み）アクセスを発行した場合には、このレディ信号（ＲＤＹ０、１）が「Ｌ（ロー）」になるまで、次のアクセスを発行しないように構成することにより、上述したトランザクションの消失を防止することが可能となる。

なお、上記の実施例３では、上記アドレスバッファやデータバッファの段数を、１回の転送分だけ用意するものとして説明したが、この段数を増やすことによっても、データ記憶装置のメモリアクセス性能を向上することが可能である。

以上に述べた本発明になる実施例では、外部メモリ１に対するアクセスにはＤＤＲ−ＳＤＲＡＭに類似したプロトコルを使用したものとして説明しているが、しかしながら、本発明はこれに制限されるものではない。また、データやアドレスのビット幅についても、上述した実施例に制約されるものではない。また、上記の実施例では、説明を簡単にするために、ライト（書き込み）時の書き込みマスクに関する記述を行っていないが、別途、そのための信号を追加することにより、かかるマスク機能をサポートすることも可能である。また、上記の本発明になるデータ記憶装置は、単一のメモリチップとして、半導体製造プロセスにより製造されることが好ましい。

本発明の実施例１になるデータ記憶装置の構造を、複数のＬＳＩの共通メモリとして使用する場合における結線をも含めて示すブロック図である。 上記図１のデータ記憶装置における、単純なメモリリード（読み出し）シーケンスの動作を説明するための、各部の波形図である。 データ記憶装置におけるメモリリード（読み出し）動作を説明するための各部の波形図である。 上記データ記憶装置におけるメモリリード（読み出し）動作を説明するための各部の波形図である。 上記データ記憶装置におけるメモリリード（読み出し）動作を説明するための各部の波形図である。 上記データ記憶装置におけるライト（書き込み）アクセス動作を説明するための各部の波形図である。 上記実施例１の変形例なるデータ記憶装置の構造を、複数のＬＳＩの共通メモリとして使用する場合における結線をも含めて示すブロック図である。 上記変形例になるデータ記憶装置におけるアクセス動作を説明するための各部の波形図である。 上記変形例になるデータ記憶装置におけるアクセス動作を説明するための各部の波形図である。 本発明の実施例２になるデータ記憶装置の構造を、複数のＬＳＩの共通メモリとして使用する場合における結線をも含めて示すブロック図である。 上記本発明の実施例２になるデータ記憶装置におけるアクセス動作を説明するための各部の波形図である。 本発明の実施例３になるデータ記憶装置の構造を、複数のＬＳＩの共通メモリとして使用する場合における結線をも含めて示すブロック図である。 上記本発明の実施例３になるデータ記憶装置におけるアクセス動作を説明するための各部の波形図である。 上記本発明の実施例３になるデータ記憶装置におけるアクセス動作を説明するための各部の波形図である。

符号の説明

１、９…外部メモリ ２、３、５〜８…システムＬＳＩ ４…タイミング生成回路 １０…メモリコントローラ １１、１２…メモリアレイ １５〜１８…入出力（Ｉ／Ｏ）バッファ ２０、２１…アドレスバッファ ２２、２３…行アドレスデコーダ ２４、２５…センスアンプ ２６、２７…列アドレスデコーダ ３０…クロスバースイッチ。

Claims (5)

1. 少なくともデータを保持可能なメモリセルの集合であるメモリマット部と、
   前記メモリマット部の中から、アクセス対象となる単一のメモリセル、又は、同時にアクセスされる複数のメモリセルの集合からなるメモリワードを指定するためのアドレス信号を伝送するアドレスバス、
   当該アドレス信号に付随する制御信号を伝送する制御バス、及び、
   前記メモリマット部に対して読み書きされるデータを転送するためのデータバスの少なくとも３種類のバスと、そして、
   前記３種類のバス群を外部に接続するためのバス端子群とを備えたデータ記憶装置であって、
   前記データバスを、それぞれ独立したデータ転送を並列に実行可能な少なくとも二系統以上のバスとしたことを特徴とするデータ記憶装置。
2. 前記請求項１に記載したデータ記憶装置において、前記アドレスバスに対するバス端子群の数が、前記データバスに対するバス端子群の数よりも少ないことを特徴とするデータ記憶装置。
3. 前記請求項２に記載したデータ記憶装置において、前記アドレスバスを１系統だけ備えたことを特徴とするデータ記憶装置。
4. 前記請求項１に記載したデータ記憶装置において、前記メモリマット部を構成するメモリセルは、電源供給を停止してもデータを保持することが可能な不揮発性であることを特徴とするデータ記憶装置。
5. 前記請求項１に記載したデータ記憶装置において、前記３種類のバス群は、基準クロックに同期して動作することを特徴とするデータ記憶装置。

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