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TW202118230A - 類比開關 - Google Patents

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TW202118230A
TW202118230A TW109132412A TW109132412A TW202118230A TW 202118230 A TW202118230 A TW 202118230A TW 109132412 A TW109132412 A TW 109132412A TW 109132412 A TW109132412 A TW 109132412A TW 202118230 A TW202118230 A TW 202118230A
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今泉栄亀
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日商艾普凌科有限公司
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Abstract

本發明提供一種可開關的訊號電壓相對較高，且電路規模及消耗電力較以往的類比開關為小的類比開關。類比開關包括：時脈生成電路，生成第一時脈及第二時脈；傳輸電路，源極與背閘極經連接的NMOS電晶體（以下Tr）及源極與背閘極經連接的PMOSTr的其中一者的汲極與另一者的源極連接，其中一者的源極與訊號輸入端子連接，另一者的汲極與訊號輸出端子連接；第一控制訊號生成電路，可基於訊號輸入端子的電壓及第一時脈而生成對所述PMOSTr的導通狀態與斷開狀態進行控制的訊號；以及第二控制訊號生成電路，可基於訊號輸入端子的電壓及第二時脈而生成對所述NMOSTr的導通狀態與斷開狀態進行控制的訊號。

Description

類比開關
本發明是有關於一種類比開關（analog switch）。
作為傳遞電氣訊號的類比開關的一例，有使用半導體元件的金屬氧化物半導體（Metal Oxide Semiconductor，MOS）電晶體的類比開關。使用MOS電晶體的類比開關構成為，可根據用途來對訊號電壓為數V～1000 V左右的範圍的訊號進行開關。在開關的訊號的電壓例如為100 V等般相對較高的情況下，類比開關使用耐壓與訊號電壓為同程度或以上的MOS電晶體而構成。使用此種耐壓相對較高的MOS電晶體而構成的類比開關例如在日本專利特開2012-209763號公報中有所記載（參照專利文獻1）。
圖14的（a）是表示與日本專利特開2012-209763號公報中記載的類比開關的一個實質上等價地構成的類比開關100的結構的電路圖。圖14的（b）是表示作為以往的類比開關的第一結構例的類比開關100中的控制訊號的狀態及MOS傳輸電路130的通/斷狀態的時序圖。
類比開關100包括驅動電路120、保持電路110及MOS傳輸電路130。
驅動電路120具有PMOS電晶體M5、PMOS電晶體M6與二極體D1、二極體D2。PMOS電晶體M5與源極（source）及背閘極（back gate）供給電源電壓VDD的電源線151連接。PMOS電晶體M5的汲極（drain）與二極體D1的陽極（anode）連接。PMOS電晶體M6的源極及背閘極與電源線151連接。PMOS電晶體M6的汲極與二極體D2的陽極連接。對於PMOS電晶體M5的閘極，輸入時脈ΦON作為控制訊號。對於PMOS電晶體M6的閘極，輸入時脈ΦOFF作為控制訊號。
保持電路110具有NMOS電晶體M3、NMOS電晶體M4、齊納二極體（Zener diode）D3、齊納二極體D4與電容器C1、電容器C2。NMOS電晶體M3、NMOS電晶體M4各自的背閘極與源極經連接（短路）。與背閘極短路的各源極彼此連接，進而也連接於電容器C1、電容器C2的一端、齊納二極體D3、齊納二極體D4的陽極。
NMOS電晶體M3的汲極與電容器C1的另一端、二極體D1的陰極（cathode）、齊納二極體D4的陰極及NMOS電晶體M4的閘極連接。NMOS電晶體M4的汲極與電容器C2的另一端、二極體D2的陰極、齊納二極體D3的陰極及NMOS電晶體M3的閘極連接。
MOS傳輸電路130具有背閘極與源極經連接（短路）的兩個NMOS電晶體M1和M2、端子Vio1及端子Vio2。NMOS電晶體M1的源極與NMOS電晶體M2的源極串列連接。而且，彼此連接的NMOS電晶體M1、NMOS電晶體M2的源極與齊納二極體D3、齊納二極體D4的陽極、NMOS電晶體M3、NMOS電晶體M4的源極及電容器C1、電容器C2的一端連接。
NMOS電晶體M1的汲極與端子Vio1連接。NMOS電晶體M1的閘極與NMOS電晶體M2的閘極、NMOS電晶體M3的汲極、電容器C1的另一端、齊納二極體D4的陰極、NMOS電晶體M4的閘極及二極體D1的陰極連接。NMOS電晶體M2的汲極與端子Vio2連接。
時脈ΦON、時脈ΦOFF是從高位準以規定時間遷移為低位準，隨後遷移為高位準的週期訊號。時脈ΦON、時脈ΦOFF在初始狀態下均為高位準。而且，時脈ΦON、時脈ΦOFF經調整，以使遷移為低位準的時機彼此偏離，從而不會同時變為低位準。
對類比開關100的動作進行說明。當時脈ΦON從初始狀態遷移為低位準時，PMOS電晶體M5導通，通過二極體D1對保持電路110，更詳細而言，對NMOS電晶體M4的閘極施加電源電壓VDD。當通過二極體D1而對NMOS電晶體M4的閘極施加電源電壓VDD時，NMOS電晶體M4導通。當NMOS電晶體M4導通時，NMOS電晶體M1、NMOS電晶體M2的閘極電壓上升。當NMOS電晶體M1、NMOS電晶體M2的閘極電壓變得高於NMOS電晶體M1、NMOS電晶體M2的臨限值電壓時為導通。打當NMOS電晶體M1、NMOS電晶體M2導通時，MOS傳輸電路130遷移為導通狀態。
繼而，當時脈ΦON從低位準遷移為高位準時，PMOS電晶體M5斷開。當PMOS電晶體M5斷開時，保持電路110與驅動電路120電性分離。保持電路110與驅動電路120電性分離後，保持電路110的輸出電壓仍由電容器C1、電容器C2予以保持。因而，MOS傳輸電路130維持導通狀態。
隨後，當時脈ΦOFF從高位準遷移為低位準時，PMOS電晶體M6導通，通過二極體D2而對保持電路110，更詳細而言，對NMOS電晶體M3的閘極施加電源電壓VDD。當NMOS電晶體M3導通時，NMOS電晶體M1、NMOS電晶體M2的閘極電壓下降。當NMOS電晶體M1、NMOS電晶體M2的閘極電壓較NMOS電晶體M1、NMOS電晶體M2的臨限值電壓下降時，NMOS電晶體M1、NMOS電晶體M2斷開。當NMOS電晶體M1、NMOS電晶體M2斷開時，MOS傳輸電路130遷移為斷開狀態。當MOS傳輸電路130遷移為斷開狀態時，端子Vio1與端子Vio2之間電性分離。
隨後，當時脈ΦOFF從低位準遷移為高位準時，PMOS電晶體M6斷開。當PMOS電晶體M6斷開時，保持電路110與驅動電路120電性分離。保持電路110與驅動電路120電性分離後，保持電路110的輸出電壓仍由電容器C1、電容器C2予以保持。因而，MOS傳輸電路130維持斷開狀態。
所述類比開關100中，為了使端子Vio1與端子Vio2之間電性接通/斷開，必須在PMOS電晶體M5或PMOS電晶體M6導通的狀態下，使保持電路110的輸出電壓充分低於電源電壓VDD。因此，考慮到進一步提高MOS傳輸電路130中的開關動作的切實性的觀點，提出有一種相對於類比開關100而進一步包括電晶體M7的類比開關150（參照圖15）。
電晶體M7的汲極與電晶體M2的汲極及端子Vio2連接，源極與背閘極連接（接地）至接地線152。對於電晶體M7的閘極，輸入有時脈Φ0作為控制訊號。在類比開關150中，在時脈ΦON或時脈ΦOFF變為低位準，電晶體M5或電晶體M6變為導通的大致同時，將電晶體M7的閘極訊號Φ0設為高位準而使電晶體M7導通。藉由該開關動作，可將保持電路110的輸出電壓降低至對接地線152供給的接地電壓VSS（＜＜VDD）位準，因此在PMOS電晶體M5或PMOS電晶體M6導通的狀態下，保持電路110的輸出電壓充分低於電源電壓VDD。 [現有技術文獻] [專利文獻]
專利文獻1：日本專利特開2012-209763號公報
[發明所欲解決之問題]
然而，與耐壓相對較低的MOS電晶體相比，耐壓高的MOS電晶體大型且消耗電力大。因而，可對訊號電壓高的訊號進行開關的類比開關存在電路規模相對較大，且消耗電力大的問題。
為了解決所述問題，本發明的目的在於提供一種類比開關，可對訊號電壓相對較高的訊號進行開關，且電路規模及消耗電力較以往的類比開關為小。 [解決問題之技術手段]
為了解決所述問題，本發明的類比開關對具有第一訊號輸入端子的訊號輸入部與具有第一訊號輸出端子的訊號輸出部之間進行電性連接或分離，所述類比開關的特徵在於包括：時脈生成電路，基於所輸入的基準時脈而生成多個時脈，所述多個時脈包含第一時脈、及與所述第一時脈為反極性的第二時脈；傳輸電路，具有源極與背閘極經連接的N型場效電晶體即第一N型傳輸電晶體、及源極與背閘極經連接的P型場效電晶體即第一P型傳輸電晶體，且所述第一N型傳輸電晶體及所述第一P型傳輸電晶體中的其中一個傳輸電晶體的汲極與另一個傳輸電晶體的源極連接，其中一個傳輸電晶體的源極與所述第一訊號輸入端子連接，另一個傳輸電晶體的汲極與所述第一訊號輸出端子連接；第一控制訊號生成電路，構成為，可基於所述第一訊號輸入端子的電壓及所述第一時脈而生成對所述第一P型傳輸電晶體的導通狀態與斷開狀態進行控制的第一控制訊號；以及第二控制訊號生成電路，構成為，可基於所述第一訊號輸入端子的電壓及所述第二時脈而生成對所述第一N型傳輸電晶體的導通狀態與斷開狀態進行控制的第二控制訊號。
為了解決所述問題，本發明的類比開關對訊號輸入部與訊號輸出部之間進行電性連接及分離，所述訊號輸入部具有被施加第一輸入電壓的第一訊號輸入端子、及被施加電壓與所述第一輸入電壓相同或較之為低的第二輸入電壓的第二訊號輸入端子，所述訊號輸出部具有輸出第一輸出電壓的第一訊號輸出端子、及輸出第二輸出電壓的第二訊號輸出端子，所述類比開關的特徵在於包括：時脈生成電路，基於所輸入的基準時脈而生成多個時脈，所述多個時脈包含第一時脈、與所述第一時脈為反極性的第二時脈、在所述第一時脈處於低位準的期間為高位準的第三時脈、及在所述第二時脈處於高位準的期間為低位準且與所述第三時脈為反極性的第四時脈；傳輸電路，具有源極與背閘極經連接的兩個N型場效電晶體即第一N型傳輸電晶體及第二N型傳輸電晶體、以及源極與背閘極經連接的兩個P型場效電晶體即第一P型傳輸電晶體及第二P型傳輸電晶體；以及控制訊號生成電路，構成為，可基於所述第一輸入電壓及所述第一時脈而生成對所述第一P型傳輸電晶體的導通狀態與斷開狀態進行控制第一控制訊號，可基於所述第二輸入電壓及所述第二時脈而生成對所述第一N型傳輸電晶體的導通狀態與斷開狀態進行控制的第二控制訊號，可基於所述第一輸入電壓及所述第三時脈而生成對所述第二P型傳輸電晶體的導通狀態與斷開狀態進行控制的第三控制訊號，可基於所述第二輸入電壓及所述第四時脈而生成對所述第二N型傳輸電晶體的導通狀態與斷開狀態進行控制的第四控制訊號，且具有可輸出所述第一控制訊號的第一輸出部、可輸出所述第二控制訊號的第二輸出部、可輸出所述第三控制訊號的第三輸出部、及可輸出所述第四控制訊號的第四輸出部，所述第一P型傳輸電晶體包含與所述第一訊號輸入端子連接的源極及背閘極、與所述第一訊號輸出端子連接的汲極、及與所述第一輸出部連接的閘極，所述第二P型傳輸電晶體包含連接於所述第一訊號輸入端子與所述第一P型傳輸電晶體的源極及背閘極的連接點的源極及背閘極、與所述第二訊號輸出端子連接的汲極、及與所述第三輸出部連接的閘極，所述第一N型傳輸電晶體包含與所述第二訊號輸入端子連接的源極及背閘極、與所述第二訊號輸出端子和所述第二P型傳輸電晶體的汲極的連接點連接的汲極、及與所述第二輸出部連接的閘極，所述第二N型傳輸電晶體包含連接於所述第二訊號輸入端子與所述第一N型傳輸電晶體的源極及背閘極的連接點的源極及背閘極、與所述第一訊號輸出端子和所述第一P型傳輸電晶體的汲極的連接點連接的汲極、及與所述第四輸出部連接的閘極。 [發明的效果]
根據本發明，能夠構成可對訊號電壓相對較高的訊號進行開關且相對於以往的類比開關而電路為小型而消耗電力小的類比開關。
以下，參照圖式來說明本發明的實施形態的類比開關。 首先，對本實施形態的類比開關中的，作為被輸入受到開關的訊號的訊號輸入部的訊號輸入端子為一個、作為輸出訊號的訊號輸出部的訊號輸出端子為一個的類比開關進行說明。
圖1的（a）是表示本實施形態的類比開關的一例即類比開關1A的結構的電路圖，圖1的（b）是類比開關1A中的時脈ΦCKO、時脈Φpck、時脈ΦpckL、時脈Φnck、時脈ΦnckH的時序圖。
類比開關1A包括時脈生成電路20、時脈自舉（clock bootstrap）電路30及傳輸電路40A。 時脈生成電路20具有時脈輸入端子21與四個時脈輸出端子22、23、24、25。時脈自舉電路30具有作為第一控制訊號生成電路的降壓電路31、及作為第二控制訊號生成電路的升壓電路32，且構成為，可生成對場效電晶體（Field Effect Transistor，FET）的導通狀態與斷開狀態進行控制的控制訊號。傳輸電路40A具有至少一個N型FET即NMOS電晶體Mns1、及至少一個P型FET即PMOS電晶體Mps1。
時脈生成電路20與時脈自舉電路30連接。時脈自舉電路30與傳輸電路40A連接。 若作進一步詳細說明，則降壓電路31與時脈輸出端子22、時脈輸出端子23連接。而且，降壓電路31與作為第一P型傳輸電晶體的PMOS電晶體Mps1的閘極連接。升壓電路32與時脈輸出端子24、時脈輸出端子25連接。而且，升壓電路32與作為第一N型傳輸電晶體的NMOS電晶體Mns1的閘極連接。
降壓電路31包括兩個電容器Ccp、CcpL、兩個P型場效電晶體（FET）即PMOS電晶體Mp1、Mp2與兩個齊納二極體35、36。
作為第一電容器的電容器Ccp的一端與作為第一時脈輸出端子的時脈輸出端子22連接。作為第二電容器的電容器CcpL的一端與作為第二時脈輸出端子的時脈輸出端子23連接。電容器Ccp的另一端與PMOS電晶體Mp2的汲極（圖1的（a）中為「D」）及作為第一P型FET的PMOS電晶體Mp1的閘極（圖1的（a）中為「G」）連接。將其連接點稱作節點N1。
作為第二P型FET的PMOS電晶體Mp2的源極（圖1的（a）中為「S」）與PMOS電晶體Mp1的源極串列連接。PMOS電晶體Mp1、PMOS電晶體Mp2各自的自身的源極及背閘極（圖1的（a）中為「B」）經連接。即，PMOS電晶體Mp2的源極及背閘極與PMOS電晶體Mp1的源極及背閘極經連接。將其連接點稱作節點N3。PMOS電晶體Mp1的汲極與電容器CcpL的另一端及PMOS電晶體Mp2的閘極連接。將其連接點稱作節點N2。
在作為第四節點的節點N1與作為第一節點的節點N3之間，進而連接有齊納二極體35。作為第一齊納二極體的齊納二極體35包含與節點N1連接的陽極、及與節點N3連接的陰極。
而且，在作為第三節點的節點N2與節點N3之間，進而連接有齊納二極體36。作為第二齊納二極體的齊納二極體36包含與節點N2連接的陽極、及與節點N3連接的陰極。
如此般構成的降壓電路31作為對所輸入的電壓進行降壓並予以輸出的降壓電路而運作。降壓電路31構成為，可從節點N1、節點N2分別輸出對PMOS電晶體的動作狀態進行控制的控制訊號。電容器Ccp、電容器CcpL是考慮輸入至降壓電路31的電壓而選擇其耐壓。
升壓電路32具有兩個電容器Ccn、CcnH、兩個N型場效電晶體即NMOS電晶體Mn1、Mn2與兩個齊納二極體37、38。
作為第三電容器的電容器Ccn的一端與作為第三時脈輸出端子的時脈輸出端子24連接。作為第四電容器的電容器CcnH的一端與作為第四時脈輸出端子的時脈輸出端子25連接。電容器Ccn的另一端與作為第二N型FET的NMOS電晶體Mn2的汲極及作為第一N型FET的NMOS電晶體Mn1的閘極連接。將其連接點稱作節點N4。
NMOS電晶體Mn2的源極與NMOS電晶體Mn1的源極串列連接。NMOS電晶體Mn1、NMOS電晶體Mn2各自的自身的源極及背閘極經連接。即，NMOS電晶體Mn2的源極及背閘極與NMOS電晶體Mn1的源極及背閘極經連接。將其連接點稱作節點N6。NMOS電晶體Mn1的汲極與電容器CcnH的另一端及NMOS電晶體Mn2的閘極連接。將其連接點稱作節點N5。
在作為第六節點的節點N4與作為第二節點的節點N6之間，進而連接有齊納二極體37。作為第三齊納二極體的齊納二極體37包含與節點N6連接的陽極、及與節點N4連接的陰極。而且，在作為第五節點的節點N5與節點N6之間，進而連接有齊納二極體38。作為第四齊納二極體的齊納二極體38包含與節點N6連接的陽極、及與節點N5連接的陰極。
如此般構成的升壓電路32作為對所輸入的電壓進行升壓並予以輸出的升壓電路而運作。升壓電路32構成為，可從節點N4、節點N5分別輸出對NMOS電晶體的動作狀態進行控制的控制訊號。電容器Ccn、電容器CcnH是考慮輸入至升壓電路32的電壓而選擇其耐壓。
而且，降壓電路31與升壓電路32利用節點N3及節點N6而連接。進而，節點N3及節點N6連接於訊號輸入端子Ti1與NMOS電晶體Mns1的源極的連接點。因而，節點N3、節點N6、訊號輸入端子Ti1及NMOS電晶體Mns1的源極形成同一節點。
傳輸電路40A具有包含一個NMOS電晶體Mns1與一個PMOS電晶體Mps1的傳輸元件41。在傳輸元件41中，NMOS電晶體Mns1與PMOS電晶體Mps1串列連接。而且，NMOS電晶體Mns1及PMOS電晶體Mps1各自的自身的源極及背閘極經連接。
NMOS電晶體Mns1的源極與訊號輸入端子Ti1及NMOS電晶體Mn1的背閘極連接。NMOS電晶體Mns1的汲極與PMOS電晶體Mps1的源極連接。PMOS電晶體Mps1的汲極與訊號輸出端子To1連接。NMOS電晶體Mns1的閘極連接於齊納二極體38的陰極、NMOS電晶體Mn1的汲極、NMOS電晶體Mn2的閘極、及電容器CcnH的另一端。PMOS電晶體Mps1的閘極連接於齊納二極體36的陽極、PMOS電晶體Mp1的汲極、PMOS電晶體Mp2的閘極、及電容器CcpL的另一端。
繼而，對類比開關1A的動作進行說明。 類比開關1A中，基於對傳輸電路40A輸入的控制訊號來控制作為傳輸電晶體的PMOS電晶體Mps1及NMOS電晶體Mns1的通/斷狀態。類比開關1A構成為，藉由對PMOS電晶體Mps1及NMOS電晶體Mns1的通/斷狀態進行控制，從而可切換將訊號輸入部Ti與訊號輸出部To之間電性連接的接通狀態、與將訊號輸入部Ti與訊號輸出部To之間電性分離的斷開狀態。
時脈生成電路20中，從時脈輸入端子21輸入作為基準時脈的時脈ΦCKO。時脈生成電路20基於從時脈輸入端子21輸入的時脈ΦCKO，生成包含時脈Φpck、時脈ΦpckL、時脈Φnck、時脈ΦnckH的多個不同的時脈。
時脈Φpck、時脈ΦpckL、時脈Φnck、時脈ΦnckH在圖1的（b）所例示的時機，訊號位準在高位準（以下稱作「H位準」）與低位準（以下稱作「L位準」）之間遷移。
更具體而言，作為第一時脈的時脈Φpck與作為第二時脈的時脈ΦpckL是在不會在相同的期間變為L位準的時機生成。即，時脈ΦpckL在時脈Φpck處於L位準的期間為H位準。另一方面，作為第三時脈的時脈Φnck與作為第四時脈的時脈ΦnckH是在不會同時變為H位準的時機生成。即，時脈ΦnckH在時脈Φnck處於H位準的期間為L位準。
而且，時脈Φpck、時脈Φnck是在彼此成為反極性的時機生成。進而，時脈ΦpckL、時脈ΦnckH是在彼此成為反極性的時機生成。時脈ΦCKO、時脈Φpck、時脈ΦpckL、時脈Φnck、時脈ΦnckH分別是H位準與L位準的電壓差小於10 V（一位數電壓）例如為5 V等的電壓。若以與NMOS電晶體Mns1及PMOS電晶體Mps1的關係而言，則設定為切換NMOS電晶體Mns1及PMOS電晶體Mps1的導通狀態與斷開狀態所需的臨限值電壓以上、且NMOS電晶體Mns1及PMOS電晶體Mps1的耐壓以下。
由時脈生成電路20所生成的時脈Φpck、時脈ΦpckL、時脈Φnck、時脈ΦnckH分別從時脈輸出端子22、時脈輸出端子23、時脈輸出端子24、時脈輸出端子25輸出，且分別被施加至PMOS電晶體Mp1、PMOS電晶體Mp2、NMOS電晶體Mn1、NMOS電晶體Mn2的各閘極。
降壓電路31中，訊號輸入部Ti的電壓Vii被分別施加至PMOS電晶體Mp1、PMOS電晶體Mp2的源極及背閘極。PMOS電晶體Mp1、PMOS電晶體Mp2藉由所輸入的時脈Φpck、時脈ΦpckL而排他地運作。即，在PMOS電晶體Mp1為導通狀態下，PMOS電晶體Mp2為斷開狀態，在PMOS電晶體Mp2為導通狀態下，PMOS電晶體Mp1為斷開狀態。再者，PMOS電晶體Mp1、PMOS電晶體Mp2被容許在相同的期間成為斷開狀態。
藉由所述動作，節點N1、節點N2的電壓是將電壓Vii作為基準電壓，在該基準電壓與較該基準電壓而使電壓下降的電壓（以下稱作「調降電壓」）之間受到控制。即，降壓電路31基於電壓Vii及時脈Φpck、時脈ΦpckL的電壓，生成將成為基準電壓的電壓Vii設為作為第一位準的H位準，將調降電壓設為作為第二位準的L位準的訊號。圖1的（a）所例示的降壓電路31中，所生成的訊號作為包含兩個不同的電壓位準的第一控制訊號而從節點N2輸出，並被輸入至PMOS電晶體Mps1的閘極。
升壓電路32中，電壓Vii被分別施加至NMOS電晶體Mn1、NMOS電晶體Mn2的源極及背閘極。NMOS電晶體Mn1、NMOS電晶體Mn2藉由所輸入的時脈Φnck、時脈ΦnckH而排他地運作。即，在NMOS電晶體Mn1為導通狀態下，NMOS電晶體Mn2為斷開狀態，在NMOS電晶體Mn2為導通狀態下，NMOS電晶體Mn1為斷開狀態。再者，NMOS電晶體Mn1、NMOS電晶體Mn2被容許在相同的期間成為斷開。
藉由所述動作，節點N4、節點N5的電壓是將電壓Vii作為基準電壓，在該基準電壓與較該基準電壓使電壓上升的電壓（以下稱作「調升電壓」）之間受到控制。即，升壓電路32基於電壓Vii及時脈Φnck、時脈ΦnckH的電壓，生成將成為基準電壓的電壓Vii設為作為第一位準的L位準，將調升電壓設為作為第三位準的H位準的訊號。圖1的（a）所例示的升壓電路32中，所生成的訊號作為包含兩個不同的電壓位準的第二控制訊號而從節點N5輸出，並被輸入至NMOS電晶體Mns1的閘極。
傳輸電路40A作為開關元件發揮功能，該開關元件可藉由從時脈自舉電路30輸入的控制訊號來切換接通狀態與斷開狀態。在接通狀態下，輸入至訊號輸入部Ti的訊號從訊號輸出部To輸出。另一方面，在斷開狀態下，輸入至訊號輸入部Ti的訊號不從訊號輸出部To輸出。
在時脈ΦpckL為L位準且時脈ΦnckH為H位準的期間，對NMOS電晶體Mns1的閘極施加H位準的訊號，對PMOS電晶體Mps1的閘極施加L位準的訊號。其結果，NMOS電晶體Mns1的閘極電壓上升而超過NMOS電晶體Mns1的臨限值電壓，從而成為導通狀態。而且，PMOS電晶體Mps1的閘極電壓下降而超過PMOS電晶體Mps1的臨限值電壓，從而成為導通狀態。因而，傳輸電路40A在時脈ΦpckL為L位準且時脈ΦnckH為H位準的期間，訊號輸入部Ti與訊號輸出部To導通。即，傳輸電路40A成為接通狀態。
另一方面，傳輸電路40A在所述以外的期間，具體而言，在對NMOS電晶體Mns1及PMOS電晶體Mps1的各閘極施加與電壓Vii相等的電壓的期間，NMOS電晶體Mns1的閘極電壓不超過NMOS電晶體Mns1的臨限值電壓而成為斷開狀態。而且，PMOS電晶體Mps1的閘極電壓不超過PMOS電晶體Mps1的臨限值電壓而成為斷開狀態。即，傳輸電路40A成為斷開狀態。
傳輸電路40A在被控制為斷開狀態的期間，若對訊號輸出部To施加的電壓Voo大於電壓Vii，則PMOS電晶體Mps1有時會從斷開狀態遷移為導通狀態。這是因為，若電壓Voo高於電壓Vii，則PMOS電晶體Mps1中所含的寄生二極體變為順向，因此PMOS電晶體Mps1的源極電位將上升。然而，即使PMOS電晶體Mps1從斷開狀態遷移為導通狀態，傳輸電路40A亦能穩定地維持斷開狀態。這是因為，訊號輸入端子Ti1與源極及背閘極所連接的NMOS電晶體Mns1不受PMOS電晶體Mps1的源極電位上升的影響而穩定地維持斷開狀態。
再者，在傳輸電路40A被控制為斷開狀態的期間，在PMOS電晶體Mps1導通的狀態下，與訊號輸出部To連接的輸出側的PMOS電晶體Mps1的閘極-源極間電壓成為電壓Vii與電壓Voo之差的絕對值，即輸入電壓與輸出電壓之差的絕對值（=|Vii-Voo|）。因而，若絕對值|Vii-Voo|為PMOS電晶體Mps1的閘極-源極間耐壓以下，例如100 V等，則即使電壓Vii是與輸出側MOS電晶體的閘極-源極間耐壓相比為充分高的電壓的訊號，傳輸電路40A亦可進行開關動作。
反而言之，即使電壓Vii、電壓Voo是較絕對值|Vii-Voo|為高的電壓，類比開關1A亦能選擇考慮相對較低的絕對值|Vii-Voo|的電晶體。因而，相對於類比開關100、類比開關150（參照圖14的（a）、圖15）等的、包含具有受到接通/斷開的類比訊號的電壓以上的耐壓的電晶體的、以往的類比開關，能使用相對較低耐壓的電晶體來構成類比開關1A。相對於以往的類比開關，類比開關1A能使用相對較低耐壓的電晶體來構成，因此可使電路小型化，從而可減小消耗電力。
而且，類比開關1A可無須包括所述以往的類比開關150所具有的、對MOS傳輸電路130的端子施加相對於電源電壓VDD而充分低的接地電壓VSS等規定電壓的結構，而構成。
類比開關1A中，不需要對訊號輸入部Ti或訊號輸出部To施加規定電壓的結構及動作，因此可較類比開關150而使類比開關1A的開關動作高速化。而且，類比開關1A不需要對訊號輸入部Ti或訊號輸出部To施加規定電壓的結構，因此可抑制外部干擾經由所述結構而重疊於類比訊號的現象。即，類比開關1A可從訊號輸出部To高精度地輸出自訊號輸入部Ti輸入的訊號。
圖2是表示作為本實施形態的類比開關的一例的類比開關1B的結構的電路圖。
類比開關1B相對於類比開關1A，不同之處在於取代傳輸電路40A而包括傳輸電路40B，其他方面實質上並無不同。傳輸電路40B相對於傳輸電路40A，NMOS電晶體Mns1與PMOS電晶體Mps1的連接關係不同。傳輸電路40B中，PMOS電晶體Mps1的源極與訊號輸入端子Ti1連接，汲極與NMOS電晶體Mns1的源極連接。而且，NMOS電晶體Mns1的汲極與訊號輸出端子To1連接。
類比開關1B中，節點N3、節點N6、訊號輸入部Ti及PMOS電晶體Mps1的源極形成同一節點。類比開關1B相對於類比開關1A而具備不同的結構，但與類比開關1A同樣地運作。
類比開關1B中，在被控制為斷開狀態的期間，若訊號輸出部To的電壓Voo較施加至訊號輸入部Ti的電壓Vii為低，則NMOS電晶體Mns1有時會從斷開遷移為導通。這是因為，若電壓Voo低於電壓Vii，則NMOS電晶體Mns1中所含的寄生二極體變為順向，因此NMOS電晶體Mns1的源極電位會下降。
然而，即使NMOS電晶體Mns1從斷開遷移為導通，傳輸電路40B亦能穩定地維持斷開狀態。這是因為，訊號輸入端子Ti1與源極及背閘極所連接的PMOS電晶體Mps1不受NMOS電晶體Mns1的源極電位下降的影響，而穩定地維持斷開狀態。
在傳輸電路40B被控制為斷開狀態的期間，在NMOS電晶體Mns1導通的狀態下，與訊號輸出部To連接的輸出側的NMOS電晶體Mns1的閘極-源極間電壓成為絕對值|Vii-Voo|。因而，若絕對值|Vii-Voo|為NMOS電晶體Mns1的閘極-源極間耐壓以下，則即使電壓Vii是與輸出側MOS電晶體的閘極-源極間耐壓相比為充分高的電壓的訊號，傳輸電路40B亦可進行開關動作。
再者，在類比開關1A、類比開關1B中，PMOS電晶體Mps1及NMOS電晶體Mns1的各閘極的連接目標並不限定於圖1的（a）、圖2所示的連接目標。圖1的（a）及圖2所示的PMOS電晶體Mps1及NMOS電晶體Mns1的各閘極只要處於被輸入彼此反極性的控制訊號的關係即可，所述彼此反極性的控制訊號在相同的時機，在L位準與H位準之間遷移。因而，PMOS電晶體Mps1及NMOS電晶體Mns1的各閘極的連接目標亦可分別為節點N1及節點N4。
接下來，對具有作為訊號輸入部的一個訊號輸入端子與作為訊號輸出部的兩個訊號輸出端子而構成的類比開關，即，對具有包含訊號輸出端子Ti1的訊號輸入部Ti與包含訊號輸出端子To1、訊號輸出端子To2的訊號輸出部To的類比開關進行說明。
圖3的（a）是表示作為本實施形態的類比開關的一例的類比開關1C的結構的電路圖，圖3的（b）是類比開關1C中的各時脈ΦCKO、時脈Φpck、時脈ΦpckL、時脈Φnck、時脈ΦnckH的時序圖。
類比開關1C相對於類比開關1A，不同之處在於取代傳輸電路40A而包括傳輸電路40C以及時脈自舉電路30與傳輸電路40C的連接關係，其他方面實質上並無不同。因此，在類比開關1C的說明時，以傳輸電路40C為中心來進行說明，對於與類比開關1A中所含的構成元件實質上並無不同的構成元件，標註相同的符號並省略重複的說明。
傳輸電路40C具有與傳輸元件41同樣地構成的傳輸元件41_1、傳輸元件41_2。即，傳輸電路40C是相對於具有一個傳輸元件41（傳輸元件41_1）的傳輸電路40A，進而追設一個傳輸元件41（傳輸元件41_2）而構成。傳輸元件41_2連接於訊號輸入端子Ti1與訊號輸出端子To2之間。
作為第二P型傳輸電晶體的PMOS電晶體Mps2的閘極與PMOS電晶體Mp1的閘極、PMOS電晶體Mp2的汲極及齊納二極體35的陽極連接。即，PMOS電晶體Mps2的閘極連接於節點N1。
作為第二N型傳輸電晶體的NMOS電晶體Mns2的閘極與NMOS電晶體Mn1的閘極、NMOS電晶體Mn2的汲極及齊納二極體37的陰極連接。即，NMOS電晶體Mns2的閘極連接於節點N4。
繼而，對類比開關1C的動作進行說明。 類比開關1C中，基於對傳輸電路40C輸入的控制訊號來控制PMOS電晶體Mps1、PMOS電晶體Mps2及NMOS電晶體Mns1、NMOS電晶體Mns2的通/斷狀態。類比開關1C構成為，藉由對PMOS電晶體Mps1、PMOS電晶體Mps2及NMOS電晶體Mns1、NMOS電晶體Mns2的通/斷狀態進行控制，從而可切換接通狀態與斷開狀態。
圖3的（b）所例示的時脈Φpck、時脈ΦpckL、時脈Φnck、時脈ΦnckH是在與圖1的（b）所例示的時脈Φpck、時脈ΦpckL、時脈Φnck、時脈ΦnckH相同的時機，H位準與L位準遷移的時脈。
降壓電路31基於電壓Vii及時脈Φpck、時脈ΦpckL的電壓，而生成將成為基準電壓的電壓Vii設為H位準，將調降電壓設為L位準的訊號。所生成的訊號是作為對PMOS電晶體Mps1、PMOS電晶體Mps2的導通狀態/斷開狀態進行控制的控制訊號而從節點N1、節點N2分別輸出。從節點N1輸出的訊號被輸入至PMOS電晶體Mps2的閘極。從節點N2輸出的訊號被輸入至PMOS電晶體Mps1的閘極。
這樣，類比開關1C中，生成對PMOS電晶體Mps1、PMOS電晶體Mps2的導通狀態/斷開狀態進行控制的兩個控制訊號。所生成的兩個控制訊號被分別輸入至傳輸電路40C的PMOS電晶體Mps1、PMOS電晶體Mps2的閘極。
升壓電路32基於電壓Vii及時脈Φnck、時脈ΦnckH的電壓，而生成將成為基準電壓的電壓Vii設為L位準，將調升電壓設為H位準的訊號。所生成的訊號是作為對NMOS電晶體Mns1、NMOS電晶體Mns2的導通狀態/斷開狀態進行控制的控制訊號而從節點N4、節點N5分別輸出。從節點N4輸出的訊號被輸入至NMOS電晶體Mns2的閘極。從節點N5輸出的訊號被輸入至NMOS電晶體Mns1的閘極。
這樣，類比開關1C中，生成對NMOS電晶體的通/斷狀態進行控制的兩個控制訊號。所生成的兩個控制訊號被分別輸入至傳輸電路40C的NMOS電晶體Mns1、NMOS電晶體Mns2的閘極。
傳輸電路40C是與傳輸電路40A同樣地，作為開關元件發揮功能。在接通狀態下，輸入至訊號輸入部Ti的訊號是從作為第一訊號輸出端子的訊號輸出端子To1或作為第二訊號輸出端子的訊號輸出端子To2輸出。另一方面，在斷開狀態下，輸入至訊號輸入部Ti的訊號從訊號輸出端子To1及訊號輸出端子To2皆不輸出。
傳輸電路40C在時脈ΦpckL為L位準且時脈ΦnckH為H位準的期間，訊號輸入部Ti與訊號輸出端子To1導通。傳輸電路40C在時脈Φpck為L位準且時脈Φnck為H位準的期間，訊號輸入部Ti與訊號輸出端子To2導通。所述訊號輸入部Ti與訊號輸出端子To1或訊號輸出端子To2導通的狀態為傳輸電路40C的接通狀態。傳輸電路40C在所述以外的期間，具體而言，在對NMOS電晶體Mns1、NMOS電晶體Mns2及PMOS電晶體Mps1、PMOS電晶體Mps2的各閘極施加與電壓Vii相等的電壓的期間成為斷開狀態。
所述類比開關1C能獲得與類比開關1A同樣的效果。而且，類比開關1C在從訊號輸出部To輸出對訊號輸入部Ti輸入的訊號時，可切換為訊號輸出端子To1或訊號輸出端子To2而輸出。
圖4及圖5是分別表示作為本實施形態的類比開關的一例的類比開關1D及類比開關1E的結構的電路圖。再者，圖4及圖5中，基於確保圖式的簡潔性及明瞭性等的觀點，省略了對與圖1的（a）至圖3的（a）所示的構成元件對應的構成元件的一部分標註的符號而圖示。
類比開關1D相對於類比開關1B，不同之處在於取代傳輸電路40B而包括傳輸電路40D以及時脈自舉電路30與傳輸電路40D的連接關係，其他方面實質上並無不同。因此，在類比開關1D的說明時，以傳輸電路40D為中心來進行說明，對於與類比開關1A、類比開關1B中所含的構成元件並無實質上不同的構成元件，標註相同的符號並省略重複的說明。
傳輸電路40D更具有與傳輸元件42同樣地構成的傳輸元件42_1、傳輸元件42_2。即，傳輸電路40D是相對於具有一個傳輸元件42（傳輸元件42_1）的傳輸電路40B，進而追設一個傳輸元件42（傳輸元件42_2）而構成。傳輸元件42_2連接於訊號輸入端子Ti1與訊號輸出端子To2之間。
關於傳輸元件42_2，PMOS電晶體Mps2的源極連接於PMOS電晶體Mps1的源極、訊號輸入端子Ti1以及節點N3、節點N6。PMOS電晶體Mps2的閘極連接於節點N1。而且，NMOS電晶體Mns2的汲極連接於訊號輸出端子To2。NMOS電晶體Mns2的閘極連接於節點N4。
如此般構成的類比開關1D相對於類比開關1C，也能取代具有傳輸元件41_1、傳輸元件41_2的傳輸電路40C，而包括具有傳輸元件42_1、傳輸元件42_2的傳輸電路40D。
類比開關1E相對於類比開關1C，不同之處在於取代傳輸電路40C而包括傳輸電路40E，其他方面實質上並無不同。更具體而言，傳輸電路40E相對於傳輸電路40C，不同之處在於取代傳輸元件41_2而具有傳輸元件42，其他方面實質上並無不同。
類比開關1D、類比開關1E均與類比開關1C同樣地運作，因此可實現與類比開關1C同樣的開關動作。而且，類比開關1D、類比開關1E可獲得與類比開關1C同樣的效果。
再者，類比開關1C～類比開關1E中，PMOS電晶體Mps1、PMOS電晶體Mps2及NMOS電晶體Mns1、NMOS電晶體Mns2的各閘極的連接目標並不限定於圖3的（a）至圖5所示的連接目標。圖3的（a）至圖5所示的PMOS電晶體Mps1及NMOS電晶體Mns1的各閘極與PMOS電晶體Mps2及NMOS電晶體Mns2的各閘極只要處於被輸入彼此反極性的控制訊號的關係即可，所述彼此反極性的控制訊號在相同的時機，在L位準與H位準之間遷移。而且，PMOS電晶體Mps1、PMOS電晶體Mps2的各閘極只要是在其中一個控制訊號處於L位準的期間，另一個控制訊號處於H位準的關係即可。進而，NMOS電晶體Mns1、NMOS電晶體Mns2的各閘極只要是在其中一個控制訊號處於H位準的期間，另一個控制訊號處於L位準的關係即可。因而，PMOS電晶體Mps1、PMOS電晶體Mps2及NMOS電晶體Mns1、NMOS電晶體Mns2的各閘極的連接目標亦可分別為節點N1、節點N2及節點N4、節點N5。
接下來，對具有作為訊號輸入部的兩個訊號輸入端子、與作為訊號輸出部的一個訊號輸出端子而構成的類比開關，即，對具有包含訊號輸入端子Ti1、訊號輸入端子Ti2的訊號輸入部Ti與包含訊號輸出端子To1的訊號輸出部To的類比開關進行說明。
圖6是表示作為本實施形態的類比開關的一例的類比開關1F的結構的電路圖。再者，圖6中，將與所述降壓電路31及升壓電路32分別為實質上相同的結構的降壓電路31_1、降壓電路31_2及升壓電路32_1、升壓電路32_2簡化而表示。
類比開關1F實質上包括兩個（一對）類比開關1A，將其中一個類比開關1A的訊號輸出部To連接於另一個類比開關1A的訊號輸出部To及PMOS電晶體Mps1的汲極而構成。
若作具體說明，則類比開關1F包括：相當於一對時脈生成電路20的時脈生成電路50；相當於一對時脈自舉電路30的時脈自舉電路30_1、時脈自舉電路30_2；以及包含相當於一對傳輸元件41的傳輸元件41_1、傳輸元件41_2的傳輸電路40F。時脈自舉電路30_1具有降壓電路31_1與升壓電路32_1。時脈自舉電路30_2具有作為第三控制訊號生成電路的降壓電路31_2與作為第四控制訊號生成電路的升壓電路32_2。此處，降壓電路31_1、降壓電路31_2是與降壓電路31實質上同樣地構成。升壓電路32_1、升壓電路32_2是與升壓電路32實質上同樣地構成。
時脈生成電路50具有一個時脈輸入端子51、兩個時脈輸出端子52_1、52_2、兩個時脈輸出端子53_1、53_2、兩個時脈輸出端子54_1、54_2與兩個時脈輸出端子55_1、55_2。時脈輸入端子51是與時脈輸入端子21同樣的構成元件，被輸入時脈ΦCKO。時脈輸出端子52_1及時脈輸出端子52_2是與時脈輸出端子22同樣的構成元件，輸出時脈Φpck。時脈輸出端子53_1及時脈輸出端子53_2是與時脈輸出端子23同樣的構成元件，輸出時脈ΦpckL。時脈輸出端子54_1及時脈輸出端子54_2是與時脈輸出端子24同樣的構成元件，輸出時脈Φnck。時脈輸出端子55_1及時脈輸出端子55_2是與時脈輸出端子25同樣的構成元件，輸出時脈ΦnckH。
傳輸電路40F具有傳輸元件41_1與傳輸元件41_2。作為傳輸元件41_2的輸出端的PMOS電晶體Mps2的汲極連接於訊號輸出部To及作為傳輸元件41_1的輸出端的PMOS電晶體Mps1的汲極。
傳輸電路40F在圖6中省略了圖示，但NMOS電晶體Mns1的閘極及PMOS電晶體Mps1的閘極分別與時脈自舉電路30_1內的節點N5及節點N2連接。而且，NMOS電晶體Mns2及PMOS電晶體Mps2構成為，與NMOS電晶體Mns1及PMOS電晶體Mps1排他地運作。
在NMOS電晶體Mns1的閘極與時脈自舉電路30_1的節點N5連接的情況下，NMOS電晶體Mns2的閘極與作為第十節點的、時脈自舉電路30_2內的節點N4（未圖示）連接。
在PMOS電晶體Mps1的閘極與時脈自舉電路30_1的節點N2連接的情況下，PMOS電晶體Mps2的閘極與作為第八節點的、時脈自舉電路30_2內的節點N1（未圖示）連接。
所述類比開關1F可視為包含傳輸元件41_1的類比開關1A與包含傳輸元件41_2的類比開關1A的一對類比開關1A。
傳輸元件41_1中，對於PMOS電晶體Mps1的閘極，輸入從時脈自舉電路30_1的節點N2輸出的訊號作為第一控制訊號。而且，對於NMOS電晶體Mns1，輸入從時脈自舉電路30_1的節點N5輸出的訊號作為第二控制訊號。另一方面，傳輸元件41_2中，對於PMOS電晶體Mps2的閘極，輸入從時脈自舉電路30_2的節點N1輸出的訊號作為第三控制訊號。而且，對於NMOS電晶體Mns2，輸入從時脈自舉電路30_2的節點N4輸出的訊號作為第四控制訊號。
這樣，類比開關1F可視為包括包含傳輸元件41_1、傳輸元件41_2的一對類比開關1A，因此可獲得與類比開關1A同樣的效果。
而且，傳輸元件41_2是與傳輸元件41_1排他地運作。因而，類比開關1F在從訊號輸出部To輸出對訊號輸入部Ti輸入的訊號時，可切換為對訊號輸入端子Ti1輸入的訊號或對訊號輸入端子Ti2輸入的訊號而輸出。
此處，將對作為第一訊號輸入端子的訊號輸入端子Ti1輸入的輸入訊號設為電壓Vi1，將對作為第二訊號輸入端子的訊號輸入端子Ti2輸入的輸入訊號設為電壓Vi2。若電壓Vi1為電壓Vi2以上，即，若Vi1≧Vi2成立，則類比開關1F在傳輸電路40F被控制為斷開狀態的期間，可防止因訊號輸出部To側的MOS電晶體即汲極與訊號輸入端子To1、訊號輸入端子To2分別連接的PMOS電晶體Mps1、PMOS電晶體Mps2各自中所含的寄生二極體的影響，而PMOS電晶體Mps1、PMOS電晶體Mps2遷移為導通。因而，類比開關1F可較類比開關1A～類比開關1E進一步抑制消耗電力。
再者，類比開關1F中，PMOS電晶體Mps1、PMOS電晶體Mps2及NMOS電晶體Mns1、NMOS電晶體Mns2的各閘極的連接目標並不限定於圖6所示的連接目標。PMOS電晶體Mps1及NMOS電晶體Mns1的各閘極的連接目標亦可分別為時脈自舉電路30_1的節點N1及時脈自舉電路30_1的節點N4。在該連接目標的情況下，PMOS電晶體Mps2及NMOS電晶體Mns2的各閘極的連接目標亦可分別為作為第七節點的、時脈自舉電路30_2的節點N2、以及作為第九節點的、時脈自舉電路30_2的節點N5。
圖7及圖8分別是表示作為本實施形態的類比開關的一例的類比開關1G及類比開關1H的結構的電路圖。再者，圖7中的類比開關1G及圖8中的類比開關1H是以省略了與類比開關1F共同的時脈生成電路50及時脈自舉電路30_1、時脈自舉電路30_2的狀態而示。
類比開關1G實質上包括一對類比開關1B，將其中一個類比開關1B的訊號輸出部To連接於另一個類比開關1B的訊號輸出部To及NMOS電晶體Mns1的汲極而構成。若作具體說明，則類比開關1G包括：時脈生成電路50；時脈自舉電路30_1、時脈自舉電路30_2；以及傳輸電路40G，包含相當於一對傳輸元件42的傳輸元件42_1、傳輸元件42_2。
類比開關1H相對於類比開關1F，不同之處在於取代傳輸電路40F而包括傳輸電路40H，其他方面實質上並無不同。更具體而言，傳輸電路40H相對於傳輸電路40F，不同之處在於取代傳輸元件41_2而具有傳輸元件42，其他方面實質上並無不同。
類比開關1G、類比開關1H均是與類比開關1F同樣地運作，因此可實現與類比開關1F同樣的開關動作，而且，類比開關1G、類比開關1H可獲得與類比開關1F同樣的效果。
再者，類比開關1G、類比開關1H中，PMOS電晶體Mps1、PMOS電晶體Mps2及NMOS電晶體Mns1、NMOS電晶體Mns2的各閘極的連接目標並不限定於圖7、圖8所示的連接目標。類比開關1G、類比開關1H中，與類比開關1F同樣地，PMOS電晶體Mps1、PMOS電晶體Mps2及NMOS電晶體Mns1、NMOS電晶體Mns2的各閘極的連接目標亦可分別為時脈自舉電路30_1的節點N1、時脈自舉電路30_2的節點N2及時脈自舉電路30_1的節點N4、時脈自舉電路30_2的節點N5。
接下來，對具有作為訊號輸入部的兩個訊號輸入端子與作為訊號輸出部的兩個訊號輸出端子而構成的類比開關，即，對具有包含訊號輸入端子Ti1、訊號輸入端子Ti2的訊號輸入部Ti與包含訊號輸出端子To1、訊號輸出端子To2的訊號輸出部To的類比開關進行說明。
圖9是表示作為實施形態的類比開關的一例的類比開關1I的結構的電路圖。再者，圖9中的類比開關1I是以局部省略了時脈生成電路50等與類比開關1F共同的構成元件的狀態而示。
類比開關1I相對於類比開關1F，不同之處在於取代傳輸電路40F而包括傳輸電路40I，其他方面實質上並無不同。更具體而言，傳輸電路40I相對於傳輸電路40F，進而具有訊號輸出端子To2、NMOS電晶體Mns3、NMOS電晶體Mns4與PMOS電晶體Mps3、PMOS電晶體Mps4。
經串列連接的NMOS電晶體Mns3及PMOS電晶體Mps3是與傳輸元件41同樣地構成的傳輸元件41_3。傳輸元件41_3串列連接於訊號輸入端子Ti1與訊號輸出端子To2之間。
作為第三N型傳輸電晶體的NMOS電晶體Mns3包含與時脈自舉電路30_1的節點N4連接的閘極。作為第三P型傳輸電晶體的PMOS電晶體Mps3包含與時脈自舉電路30_1的節點N1連接的閘極。
經串列連接的NMOS電晶體Mns4及PMOS電晶體Mps4是與傳輸元件41同樣地構成的傳輸元件41_4。傳輸元件41_4串列連接於訊號輸入端子Ti2與訊號輸出端子To2之間。
作為第四N型傳輸電晶體的NMOS電晶體Mns4包含與時脈自舉電路30_2的節點N5連接的閘極。作為第四P型傳輸電晶體的PMOS電晶體Mps4包含與時脈自舉電路30_2的節點N2連接的閘極。
因而，傳輸電路40I具有與傳輸元件41同樣地構成的四個傳輸元件41_1～41_4，可視為兩個（一對）經並列連接的傳輸電路40F。
類比開關1I是與類比開關1F同樣地運作。傳輸電路40I有NMOS電晶體Mns1、NMOS電晶體Mns4及PMOS電晶體Mps1、PMOS電晶體Mps4均導通的第一連接狀態、與NMOS電晶體Mns2、NMOS電晶體Mns3及PMOS電晶體Mps2、PMOS電晶體Mps3均導通的第二連接狀態。
在第一連接狀態及第二連接狀態下，傳輸電路40I成為接通狀態。若作進一步具體說明，則在第一連接狀態下，訊號輸入端子Ti1與訊號輸出端子To1之間以及訊號輸入端子Ti2與訊號輸出端子To2之間分別成為導通狀態。在第二連接狀態下，訊號輸入端子Ti1與訊號輸出端子To2之間以及訊號輸入端子Ti2與訊號輸出端子To1之間分別成為導通狀態。在所述第一連接狀態及第二連接狀態以外的狀態下，傳輸電路40I成為斷開狀態。
所述類比開關1I是與類比開關1F同樣地運作，因此傳輸電路40I可遷移為包含第一連接狀態及第二連接狀態的接通狀態與斷開狀態。因而，類比開關1I可切換使對訊號輸入端子Ti1、訊號輸入端子Ti2輸入的訊號分別從訊號輸出端子To1、訊號輸出端子To2輸出，或者分別從訊號輸出端子To2、訊號輸出端子To1輸出，或者均不輸出的動作。而且，類比開關1I可獲得與類比開關1F同樣的效果。
圖10是表示作為本實施形態的類比開關的一例的類比開關1J的結構的電路圖。再者，圖10中的類比開關1J是以局部省略了時脈生成電路50等與類比開關1G共同的構成元件的狀態而示。
類比開關1J相對於類比開關1G，不同之處在於取代傳輸電路40G而包括傳輸電路40J，其他方面實質上並無不同。更具體而言，傳輸電路40J相對於傳輸電路40G而進一步具有訊號輸出端子To2、串列連接於訊號輸入端子Ti1與訊號輸出端子To2之間的PMOS電晶體Mps3及NMOS電晶體Mns3、以及串列連接於訊號輸入端子Ti2與訊號輸出端子To2之間的PMOS電晶體Mps4及NMOS電晶體Mns4。
經串列連接的PMOS電晶體Mps3及NMOS電晶體Mns3是與傳輸元件42同樣地構成的傳輸元件42_3。而且，經串列連接的PMOS電晶體Mps4及NMOS電晶體Mns4是與傳輸元件42同樣地構成的傳輸元件42_4。因而，傳輸電路40J可視為兩個（一對）經並列連接的傳輸電路40G。
換言之，類比開關1J相對於類比開關1I，取代傳輸元件41_1～傳輸元件41_4而包括傳輸元件42_1～傳輸元件42_4。
類比開關1J是與類比開關1G同樣地運作。傳輸電路40J是與傳輸電路40I同樣地構成為可在接通狀態與斷開狀態之間遷移。即，傳輸電路40J的接通狀態包含PMOS電晶體Mps1、PMOS電晶體Mps4及NMOS電晶體Mns1、NMOS電晶體Mns4均導通的第一連接狀態、與NMOS電晶體Mns2、NMOS電晶體Mns3及PMOS電晶體Mps2、PMOS電晶體Mps3均導通的第二連接狀態。傳輸電路40J的斷開狀態是所述第一連接狀態及第二連接狀態以外的狀態。
所述類比開關1J是與類比開關1G同樣地運作，因此傳輸電路40J可遷移為包含第一連接狀態及第二連接狀態的接通狀態與斷開狀態。因而，類比開關1J可切換使對訊號輸入端子Ti1、訊號輸入端子Ti2輸入的訊號分別從訊號輸出端子To1、訊號輸出端子To2輸出，或者分別從訊號輸出端子To2、訊號輸出端子To1輸出，或者均不輸出的動作。而且，類比開關1J可獲得與類比開關1G同樣的效果。
圖11是表示作為本實施形態的類比開關的一例的類比開關1K的結構的電路圖。再者，圖11中的類比開關1K是以局部省略了時脈生成電路50等與類比開關1H共同的構成元件的狀態而示。
類比開關1K相對於類比開關1H，不同之處在於取代傳輸電路40H而包括傳輸電路40K，其他方面實質上並無不同。更具體而言，傳輸電路40K相對於傳輸電路40H，進而具有訊號輸出端子To2、串列連接於訊號輸入端子Ti1與訊號輸出端子To2之間的NMOS電晶體Mns3及PMOS電晶體Mps3、以及串列連接於訊號輸入端子Ti2與訊號輸出端子To2之間的PMOS電晶體Mps4及NMOS電晶體Mns4。
經串列連接的NMOS電晶體Mns3及PMOS電晶體Mps3是與傳輸元件41同樣地構成的傳輸元件41_3。而且，經串列連接的PMOS電晶體Mps4及NMOS電晶體Mns4是與傳輸元件42同樣地構成的傳輸元件42_4。因而，傳輸電路40K可視為兩個（一對）經並列連接的傳輸電路40H。
換言之，亦可以說，類比開關1K相對於類比開關1I，取代傳輸元件41_2、傳輸元件41_4而包括傳輸元件42_2、傳輸元件42_4。亦可以說，類比開關1K相對於類比開關1J，取代傳輸元件42_1、傳輸元件42_3而包括傳輸元件41_1、傳輸元件41_3。
類比開關1K是與類比開關1H同樣地運作。傳輸電路40K是與傳輸電路40H同樣地構成為，可在接通狀態與斷開狀態之間遷移。即，傳輸電路40K的接通狀態包含NMOS電晶體Mns1、NMOS電晶體Mns4及PMOS電晶體Mps1、PMOS電晶體Mps4均導通的第一連接狀態、與NMOS電晶體Mns2、NMOS電晶體Mns3及PMOS電晶體Mps2、PMOS電晶體Mps3均導通的第二連接狀態。傳輸電路40K的斷開狀態是所述第一連接狀態及第二連接狀態以外的狀態。
所述類比開關1K是與類比開關1H同樣地運作，因此傳輸電路40K可遷移為包含第一連接狀態及第二連接狀態的接通狀態與斷開狀態。因而，類比開關1K可切換使對訊號輸入端子Ti1、訊號輸入端子Ti2輸入的訊號分別從訊號輸出端子To1、訊號輸出端子To2輸出，或者分別從訊號輸出端子To2、訊號輸出端子To1輸出，或者均不輸出的動作。而且，類比開關1K可獲得與類比開關1H同樣的效果。
圖12是表示作為本實施形態的類比開關的一例的類比開關1L的結構的電路圖。
類比開關1L是與類比開關1I～類比開關1K同樣地，具有包含訊號輸入端子Ti1、訊號輸入端子Ti2的訊號輸入部Ti與包含訊號輸出端子To1、訊號輸出端子To2的訊號輸出部To。另一方面，類比開關1L以訊號輸入端子Ti1、訊號輸入端子Ti2的其中一者的電壓為訊號輸入端子Ti1、訊號輸入端子Ti2的另一者的電壓以上這一關係成立為條件，相對於類比開關1I～類比開關1K而簡化了結構。此處，以對訊號輸入端子Ti2輸入的作為第二輸入電壓的電壓Vi2是與對訊號輸入端子Ti1輸入的作為第一輸入電壓的電壓Vi1相同或較之為低的電壓的情況，即，以電壓Vi2為電壓Vi1以下（或電壓Vi1為電壓Vi2以上）為例來進行具體說明。
電壓Vi2為電壓Vi1以下即Vi1≧Vi2成立的情況，例如有在訊號輸入端子Ti1、訊號輸入端子Ti2分別連接直流電源的正極、負極的情況。 類比開關1L相對於類比開關1I～類比開關1K，取代時脈生成電路50而包括時脈生成電路20。而且，類比開關1L相對於類比開關1I～類比開關1K，取代時脈自舉電路30_1、時脈自舉電路30_2而包括時脈自舉電路30，且取代傳輸電路40I～傳輸電路40K而包括傳輸電路40L。
在作為控制訊號生成電路的時脈自舉電路30中，作為第一控制訊號生成電路的降壓電路31具有作為第一輸出部的節點N2與作為第三輸出部的節點N1。而且，作為第二控制訊號生成電路的升壓電路32具有作為第二輸出部的節點N5與作為第四輸出部的節點N4。
傳輸電路40L是具有傳輸元件43與傳輸元件44而構成，所述傳輸元件43包含彼此的源極經連接的PMOS電晶體Mps1、PMOS電晶體Mps2，所述傳輸元件44包含彼此的源極經連接的NMOS電晶體Mns1、NMOS電晶體Mns2。
傳輸元件43相對於傳輸電路40I、傳輸電路40K中的兩個傳輸元件41_1、41_3，省略了NMOS電晶體Mns1、NMOS電晶體Mns3而構成。而且，傳輸元件43相對於傳輸電路40J中的兩個傳輸元件42_1、42_3，省略了NMOS電晶體Mns1、NMOS電晶體Mns3而構成。即，傳輸元件43包含傳輸電路40I～傳輸電路40K中的PMOS電晶體Mps1、PMOS電晶體Mps3以分別作為PMOS電晶體Mps1、PMOS電晶體Mps2。
PMOS電晶體Mps1包含：源極及背閘極，與訊號輸入端子Ti1連接；汲極，與訊號輸出端子To1連接；以及閘極，與作為第一輸出部及第三輸出部中的其中一個輸出部的節點N2連接。PMOS電晶體Mps2包含：源極及背閘極，與連接點P1連接，所述連接點P1是訊號輸入端子Ti1與PMOS電晶體Mps1的源極及背閘極的連接點；汲極，與訊號輸出端子To2連接；以及閘極，與作為第一輸出部及第三輸出部中的另一個輸出部的節點N1連接。
傳輸元件44相對於傳輸電路40I中的兩個傳輸元件41_2、41_4，省略了PMOS電晶體Mps2、PMOS電晶體Mps4而構成。而且，傳輸元件44相對於傳輸電路40J、傳輸電路40K中的兩個傳輸元件42_2、42_4，省略了PMOS電晶體Mps2、PMOS電晶體Mps4而構成。即，傳輸元件44包含傳輸電路40I～傳輸電路40K中的NMOS電晶體Mns4、NMOS電晶體Mns2以分別作為NMOS電晶體Mns1、NMOS電晶體Mns2。
NMOS電晶體Mns1包含：源極及背閘極，與訊號輸入端子Ti2連接；汲極，與連接點P2連接，所述連接點P2是訊號輸出端子To2與PMOS電晶體Mps2的汲極的連接點；以及閘極，與作為第二輸出部的節點N5連接。NMOS電晶體Mns2包含：源極及背閘極，連接於連接點P3，所述連接點P3是訊號輸入端子Ti2與NMOS電晶體Mns1的源極及背閘極的連接點；汲極，連接於連接點P4，所述連接點P4是訊號輸出端子To1與PMOS電晶體Mps1的汲極的連接點；以及閘極，與作為第四輸出部的節點N4連接。
這樣，類比開關1L相對於類比開關1I～類比開關1K，省略了降壓電路31_2、升壓電路32_1、時脈輸出端子52_2、時脈輸出端子53_2、時脈輸出端子54_1、時脈輸出端子55_1、與降壓電路31_2連接的PMOS電晶體Mps2、PMOS電晶體Mps4、以及與升壓電路32_1連接的NMOS電晶體Mns1、NMOS電晶體Mns3而構成。
根據例如滿足Vi1≧Vi2等訊號輸入端子Ti1、訊號輸入端子Ti2的其中一者的電壓為訊號輸入端子Ti1、訊號輸入端子Ti2的另一者的電壓以上這一關係成立的類比開關1L，可相對於類比開關1I～類比開關1K而簡化電路結構。若作具體說明，則可使能與類比開關1I～類比開關1K同樣地運作的類比開關1L相對於類比開關1I～類比開關1K而將所生成的時脈、降壓電路31、升壓電路32、NMOS電晶體及PMOS電晶體的數量設為一半而構成。因而，類比開關1L可相對於類比開關1I～類比開關1K而進一步減小電路，從而可進一步減小消耗電力。
類比開關1L中，若滿足Vi1≧Vi2，則作為第一輸出電壓的電壓Vo1成為電壓Vi1以下的電壓。而且，若滿足Vi1≧Vi2，則作為第二輸出電壓的電壓Vo2成為電壓Vi2以上的電壓。即，若滿足Vi1≧Vi2，則滿足Vi1≧Vo1且滿足Vi2≦Vo2。
類比開關1L中，NMOS電晶體Mns1、NMOS電晶體Mns2及PMOS電晶體Mps1、PMOS電晶體Mps2的各MOS電晶體中所含的寄生二極體變為逆向連接。因而，類比開關1L在傳輸電路40L被控制為斷開狀態的期間，可防止訊號輸入端子Ti1或訊號輸入端子Ti2與訊號輸出端子To1或訊號輸出端子To2經由NMOS電晶體Mns1、NMOS電晶體Mns2及PMOS電晶體Mps1、PMOS電晶體Mps2各自中所含的寄生二極體而導通。
再者，所述傳輸電路40L是PMOS電晶體Mps1、PMOS電晶體Mps2分別包含與節點N2、節點N1連接的閘極的示例，但並不限定於此。PMOS電晶體Mps1、PMOS電晶體Mps2亦可分別包含與節點N1、節點N2連接的閘極。在PMOS電晶體Mps1、PMOS電晶體Mps2分別包含與節點N1、節點N2連接的閘極而構成的情況下，NMOS電晶體Mns1、NMOS電晶體Mns2分別包含與節點N4、節點N5連接的閘極而構成。
接下來，對本實施形態的類比開關的適用例進行說明。本實施形態的類比開關例如可適用於開關電容放大器（switched capacitor amplifier）。
圖13的（a）是表示作為本實施形態的類比開關的適用例的開關電容放大器200的概略圖，圖13的（b）是開關電容放大器200中的時脈ΦCKO、時脈Φrst、時脈Φs、時脈Φint的時序圖。
開關電容放大器200是構成為可將兩個輸入訊號的電壓Vi1、電壓Vi2的差電壓放大至規定倍，並輸出經積分的訊號的放大器。開關電容放大器200包括類比開關1I、取樣用電容器Cs1、取樣用電容器Cs2、差動放大器OPA、反饋電容器Cf1、反饋電容器Cf2與開關SΦs、開關SΦrst、開關SΦint。
開關SΦs構成為，可切換對差動放大器OPA的輸入端施加規定電位的狀態與不施加規定電位的狀態。開關SΦint構成為，可切換在差動放大器OPA的輸入端與輸出端之間連接反饋電容器Cf1、反饋電容器Cf2的連接狀態與不連接反饋電容器Cf1、反饋電容器Cf2的非連接狀態。開關SΦrst構成為，可切換對反饋電容器Cf1、反饋電容器Cf2的端部中的可經由開關SΦint而與差動放大器OPA的輸出端接通/斷開地連接的端部施加規定電位的狀態與不施加規定電位的狀態。
時脈Φrst、時脈Φs、時脈Φint分別為與時脈ΦCKO同步的時脈，被用於開關SΦrst、開關SΦs、開關SΦint的接通狀態與斷開狀態的切換。時脈Φrst、時脈Φs、時脈Φint被輸入至切換開關SΦrst、開關SΦs、開關SΦint的接通狀態與斷開狀態的控制器（未圖示）。該控制器基於所輸入的時脈Φrst、時脈Φs、時脈Φint來切換開關SΦrst、開關SΦs、開關SΦint的接通狀態與斷開狀態。開關SΦrst、開關SΦs、開關SΦint分別在時脈Φrst、時脈Φs、時脈Φint為H位準的期間處於接通狀態，在時脈Φrst、時脈Φs、時脈Φint為L位準的期間處於斷開狀態。
開關電容放大器200適用類比開關1I等具有包含訊號輸入端子Ti1、訊號輸入端子Ti2這二者的訊號輸入部Ti的類比開關，藉此，若對訊號輸入端子Ti1、訊號輸入端子Ti2分別輸入的類比訊號的電壓Vi1、電壓Vi2之差較構成傳輸電路40I的訊號輸出部To側的MOS電晶體的耐壓為低，則可對電壓Vi1、電壓Vi2具有較訊號輸出部To側的MOS電晶體的耐壓為高的電壓的類比訊號進行開關，並輸入至差動放大器OPA。
而且，對於取樣用電容器Cs1、取樣用電容器Cs2，適用可耐受電壓Vi1、電壓Vi2的元件，即耐壓較電壓Vi1、電壓Vi2為高的元件，但其他元件亦可未必適用耐壓較電壓Vi1、電壓Vi2為高的元件。對於取樣用電容器Cs1、取樣用電容器Cs2以外的元件，在電壓Vi1、電壓Vi2之差小，即輸入電壓為同程度的類比訊號的情況下，可適用與電壓Vi1、電壓Vi2之差相符的相對較低耐壓的元件。因而，與可對具有與電壓Vi1、電壓Vi2同程度的電壓的類比訊號進行開關的以往的類比開關相比，可減小電路規模，從而可減小消耗電力。
以上，類比開關1A～類比開關1L是對源極與訊號輸入部Ti連接的MOS電晶體的閘極及源極分別施加的電壓之差比所述電晶體的耐壓小地構成。對源極與訊號輸入部Ti連接的MOS電晶體的閘極及源極分別施加的電壓之差，相對於對源極與訊號輸入部Ti連接的MOS電晶體的閘極及源極施加的各電壓而相對較低。因而，可適用較對源極與訊號輸入部Ti連接的MOS電晶體的閘極及源極分別施加的各電壓相對較低的耐壓的MOS電晶體而構成時脈自舉電路30及傳輸電路40A～傳輸電路40L。
反而言之，只要對源極與訊號輸入部Ti連接的MOS電晶體的閘極及源極分別施加的電壓之差小，且不超過構成傳輸電路40A～傳輸電路40L的MOS電晶體的耐壓，則即使構成傳輸電路40A～傳輸電路40L的MOS電晶體的耐壓低，類比開關1A～類比開關1L亦能使超過所述耐壓的高電壓的類比訊號在訊號輸入部Ti與訊號輸出部To之間接通/斷開。
而且，類比開關1A～類比開關1L如上所述，構成時脈自舉電路30及傳輸電路40A～傳輸電路40L的MOS電晶體的耐壓相對於在訊號輸入部Ti與訊號輸出部To之間受到接通/斷開的類比訊號的電壓而相對較低。因而，相對於包含具有為受到接通/斷開的類比訊號的電壓以上的耐壓的電晶體的、以往的類比開關，可使電路小型化。而且，相對於以往的類比開關，可減小消耗電力。
類比開關1A～類比開關1L不需要如類比開關150（圖15）般具備對MOS傳輸電路130的端子施加接地電壓VSS（＜＜VDD）等規定電壓的結構。類比開關1A～類比開關1L不需要對訊號輸入部Ti或訊號輸出部To施加規定電壓的結構，因此可使開關動作較類比開關150而高速化。而且，類比開關150是接地線152與端子Vio2可通過電晶體M7而導通的結構，因此有儘管為短期間但恆定的電流流經訊號輸入部Ti至訊號輸出部To之間的路徑。該恆定的電流作為外部干擾而重疊於受到開關的類比訊號。
相對於此，類比開關1A～類比開關1L不含傳輸電路40A～傳輸電路40L以外的可與訊號輸入部Ti或訊號輸出部To導通的結構，因此可抑制外部干擾重疊於受到開關的類比訊號。即，類比開關1A～類比開關1L可從訊號輸出部To高精度地輸出作為開關對象的類比訊號。
再者，本發明並不就此限定於所述的實施形態，在實施階段，除了所述示例以外，亦能以各種形態來實施，在不脫離發明主旨的範圍內，可進行各種省略、置換、變更。該些實施形態或其變形包含在發明的範圍或主旨中，並且包含在申請專利範圍所記載的發明及其均等的範圍內。
1A～1L、100、150:類比開關 20、50:時脈生成電路 21～25、51:時脈輸入端子 30、30_1、30_2:時脈自舉電路 31:降壓電路（第一控制訊號生成電路） 31_1、31_2:降壓電路 32:升壓電路（第二控制訊號生成電路） 32_1、32_2:升壓電路 35～38:齊納二極體（第一齊納二極體～第四齊納二極體） 40A～40L:傳輸電路 41、41_1～41_4、42、42_1～42_4、43、44:傳輸元件 52_1、52_2、53_1、53_2、54_1、54_2、55_1、55_2:時脈輸出端子 110:保持電路 120:驅動電路 130:MOS傳輸電路 151:電源線 152:接地線 200:開關電容放大器 C1、C2、Ccn、CcnH、Ccp、CcpL:電容器 Cf1、Cf2:反饋電容器 Cs1、Cs2:取樣用電容器 D1、D2:二極體 D3、D4:齊納二極體 M1～M4:NMOS電晶體 M5～M7:PMOS電晶體 Mn1、Mn2:NMOS電晶體（第一N型FET、第二N型FET） Mns1～Mns4:NMOS電晶體（第一N型傳輸電晶體～第四N型傳輸電晶體） Mp1、Mp2:PMOS電晶體（第一P型FET、第二P型FET） Mps1～Mps4:PMOS電晶體（第一N型傳輸電晶體～第四N型傳輸電晶體） N1～N6:節點 OPA:差動放大器 P1～P4:連接點 SΦint、SΦrst、SΦs:開關 Ti:訊號輸入部 Ti1:第一訊號輸入端子 Ti2:第二訊號輸入端子 To:訊號輸出部 To1:第一訊號輸出端子 To2:第二訊號輸出端子 VDD:電源電壓 Vi1、Vi2、Vii、Vo1、Vo2、Voo:電壓 Vio1、Vio2:端子 VSS:接地電壓 Φ0、ΦCKO、Φint、Φnck、ΦnckH、ΦOFF、ΦON、Φpck、ΦpckL、Φrst、Φs:時脈 G:閘極 D:汲極 S:源極 B:背閘極
圖1的（a）是表示本實施形態的類比開關的第一結構例的電路圖，圖1的（b）是本實施形態的類比開關的第一結構例中的時脈的時序圖。 圖2是表示本實施形態的類比開關的第二結構例的電路圖。 圖3的（a）是表示本實施形態的類比開關的第三結構例的電路圖，圖3的（b）是本實施形態的類比開關的第三結構例中的時脈的時序圖。 圖4是表示本實施形態的類比開關的第四結構例的電路圖。 圖5是表示本實施形態的類比開關的第五結構例的電路圖。 圖6是表示本實施形態的類比開關的第六結構例的電路圖。 圖7是表示本實施形態的類比開關的第七結構例的電路圖。 圖8是表示本實施形態的類比開關的第八結構例的電路圖。 圖9是表示本實施形態的類比開關的第九結構例的電路圖。 圖10是表示本實施形態的類比開關的第十結構例的電路圖。 圖11是表示本實施形態的類比開關的第十一結構例的電路圖。 圖12是表示本實施形態的類比開關的第十二結構例的電路圖。 圖13的（a）表示本實施形態的類比開關的適用例，圖13的（b）是所述適用例中的時脈的時序圖。 圖14的（a）是表示以往的類比開關的第一結構例的電路圖，圖14的（b）是表示以往的類比開關中的控制訊號的狀態及MOS傳輸電路的通/斷狀態的時序圖。 圖15是表示以往的類比開關的第二結構例的電路圖。
20:時脈生成電路
21~25:時脈輸入端子
30:時脈自舉電路
31:降壓電路(第一控制訊號生成電路)
32:升壓電路(第二控制訊號生成電路)
35~38:齊納二極體(第一齊納二極體~第四齊納二極體)
40A:傳輸電路
41:傳輸元件
Ccn、CcnH、Ccp、CcpL:電容器
Mn1、Mn2、Mns1:NMOS電晶體
Mp1、Mp2、Mps1:PMOS電晶體
G:閘極
D:汲極
S:源極
B:背閘極
N1~N6:節點
Ti:訊號輸入部
Ti1:第一訊號輸入端子
To:訊號輸出部
To1:第一訊號輸出端子
Vii、Voo:電壓
Φ CKO、Φ nck、Φ nckH、Φ pck、Φ pckL:時脈

Claims (9)

  1. 一種類比開關，對具有第一訊號輸入端子的訊號輸入部與具有第一訊號輸出端子的訊號輸出部之間進行電性連接或分離，所述類比開關的特徵在於包括： 時脈生成電路，基於所輸入的基準時脈而生成多個時脈，所述多個時脈包含第一時脈、及與所述第一時脈為反極性的第二時脈； 傳輸電路，具有源極與背閘極經連接的N型場效電晶體即第一N型傳輸電晶體、及源極與背閘極經連接的P型場效電晶體即第一P型傳輸電晶體，且所述第一N型傳輸電晶體及所述第一P型傳輸電晶體中的其中一個傳輸電晶體的汲極與另一個傳輸電晶體的源極連接，其中一個傳輸電晶體的源極與所述第一訊號輸入端子連接，另一個傳輸電晶體的汲極與所述第一訊號輸出端子連接； 第一控制訊號生成電路，構成為，可基於所述第一訊號輸入端子的電壓及所述第一時脈而生成對所述第一P型傳輸電晶體的導通狀態與斷開狀態進行控制的第一控制訊號；以及 第二控制訊號生成電路，構成為，可基於所述第一訊號輸入端子的電壓及所述第二時脈而生成對所述第一N型傳輸電晶體的導通狀態與斷開狀態進行控制的第二控制訊號。
  2. 如請求項1所述的類比開關，其中 所述時脈生成電路具有：時脈輸入端子，被輸入所述基準時脈；第一時脈輸出端子，輸出所述第一時脈；第二時脈輸出端子，輸出所述第二時脈；第三時脈輸出端子，基於所述基準時脈而生成在所述第一時脈處於低位準的期間為高位準的第三時脈，並輸出所生成的所述第三時脈；以及第四時脈輸出端子，基於所述基準時脈而生成與所述第三時脈為反極性且在所述第二時脈處於高位準的期間為低位準的第四時脈，並輸出所生成的所述第四時脈， 所述第一控制訊號生成電路具有：第一P型場效電晶體，為源極與背閘極經連接的P型場效電晶體；第二P型場效電晶體，源極連接於所述第一P型場效電晶體的源極及背閘極與自身的背閘極；第一電容器，包含與所述第一時脈輸出端子連接的一端、及與所述第二P型場效電晶體的汲極及所述第一P型場效電晶體的閘極連接的另一端；第二電容器，包含與所述第三時脈輸出端子連接的一端、及與所述第一P型場效電晶體的汲極及所述第二P型場效電晶體的閘極連接的另一端；第一齊納二極體，包含與所述第二P型場效電晶體的汲極連接的陽極、及與所述第二P型場效電晶體的源極及背閘極連接的陰極；以及第二齊納二極體，包含與所述第一P型場效電晶體的汲極連接的陽極、及與所述第一P型場效電晶體的源極及背閘極連接的陰極， 所述第二控制訊號生成電路具有：第一N型場效電晶體，為源極與背閘極經連接的N型場效電晶體；第二N型場效電晶體，源極連接於所述第一N型場效電晶體的源極及背閘極與自身的背閘極；第三電容器，包含與所述第二時脈輸出端子連接的一端、及與所述第二N型場效電晶體的汲極及所述第一N型場效電晶體的閘極連接的另一端；第四電容器，包含與所述第四時脈輸出端子連接的一端、及與所述第一N型場效電晶體的汲極及所述第二N型場效電晶體的閘極連接的另一端；第三齊納二極體，包含與所述第二N型場效電晶體的源極及背閘極連接的陽極、及與所述第二N型場效電晶體的汲極連接的陰極；以及第四齊納二極體，包含與所述第一N型場效電晶體的源極及背閘極連接的陽極、及與所述第一N型場效電晶體的汲極連接的陰極， 所述第一訊號輸入端子與所述其中一個傳輸電晶體的源極的連接點與第一節點及第二節點連接， 所述第一節點是所述第一P型場效電晶體的源極及背閘極、所述第二P型場效電晶體的源極及背閘極、所述第一齊納二極體的陰極、與所述第二齊納二極體的陰極相連接的節點， 所述第二節點是所述第一N型場效電晶體的源極及背閘極、所述第二N型場效電晶體的源極及背閘極、所述第三齊納二極體的陽極、與所述第四齊納二極體的陽極的連接點。
  3. 如請求項2所述的類比開關，其中 所述第一控制訊號生成電路具有第三節點及第四節點， 所述第二控制訊號生成電路具有第五節點及第六節點， 所述第三節點是所述第一控制訊號生成電路的所述第一P型場效電晶體的汲極、所述第二P型場效電晶體的閘極、與所述第二電容器的另一端及所述第二齊納二極體的陽極的連接點， 所述第四節點是所述第一控制訊號生成電路的所述第二P型場效電晶體的汲極、所述第一P型場效電晶體的閘極、與所述第一電容器的另一端及所述第一齊納二極體的陽極的連接點， 所述第五節點是所述第二控制訊號生成電路的所述第一N型場效電晶體的汲極、所述第二N型場效電晶體的閘極、與所述第四電容器的另一端及所述第四齊納二極體的陰極的連接點， 所述第六節點是所述第二控制訊號生成電路的所述第二N型場效電晶體的汲極、所述第一N型場效電晶體的閘極、與所述第三電容器的另一端及所述第三齊納二極體的陰極的連接點， 所述第一P型傳輸電晶體包含與所述第三節點及所述第四節點的其中一者連接的閘極， 所述第一N型傳輸電晶體在所述第一P型傳輸電晶體包含與所述第三節點連接的閘極的情況下，包含與所述第五節點連接的閘極，在所述第一P型傳輸電晶體包含與所述第四節點連接的閘極的情況下，包含與所述第六節點連接的閘極。
  4. 如請求項3所述的類比開關，其中 所述訊號輸出部更具有第二訊號輸出端子， 所述傳輸電路更具有源極與背閘極經連接的第二N型傳輸電晶體、及源極與背閘極經連接的第二P型傳輸電晶體， 所述第二N型傳輸電晶體及所述第二P型傳輸電晶體中的其中一個傳輸電晶體的汲極與另一個傳輸電晶體的源極連接，其中一個傳輸電晶體的源極連接於所述第一N型傳輸電晶體及所述第一P型傳輸電晶體中的其中一個傳輸電晶體的源極與所述第一訊號輸入端子，另一個傳輸電晶體的汲極與所述第二訊號輸出端子連接， 所述第二P型傳輸電晶體包含與所述第三節點及所述第四節點中的另一個節點連接的閘極， 所述第二N型傳輸電晶體在所述第一P型傳輸電晶體包含與所述第三節點連接的閘極的情況下，包含與所述第六節點連接的閘極，在所述第一P型傳輸電晶體包含與所述第四節點連接的閘極的情況下，包含與所述第五節點連接的閘極。
  5. 如請求項3所述的類比開關，更包括： 第三控制訊號生成電路，具有與所述第一控制訊號生成電路相同的結構，生成在所述第一控制訊號處於低位準的期間為高位準的第三控制訊號；以及 第四控制訊號生成電路，具有與所述第二控制訊號生成電路相同的結構，生成與所述第三控制訊號為反極性且在所述第二控制訊號處於高位準的期間下為低位準的第四控制訊號， 所述第三控制訊號生成電路具有第七節點及第八節點， 所述第四控制訊號生成電路具有第九節點及第十節點， 所述第七節點是所述第三控制訊號生成電路的所述第二P型場效電晶體的汲極、所述第一P型場效電晶體的閘極、與所述第二電容器的另一端及所述第二齊納二極體的陽極的連接點， 所述第八節點是所述第三控制訊號生成電路的所述第一P型場效電晶體的汲極、所述第二P型場效電晶體的閘極、與所述第一電容器的另一端及所述第一齊納二極體的陽極的連接點， 所述第九節點是所述第四控制訊號生成電路的所述第二N型場效電晶體的汲極、所述第一N型場效電晶體的閘極、與所述第四電容器的另一端及所述第四齊納二極體的陰極的連接點， 所述第十節點是所述第四控制訊號生成電路的所述第一N型場效電晶體的汲極、所述第二N型場效電晶體的閘極、與所述第三電容器的另一端及所述第三齊納二極體的陰極的連接點， 所述訊號輸入部更具有第二訊號輸入端子， 所述傳輸電路更具有源極與背閘極經連接的第二N型傳輸電晶體、及源極與背閘極經連接的第二P型傳輸電晶體， 所述第二N型傳輸電晶體及所述第二P型傳輸電晶體中的其中一個傳輸電晶體的汲極與另一個傳輸電晶體的源極連接，其中一個傳輸電晶體的源極與所述第二訊號輸入端子連接，另一個傳輸電晶體的汲極連接於所述第一N型傳輸電晶體及所述第一P型傳輸電晶體中的其中一個傳輸電晶體的汲極與所述第一訊號輸出端子， 所述第二P型傳輸電晶體在所述第一P型場效電晶體包含與所述第三節點連接的閘極的情況下，包含與所述第八節點連接的閘極，在所述第一P型場效電晶體包含與所述第四節點連接的閘極的情況下，包含與所述第七節點連接的閘極， 所述第二N型傳輸電晶體在所述第一P型場效電晶體包含與所述第三節點連接的閘極的情況下，包含與所述第十節點連接的閘極，在所述第一P型場效電晶體包含與所述第四節點連接的閘極的情況下，包含與所述第九節點連接的閘極。
  6. 如請求項5所述的類比開關，其中 所述訊號輸出部更具有第二訊號輸出端子， 所述傳輸電路更具有源極與背閘極經連接的第三N型傳輸電晶體、源極與背閘極經連接的第四N型傳輸電晶體、源極與背閘極經連接的第三P型傳輸電晶體、及源極與背閘極經連接的第四P型傳輸電晶體， 所述第三N型傳輸電晶體及所述第三P型傳輸電晶體中的其中一個傳輸電晶體的汲極與另一個傳輸電晶體的源極連接，其中一個傳輸電晶體的源極連接於所述第一N型傳輸電晶體及所述第一P型傳輸電晶體的其中一個傳輸電晶體的源極與所述第一訊號輸入端子，另一個傳輸電晶體的汲極連接於所述第二訊號輸出端子， 所述第四N型傳輸電晶體及所述第四P型傳輸電晶體中的其中一個傳輸電晶體的汲極與另一個傳輸電晶體的源極連接，其中一個傳輸電晶體的源極連接於所述第二N型傳輸電晶體及所述第二P型傳輸電晶體的其中一個傳輸電晶體的源極與所述第二訊號輸入端子，另一個傳輸電晶體的汲極連接於所述第三N型傳輸電晶體及所述第三P型傳輸電晶體的另一個傳輸電晶體的汲極與所述第二訊號輸出端子， 所述第三P型傳輸電晶體在所述第一P型傳輸電晶體包含與所述第三節點連接的閘極的情況下，包含與所述第四節點連接的閘極，在所述第一P型場效電晶體包含與所述第四節點連接的閘極的情況下，包含與所述第三節點連接的閘極， 所述第三N型傳輸電晶體在所述第一P型傳輸電晶體包含與所述第三節點連接的閘極的情況下，包含與所述第六節點連接的閘極，在所述第一P型場效電晶體包含與所述第四節點連接的閘極的情況下，包含與所述第五節點連接的閘極， 所述第四P型傳輸電晶體在所述第一P型傳輸電晶體包含與所述第三節點連接的閘極的情況下，包含與所述第七節點連接的閘極，在所述第一P型場效電晶體包含與所述第四節點連接的閘極的情況下，包含與所述第八節點連接的閘極， 所述第四N型傳輸電晶體在所述第一P型傳輸電晶體包含與所述第三節點連接的閘極的情況下，包含與所述第九節點連接的閘極，在所述第一P型場效電晶體包含與所述第四節點連接的閘極的情況下，包含與所述第十節點連接的閘極。
  7. 如請求項1所述的類比開關，其中 所述第一控制訊號生成電路構成為，生成所述第一控制訊號，所述第一控制訊號包含與所述第一訊號輸入端子相同的電壓的第一位準、及電壓較所述第一位準為低的第二位準。
  8. 如請求項1至請求項7中任一項所述的類比開關，其中 所述第二控制訊號生成電路構成為，生成所述第二控制訊號，所述第二控制訊號包含與所述第一訊號輸入端子相同的電壓的第一位準、及電壓較所述第一位準為高的第三位準。
  9. 一種類比開關，對訊號輸入部與訊號輸出部之間進行電性連接及分離，所述訊號輸入部具有被施加第一輸入電壓的第一訊號輸入端子、及被施加電壓與所述第一輸入電壓相同或較之為低的第二輸入電壓的第二訊號輸入端子，所述訊號輸出部具有輸出第一輸出電壓的第一訊號輸出端子、及輸出第二輸出電壓的第二訊號輸出端子，所述類比開關的特徵在於包括： 時脈生成電路，基於所輸入的基準時脈而生成多個時脈，所述多個時脈包含第一時脈、與所述第一時脈為反極性的第二時脈、在所述第一時脈處於低位準的期間為高位準的第三時脈、及在所述第二時脈處於高位準的期間為低位準且與所述第三時脈為反極性的第四時脈； 傳輸電路，具有源極與背閘極經連接的兩個N型場效電晶體即第一N型傳輸電晶體及第二N型傳輸電晶體、以及源極與背閘極經連接的兩個P型場效電晶體即第一P型傳輸電晶體及第二P型傳輸電晶體；以及 控制訊號生成電路，構成為，可基於所述第一輸入電壓及所述第一時脈而生成對所述第一P型傳輸電晶體的導通狀態與斷開狀態進行控制第一控制訊號，可基於所述第二輸入電壓及所述第二時脈而生成對所述第一N型傳輸電晶體的導通狀態與斷開狀態進行控制的第二控制訊號，可基於所述第一輸入電壓及所述第三時脈而生成對所述第二P型傳輸電晶體的導通狀態與斷開狀態進行控制的第三控制訊號，可基於所述第二輸入電壓及所述第四時脈而生成對所述第二N型傳輸電晶體的導通狀態與斷開狀態進行控制的第四控制訊號，且具有可輸出所述第一控制訊號的第一輸出部、可輸出所述第二控制訊號的第二輸出部、可輸出所述第三控制訊號的第三輸出部、及可輸出所述第四控制訊號的第四輸出部， 所述第一P型傳輸電晶體包含與所述第一訊號輸入端子連接的源極及背閘極、與所述第一訊號輸出端子連接的汲極、及與所述第一輸出部連接的閘極， 所述第二P型傳輸電晶體包含連接於所述第一訊號輸入端子與所述第一P型傳輸電晶體的源極及背閘極的連接點的源極及背閘極、與所述第二訊號輸出端子連接的汲極、及與所述第三輸出部連接的閘極， 所述第一N型傳輸電晶體包含與所述第二訊號輸入端子連接的源極及背閘極、與所述第二訊號輸出端子和所述第二P型傳輸電晶體的汲極的連接點連接的汲極、及與所述第二輸出部連接的閘極， 所述第二N型傳輸電晶體包含連接於所述第二訊號輸入端子與所述第一N型傳輸電晶體的源極及背閘極的連接點的源極及背閘極、與所述第一訊號輸出端子和所述第一P型傳輸電晶體的汲極的連接點連接的汲極、及與所述第四輸出部連接的閘極。
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