JP6288225B2 - チャージポンプ - Google Patents

Description

本発明は、電界効果トランジスターを介してキャパシター間の電荷の転送を行うことにより昇圧動作を行うチャージポンプに関する。

入力ノードおよび出力ノード間に直列接続された複数の転送用の金属−酸化膜−半導体構造の電界効果トランジスター（以下、ＭＯＳＦＥＴ；Metal Oxide Semiconductor Field Effect Transistor、または、単にトランジスターと称する。）のＯＮ／ＯＦＦ切り換えをクロックに同期して行うことにより、この複数の転送用トランジスターを用いて、複数のキャパシター間の電荷の転送を行わせ、昇圧結果である出力電圧を出力ノードに発生するチャージポンプが各種提供されている。この種のチャージポンプとして、高い出力電圧の得られるものを構成しようとすると、転送用トランジスターのＯＮ／ＯＦＦを制御するためのゲート電圧を発生するための手段として、高電圧を発生するレベルシフタを使用する必要がある。そこで、特許文献１は、ゲート電圧の供給先である転送用トランジスターをＯＦＦさせるために、その転送用トランジスターの両側のノードのうち出力ノード側のノードの電圧をゲート電圧として出力するものを採用したチャージポンプを提案している。また、特許文献１は、ゲート電圧の供給先である転送用トランジスターをＯＮさせるために出力するゲート電圧をクロックに応じて変化させ、転送用トランジスターのゲート酸化膜に過大な電圧が印加されるのを防止する技術を開示している。

特開２００２−３０５８７１号公報

上述した特許文献１に開示された技術によれば、転送用トランジスターのゲート酸化膜に過大な電圧が印加されるのを防止することができる。しかしながら、転送用トランジスターにゲート電圧を供給するレベルシフタに高い電源電圧を与える必要があるため、このレベルシフタを構成するトランジスターのゲート酸化膜に大きな電圧が加わる。このため、チャージポンプを構成するのに高耐圧のトランジスターを用いる必要があり、コスト高を招いていた。

この発明は、以上説明した事情に鑑みてなされたものであり、低耐圧のトランジスターにより構成することが可能なチャージポンプを提供するなどを解決課題とする。

上述した課題を解決するため、本発明に係るチャージポンプは、昇圧対象である入力電圧が与えられる入力ノードと、昇圧結果である出力電圧が発生する出力ノードと、前記入力ノードと前記出力ノードとの間に直列接続された複数の転送用ＭＯＳＦＥＴと、第１の電極と第２の電極とを備え、前記転送用ＭＯＳＦＥＴの両側のノードのうち前記出力ノード側のノードである転送先ノードに前記第１の電極が電気的に接続されたキャパシターと、前記複数の転送用ＭＯＳＦＥＴのうち一つの転送用ＭＯＳＦＥＴのゲートに電気的に接続され、前記一つの転送用ＭＯＳＦＥＴをＯＮ／ＯＦＦに切り換えるようにゲート電圧を出力するレベルシフタと、前記複数の転送用ＭＯＳＦＥＴのうち前記入力ノードから数えて偶数番目の転送用ＭＯＳＦＥＴのみをＯＮにする第１の制御と、前記入力ノードから数えて奇数番目の転送用ＭＯＳＦＥＴのみをＯＮにする第２の制御を交互に繰り返し、前記第１および第２の制御において、前記複数の転送用ＭＯＳＦＥＴのうちＯＮにする転送用ＭＯＳＦＥＴの前記出力ノード側のノードに電気的に接続されたキャパシターの前記第２の電極を第１の基準電圧源に電気的に接続し、前記入力ノード側のノードに第１の電極が接続されたキャパシターの第２の電極を前記第１の基準電圧源と異なる電圧を発生する第２の基準電圧源に電気的に接続するスイッチング制御手段とを備え、前記レベルシフタは、前記転送先ノードにソースが電気的に接続された第１の導電型の第１のＭＯＳＦＥＴと、前記転送先ノードにソースが電気的に接続され、ゲートが前記第１のＭＯＳＦＥＴのドレインに電気的に接続され、ドレインが前記第１のＭＯＳＦＥＴのゲートに電気的に接続された第１の導電型の第２のＭＯＳＦＥＴと、ソースが前記第１の基準電圧源に電気的に接続され、第２の導電型の第３のＭＯＳＦＥＴと、ソースが前記第１の基準電圧源に電気的に接続され、第２の導電型の第４のＭＯＳＦＥＴと、前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとは排他的にＯＮされ、クランプ用ＭＯＳＦＥＴとして、前記第１のＭＯＳＦＥＴのドレインにソースが電気的に接続され、ゲートに第１のクランプ電圧が与えられる第１の導電型の第５のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのドレインにソースが電気的に接続され、ゲートに前記第１のクランプ電圧が与えられる第１の導電型の第６のＭＯＳＦＥＴと、ソースが前記第３のＭＯＳＦＥＴのドレインに電気的に接続され、ドレインが前記第５のＭＯＳＦＥＴのドレインに電気的に接続され、ゲートに第２のクランプ電圧が与えられる第２の導電型の第７のＭＯＳＦＥＴと、ソースが前記第４のＭＯＳＦＥＴのドレインに電気的に接続され、ドレインが前記第６のＭＯＳＦＥＴのドレインに電気的に接続され、ゲートに前記第２のクランプ電圧が与えられる第２の導電型の第８のＭＯＳＦＥＴとを有し、前記転送先ノードに第１の電極が電気的に接続されたキャパシターの第２の電極の電圧を前記第１のクランプ電圧とし、前記第１のＭＯＳＦＥＴ又は前記第２のＭＯＳＦＥＴのドレイン電圧に基づいて、前記ゲート電圧を前記一つの転送用ＭＯＳＦＥＴのゲートに出力することを特徴とする。

かかる発明によれば、クランプ用ＭＯＳＦＥＴにより、レベルシフタを構成する各ＭＯＳＦＥＴに印加される電圧が所定電圧以下に抑えられるので、レベルシフタを含めて、チャージポンプを構成するＭＯＳＦＥＴを低耐圧のＭＯＳＦＥＴにより構成することができる。

好ましい態様において、前記レベルシフタは、前記第２の基準電圧源の電圧を前記第２のクランプ電圧とする。
この態様によれば、第３および第４のＭＯＳＦＥＴのソース−ドレイン間電圧を前記第２の基準電圧源の電圧以下に抑えることができる。

好ましい態様において、前記第１の基準電圧源は低電位電圧源、前記第２の基準電圧源は高電位電圧源であり、前記第１の導電型はＰ型、前記第２の導電型はＮ型である。

また、他の好ましい態様において、前記第１の基準電圧源は高電位電圧源、前記第２の基準電圧源は低電位電圧源であり、前記第１の導電型はＮ型、前記第２の導電型はＰ型である。

好ましい態様において、前記転送用ＭＯＳＦＥＴは、Ｐ型半導体基板に形成されたＮウェルに形成されたＰチャネルＭＯＳＦＥＴであり、前記Ｎウェルとソースとが電気的に接続されており、この接続点が当該転送用ＭＯＳＦＥＴの前記出力ノード側の前記転送先ノードをなす。

また、他の好ましい態様において、前記転送用ＭＯＳＦＥＴは、Ｎ型半導体基板に形成されたＰウェルに形成されたＮチャネルＭＯＳＦＥＴであり、前記Ｐウェルとソースとが電気的に接続されており、この接続点が当該転送用ＭＯＳＦＥＴの前記出力ノード側の転送先ノードをなす。

この発明の第１実施形態であるチャージポンプの構成を示す回路図である。 同チャージポンプの各部の波形を示すタイムチャートである。 同チャージポンプのフェーズＡにおける状態、フェーズＢにおける状態を示す回路図である。 同チャージポンプにおけるレベルシフタの構成を示す回路図である。 同レベルシフタの動作を示す回路図である。 この発明の第２実施形態であるチャージポンプの構成を示す回路図である。 同チャージポンプにおけるレベルシフタの構成を示す回路図である。 同チャージポンプの各部の波形を示すタイムチャートである。 この発明によるチャージポンプの適用対象であるプリンタ駆動回路の構成を例示する回路図である。

＜第１実施形態＞
図１は、この発明の第１実施形態であるチャージポンプの構成を示す回路図である。図１において、ＰチャネルトランジスターＭ１、Ｍ２およびＭ３は、複数のキャパシター間の電荷転送のための転送用ＭＯＳＦＥＴであり、入力ノードＮ１と出力ノードＮ２との間に直列接続されている。ここで、出力ノードＮ２と第１の基準電圧源である接地との間には負荷とキャパシターＣｂが並列に介挿されている。また、入力ノードＮ１には、昇圧対象の入力電圧として第２の基準電圧源である高電位電圧源ＶＤＤの出力電圧が与えられる。ＰチャネルトランジスターＭ１、Ｍ２およびＭ３は、Ｐ型半導体基板に別個に形成された３個のＮウェル（低濃度Ｎ型不純物領域）内に形成されている。ＰチャネルトランジスターＭ１のドレインは入力ノードＮ１に電気的に接続され、ＰチャネルトランジスターＭ１のソースおよびＰチャネルトランジスターＭ１が属するＮウェルはＰチャネルトランジスターＭ２のドレインに電気的に接続されている。また、ＰチャネルトランジスターＭ２のソースおよびＰチャネルトランジスターＭ２が属するＮウェルはＰチャネルトランジスターＭ３のドレインに電気的に接続されている。そして、ＰチャネルトランジスターＭ３のソースおよびＰチャネルトランジスターＭ３が属するＮウェルは出力ノードＮ２に電気的に接続されている。

ＰチャネルトランジスターＭ１およびＭ２間のノードＮ１２（より具体的にはＰチャネルトランジスターＭ１のソースおよびＮウェルとＰチャネルトランジスターＭ２のドレインとの接続点）にはキャパシターＣｆ１の第１の電極が電気的に接続されている。また、ＰチャネルトランジスターＭ２およびＭ３間のノード２３（より具体的にはＰチャネルトランジスターＭ２のソースおよびＮウェルとＰチャネルトランジスターＭ３のドレインとの接続点）にはキャパシターＣｆ２の第１の電極が電気的に接続されている。

ＶＤＤ系回路１０とレベルシフタ部２０は、周期的なクロックｆｓｗに同期して、転送用のＰチャネルトランジスターＭ１、Ｍ２およびＭ３のうち入力ノードＮ１から数えて偶数番目のトランジスター（すなわち、ＰチャネルトランジスターＭ２）のみをＯＮにする第１の制御（以下、フェーズＡという）と、入力ノードＮ１から数えて奇数番目のトランジスターのみをＯＮにする第２の制御（以下、フェーズＢという）を交互に繰り返すスイッチング制御手段を構成している。このスイッチング制御手段は、フェーズＡおよびＢでは、複数のキャパシターＣｆ１およびＣｆ２の一部のキャパシターであって、ＯＮにする転送用のトランジスターの両側のノードのうち出力ノードＮ２側のノードに第１の電極が接続されたキャパシターの第２の電極を第１の基準電圧源である接地に電気的に接続し、入力ノードＮ１側のノードに第１の電極が接続されたキャパシターの第２の電極を第２の基準電圧源である高電位電圧源ＶＤＤに電気的に接続する。

以下、このスイッチング制御手段の構成について説明する。ＶＤＤ系回路１０は、制御部１５と、ノンインバーティングバッファー１１および１３と、インバーター１２および１４と、ＮチャネルトランジスターＭＬ１およびＰチャネルトランジスターＭＬ２からなるインバーターと、ＮチャネルトランジスターＭＬ３およびＰチャネルトランジスターＭＬ４からなるインバーターとを有する。このＶＤＤ系回路１０を構成する各回路には高電位電圧源ＶＤＤからの電源電圧が供給される。

制御部１５は、クロックｆｓｗと同一論理の信号Ａと、クロックｆｓｗを論理反転した信号Ｂを出力する。ノンインバーティングバッファー１１は信号Ａをそのままの論理でＮチャネルトランジスターＭＬ１のゲートに供給し、インバーター１２は信号Ｂを論理反転した信号ＸＢをＰチャネルトランジスターＭＬ２のゲートに供給する。また、ノンインバーティングバッファー１３は信号Ｂをそのままの論理でＮチャネルトランジスターＭＬ３のゲートに供給し、インバーター１４は信号Ａを論理反転した信号ＸＡをＰチャネルトランジスターＭＬ４のゲートに供給する。そして、ＮチャネルトランジスターＭＬ１およびＰチャネルトランジスターＭＬ２からなるインバーターは、キャパシターＣｆ２の第２の電極に対して出力電圧ＣＰ３を供給する。また、ＮチャネルトランジスターＭＬ３およびＰチャネルトランジスターＭＬ４からなるインバーターは、キャパシターＣｆ１の第２の電極に対して出力電圧ＣＰ１を供給する。

レベルシフタ部２０は、レベルシフタＳ１、Ｓ２およびＳ３により構成されている。ここで、レベルシフタＳ１は、信号Ｂのレベルシフトを行うことにより、ＰチャネルトランジスターＭ１に対するゲート電圧Ｈ＿ＸＢ１を出力する回路である。また、レベルシフタＳ２は、信号Ａのレベルシフトを行うことにより、ＰチャネルトランジスターＭ２に対するゲート電圧Ｈ＿ＸＡを出力する回路である。また、レベルシフタＳ３は、信号Ｂのレベルシフトを行うことにより、ＰチャネルトランジスターＭ３に対するゲート電圧Ｈ＿ＸＢ２を出力する回路である。

これらのレベルシフタＳ１、Ｓ２およびＳ３は、同じ回路構成のレベルシフタである。これらのレベルシフタは、高電位電源ノード、低電位電源ノード（接地ノード）およびクランプ電圧ノードを有している。そして、これらのレベルシフタは、入力信号がＬレベル（＝０Ｖ）である場合、高電位電源ノードに与えられる電圧を出力し、入力信号がＨレベル（＝ＶＤＤ）である場合、クランプ電圧ノードの電圧によりクランプされた電圧を出力する。

図１において、レベルシフタＳ１、Ｓ２およびＳ３の低電位電源ノードは、図示が省略されているが、いずれも第１の基準電圧源である接地に電気的に接地されている。また、レベルシフタＳ１は、ＰチャネルトランジスターＭ１およびＭ２間のノードＮ１２の電圧ＣＰ２が高電位電源ノードに与えられ、接地（＝０Ｖ）がクランプ電圧ノードに与えられる。従って、レベルシフタＳ１は、入力信号ＢがＬレベルである場合にＰチャネルトランジスターＭ１およびＭ２間のノードＮ１２の電圧ＣＰ２をＰチャネルトランジスターＭ１のゲートに供給する。また、レベルシフタＳ１は、入力信号ＢがＨレベルである場合にクランプ電圧ノードの電圧０Ｖにクランプされた電圧をＰチャネルトランジスターＭ１のゲートに供給する。

また、レベルシフタＳ２は、ＰチャネルトランジスターＭ２およびＭ３間のノードＮ２３の電圧ＣＰ４が高電位電源ノードに与えられ、キャパシターＣｆ２の第２の電極の電圧ＣＰ３がクランプ電圧ノードに与えられる。従って、レベルシフタＳ２は、入力信号ＡがＬレベルである場合にＰチャネルトランジスターＭ２およびＭ３間のノードＮ２３の電圧ＣＰ４をＰチャネルトランジスターＭ２のゲートに供給する。また、レベルシフタＳ２は、入力信号ＡがＬレベルである場合にクランプ電圧ノードの電圧ＣＰ３によりクランプされた電圧をＰチャネルトランジスターＭ２のゲートに供給する。

また、レベルシフタＳ３は、出力ノードＮ２の電圧ＶＣＰが高電位電源ノードに与えられ、高電位電圧源ＶＤＤからの電源電圧がクランプ電圧ノードに与えられる。従って、レベルシフタＳ３は、入力信号ＢがＬレベルである場合に出力ノードＮ２の電圧ＶＣＰをＰチャネルトランジスターＭ３のゲートに供給する。また、レベルシフタＳ３は、入力信号ＢがＨレベルである場合にクランプ電圧ノードの電圧ＶＤＤによりクランプされた電圧をＰチャネルトランジスターＭ３のゲートに供給する。
以上が本実施形態によるチャージポンプの構成である。

図２は本実施形態によるチャージポンプの各部の波形を示すタイムチャートである。図２に示すように、クロックｆｓｗは、Ｈレベル（＝ＶＤＤ）とＬレベル（＝０Ｖ）を周期的かつ交互に繰り返す。ここで、クロックｆｓｗがＨレベル（＝ＶＤＤ）の場合、信号ＡはＨレベル、信号ＢはＬレベル、信号ＸＡはＬレベル、信号ＸＢはＨレベルとなり、チャージポンプはフェーズＡでの動作を行う。一方、クロックｆｓｗがＬレベル（＝０Ｖ）の場合、信号ＡはＬレベル、信号ＢはＨレベル、信号ＸＡはＨレベル、信号ＸＢはＬレベルとなり、チャージポンプはフェーズＢでの動作を行う。

図３（Ａ）はフェーズＡにおけるチャージポンプの各部の状態を示す回路図である。また、図３（Ｂ）はフェーズＢにおけるチャージポンプの各部の状態を示す回路図である。

まず、フェーズＢでは、信号ＢがＨレベル（ＶＤＤ）となることから、レベルシフタＳ１はゲート電圧Ｈ＿ＸＢ１としてクランプ電圧０Ｖによりクランプされた電圧を出力し、ＰチャネルトランジスターＭ１をＯＮさせる。また、信号ＡがＬレベル（０Ｖ）であることから、レベルシフタＳ３はゲート電圧Ｈ＿ＸＢ２としてクランプ電圧ＶＤＤによりクランプされた電圧を出力する。ここで、フェーズＢでは、後述するように出力ノードＮ２に電圧３ＶＤＤが出力される。従って、ＰチャネルトランジスターＭ３はＯＮとなる。また、フェーズＢでは、信号ＡがＬレベル、信号ＸＢがＬレベルとなることから、ＮチャネルトランジスターＭＬ１がＯＦＦ、ＰチャネルトランジスターＭＬ２がＯＮとなり、キャパシターＣｆ２の第２の電極の電圧ＣＰ３がＶＤＤになる。そして、信号ＡがＬレベルであることから、レベルシフタＳ２はゲート電圧Ｈ＿ＸＡとしてＰチャネルトランジスターＭ２およびＭ３間のノードＮ２３の電圧ＣＰ４を出力し、ＰチャネルトランジスターＭ２をＯＦＦさせる。

一方、フェーズＢでは、信号ＢがＨレベル、信号ＸＡがＨレベルとなることから、ＮチャネルトランジスターＭＬ３がＯＮ、ＰチャネルトランジスターＭＬ４がＯＦＦとなり、キャパシターＣｆ１の第２の電極の電圧ＣＰ１が０Ｖになる。

この結果、フェーズＢでは、図３（Ｂ）に示すように、入力ノードＮ１→ＰチャネルトランジスターＭ１→キャパシターＣｆ１→ＮチャネルトランジスターＭＬ３→接地という経路を電流が流れ、電圧ＶＤＤがキャパシターＣｆ１に充電される。また、フェーズＢでは、高電位電圧源ＶＤＤ→ＰチャネルトランジスターＭＬ２→キャパシターＣｆ２→ＰチャネルトランジスターＭ３→出力ノードＮ２という経路を電流が流れ、フェーズＢになる直前にキャパシターＣｆ２に充電されていた電圧と電圧ＶＤＤとを加算した電圧が出力ノードＮ２に出力される。

次にフェーズＡでは、信号ＢがＬレベルとなることから、レベルシフタＳ１はゲート電圧Ｈ＿ＸＢ１としてＰチャネルトランジスターＭ１およびＭ２間のノードＮ１２の電圧ＣＰ２を出力し、ＰチャネルトランジスターＭ１をＯＦＦさせる。また、レベルシフタＳ３はゲート電圧Ｈ＿ＸＢ２として出力ノードＮ２の電圧ＶＣＰを出力し、ＰチャネルトランジスターＭ３をＯＦＦさせる。また、フェーズＡでは、信号ＡがＨレベル、信号ＸＢがＨレベルとなることから、ＮチャネルトランジスターＭＬ１がＯＮ、ＰチャネルトランジスターＭＬ２がＯＦＦとなり、キャパシターＣｆ２の第２の電極の電圧ＣＰ３が０Ｖになる。そして、信号ＡがＨレベルであるため、レベルシフタＳ２は、クランプ電圧ＣＰ３＝０Ｖによりクランプされたゲート電圧Ｈ＿ＸＡを出力し、ＰチャネルトランジスターＭ２をＯＮさせる。

一方、フェーズＡでは、信号ＢがＬレベル、信号ＸＡがＬレベルとなることから、ＮチャネルトランジスターＭＬ３がＯＦＦ、ＰチャネルトランジスターＭＬ４がＯＮ、キャパシターＣｆ１の第２の電極の電圧ＣＰ１がＶＤＤになる。

この結果、フェーズＡでは、図３（Ａ）に示すように、高電位電圧源ＶＤＤ→ＰチャネルトランジスターＭＬ４→キャパシターＣｆ１→ＰチャネルトランジスターＭ２→キャパシターＣｆ２→ＮチャネルトランジスターＭＬ１→接地という経路を電流が流れ、フェーズＡになる直前にキャパシターＣｆ１に充電されていた電圧と電圧ＶＤＤとを加算した電圧がＰチャネルトランジスターＭ２およびＭ３間のノードＮ２３に出力され、この電圧がキャパシターＣｆ２に充電される。

ここで、図３（Ｂ）を参照して説明したように、フェーズＢでは、電圧ＶＤＤがキャパシターＣｆ１に充電される。従って、フェーズＢの直後のフェーズＡにおいて、ＰチャネルトランジスターＭ２およびＭ３間のノードＮ２３の電圧（すなわち、キャパシターＣｆ２の第１の電極の電圧ＣＰ４）はＶＤＤ＋ＶＤＤ＝２ＶＤＤとなる。

そして、フェーズＡの後のフェーズＢにおいて、電圧ＶＤＤにキャパシターＣｆ２の充電電圧を加算した電圧がＰチャネルトランジスターＭ２およびＭ３間のノードＮ２３に出力され、この電圧が出力ノードＮ２に出力される。ここで、フェーズＡでは、キャパシターＣｆ２に電圧２ＶＤＤが充電される。従って、フェーズＢにおいて、ＰチャネルトランジスターＭ２およびＭ３間のノードＮ２３の電圧（すなわち、キャパシターＣｆ２の第１の電極の電圧ＣＰ４）はＶＤＤ＋２ＶＤＤ＝３ＶＤＤとなる。

図４はＰチャネルトランジスターＭ２にゲート電圧Ｈ＿ＸＡを供給するレベルシフタＳ２の構成例を示す回路図である。図４に示すように、レベルシフタＳ２は、差動増幅部２１とバッファー部２２とにより構成されている。

差動増幅部２１において、ＰチャネルトランジスターＭ２３およびＭ２４は、ＰチャネルトランジスターＭ２の両側のノードのうち出力ノードＮ２側のノードである転送先ノード（すなわち、ＰチャネルトランジスターＭ２およびＭ３間のノードＮ２３）にソースが電気的に接続されている。また、ＰチャネルトランジスターＭ２３のドレインがＰチャネルトランジスターＭ２４のゲートに電気的に接続されている。一方、ＰチャネルトランジスターＭ２４のドレインがＰチャネルトランジスターＭ２３のゲートに電気的に接続されている。ここで、ＰチャネルトランジスターＭ２４のドレイン電圧が差動増幅部２１の出力信号となる。また、以上の構成において、ＰチャネルトランジスターＭ２３のソースおよびＰチャネルトランジスターＭ２４のソースと、後述するＰチャネルトランジスターＭ３０のソースとの共通接続点がレベルシフタＳ２の高電位電源ノードとなっている。

ＮチャネルトランジスターＭ２１のソースおよびＮチャネルトランジスターＭ２２のソースは、第１の基準電圧源である接地に電気的に接続されている。この接地がレベルシフタＳ２の低電位電源ノードとなっている。また、ＮチャネルトランジスターＭ２１のゲートには信号Ａが入力され、ＮチャネルトランジスターＭ２２のゲートには信号Ａをインバーター２５により反転した信号が入力される。従って、クロックｆｓｗがＨレベルのときはＮチャネルトランジスターＭ２１がＯＮ、ＮチャネルトランジスターＭ２２がＯＦＦとなり、クロックｆｓｗがＬレベルのときはＮチャネルトランジスターＭ２１がＯＦＦ、ＮチャネルトランジスターＭ２２がＯＮとなる。このようにＮチャネルトランジスターＭ２１およびＭ２２は、クロックｆｓｗに応じて排他的にＯＮにされる。

ＰチャネルトランジスターＭ２７およびＭ２８は、差動増幅部２１の出力信号のレベルをクランプ電圧ＣＰ３以上にクランプするクランプ用ＭＯＳＦＥＴである。さらに詳述すると、ＰチャネルトランジスターＭ２７は、ＰチャネルトランジスターＭ２３のドレインにソースが接続され、ＮチャネルトランジスターＭ２１のドレイ電流の電流経路、具体的にはＮチャネルトランジスターＭ２５のドレインにドレインが接続されており、クランプ電圧ＣＰ３がゲートに与えられる。また、ＰチャネルトランジスターＭ２８は、ＰチャネルトランジスターＭ２４のドレインにソースが接続され、ＮチャネルトランジスターＭ２２のドレイ電流の電流経路、具体的にはＮチャネルトランジスターＭ２６のドレインにドレインが接続され、クランプ電圧ＣＰ３がゲートに与えられる。このＰチャネルトランジスターＭ２７のゲートおよびＮチャネルトランジスターＭ２８のゲートと、後述するＮチャネルトランジスターＭ２９のソースとの共通接続点がレベルシフタＳ２のクランプ電圧ノードとなっている。

ＮチャネルトランジスターＭ２５およびＭ２６は、ＮチャネルトランジスターＭ２１およびＭ２２のドレイン電圧を電圧ＶＤＤ以下にクランプするクランプ用ＭＯＳＦＥＴである。さらに詳述すると、ＮチャネルトランジスターＭ２５は、ドレインがＰチャネルトランジスターＭ２７のドレインに接続され、ソースがＮチャネルトランジスターＭ２１のドレインに接続され、ゲートに電圧ＶＤＤが与えられる。また、ＮチャネルトランジスターＭ２６は、ドレインがＰチャネルトランジスターＭ２８のドレインに接続され、ソースがＮチャネルトランジスターＭ２２のドレインに接続され、ゲートに電圧ＶＤＤが与えられる。
以上が差動増幅部２１の構成である。

バッファー部２２は、差動増幅部２１の出力信号に応じて、高電位電源ノードに与えられる電圧ＣＰ４またはクランプ電圧ノードに与えられるクランプ電圧ＣＰ３を選択し、ゲート電圧Ｈ＿ＸＡとして出力する選択回路である。具体的には、バッファー部２２は、電圧ＣＰ４およびＣＰ３間の差電圧を電源電圧として動作するインバーターであり、ＰチャネルトランジスターＭ３０およびＮチャネルトランジスターＭ２９により構成されている。
以上がレベルシフタＳ２の構成である。他のレベルシフタＳ１およびＳ３もこのレベルシフタＳ２と同様な構成を有している。

図５（Ａ）はフェーズＡにおけるレベルシフタＳ２の各部の状態を示す回路図である。また、図５（Ｂ）はフェーズＢにおけるレベルシフタＳ２の各部の状態を示す回路図である。以下、図５（Ａ）および（Ｂ）を参照し、本実施形態におけるレベルシフタＳ２の動作を説明する。なお、以下では、簡単のため、レベルシフタＳ３を構成する全てのＰチャネルトランジスターおよび全てのＮチャネルトランジスターの閾値電圧は、同じ絶対値Ｖｔｈを有しているものとする。

上述したようにフェーズＡでは、信号ＡはＨレベル（ＶＤＤ）となり、電圧ＣＰ３は０Ｖ、電圧ＣＰ４は２ＶＤＤとなる。この場合、信号ＡがＨレベルであることから、ＮチャネルトランジスターＭ２１がＯＮ、ＮチャネルトランジスターＭ２２がＯＦＦとなる。そして、ＯＮになったＮチャネルトランジスターＭ２１がドレイン電流を引き込む結果、ＰチャネルトランジスターＭ２４のゲート電圧がソース電圧ＣＰ４＝２ＶＤＤよりも低くなり、ＰチャネルトランジスターＭ２４がＯＮになる。また、ＰチャネルトランジスターＭ２４がＯＮになる結果、差動増幅部２１の出力電圧はＣＰ４＝２ＶＤＤとなり、この電圧ＣＰ４＝２ＶＤＤがゲート電圧としてＰチャネルトランジスターＭ２３に与えられるため、ＰチャネルトランジスターＭ２３はＯＦＦになる。

ここで、フェーズＡでは、クランプ電圧ＣＰ３＝０ＶがＰチャネルトランジスターＭ２７およびＭ２８のゲートに与えられ、ＰチャネルトランジスターＭ２７およびＭ２８がＯＮになる。この結果、ＰチャネルトランジスターＭ２７のソース電圧は０Ｖ＋Ｖｔｈとなる。
一方、ＮチャネルトランジスターＭ２５およびＭ２６は、電圧ＶＤＤがゲートに与えられるためにＯＮになる。そして、ＯＮであるＮチャネルトランジスターＭ２１のドレイン電圧は０Ｖとなり、ＯＦＦであるＮチャネルトランジスターＭ２２のドレイン電圧は、ＮチャネルトランジスターＭ２６に対するゲート電圧ＶＤＤから電圧Ｖｔｈを差し引いた電圧ＶＤＤ−Ｖｔｈとなる。

差動増幅部２１の出力電圧が２ＶＤＤとなる結果、バッファー部２２では、ＰチャネルトランジスターＭ３０がＯＦＦ、ＮチャネルトランジスターＭ２９がＯＮとなる。この結果、クランプ電圧ＣＰ３＝０ＶがＮチャネルトランジスターＭ２９により選択され、ゲート電圧Ｈ＿ＸＡとしてＰチャネルトランジスターＭ２に出力される。これによりＰチャネルトランジスターＭ２がＯＮとなり、ＰチャネルトランジスターＭ１およびＭ２間のノードの電圧ＣＰ２と、ＰチャネルトランジスターＭ２およびＭ３間のノードの電圧ＣＰ４が２ＶＤＤとなる。
フェーズＢでは、信号ＡはＬレベル（０Ｖ）となり、電圧ＣＰ３はＶＤＤ、電圧ＣＰ４は３ＶＤＤとなる。

この場合、信号ＡがＬレベルであることから、ＮチャネルトランジスターＭ２１がＯＦＦ、ＮチャネルトランジスターＭ２２がＯＮとなる。そして、ＯＮになったＮチャネルトランジスターＭ２２がドレイン電流を引き込む結果、ＰチャネルトランジスターＭ２３のゲート電圧がソース電圧ＣＰ４＝３ＶＤＤよりも低くなり、ＰチャネルトランジスターＭ２３がＯＮになる。また、ＰチャネルトランジスターＭ２３がＯＮになる結果、電圧ＣＰ４＝３ＶＤＤがゲート電圧としてＰチャネルトランジスターＭ２４に与えられるため、ＰチャネルトランジスターＭ２４はＯＦＦになる。

ここで、フェーズＢでは、クランプ電圧ＣＰ３＝ＶＤＤがＰチャネルトランジスターＭ２７およびＭ２８のゲートに与えられ、ＰチャネルトランジスターＭ２７およびＭ２８がＯＮになる。この結果、ＰチャネルトランジスターＭ２８のソース電圧、すなわち、差動増幅部２１の出力電圧はＶＤＤ＋Ｖｔｈとなる。

一方、ＮチャネルトランジスターＭ２５およびＭ２６は、電圧ＶＤＤがゲートに与えられるためにＯＮになる。そして、ＯＮであるＮチャネルトランジスターＭ２２のドレイン電圧は０Ｖとなり、ＯＦＦであるＮチャネルトランジスターＭ２１のドレイン電圧は、ＮチャネルトランジスターＭ２５に対するゲート電圧ＶＤＤから電圧Ｖｔｈを差し引いた電圧ＶＤＤ−Ｖｔｈとなる。

差動増幅部２１の出力電圧がＶＤＤ＋Ｖｔｈとなる結果、バッファー部２２では、ＰチャネルトランジスターＭ３０がＯＮ、ＮチャネルトランジスターＭ２９がほぼＯＦＦとなる。この結果、電圧ＣＰ４＝３ＶＤＤがＰチャネルトランジスターＭ３０により選択され、ゲート電圧Ｈ＿ＸＡとしてＰチャネルトランジスターＭ２に出力される。これによりＰチャネルトランジスターＭ２がＯＦＦとなり、ＰチャネルトランジスターＭ１およびＭ２間のノードの電圧ＣＰ２がＶＤＤ、ＰチャネルトランジスターＭ２およびＭ３間のノードの電圧ＣＰ４が３ＶＤＤとなる。

以上の動作において、クランプ用のＰチャネルトランジスターＭ２７およびＭ２８、ＮチャネルトランジスターＭ２５およびＭ２６は、レベルシフタＳ２の全てのトランジスターのゲート酸化膜に印加される電圧を２ＶＤＤ以下にする役割を果たす。

仮にクランプ用のＰチャネルトランジスターＭ２７およびＭ２８を設けなかった場合、フェーズＢにおいてＰチャネルトランジスターＭ２４のドレイン電圧は０Ｖになるので、ＰチャネルトランジスターＭ２３、Ｍ２４およびＭ３０のゲート酸化膜に３ＶＤＤの電圧が印加される。

しかしながら、本実施形態では、クランプ用のＰチャネルトランジスターＭ２７およびＭ２８が設けられており、フェーズＢではこれらのトランジスターのゲートにクランプ電圧ＣＰ３＝ＶＤＤが与えられるため、ＰチャネルトランジスターＭ２４のドレイン電圧はＶＤＤ＋Ｖｔｈにクランプされる。このため、ＰチャネルトランジスターＭ２３、Ｍ２４およびＭ３０のゲート酸化膜に印加される電圧を２ＶＤＤ−Ｖｔｈにすることができる。

また、仮にクランプ用のＮチャネルトランジスターＭ２５およびＭ２６を設けなかった場合、フェーズＢにおいてＮチャネルトランジスターＭ２１のドレイン電圧が３ＶＤＤになるので、ＮチャネルトランジスターＭ２１のゲート酸化膜に３ＶＤＤの電圧が印加される。

しかしながら、本実施形態では、クランプ用のＮチャネルトランジスターＭ２５およびＭ２６が設けられており、これらのトランジスターのゲートにクランプ電圧ＶＤＤが与えられるため、ＮチャネルトランジスターＭ２４のドレイン電圧はＶＤＤ＋Ｖｔｈにクランプされる。このため、ＮチャネルトランジスターＭ２４のゲート酸化膜に印加される電圧をＶＤＤ＋Ｖｔｈにすることができる。

以上のように、本実施形態では、レベルシフタＳ２の全てのトランジスターのゲート酸化膜に印加される電圧を２ＶＤＤ以下にすることができる。従って、３ＶＤＤを出力するチャージポンプを２ＶＤＤの耐圧のトランジスターにより構成することができる。このように本実施形態によれば、高耐圧のトランジスターを形成するための工程が不要であるので、チャージポンプをなす半導体集積回路の製造コストを安価に抑えることができる。また、本実施形態によれば、チャージポンプの開発に当たって、そのチャージポンプに使用する高耐圧のトランジスターを開発する必要がないため、チャージポンプの開発費用を低減し、開発期間を短縮することができる。

＜第２実施形態＞
図６は、この発明の第２実施形態であるチャージポンプの構成を示す回路図である。上記第１実施形態では、複数のＰチャネルトランジスターにより正電圧の転送および加算を行うことにより昇圧を行ったが、本実施形態では、複数のＮチャネルトランジスターにより負電圧の転送および加算を行うことにより昇圧を行う。図６において、ＮチャネルトランジスターＭ１’、Ｍ２’およびＭ３’は、転送用ＭＯＳＦＥＴであり、入力ノードＮ１’と出力ノードＮ２’との間に直列接続されている。ここで、出力ノードＮ２’と第１の基準電圧源である接地との間には負荷とキャパシターＣｂ’が並列に介挿されている。また、入力ノードＮ１’には、昇圧対象の入力電圧として第２の基準電圧源である低電位電圧源（負電源）ＶＳＳの出力電圧が与えられる。ＮチャネルトランジスターＭ１’、Ｍ２’およびＭ３’は、Ｎ型半導体基板に別個に形成された３個のＰウェル（低濃度Ｐ型不純物領域）内に形成されている。ＮチャネルトランジスターＭ１’のドレインは入力ノードＮ１’に電気的に接続され、ＮチャネルトランジスターＭ１’のソースおよびＰウェルはＮチャネルトランジスターＭ２’のドレインに電気的に接続されている。また、ＮチャネルトランジスターＭ２’のソースおよびＰウェルはＮチャネルトランジスターＭ３’のドレインに電気的に接続されている。そして、ＮチャネルトランジスターＭ３’のソースおよびＰウェルは出力ノードＮ２’に電気的に接続されている。

ＮチャネルトランジスターＭ１’およびＭ２’間のノードＮ１２’にはキャパシターＣｆ１’の第１の電極が電気的に接続されている。また、ＮチャネルトランジスターＭ２’およびＭ３’間のノードＮ２３’にはキャパシターＣｆ２’の第１の電極が電気的に接続されている。

ＶＳＳ系回路１０’とレベルシフタ部２０’は、周期的なクロックｆｓｗに同期して、上記第１実施形態と同様な第１の制御（フェーズＡ）と第２の制御（フェーズＢ）を交互に繰り返すスイッチング制御手段を構成している。このスイッチング制御手段は、フェーズＡおよびＢでは、複数のキャパシターＣｆ１’およびＣｆ２’の一部のキャパシターであって、ＯＮにする転送用のトランジスターの両側のノードのうち出力ノードＮ２’側のノードに第１の電極が接続されたキャパシターの第２の電極を第１の基準電圧源である接地に電気的に接続し、入力ノードＮ１’側のノードに第１の電極が接続されたキャパシターの第２の電極を第２の基準電圧源である低電位電圧源ＶＳＳに電気的に接続する。

以下、このスイッチング制御手段の構成について説明する。ＶＳＳ系回路１０’は、制御部１５’と、ノンインバーティングバッファー１２’および１４’と、インバーター１１’および１３’と、ＮチャネルトランジスターＭＬ１’およびＰチャネルトランジスターＭＬ２’からなるインバーターと、ＮチャネルトランジスターＭＬ３’およびＰチャネルトランジスターＭＬ４’からなるインバーターとを有する。このＶＳＳ系回路１０’を構成する各回路には低電位電圧源ＶＳＳからの電源電圧が供給される。

制御部１５’は、クロックｆｓｗと同一論理の信号Ａと、クロックｆｓｗを論理反転した信号Ｂを出力する。インバーター１１’は信号Ａを論理反転した信号Ａ’をＮチャネルトランジスターＭＬ１’のゲートに供給し、ノンインバーティングバッファー１２’は信号Ｂをそのままの論理で信号ＸＢ’としてＰチャネルトランジスターＭＬ２’のゲートに供給する。また、インバーター１３’は信号Ｂを論理反転して、信号Ｂ’としてＮチャネルトランジスターＭＬ３’のゲートに供給し、ノンインバーティングバッファー１４’は信号Ａをそのままの論理で信号ＸＡ’としてＰチャネルトランジスターＭＬ４’のゲートに供給する。そして、ＮチャネルトランジスターＭＬ１’およびＰチャネルトランジスターＭＬ２’からなるインバーターは、キャパシターＣｆ２’の第２の電極に対して出力電圧ＣＰ３’を供給する。また、ＮチャネルトランジスターＭＬ３’およびＰチャネルトランジスターＭＬ４’からなるインバーターは、キャパシターＣｆ１’の第２の電極に対して出力電圧ＣＰ１’を供給する。

レベルシフタ部２０’は、レベルシフタＳ１’、Ｓ２’およびＳ３’により構成されている。ここで、レベルシフタＳ１’は、信号Ｂのレベルシフトを行うことにより、ＮチャネルトランジスターＭ１’に対するゲート電圧Ｈ＿ＸＢ１’を出力する回路である。また、レベルシフタＳ２’は、信号Ａのレベルシフトを行うことにより、ＮチャネルトランジスターＭ２’に対するゲート電圧Ｈ＿ＸＡ’を出力する回路である。また、レベルシフタＳ３’は、信号Ｂのレベルシフトを行うことにより、ＮチャネルトランジスターＭ３’に対するゲート電圧Ｈ＿ＸＢ２’を出力する回路である。

これらのレベルシフタＳ１’、Ｓ２’およびＳ３’は、同じ回路構成のレベルシフタである。これらのレベルシフタは、高電位電源ノード（接地ノード）、低電位電源ノードおよびクランプ電圧ノードを有している。そして、これらのレベルシフタは、入力信号がＨレベル（＝０Ｖ）である場合、低電位電源ノードに与えられる電圧を出力し、入力信号がＬレベル（＝ＶＳＳ）である場合、クランプ電圧ノードの電圧によりクランプされた電圧を出力する。

図６において、レベルシフタＳ１’、Ｓ２’およびＳ３’の高電位電源ノードは、図示が省略されているが、いずれも第１の基準電圧源である接地に電気的に接地されている。また、レベルシフタＳ１’は、ＮチャネルトランジスターＭ１’およびＭ２’間のノードＮ１２’の電圧ＣＰ２’が低電位電源ノードに与えられ、接地（＝０Ｖ）がクランプ電圧ノードに与えられる。従って、レベルシフタＳ１’は、入力信号ＢがＨレベルである場合にＮチャネルトランジスターＭ１’およびＭ２’間のノードＮ１２’の電圧ＣＰ２’をＮチャネルトランジスターＭ１’のゲートに供給する。また、レベルシフタＳ１’は、入力信号ＢがＬレベルである場合にクランプ電圧ノードの電圧０Ｖによりクランプされた電圧をＮチャネルトランジスターＭ１’のゲートに供給する。

また、レベルシフタＳ２’は、ＮチャネルトランジスターＭ２’およびＭ３’間のノードＮ２３’の電圧ＣＰ４’が低電位電源ノードに与えられ、キャパシターＣｆ２’の第２の電極の電圧ＣＰ３’がクランプ電圧ノードに与えられる。従って、レベルシフタＳ２’は、入力信号ＡがＨレベルである場合にＮチャネルトランジスターＭ２’およびＭ３’間のノードＮ２３’の電圧ＣＰ４’をＮチャネルトランジスターＭ２’のゲートに供給する。また、レベルシフタＳ２’は、入力信号ＡがＬレベルである場合にクランプ電圧ノードの電圧ＣＰ３’によりクランプされた電圧をＮチャネルトランジスターＭ２’のゲートに供給する。

また、レベルシフタＳ３’は、出力ノードＮ２’の電圧ＶＣＰ’が低電位電源ノードに与えられ、低電位電圧源ＶＳＳからの電源電圧がクランプ電圧ノードに与えられる。従って、レベルシフタＳ３’は、入力信号ＢがＨレベルである場合に出力ノードＮ２’の電圧ＶＣＰ’をＮチャネルトランジスターＭ３’のゲートに供給する。また、レベルシフタＳ３’は、入力信号ＢがＬレベルである場合にクランプ電圧ノードの電圧ＶＳＳによりクランプされた電圧をＮチャネルトランジスターＭ３’のゲートに供給する。
以上が本実施形態によるチャージポンプの構成である。

図７はＮチャネルトランジスターＭ２’にゲート電圧Ｈ＿ＸＡ’を供給するレベルシフタＳ２’の構成例を示す回路図である。図７に示すように、レベルシフタＳ２’は、差動増幅部２１’とバッファー部２２’とにより構成されている。

差動増幅部２１’において、ＮチャネルトランジスターＭ２３’およびＭ２４’は、ＮチャネルトランジスターＭ２’の両側のノードのうち出力ノードＮ２’側のノードである転送先ノード（すなわち、ＮチャネルトランジスターＭ２’およびＭ３’間のノードＮ２３’）にソースが電気的に接続される。また、ＮチャネルトランジスターＭ２３’のドレインはＮチャネルトランジスターＭ２４’のゲートに電気的に接続され、ＮチャネルトランジスターＭ２４’のドレインはＮチャネルトランジスターＭ２３’のゲートに電気的に接続される。ここで、ＮチャネルトランジスターＭ２４’のドレイン電圧が差動増幅部２１’の出力信号となる。また、ＮチャネルトランジスターＭ２３’のソースおよびＮチャネルトランジスターＭ２４’のソースと、後述するＮチャネルトランジスターＭ３０’のソースとの共通接続点が、レベルシフタＳ２’の低電位電源ノードとなっている。

ＰチャネルトランジスターＭ２１’のソースおよびＰチャネルトランジスターＭ２２’のソースは、第１の基準電圧源である接地に電気的に接続されている。また、ＰチャネルトランジスターＭ２１’のゲートには信号Ａが入力され、ＰチャネルトランジスターＭ２２’のゲートには信号Ａをインバーター２９’により反転した信号が入力される。従って、クロックｆｓｗがＬレベルのときはＰチャネルトランジスターＭ２１’がＯＮ、ＰチャネルトランジスターＭ２２’がＯＦＦとなり、クロックｆｓｗがＬレベルのときはＰチャネルトランジスターＭ２１’がＯＦＦ、ＰチャネルトランジスターＭ２２’がＯＮとなる。このようにＰチャネルトランジスターＭ２１’およびＭ２２’は、クロックｆｓｗに応じて排他的にＯＮにされる。

ＮチャネルトランジスターＭ２７’およびＭ２８’は、差動増幅部２１’の出力信号のレベルをクランプ電圧ＣＰ３’以下にクランプするクランプ用ＭＯＳＦＥＴである。このＮチャネルトランジスターＭ２７’のソースはＮチャネルトランジスターＭ２３’のドレインに接続され、ＮチャネルトランジスターＭ２８’のソースは、ＮチャネルトランジスターＭ２４’のドレインに接続される。また、ＮチャネルトランジスターＭ２７’およびＭ２８’のゲートにクランプ電圧ＣＰ３’が与えられる。このＮチャネルトランジスターＭ２７’ のゲートおよびＮチャネルトランジスターＭ２８’のゲートと、後述するＰチャネルトランジスターＭ２９’のソースとの共通接続点が、レベルシフタＳ２’のクランプ電圧ノードとなっている。

ＰチャネルトランジスターＭ２５’およびＭ２６’は、ＰチャネルトランジスターＭ２１’およびＭ２２’のドレイン電圧を電圧ＶＳＳ以上にクランプするクランプ用ＭＯＳＦＥＴである。このＰチャネルトランジスターＭ２５’のソースがＰチャネルトランジスターＭ２１’のドレインに接続され、ＰチャネルトランジスターＭ２６’のソースがＰチャネルトランジスターＭ２２’のドレインに接続される。また、ＰチャネルトランジスターＭ２５’のドレインがＮチャネルトランジスターＭ２７’のドレインに接続され、ＰチャネルトランジスターＭ２６’のドレインがＮチャネルトランジスターＭ２８’のドレインに接続される。ＰチャネルトランジスターＭ２５’のゲートおよびＰチャネルトランジスターＭ２６’のゲートに電圧ＶＳＳが与えられる。以上が差動増幅部２１の構成である。

バッファー部２２’は、差動増幅部２１’の出力信号に応じて、低電位電源ノードに与えられる電圧ＣＰ４’またはクランプ電圧ノードに与えられるクランプ電圧ＣＰ３’を選択し、ゲート電圧Ｈ＿ＸＡ’として出力する選択回路である。具体的には、バッファー部２２’は、電圧ＣＰ４’およびＣＰ３’間の差電圧を電源電圧として動作するインバーターであり、ＰチャネルトランジスターＭ２９’およびＮチャネルトランジスターＭ３０’により構成されている。

以上がレベルシフタＳ２’の構成である。他のレベルシフタＳ１’およびＳ３’もこのレベルシフタＳ２’と同様な構成を有している。

図８は本実施形態によるチャージポンプの各部の波形を示すタイムチャートである。図８に示すように、クロックｆｓｗは、Ｈレベル（＝０Ｖ）とＬレベル（＝ＶＳＳ）を周期的かつ交互に繰り返す。ここで、クロックｆｓｗがＨレベルの場合、信号ＡはＨレベル、信号ＢはＬレベル、信号Ａ’はＬレベル、信号Ｂ’はＨレベルとなり、チャージポンプはフェーズＢでの動作を行う。すなわち、ＮチャネルトランジスターＭ２’がＯＦＦ、ＮチャネルトランジスターＭ１’およびＭ３’がＯＮとされ、電圧ＣＰ１’が０Ｖ、電圧ＣＰ３’がＶＳＳとされる。これにより接地→ＰチャネルトランジスターＭＬ２’→キャパシターＣｆ１’→ＮチャネルトランジスターＭ１’→ＶＳＳという経路を電流が流れ、キャパシターＣｆ１’に電圧ＶＳＳが充電される。また、出力ノードＮ２’→ＮチャネルトランジスターＭ３’→キャパシターＣｆ２’→ＮチャネルトランジスターＭＬ３’→ＶＳＳという経路を電流が流れ、キャパシターＣｆ２’の充電電圧に電圧ＶＳＳを加えた電圧が出力ノードＮ２’に出力される。

次にクロックｆｓｗがＬレベルの場合、信号ＡはＬレベル、信号ＢはＨレベル、信号Ａ’はＨレベル、信号Ｂ’はＬレベルとなり、チャージポンプはフェーズＡでの動作を行う。すなわち、ＮチャネルトランジスターＭ２’がＯＮ、ＮチャネルトランジスターＭ１’およびＭ３’がＯＦＦとされ、電圧ＣＰ１’がＶＳＳ、電圧ＣＰ３’が０Ｖとされる。これにより接地→ＰチャネルトランジスターＭＬ４’→キャパシターＣｆ２’→ＮチャネルトランジスターＭ２’→キャパシターＣｆ１’→ＮチャネルトランジスターＭＬ１’→ＶＳＳという経路を電流が流れ、キャパシターＣｆ１’の充電電圧に電圧ＶＳＳを加算した電圧、すなわち、ＶＳＳ＋ＶＳＳ＝２ＶＳＳがＮチャネルトランジスターＭ２’およびＭ３’間のノードＮ２３’に出力され、この電圧がキャパシターＣｆ２’に充電される。

このようにフェーズＡでは、電圧２ＶＳＳがキャパシターＣｆ２’に充電される。従って、フェーズＡの後のフェーズＢでは、キャパシターＣｆ２’の充電電圧２ＶＳＳに電圧ＶＳＳを加えた電圧３ＶＳＳが出力ノードＮ２’に出力される。

上記第１実施形態と同様、電圧ＣＰ３’およびＣＰ４’は、電圧ＣＰ１’およびＣＰ２’に連動する。すなわち、キャパシターＣｆ１’の充電電圧がＶＳＳとなるため、電圧ＣＰ３’は電圧ＣＰ１’よりＶＳＳだけ低い電圧となる。また、キャパシターＣｆ２’の充電電圧が２ＶＳＳとなるため、電圧ＣＰ４’は電圧ＣＰ２’より２ＶＳＳだけ低い電圧となる。
以上が本実施形態におけるチャージポンプの動作の概略である。

次にレベルシフタＳ２’の動作について説明する。フェーズＡでは、信号ＡはＬレベルとなり、電圧ＣＰ３’は０Ｖ、電圧ＣＰ４’は２ＶＳＳとなる。この場合、信号ＡがＬレベルであることから、ＰチャネルトランジスターＭ２１’がＯＮ、ＰチャネルトランジスターＭ２２’がＯＦＦとなる。そして、ＯＮになったＰチャネルトランジスターＭ２１’がドレイン電流を出力する結果、ＮチャネルトランジスターＭ２４’のゲート電圧がソース電圧ＣＰ４’＝２ＶＳＳよりも高くなり、ＮチャネルトランジスターＭ２４’がＯＮになる。また、ＮチャネルトランジスターＭ２４’がＯＮになる結果、差動増幅部２１’の出力電圧はＣＰ４’＝２ＶＳＳとなり、この電圧ＣＰ４’＝２ＶＳＳがゲート電圧としてＮチャネルトランジスターＭ２３’に与えられるため、ＮチャネルトランジスターＭ２３’はＯＦＦになる。

ここで、フェーズＡでは、クランプ電圧ＣＰ３’＝０ＶがＮチャネルトランジスターＭ２７’およびＭ２８’のゲートに与えられ、ＮチャネルトランジスターＭ２７’およびＭ２８’がＯＮになる。この結果、ＮチャネルトランジスターＭ２７’のソース電圧は０Ｖ−Ｖｔｈとなる。

一方、ＰチャネルトランジスターＭ２５’およびＭ２６’は、電圧ＶＳＳがゲートに与えられるためにＯＮになる。そして、ＯＮであるＰチャネルトランジスターＭ２１’のドレイン電圧は０Ｖとなり、ＯＦＦであるＰチャネルトランジスターＭ２２’のドレイン電圧は、ＰチャネルトランジスターＭ２６’に対するゲート電圧ＶＳＳに電圧Ｖｔｈを加えた電圧ＶＳＳ＋Ｖｔｈとなる。

差動増幅部２１’の出力電圧が２ＶＳＳとなる結果、バッファー部２２’では、ＮチャネルトランジスターＭ３０’がＯＦＦ、ＰチャネルトランジスターＭ２９’がＯＮとなる。この結果、クランプ電圧ＣＰ３’＝０ＶがＰチャネルトランジスターＭ２９’により選択され、ゲート電圧Ｈ＿ＸＡとしてＮチャネルトランジスターＭ２’に出力される。これによりＮチャネルトランジスターＭ２’がＯＮとなり、ＮチャネルトランジスターＭ１’およびＭ２’間のノードＮ１２’の電圧ＣＰ２’と、ＮチャネルトランジスターＭ２’およびＭ３’間のノードＮ２３’の電圧ＣＰ４’が２ＶＳＳとなる。

フェーズＢでは、信号ＡはＨレベル（０Ｖ）となり、電圧ＣＰ３’はＶＳＳ、電圧ＣＰ４’は３ＶＳＳとなる。この場合、信号ＡがＨレベルであることから、ＰチャネルトランジスターＭ２１’がＯＦＦ、ＰチャネルトランジスターＭ２２’がＯＮとなる。そして、ＯＮになったＰチャネルトランジスターＭ２２’がドレイン電流を出力する結果、ＮチャネルトランジスターＭ２３’のゲート電圧がソース電圧ＣＰ４’＝３ＶＳＳよりも高くなり、ＮチャネルトランジスターＭ２３’がＯＮになる。また、ＮチャネルトランジスターＭ２３’がＯＮになる結果、電圧ＣＰ４’＝３ＶＳＳがゲート電圧としてＮチャネルトランジスターＭ２４’に与えられるため、ＮチャネルトランジスターＭ２４’はＯＦＦになる。

ここで、フェーズＢでは、クランプ電圧ＣＰ３’＝ＶＳＳがＮチャネルトランジスターＭ２７’およびＭ２８’のゲートに与えられ、ＮチャネルトランジスターＭ２７’およびＭ２８’がＯＮになる。この結果、ＮチャネルトランジスターＭ２８’のソース電圧、すなわち、差動増幅部２１’の出力電圧はＶＳＳ−Ｖｔｈとなる。

一方、ＰチャネルトランジスターＭ２５’およびＭ２６’は、電圧ＶＳＳがゲートに与えられるためにＯＮになる。そして、ＯＮであるＰチャネルトランジスターＭ２２’のドレイン電圧は０Ｖとなり、ＯＦＦであるＰチャネルトランジスターＭ２１’のドレイン電圧は、ＰチャネルトランジスターＭ２５’に対するゲート電圧ＶＳＳに電圧Ｖｔｈを加えた電圧ＶＳＳ＋Ｖｔｈとなる。

差動増幅部２１’の出力電圧がＶＳＳ−Ｖｔｈとなる結果、バッファー部２２’では、ＰチャネルトランジスターＭ２９’がほぼＯＦＦ、ＮチャネルトランジスターＭ２９’がＯＮとなる。この結果、電圧ＣＰ４’＝３ＶＳＳがＮチャネルトランジスターＭ３０’により選択され、ゲート電圧Ｈ＿ＸＡ’としてＮチャネルトランジスターＭ２’に出力される。これによりＮチャネルトランジスターＭ２’がＯＦＦとなり、ＮチャネルトランジスターＭ１’およびＭ２’間のノードＮ１２’の電圧ＣＰ２がＶＳＳ、ＮチャネルトランジスターＭ２’およびＭ３’間のノードの電圧ＣＰ４’が３ＶＳＳとなる。

以上の動作において、クランプ用のＮチャネルトランジスターＭ２７’およびＭ２８’、ＰチャネルトランジスターＭ２５’およびＭ２６’は、レベルシフタＳ２’の全てのトランジスターのゲート酸化膜に印加される電圧を２ＶＳＳ以内に抑える役割を果たす。

仮にクランプ用のＮチャネルトランジスターＭ２７’およびＭ２８’を設けなかった場合、フェーズＢにおいてＮチャネルトランジスターＭ２４’のドレイン電圧は０Ｖになるので、ＮチャネルトランジスターＭ２３’、Ｍ２４’およびＭ３０’のゲート酸化膜に３ＶＳＳの電圧が印加される。

しかしながら、本実施形態では、クランプ用のＮチャネルトランジスターＭ２７’およびＭ２８’が設けられており、フェーズＢではこれらのトランジスターのゲートにクランプ電圧ＣＰ３’＝ＶＳＳが与えられるため、ＮチャネルトランジスターＭ２４’のドレイン電圧はＶＳＳ−Ｖｔｈにクランプされる。このため、ＮチャネルトランジスターＭ２３’、Ｍ２４’およびＭ３０’のゲート酸化膜に印加される電圧を２ＶＳＳ＋Ｖｔｈにすることができる。

また、仮にクランプ用のＰチャネルトランジスターＭ２５’およびＭ２６’を設けなかった場合、フェーズＢにおいてＰチャネルトランジスターＭ２１’のドレイン電圧が３ＶＳＳになるので、ＰチャネルトランジスターＭ２１’のゲート酸化膜に３ＶＳＳの電圧が印加される。

しかしながら、本実施形態では、クランプ用のＰチャネルトランジスターＭ２５’およびＭ２６’が設けられており、これらのトランジスターのゲートにクランプ電圧ＶＳＳが与えられるため、ＰチャネルトランジスターＭ２４’のドレイン電圧はＶＳＳ−Ｖｔｈにクランプされる。このため、ＰチャネルトランジスターＭ２４’のゲート酸化膜に印加される電圧をＶＳＳ−Ｖｔｈにすることができる。
以上のように、本実施形態においても上記第１実施形態と同様な効果が得られる。

＜応用例＞
図９はこの発明によるチャージポンプの応用例であるプリンタ駆動回路の構成例を示す回路図である。図９に示すように、このプリンタ駆動回路は、制御回路３１と、電源回路３２と、ＬＩＦ（レベルインタフェース）３６１および３６３、ＬＳＤ（ローサイドドライバ）３６２、ＨＳＤ（ハイサイドドライバ）３６４からなるゲート駆動回路３６と、ＮチャネルトランジスターＭ３３およびＰチャネルトランジスターＭ３４からなり、プリンタヘッド３５を駆動する出力回路とを有している。ここで、電源回路３２は、電源電圧ＬＶＤＤを昇圧することによりゲート駆動回路３６に対する電源電圧ＧＶＤＤを発生する回路である。そして、ゲート駆動回路３６は、制御回路３１からの指令に従い、ＮチャネルトランジスターＭ３３およびＰチャネルトランジスターＭ３４を駆動する回路であり、約１００ｍＡの電流を消費する。従って、電源回路３２は、このゲート駆動回路３６に約１００ｍＡの電流を供給する必要があるため、出力インピーダンスを極力低くする必要がある。この発明によるチャージポンプは、高効率での昇圧が可能であり、出力インピーダンスを低く抑えることができるので、このような電源回路３２に好適である。しかも、この発明によるチャージポンプは、低耐圧のトランジスターにより構成することができるので、製造コストを安価にすることができる。従って、この発明によるチャージポンプを電源回路３２として用いることにより、プリンタ駆動回路のコストを低減することができる。

＜他の実施形態＞
以上、この発明の第１および第２実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば、次の通りである。

（１）上記第１および第２実施形態では、クランプ用ＭＯＳＦＥＴを含むレベルシフタにより全てのレベルシフタＳ１〜Ｓ３（Ｓ１’〜Ｓ３’）を構成したが、トランジスターのゲート酸化膜に高電圧が印加されることにない一部のレベルシフタ（例えばレベルシフタＳ１またはＳ１’）をクランプ用ＭＯＳＦＥＴを含まないレベルシフタとしてもよい。

（２）上記第１実施形態では、レベルシフタＳ１〜Ｓ３にバッファー部２２を設けたが、バッファー部２２を設けず、差動増幅部２１の例えばＰチャネルトランジスターＭ２３のドレイン電圧をレベルシフタＳ１〜Ｓ３の出力信号としてもよい（図４参照）。あるいはバッファー部２２を２段のインバーターにより構成し、初段のインバーターにＰチャネルトランジスターＭ２３のドレイン電圧を供給してもよい。上記第２実施形態についても同様である。

（３）上記第１実施形態では、ＰチャネルトランジスターＭ２３およびＭ２４のゲートにクランプ電圧ＣＰ３を与えたが、ＰチャネルトランジスターＭ２３およびＭ２４のゲートに電圧ＶＤＤを与えてもよい（図４参照）。また、上記第２実施形態では、ＮチャネルトランジスターＭ２３’およびＭ２４’のゲートにクランプ電圧ＣＰ３’を与えたが、ＮチャネルトランジスターＭ２３’およびＭ２４’のゲートに電圧ＶＳＳを与えてもよい（図７参照）。

Ｃｆ１，Ｃｆ２，Ｃｆ３，Ｃｆ１’，Ｃｆ２’，Ｃｆ３’……キャパシター、Ｎ１，Ｎ１’……入力ノード、Ｎ２’，Ｎ２’……出力ノード、Ｍ１，Ｍ２，Ｍ３……Ｐチャネルトランジスター（転送用ＭＯＳＦＥＴ）、Ｍ１’，Ｍ２’，Ｍ３’……Ｎチャネルトランジスター（転送用ＭＯＳＦＥＴ）、１０……ＶＤＤ系回路、１０’……ＶＳＳ系回路、２０，２０’……レベルシフタ部、Ｓ１〜Ｓ３，Ｓ１’〜Ｓ３’……レベルシフタ、Ｍ２１，Ｍ２２，Ｍ２５，Ｍ２６，Ｍ２９，Ｍ２３’，Ｍ２４’，Ｍ２７’，Ｍ２８’，Ｍ３０’……Ｎチャネルトランジスター、Ｍ２１’，Ｍ２２’，Ｍ２５’，Ｍ２６’，Ｍ２９’，Ｍ２３，Ｍ２４，Ｍ２７，Ｍ２８，Ｍ３０……Ｐチャネルトランジスター。

Claims (6)

1. 昇圧対象である入力電圧が与えられる入力ノードと、
   昇圧結果である出力電圧が発生する出力ノードと、
   前記入力ノードと前記出力ノードとの間に直列接続された複数の転送用ＭＯＳＦＥＴと、
   第１の電極と第２の電極とを備え、前記転送用ＭＯＳＦＥＴの両側のノードのうち前記出力ノード側のノードである転送先ノードに前記第１の電極が電気的に接続されたキャパシターと、
   前記複数の転送用ＭＯＳＦＥＴのうち一つの転送用ＭＯＳＦＥＴのゲートに電気的に接続され、前記一つの転送用ＭＯＳＦＥＴをＯＮ／ＯＦＦに切り換えるようにゲート電圧を出力するレベルシフタと、
   前記複数の転送用ＭＯＳＦＥＴのうち前記入力ノードから数えて偶数番目の転送用ＭＯＳＦＥＴのみをＯＮにする第１の制御と、前記入力ノードから数えて奇数番目の転送用ＭＯＳＦＥＴのみをＯＮにする第２の制御を交互に繰り返し、前記第１および第２の制御において、前記複数の転送用ＭＯＳＦＥＴのうちＯＮにする転送用ＭＯＳＦＥＴの前記出力ノード側のノードに電気的に接続されたキャパシターの前記第２の電極を第１の基準電圧源に電気的に接続し、前記入力ノード側のノードに第１の電極が接続されたキャパシターの第２の電極を前記第１の基準電圧源と異なる電圧を発生する第２の基準電圧源に電気的に接続するスイッチング制御手段とを備え、
   前記レベルシフタは、
   前記転送先ノードにソースが電気的に接続された第１の導電型の第１のＭＯＳＦＥＴと、
   前記転送先ノードにソースが電気的に接続され、ゲートが前記第１のＭＯＳＦＥＴのドレインに電気的に接続され、ドレインが前記第１のＭＯＳＦＥＴのゲートに電気的に接続された第１の導電型の第２のＭＯＳＦＥＴと、
   ソースが前記第１の基準電圧源に電気的に接続され、第２の導電型の第３のＭＯＳＦＥＴと、
   ソースが前記第１の基準電圧源に電気的に接続され、第２の導電型の第４のＭＯＳＦＥＴと、
   前記第３のＭＯＳＦＥＴと前記第４のＭＯＳＦＥＴとは排他的にＯＮされ、クランプ用ＭＯＳＦＥＴとして、前記第１のＭＯＳＦＥＴのドレインにソースが電気的に接続され、ゲートに第１のクランプ電圧が与えられる第１の導電型の第５のＭＯＳＦＥＴと、
   前記第２のＭＯＳＦＥＴのドレインにソースが電気的に接続され、ゲートに前記第１のクランプ電圧が与えられる第１の導電型の第６のＭＯＳＦＥＴと、
   ソースが前記第３のＭＯＳＦＥＴのドレインに電気的に接続され、ドレインが前記第５のＭＯＳＦＥＴのドレインに電気的に接続され、ゲートに第２のクランプ電圧が与えられる第２の導電型の第７のＭＯＳＦＥＴと、
   ソースが前記第４のＭＯＳＦＥＴのドレインに電気的に接続され、ドレインが前記第６のＭＯＳＦＥＴのドレインに電気的に接続され、ゲートに前記第２のクランプ電圧が与えられる第２の導電型の第８のＭＯＳＦＥＴとを有し、
   前記転送先ノードに第１の電極が電気的に接続されたキャパシターの第２の電極の電圧を前記第１のクランプ電圧とし、
   前記第１のＭＯＳＦＥＴ又は前記第２のＭＯＳＦＥＴのドレイン電圧に基づいて、前記ゲート電圧を前記一つの転送用ＭＯＳＦＥＴのゲートに出力する、
   ことを特徴とするチャージポンプ。
2. 前記レベルシフタは、前記第２の基準電圧源の電圧を前記第２のクランプ電圧とすることを特徴とする請求項１に記載のチャージポンプ。
3. 前記第１の基準電圧源は低電位電圧源、前記第２の基準電圧源は高電位電圧源であり、前記第１の導電型はＰ型、前記第２の導電型はＮ型であることを特徴とする請求項１又は２に記載のチャージポンプ。
4. 前記第１の基準電圧源は高電位電圧源、前記第２の基準電圧源は低電位電圧源であり、前記第１の導電型はＮ型、前記第２の導電型はＰ型であることを特徴とする請求項１又は２に記載のチャージポンプ。
5. 前記転送用ＭＯＳＦＥＴは、Ｐ型半導体基板に形成されたＮウェルに形成されたＰチャネルＭＯＳＦＥＴであり、前記Ｎウェルとソースとが電気的に接続されており、この接続点が当該転送用ＭＯＳＦＥＴの前記出力ノード側の前記転送先ノードをなすことを特徴とする請求項１乃至４のうちいずれか１の請求項に記載のチャージポンプ。
6. 前記転送用ＭＯＳＦＥＴは、Ｎ型半導体基板に形成されたＰウェルに形成されたＮチャネルＭＯＳＦＥＴであり、前記Ｐウェルとソースとが電気的に接続されており、この接続点が当該転送用ＭＯＳＦＥＴの前記出力ノード側の転送先ノードをなすことを特徴とする請求項１乃至４のうちいずれか１の請求項に記載のチャージポンプ。

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