JP3983220B2 - アナログスイッチ - Google Patents

Description

本発明は、チョッパ型コンパレータに適用される高精度のアナログスイッチに関するものである。

特開２０００−７７９９２号公報 特開２００３−１５８４４６号公報

図２は、チョッパ型コンパレータの基本構成図である。また、図３は、このチョッパ型コンパレータに用いられる従来のアナログスイッチの回路図である。

このチョッパ型コンパレータは、図２に示すように、入力信号ＶＩと基準電圧ＶＲを、クロック信号ＣＫに従って交互に切り替えて入力するためのアナログスイッチ（ＳＷ）１，２と、このアナログスイッチ１，２の出力側に直列に接続されたキャパシタ３及びインバータ４を有している。更に、このチョッパ型コンパレータは、クロック信号ＣＬＫに従ってインバータ４の入出力間を短絡するためのアナログスイッチ５を有している。

アナログスイッチ１，２，５は、いずれも同様の回路構成で、図３に示すように、端子Ａ，Ｂ間に接続されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１２で構成されている。ＰＭＯＳ１１のバルクは電源電位ＶＤＤに、ＮＭＯＳ１２のバルクは接地電位ＧＮＤにそれぞれ接続されている。また、ＰＭＯＳ１１とＮＭＯＳ１２のゲートは、それぞれ端子ＥＢ，Ｅに接続され、相補的なクロック信号ＣＬＫＢ，ＣＬＫが与えられるようになっている。なお、アナログスイッチ１，５とアナログスイッチ２には、一方がオンのときに他方がオフになるように、クロック信号ＣＬＫ，ＣＬＫＢが与えられている。

このようなチョッパ型コンパレータでは、クロック信号ＣＬＫがレベル“Ｈ”のとき、アナログスイッチ１，５がオンとなり、アナログスイッチ２がオフとなる。これにより、キャパシタ３の入力側であるノードＮ１の電位は入力電圧ＶＩとなり、インバータ４の入力側と出力側であるノードＮ２，Ｎ３の電位は、このインバータ４の閾値電圧ＶＴＨとなる。これにより、キャパシタ３の出力側と入力側の間はＶＴＨ−ＶＩＮの電圧に充電される。

次に、クロック信号ＣＬＫがレベル“Ｌ”になると、アナログスイッチ１，５がオフとなり、アナログスイッチ２がオンとなる。これにより、ノードＮ１の電位は基準電圧ＶＲＥＦとなるので、ノードＮ２の電位は、キャパシタ３に充電された電圧が加算されて、ＶＴＨ−ＶＩＮ＋ＶＲＥＦとなる。ノードＮ２の電位は、比較回路であるインバータ４に与えられるので、この電位が閾値電圧ＶＴＨよりも高ければ、即ち、ＶＩＮ＜ＶＲＥＦであれば、このインバータ４から出力される出力信号ＯＵＴは“Ｌ”となる。また、ＶＩＮ＞ＶＲＥＦであれば、出力信号ＯＵＴは“Ｈ”となる。

しかしながら、前記チョッパ型コンパレータのアナログスイッチ５では、オフ状態のとき、図３中に点線で示したように、ＰＭＯＳ１１のドレインであるＮ＋領域と接地電位ＧＮＤとなっているＰｓｕｂ基板の間に、寄生ダイオードＤ１が形成される。また、ＮＭＯＳ１２のドレインであるＰ＋領域と電源電位ＶＤＤとなっているバルクのＮウエルの間に、寄生ダイオードＤ２が形成される。

これにより、クロック信号ＣＬＫが“Ｌ”となっていて、アナログスイッチ５がオフのとき、ノードＮ２の電位（＝ＶＴＨ−ＶＩＮ＋ＶＲＥＦ）が電源電位ＶＤＤよりも高いと、寄生ダイオードＤ１が順方向のオンとなり、キャパシタ３に蓄えられた電荷が放電してノードＮ２の電位が変動する。また、ノードＮ２の電位が接地電位ＧＮＤよりも低いと、寄生ダイオードＤ２が順方向のオンとなり、キャパシタ３に蓄えられた電荷が放電してノードＮ２の電位が変動する。このため、従来のアナログスイッチを用いたチョッパ型コンパレータでは、このアナログスイッチの寄生ダイオードＤ１，Ｄ２がオンとならないように、入力電圧ＶＩＮが次の条件を満たす必要があるという制約があった。
ＶＲＥＦ−ＶＴＨ＜ＶＩＮ＜ＶＲＥＦ＋ＶＴＨ

本発明は、チョッパ型コンパレータに適用して、より広範囲な入力電圧ＶＩＮに対して精度の良い比較結果を得るために、入力電圧が接地電位ＧＮＤと電源電位ＶＤＤの間になくてもオフリーク電流が発生せず、確実にオフ状態を保持することができるアナログスイッチを提供することを目的としている。

本発明の請求項１〜４のアナログスイッチは同じ方式に基づくものであり、例えば請求項１では、ドレインが入力端子に接続されゲートが第１の電源電位（例えば、接地電位）に接続された第１の第１導電型トランジスタ（例えば、ＰＭＯＳ）と、ドレインが前記第１の第１導電型トランジスタのソースに接続され、ソースが出力端子に接続され、バルクが第１の電源電位に接続されてゲートにオン・オフ制御用の制御信号が与えられる第２導電型トランジスタ（例えば、ＮＭＯＳ）と、ドレインとソースがそれぞれ前記入力端子と前記出力端子に接続され、バルクが第２の電源電位（例えば、正の電源電位）に接続されてゲートに前記制御信号を反転した信号が与えられる第２の第２導電型トランジスタとを備えている。

本発明の請求項１〜４のアナログスイッチでは、制御信号によってオフに制御されたときに、入力端子側に設けられたＮＭＯＳまたはＰＭＯＳが逆方向のダイオードとなり、電源電位よりも高い入力電圧や、接地電位よりも低い入力電圧によるオフリーク電流を阻止することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の、好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すアナログスイッチの回路図であり、図３中の要素と共通の要素には、共通の符号が付されている。

このアナログスイッチは、図２のチョッパ型コンパレータにおけるアナログスイッチ５として用いられるもので、入力側の端子ＡにはＮＭＯＳ１３とＰＭＯＳ１４のドレインが接続されている。ＮＭＯＳ１３のソースは、ＰＭＯＳ１１のドレインに接続され、このＰＭＯＳ１１のソースが出力側の端子Ｂに接続されている。一方、ＰＭＯＳ１４のソースは、ＮＭＯＳ１２のドレインに接続され、このＮＭＯＳ１２のソースが端子Ｂに接続されている。

ＰＭＯＳ１１とＮＭＯＳ１２のバルクは、電源電位ＶＤＤと接地電位ＧＮＤにそれぞれ接続され、ＮＭＯＳ１３とＰＭＯＳ１４のバルクは、それぞれのソースに接続されている。更に、ＰＭＯＳ１１，１４のゲートは、クロック信号ＣＬＫＢが与えられる端子ＥＢに接続され、ＮＭＯＳ１２，１３のゲートは、クロック信号ＣＬＫが与えられる端子Ｅに接続されている。

図４は、図１のアナログスイッチの構造の一例を示す模式図である。
このアナログスイッチのＰＭＯＳ１１，１４は、それぞれＰ型基板Ｐｓｕｂに独立して設けられたＮウエルＮＷ１，ＮＷ２内に形成されている。また、Ｐ型基板ＰｓｕｂにはＰＭＯＳ１１，１４とは別にＮウエルＮＷ３が設けられ、このＮウエルＮＷ３内に独立して設けられた２つのＰウエルＰＷ１，ＰＷ２の内部に、ＮＭＯＳ１２，１３がそれぞれ形成されている。ＮウエルＮＷ１，ＮＷ３のバルクは電源電位ＶＤＤに接続され、ＰウエルＰＷ１のバルクとＰ型基板Ｐｓｕｂは接地電位ＧＮＤに接続されるようになっている。

次に動作を説明する。
アナログスイッチの端子Ｅ，ＥＢに、それぞれ“Ｈ”，“Ｌ”のクロック信号ＣＬＫ，ＣＬＫＢが与えられると、ＰＭＯＳ１１，１４とＮＭＯＳ１２，１３のすべてがオンとなり、端子Ａ，Ｂ間が接続される。これにより、チョッパ型コンパレータの比較回路であるインバータの入出力間が、このアナログスイッチで短絡されるので、このアナログスイッチの入力電圧及び出力電圧は、インバータの閾値電圧ＶＴＨ（一般的には、電源電位ＶＤＤの１／２）となる。

次に、アナログスイッチの端子Ｅ，ＥＢに、それぞれ“Ｌ”，“Ｈ”のクロック信号ＣＬＫ，ＣＬＫＢが与えられると、ＰＭＯＳ１１，１４とＮＭＯＳ１２，１３のすべてがオフとなる。この時、ＰＭＯＳ１１，１４のドレインとバルクの間には、図中に点線で示すように、それぞれ逆方向となる寄生ダイオードＤ１，Ｄ４が形成され、ＮＭＯＳ１２，１３のドレインとバルクの間には、それぞれ逆方向となる寄生ダイオードＤ２，Ｄ３が形成される。

これにより、端子Ａに電源電位ＶＤＤ以上の電圧が印加された場合、逆方向の寄生ダイオードＤ３が有るため、この端子Ａから寄生ダイオードＤ１を介して電源電位ＶＤＤに電流が流れることが阻止される。また、端子Ａから接地電位ＧＮＤへの電流は、寄生ダイオードＤ２によって阻止される。一方、端子Ａに接地電位ＧＮＤ以下の電圧が印加された場合には、逆方向の寄生ダイオードＤ４が有るため、寄生ダイオードＤ２を介して接地電位ＧＮＤから、この端子Ａに電流が流れることが阻止される。また、電源電位ＶＤＤから端子Ａへの電流は、寄生ダイオードＤ１によって阻止される。

従って、オフ状態に設定されたときには、端子Ａに与えられる入力電圧が電源電位ＶＤＤ以上であっても、或いは接地電位ＧＮＤ以下であっても、完全にオフ状態を保つことができる。

以上のように、この実施例１のアナログスイッチは、入力側と出力側の端子Ａ，Ｂ間に、２組のＰＭＯＳとＮＭＯＳを直列に接続し、これらのＰＭＯＳとＮＭＯＳをクロック信号ＣＬＫ，ＣＬＫＢで同時にオン・オフするように構成している。これにより、オフ状態に設定したときに、入力側の端子Ａに印加される電圧が電源電位ＶＤＤ以上でも、或いは接地電位ＧＮＤ以下でも、オフリーク電流が発生せず、完全にオフ状態を保つことができるという利点がある。

図５は、本発明の実施例２を示すアナログスイッチの回路図であり、図１のアナログスイッチと同様に、チョッパ型コンパレータにおけるアナログスイッチとして用いられるものである。

このアナログスイッチの入力側の端子Ａには、ＮＭＯＳ１２，１５のドレインが接続され、このＮＭＯＳ１２のソースが出力側の端子Ｂに接続されている。ＮＭＯＳ１５のソースは、ＰＭＯＳ１１のドレインに接続され、このＰＭＯＳ１１のソースが端子Ｂに接続されている。ＰＭＯＳ１１とＮＭＯＳ１２のバルクは、電源電位ＶＤＤと接地電位ＧＮＤにそれぞれ接続され、ＮＭＯＳ１５のバルクは、そのソースに接続されている。

更に、ＰＭＯＳ１１のゲートは、クロック信号ＣＬＫＢが与えられる端子ＥＢに接続され、ＮＭＯＳ１２のゲートは、クロック信号ＣＬＫが与えられる端子Ｅに接続されている。また、ＮＭＯＳ１５のゲートは、電源電位ＶＤＤに接続されている。

このアナログスイッチの構造は、例えば図４のＮウエルＮＷ２を除去すると共に、ＰウエルＰＷ２の内部のＮＭＯＳ１３に代えてＮＭＯＳ１５を設け、このＮＭＯＳ１５のゲートを電源電位ＶＤＤに接続するようにしたものである。

次に動作を説明する。
アナログスイッチの端子Ｅ，ＥＢに、それぞれ“Ｈ”，“Ｌ”のクロック信号ＣＬＫ，ＣＬＫＢが与えられると、ＰＭＯＳ１１とＮＭＯＳ１２はオンとなる。また、ＮＭＯＳ１５は、ゲートが電源電位ＶＤＤに接続されているのでオンである。従って、端子Ａ，Ｂ間が接続される。

次に、アナログスイッチの端子Ｅ，ＥＢに、それぞれ“Ｌ”，“Ｈ”のクロック信号ＣＬＫ，ＣＬＫＢが与えられると、ＰＭＯＳ１１とＮＭＯＳ１２はオフとなる。この時、図１と同様に、ＰＭＯＳ１１のドレインとバルクの間、及びＮＭＯＳ１２のドレインとバルクの間には、逆方向となる寄生ダイオードＤ１，Ｄ２がそれぞれ形成される。従って、接地電位ＧＮＤと電源電位ＶＤＤの間の電圧が端子Ａに印加されたときには、これらの寄生ダイオードＤ１，Ｄ２によって、端子Ａから接地電位ＧＮＤ、或いは電源電位ＶＤＤから端子Ａへ電流が流れることはない。

一方、端子Ａに電源電位ＶＤＤ以上の電圧が印加された場合、ＮＭＯＳ１５のゲート・ソース間電圧Ｖｇｓが、Ｖｇｓ＜０となり、このＮＭＯＳ１５はオフとなる。このとき、ＮＭＯＳ１５のソースのＮ＋領域とＰ型のバルクの間には、逆方向のダイオードが形成されるので、ＰＭＯＳ１１のドレインのＰ＋領域とＰ型基板Ｐｓｕｂの間に形成された寄生ダイオードに電流が流れることはない。また、ＮＭＯＳ１２による寄生ダイオードＤ２は逆方向であるので、この寄生ダイオードＤ２に電流は流れない。

以上のように、この実施例３のアナログスイッチは、入力側の端子ＡとＰＭＯＰＳ１１の間に、ゲートを電源電位ＶＤＤに接続したＮＭＯＳ１５を直列に挿入している。これにより、オフ状態に設定したときに、端子Ａに電源電位ＶＤＤ以上の電圧が印加されても、完全にオフ状態を保つことができるという利点がある。

図６は、本発明の実施例３を示すアナログスイッチの回路図であり、図１のアナログスイッチと同様に、チョッパ型コンパレータにおけるアナログスイッチとして用いられるものである。

このアナログスイッチの入力側の端子Ａには、ＰＭＯＳ１１，１６のドレインが接続され、このＰＭＯＳ１１のソースが出力側の端子Ｂに接続されている。ＰＭＯＳ１６のソースは、ＮＭＯＳ１２のドレインに接続され、このＮＭＯＳ１２のソースが端子Ｂに接続されている。ＰＭＯＳ１１とＮＭＯＳ１２のバルクは、電源電位ＶＤＤと接地電位ＧＮＤにそれぞれ接続され、ＰＭＯＳ１６のバルクは、そのソースに接続されている。

更に、ＰＭＯＳ１１のゲートは、クロック信号ＣＬＫＢが与えられる端子ＥＢに接続され、ＮＭＯＳ１２のゲートは、クロック信号ＣＬＫが与えられる端子Ｅに接続されている。また、ＰＭＯＳ１６のゲートは、接地電位ＧＮＤに接続されている。

このアナログスイッチの構造は、例えば図４のＰウエルＰＷ２を除去すると共に、ＮウエルＮＷ２の内部のＰＭＯＳ１４に代えてＰＭＯＳ１６を設け、このＰＭＯＳ１６のゲートを接地電位ＧＮＤに接続するようにしたものである。

次に動作を説明する。
アナログスイッチの端子Ｅ，ＥＢに、それぞれ“Ｈ”，“Ｌ”のクロック信号ＣＬＫ，ＣＬＫＢが与えられると、ＰＭＯＳ１１とＮＭＯＳ１２はオンとなる。また、ＰＭＯＳ１６は、ゲートが接地電位ＧＮＤに接続されているのでオンである。従って、端子Ａ，Ｂ間が接続される。

次に、アナログスイッチの端子Ｅ，ＥＢに、それぞれ“Ｌ”，“Ｈ”のクロック信号ＣＬＫ，ＣＬＫＢが与えられると、ＰＭＯＳ１１とＮＭＯＳ１２はオフとなる。この時、図１と同様に、ＰＭＯＳ１１のドレインとバルクの間、及びＮＭＯＳ１２のドレインとバルクの間には、逆方向となる寄生ダイオードＤ１，Ｄ２がそれぞれ形成される。従って、接地電位ＧＮＤと電源電位ＶＤＤの間の電圧が端子Ａに印加されたときには、これらの寄生ダイオードＤ１，Ｄ２によって、端子Ａから接地電位ＧＮＤ、或いは電源電位ＶＤＤから端子Ａへ電流が流れることはない。

一方、端子Ａに接地電位ＧＮＤ以下の電圧が印加された場合、ＰＭＯＳ１６のゲート・ソース間電圧Ｖｇｓが、Ｖｇｓ＞０となり、このＰＭＯＳ１６はオフとなる。このとき、ＰＭＯＳ１６のソースのＰ＋領域とＮ型のバルクの間には、逆方向のダイオードが形成されるので、ＮＭＯＳ１２のドレインのＮ＋領域とＰ型基板Ｐｓｕｂの間に形成された寄生ダイオードに電流が流れることはない。また、ＰＭＯＳ１１による寄生ダイオードＤ１は逆方向であるので、この寄生ダイオードＤ１に電流は流れない。

以上のように、この実施例２のアナログスイッチは、入力側の端子ＡとＮＭＯＰＳ１２の間に、ゲートを接地電位ＧＮＤに接続したＰＭＯＳ１６を直列に挿入している。これにより、オフ状態に設定したときに、端子Ａに接地電位ＧＮＤ以下の電圧が印加されても、完全にオフ状態を保つことができるという利点がある。

図７は、本発明の実施例４を示すアナログスイッチの回路図であり、図１のアナログスイッチと同様に、チョッパ型コンパレータにおけるアナログスイッチとして用いられるものである。

このアナログスイッチは、図５と図６のアナログスイッチを合成した回路構成となっている。即ち、入力側の端子Ａには、ＮＭＯＳ１５とＰＭＯＳ１６のドレインが接続され、ＰＭＯＳ１１とＮＭＯＳ１２のソースが出力側の端子Ｂに接続されている。ＮＭＯＳ１５のソースはＰＭＯＳ１１のドレインに接続され、ＰＭＯＳ１６のソースがＮＭＯＳ１２のドレインに接続されている。ＰＭＯＳ１１とＮＭＯＳ１２のバルクは、電源電位ＶＤＤと接地電位ＧＮＤにそれぞれ接続され、ＮＭＯＳ１５とＰＭＯＳ１６のバルクは、それぞれのソースに接続されている。

更に、ＰＭＯＳ１１のゲートは、クロック信号ＣＬＫＢが与えられる端子ＥＢに接続され、ＮＭＯＳ１２のゲートは、クロック信号ＣＬＫが与えられる端子Ｅに接続されている。また、ＮＭＯＳ１５とＰＭＯＳ１６のゲートは、それぞれ電源電位ＶＤＤと接地電位ＧＮＤに接続されている。

このアナログスイッチの構造は、例えば図４において、ＰウエルＰＷ２の内部のＮＭＯＳ１３に代えてＮＭＯＳ１５を設け、このＮＭＯＳ１５のゲートを電源電位ＶＤＤに接続すると共に、ＮウエルＮＷ２の内部のＰＭＯＳ１４に代えてＰＭＯＳ１６を設け、このＰＭＯＳ１６のゲートを接地電位ＧＮＤに接続するようにしたものである。

次に動作を説明する。
アナログスイッチの端子Ｅ，ＥＢに、それぞれ“Ｈ”，“Ｌ”のクロック信号ＣＬＫ，ＣＬＫＢが与えられると、ＰＭＯＳ１１とＮＭＯＳ１２はオンとなる。また、ＮＭＯＳ１５は、ゲートが電源電位ＶＤＤに接続されているのでオンであり、ＰＭＯＳ１６は、ゲートが接地電位ＧＮＤに接続されているのでオンである。従って、端子Ａ，Ｂ間が接続される。

次に、アナログスイッチの端子Ｅ，ＥＢに、それぞれ“Ｌ”，“Ｈ”のクロック信号ＣＬＫ，ＣＬＫＢが与えられると、ＰＭＯＳ１１とＮＭＯＳ１２はオフとなる。この時、図１と同様に、ＰＭＯＳ１１のドレインとバルクの間、及びＮＭＯＳ１２のドレインとバルクの間には、逆方向となる寄生ダイオードＤ１，Ｄ２がそれぞれ形成される。従って、接地電位ＧＮＤと電源電位ＶＤＤの間の電圧が端子Ａに印加されたときには、これらの寄生ダイオードＤ１，Ｄ２によって、端子Ａから接地電位ＧＮＤ、或いは電源電位ＶＤＤから端子Ａへ電流が流れることはない。

一方、端子Ａに電源電位ＶＤＤ以上の電圧が印加された場合、ＮＭＯＳ１５のゲート・ソース間電圧が負となり、このＮＭＯＳ１５はオフとなる。これにより、ＮＭＯＳ１５のソースのＮ＋領域とＰ型のバルクの間には、逆方向のダイオードが形成されるので、ＰＭＯＳ１１のドレインのＰ＋領域とＰ型基板Ｐｓｕｂの間に形成された寄生ダイオードに電流が流れることはない。このとき、ＮＭＯＳ１２による寄生ダイオードＤ２は逆方向であるので、この寄生ダイオードＤ２に電流は流れない。

また、端子Ａに接地電位ＧＮＤ以下の電圧が印加された場合、ＰＭＯＳ１６のゲート・ソース間電圧が正となり、このＰＭＯＳ１６はオフとなる。これにより、ＰＭＯＳ１６のソースのＰ＋領域とＮ型のバルクの間には、逆方向のダイオードが形成されるので、ＮＭＯＳ１２のドレインのＮ＋領域とＰ型基板Ｐｓｕｂの間に形成された寄生ダイオードに電流が流れることはない。このとき、ＰＭＯＳ１１による寄生ダイオードＤ１は逆方向であるので、この寄生ダイオードＤ１に電流は流れない。

以上のように、この実施例４のアナログスイッチは、入力側の端子ＡとＰＭＯＰＳ１１の間に、ゲートを電源電位ＶＤＤに接続したＮＭＯＳ１５を直列に挿入すると共に、この端子ＡとＮＭＯＳ１２の間に、ゲートを接地電位ＧＮＤに接続したＰＭＯＳ１６を直列に挿入している。これにより、クロック信号ＣＬＫによってオフ状態に設定したときに、端子Ａに電源電位ＶＤＤ以上、または接地電位ＧＮＤ以下の電圧が印加されても、オフリーク電流が発生せず、完全にオフ状態を保つことができるという利点がある。

なお、以上説明した実施例は、あくまでも、この発明の技術内容を明らかにするためのものである。この発明は、上記実施例にのみ限定して狭義に解釈されるものではなく、この発明の特許請求の範囲に述べる範囲内で、種々変更して実施することができる。その変形例としては、例えば、次のようなものがある。

（ａ） ＮＭＯＳ１３，１５のバルクをそれぞれのソースに接続しているが、これらのバルクは無接続状態にしても良い。同様に、ＰＭＯＳ１４，１６のバルクを無接続状態にしても良い。

（ｂ） このアナログスイッチを適用するチョッパ型コンパレータの回路構成は、図２に例示したものに限定されない。接地電位から電源電位までの範囲を越える入力電圧が印加されるアナログスイッチに適用して、オフリーク電流の少ない良好な特性を得ることができる。

（ｃ） ＰＭＯＳ１１，１４，１６、及びＮＭＯＳ１２，１３，１５は、いずれも１個のトランジスタで構成されているが、同じタイプのトランジスタを複数個直列に接続して構成することができる。

（ｄ） このアナログスイッチの構造は図４に例示したものに限定されない。例えば、Ｐ型基板Ｐｓｕｂにダブルウエル構造でＮＭＯＳ１２，１３を設けているが、個々のトランジスタが完全分離できる構造であれば良い。また、Ｎ型基板を使用して各トランジスタを形成することもできる。

本発明の実施例１を示すアナログスイッチの回路図である。 チョッパ型コンパレータの基本構成図である。 従来のアナログスイッチの回路図である。 図１のアナログスイッチの構造の一例を示す模式図である。 本発明の実施例２を示すアナログスイッチの回路図である。 本発明の実施例３を示すアナログスイッチの回路図である。 本発明の実施例４を示すアナログスイッチの回路図である。

符号の説明

１１，１４，１６ ＰＭＯＳ
１２，１３，１５ ＮＭＯＳ

Claims (5)

1. ドレインが入力端子に接続されゲートが第１の電源電位に接続された第１の第１導電型トランジスタと、
   ドレインが前記第１の第１導電型トランジスタのソースに接続され、ソースが出力端子に接続され、バルクが第１の電源電位に接続されてゲートにオン・オフ制御用の制御信号が与えられる第２導電型トランジスタと、
   ドレインとソースがそれぞれ前記入力端子と前記出力端子に接続され、バルクが第２の電源電位に接続されてゲートに前記制御信号を反転した信号が与えられる第２の第１導電型トランジスタとを、
   備えたことを特徴とするアナログスイッチ。
2. 前記第１導電型トランジスタはＰチャネルＭＯＳトランジスタであり、前記第２導電型トランジスタはＮチャネルＭＯＳトランジスタであり、前記第１の電源電位は接地電位であり、前記第２の電源電位は正の電源電位であることを特徴とする請求項１記載のアナログスイッチ。
3. 前記第１導電型トランジスタはＮチャネルＭＯＳトランジスタであり、前記第２導電型トランジスタはＰチャネルＭＯＳトランジスタであり、前記第１の電源電位は正の電源電位であり、前記第２の電源電位は接地電位であることを特徴とする請求項１記載のアナログスイッチ。
4. ドレインが入力端子に接続されゲートが接地電位に接続された第１のＰチャネルＭＯＳトランジスタと、
   ドレインが前記入力端子に接続されゲートが電源電位に接続された第１のＮチャネルＭＯＳトランジスタと、
   ドレインが前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、ソースが出力端子に接続され、バルクが接地電位に接続されてゲートにオン・オフ制御用の制御信号が与えられる第２のＮチャネルＭＯＳトランジスタと、
   ドレインが前記第１のＮチャネルＭＯＳトランジスタのソースに接続され、ソースが前記出力端子に接続され、バルクが電源電位に接続されてゲートに前記制御信号を反転した信号が与えられる第２のＰチャネルＭＯＳトランジスタとを、
   備えたことを特徴とするアナログスイッチ。
5. 前記アナログスイッチは、チョッパ型コンパレータを構成するキャパシタと出力部との間に接続されたインバータと並列に接続されるスイッチとして用いられることを特徴とする請求項１〜４のいずれか１項に記載のアナログスイッチ。

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