JP5363423B2 - Ｃｍｏｓアナログスイッチ回路、負電圧サンプリング回路 - Google Patents

Description

本発明は、ＣＭＯＳアナログスイッチ回路と、これを備えた負電圧サンプリング回路に関し、より詳細には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを組み合わせた相補構成のＣＭＯＳアナログスイッチ回路を正電源電圧と負電源電圧で動作制御するＣＭＯＳアナログスイッチ回路と、これを備えたスイッチトキャパシタ構成の負電圧サンプリング回路に関する。

近年、ＬＳＩの分野では、その実装面積を低減するため、ＤＣカットコンデンサがない回路への対応（キャップレス対応化）が要求されている。すなわち、正電源電圧ＶDDとグランド電圧ＶSSの単電源が供給されるＬＳＩのＤＣカットコンデンサを削除した場合には、グランド電圧ＶSSに対して正電圧側と負電圧側に振幅する入力信号を処理する必要がある。この処理では、スイッチトキャパシタ構成のサンプリング回路において、一般的にはグランド電圧ＶSSに対して正電圧側と負電圧側に振幅する入力信号を、正電源電圧ＶDDとグランド電圧ＶSSの範囲内にレベル・シフトし、そのレベル・シフトした信号に対して信号サンプリングを行う。

通常、サンプリング回路に要求されるＳ／Ｎ比及び歪み特性は、信号振幅が大きいほどノイズ及び高調派歪みに優位であり、また、サンプリングスイッチは、オン抵抗が小さいほど信号振幅誤差による歪み劣化を抑制できる。すなわち、サンプリングスイッチとして用いられるＣＭＯＳアナログスイッチには、入力信号の範囲が広く、かつ導通状態でのオン抵抗が小さいことが求められる。

図１０は、従来の正電源電圧ＶDDとグランド電圧ＶSSの電源下で動作するＣＭＯＳアナログスイッチ回路を説明するための図である。このようなＣＭＯＳアナログスイッチ回路では、入力レベルに対するオン抵抗の増加特性が反対のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせ、相補構成にするものがある。なお、このような構成のＣＭＯＳアナログスイッチ回路は、例えば、非特許文献１に記載されている。

以下、図１０に示したＣＭＯＳアナログスイッチ回路の動作を、この回路がＮウェル（Ｎ−ｗｅｌｌ）を備えたＰ型基板上に構成されるものとして説明する。図１０に示したＣＭＯＳアナログスイッチ回路では、ＰＭＯＳトランジスタ１のソースとＮＭＯＳトランジスタ２のソースが互いに接続されると共に、信号入力端子３に接続されている。また、ＰＭＯＳトランジスタ１のドレインとＮＭＯＳトランジスタ２のドレインが信号出力端子４に接続される。ＰＭＯＳトランジスタ１のバックゲートは正電源電圧ＶDDに接続され、ＮＭＯＳトランジスタ２のバックゲートはグランド電圧ＶSSに接続されている。

図１０に示したＣＭＯＳアナログスイッチ回路は、ＰＭＯＳトランジスタ１のゲートに接続される制御端子１ａに正電源電圧ＶDDを、ＮＭＯＳトランジスタ２のゲートに接続される制御端子２ａにグランド電圧ＶSSを相補印加することによって制御される。ＣＭＯＳアナログスイッチ回路を導通状態とすると、制御端子１ａにはグランド電圧ＶSSが、制御端子２ａには正電源電圧ＶDDが印加される。ＣＭＯＳアナログスイッチ回路を非導通状態にすると、制御端子１ａには正電源電圧ＶDDが、制御端子２ａにはＶSSが印加される。ＣＭＯＳアナログスイッチ回路の制御可能な入力信号範囲は、正電源電圧ＶDD〜グランド電圧ＶSSとするのが一般的である。

図１１は、正電源電圧ＶDDとグランド電圧ＶSSの電源下で動作制御する、一般的なサンプリング回路とその周辺回路図を示した図である。図示したサンプリング回路は、スイッチトキャパシタ構成を有している。以下、図１１に示した回路が、負電源電圧を内部で生成する場合の動作を説明する。
図１１に示したサンプリング回路は、図１０で説明したＣＭＯＳアナログスイッチ回路３と、ＮＭＯＳトランジスタで構成されるＳＷ１、ＳＷ２、ＳＷ３と、キャパシタ４、５と、オペアンプ６によって構成されている。

ＣＭＯＳアナログスイッチ回路３の信号入力範囲は、正電源電圧ＶDD〜グランド電圧ＶSSである。このため、グランド電圧ＶSSに対して正電圧側と負電圧側に振幅する信号が入力されるとき、その入力信号を正電源電圧ＶDD〜グランド電圧ＶSSの範囲で振幅する信号にレベル・シフトする必要がある。信号のレベル・シフトは、ＣＭＯＳアナログスイッチ回路３の手前に設けられた信号レベル・シフト回路７によって行われる。レベル・シフト回路７は、正電源電圧ＶDDと負電圧生成回路８から出力される負電圧を電源電圧としたオペアンプによって構成されている。

第１制御信号にグランド電圧ＶSS、第２制御信号に正電源電圧ＶDDが印加されると、ＳＷ１とＳＷ２は非導通状態となり、ＣＭＯＳアナログスイッチ回路３とＳＷ３とが導通状態となる。ＣＭＯＳアナログスイッチ回路３とＳＷ３とが導通状態となることにより、キャパシタ４には正電源電圧ＶDD〜グランド電圧ＶSSの範囲にレベル・シフトされた入力信号電圧と接地電圧の電位差分の電荷が蓄積される。電荷の蓄積により、信号サンプリングが行われる。
第１制御信号に電源電圧ＶDDが、第２制御信号にグランド電圧ＶSSが印加されるとき、ＳＷ１とＳＷ２とは導通状態となり、ＣＭＯＳアナログスイッチ回路３とＳＷ３とが非導通状態となる。このとき、キャパシタ４に蓄積されていた電荷は、キャパシタ５に転送される。

「アナログＣＭＯＳ集積回路の設計 応用編」Behzad Razavi 著、黒田忠広 監訳、平１７.７.３０ 第６刷発行、 Ｐ５０４〜Ｐ５０７

しかしながら、図１１に示したサンプリング回路では、入力可能な信号振幅レベルが電源電圧ＶDD〜グランド電圧ＶSSの範囲の振幅レベルに制限される。このため、Ｓ／Ｎ比と歪み特性で基準となる信号レベルも制限されることになる。また、ＣＭＯＳアナログスイッチ回路の導通状態におけるオン抵抗は、電源電圧ＶDD〜グランド電圧ＶSSに依存する。このことから、よりオン抵抗を小さくするためには、ＣＭＯＳアナログスイッチ回路３を構成するＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２のサイズを大きくする必要がある。さらに、レベル・シフト回路自身７が持つＳ／Ｎ比と歪み特性を考慮する必要があるため、図１１に示したサンプリング回路には、回路の実装面積と消費電流が増大するという問題点がある。
本発明は、上記した点に鑑みてなされたものであって、正電源電圧ＶDD〜グランド電圧ＶSSの電源下において、低いオン抵抗の導通状態で、グランド電圧に対して正電圧側と負電圧側に振幅する大信号入力を可能とするＣＭＯＳアナログスイッチ回路と、これを備えた信号レベル・シフト回路を不要とするスイッチトキャパシタ構成の負電圧サンプリング回路と、を提供することを目的とする。

以上の課題を解決するため、本発明のＣＭＯＳアナログスイッチ回路は、ＰＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ１０１）と、ＮＭＯＳトランジスタ（例えば図１に示したＮＭＯＳトランジスタ１０２）とを含み、前記ＰＭＯＳトランジスタのソースと前記ＮＭＯＳトランジスタのソースとを、前記ＰＭＯＳトランジスタ、前記ＮＭＯＳトランジスタに共通の入力端子（例えば図１に示した入力端子１０６）に接続し、前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとを、前記ＰＭＯＳトランジスタ、前記ＮＭＯＳトランジスタに共通の出力端子（例えば図１に示した出力端子１０７）に接続して構成される、相補構成のＣＭＯＳアナログスイッチ回路（例えば図１に示したＣＭＯＳアナログスイッチ回路１０３）であって、第１クロック信号を入力して負昇圧することにより第１負昇圧クロック信号を出力する第１クロック負昇圧回路部（例えば図４に示したクロック負昇圧回路部４０１）、前記第１クロック信号と位相が反転した第２クロック信号を入力して負昇圧することにより第２負昇圧クロック信号を出力する第２クロック負昇圧回路部（例えば図４に示したクロック負昇圧回路部４０３）を含むクロック負昇圧回路（例えば図３に示したクロック負昇圧回路３０１）を有し、前記第１クロック負昇圧回路部は前記第１クロック負昇圧回路部に含まれる第１トランジスタ素子（例えば図５に示したクロック負昇圧回路部４０１のＮＭＯＳトランジスタ５０７）のウェルに電圧を供給する第１ウェル・バイアス電圧発生器（例えば、図５に示したクロック負昇圧回路部４０１のクロック負昇圧回路部４０１のＮＭＯＳトランジスタ５０４、電圧ライン４０２、キャパシタ５１０）を含み、前記第２クロック負昇圧回路部は前記第２クロック負昇圧回路部に含まれる第１トランジスタ素子（例えば図５に示したクロック負昇圧回路部４０３のＮＭＯＳトランジスタ５０７）のウェルに電圧を供給する第２ウェル・バイアス電圧発生器（例えば、図５に示したクロック負昇圧回路部４０３のＮＭＯＳトランジスタ５０４、電圧ライン４０２、キャパシタ５１０）を含み、前記第１ウェル・バイアス電圧発生器の出力部と前記第２ウェル・バイアス電圧発生器の出力部とが接続され、前記第１負昇圧クロック信号が第１制御信号として前記ＰＭＯＳトランジスタのゲートに供給され、前記第２負昇圧クロック信号が前記ＮＭＯＳトランジスタのゲートに供給され、前記第１ウェル・バイアス電圧発生器出力と第２ウェル・バイアス電圧発生器出力が負電源電圧として供給され、前記ＰＭＯＳトランジスタのバックゲートに正電源電圧が供給され、前記ＮＭＯＳトランジスタのバックゲートに負電源電圧が供給され、前記正電源電圧と前記負電源電圧との間で周期的に変動する第１制御信号（例えば図１に示した負電圧制御信号Ｓ1）が前記ＰＭＯＳトランジスタのゲートに供給され、前記正電源電圧と前記負電源電圧との間で周期的に変動し、前記第１制御信号と位相が逆の第２制御信号（例えば図１に示した負電圧制御信号Ｓ2）が前記ＮＭＯＳトランジスタのゲートに供給されることを特徴とする。

また、本発明は、ＰＭＯＳトランジスタ（例えば図１に示したＰＭＯＳトランジスタ１０１）と、ＮＭＯＳトランジスタ（例えば図１に示したＮＭＯＳトランジスタ１０２）とを含み、前記ＰＭＯＳトランジスタのソースと前記ＮＭＯＳトランジスタのソースとを、前記ＰＭＯＳトランジスタ、前記ＮＭＯＳトランジスタに共通の入力端子（例えば図１に示した入力端子１０６）に接続し、前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとを、前記ＰＭＯＳトランジスタ、前記ＮＭＯＳトランジスタに共通の出力端子（例えば図１に示した出力端子１０７）に接続して構成される、相補構成のＣＭＯＳアナログスイッチ回路（例えば図１に示したＣＭＯＳアナログスイッチ回路１０３）であって、第１クロック信号（例えば図７に示したクロックＣＫ１）と、当該第１クロック信号と位相が反転した第２クロック信号（例えば図７に示したクロックＣＫ２）を入力し、負昇圧側にレベル・シフトして第１レベル・シフト・クロック信号（例えば図８に示したシフト・クロックＣＫＳ１）と第２レベル・シフト・クロック信号（例えば図８に示したシフト・クロックＣＫＳ２）とを出力するクロック・レベル・シフト回路（クロック・レベル・シフト回路７０１）と、前記第１レベル・シフト・クロック信号及び前記第２レベル・シフト・クロック信号を入力し、負昇圧された前記第１レベル・シフト・クロック信号の電圧から電源電圧の範囲で周期的に変動する第１負昇圧クロック信号を出力する第１クロック負昇圧回路部（例えば、図７に示したクロック負昇圧回路部７０２）と、前記第１レベル・シフト・クロック信号及び前記第２レベル・シフト・クロック信号を入力し、負昇圧された前記第２レベル・シフト・クロック信号の電圧から電源電圧の範囲で周期的に変動する第２負昇圧クロック信号を出力する第２クロック負昇圧回路部（例えば図７に示したクロック負昇圧回路部７０４）と、を含むクロック負昇圧回路をさらに有し、前記第１クロック負昇圧回路部及び前記第２クロック負昇圧回路部は、前記第１レベル・シフト・クロック信号及び前記第２レベル・シフト・クロック信号の負昇圧された電圧を全波整流する第２トランジスタ素子（例えば、図８に示したＮＭＯＳトランジスタ８０４、８１４）を有するウェル・バイアス電圧発生器を備え、前記第１負昇圧クロック信号が第１制御信号として前記ＰＭＯＳトランジスタのゲートに供給され、前記第２負昇圧クロック信号が前記ＮＭＯＳトランジスタのゲートに供給され、前記ウェル・バイアス電圧発生器出力が負電源電圧として供給され、前記ＰＭＯＳトランジスタのバックゲートに正電源電圧が供給され、前記ＮＭＯＳトランジスタのバックゲートに負電源電圧が供給され、前記正電源電圧と前記負電源電圧との間で周期的に変動する第１制御信号（例えば図１に示した負電圧制御信号Ｓ1）が前記ＰＭＯＳトランジスタのゲートに供給され、前記正電源電圧と前記負電源電圧との間で周期的に変動し、前記第１制御信号と位相が逆の第２制御信号（例えば図１に示した負電圧制御信号Ｓ2）が前記ＮＭＯＳトランジスタのゲートに供給されることを特徴とする。

また、本発明は、上記した発明において、前記ウェル・バイアス電圧発生器は、前記第２トランジスタ素子（例えば、図８に示したＮＭＯＳトランジスタ８０４、８１４）と、前記第２トランジスタ素子と基準電圧源とを接続する電圧ライン（例えば図８に示した電圧ライン７０３）と、前記電圧ラインに接続されたキャパシタ素子（例えば図８に示したキャパシタ８１１）と、を含むことが望ましい。
また、本発明は、上記した発明において、前記ウェル・バイアス電圧発生器によって発生されたウェル・バイアス電圧が、前記負電源電圧として供給されることが望ましい。
また、本発明は、上記した発明において、前記負電源電圧は、ＣＭＯＳアナログスイッチ回路内部に設けられた集積回路（例えば図１に示した負電圧生成回路１０４）によって生成されることが望ましい。
また、本発明は、上記した発明において、スイッチトキャパシタ構成の負電圧サンプリング回路が、請求項１から５のいずれか１項に記載されたＣＭＯＳアナログスイッチ回路を備えることが望ましい。

以上説明した本発明によれば、ＣＭＯＳアナログスイッチを正電源電圧と負電源電圧で、直接動作制御することにより、スイッチを構成するＭＯＳトランジスタを高いゲート・ソース電圧で駆動することができるようになる。このため、低いオン抵抗の導通状態で、グランド電圧に対して正電圧側と負電圧側に振幅する大信号入力を可能とするＣＭＯＳアナログスイッチ回路を提供することができる。
また、負電圧を内部のＬＳＩ回路によって発生することにより、ＣＭＯＳアナログスイッチを含む回路を小型化し、その実装面積を小さくすることができる。

また、負電圧及び制御信号をクロック負昇圧回路によって生成することにより、ＣＭＯＳアナログスイッチを含む回路をいっそう小型化し、その実装面積をより小さくすることができる。
また、安定したウェル・バイアス電圧を負電圧としてＣＭＯＳアナログスイッチ回路に出力することができる。
さらに、このようなＣＭＯＳアナログスイッチをスイッチトキャパシタ構成の負電圧サンプリング回路に適用することにより、ＣＭＯＳアナログスイッチが低いオン抵抗の導通状態で、大信号入力が可能な負電圧サンプリング回路を提供することができる。

本発明の実施形態１のＣＭＯＳアナログスイッチ回路及び、その周辺回路を説明するための図である。 実施形態１の負電圧サンプリング回路を説明するための図である。 実施形態２の負電圧サンプリング回路を説明するための図である。 実施形態２のクロック負昇圧回路を説明するための図である。 図４に示したクロック負昇圧回路をより詳細に説明するための図である。 図５に示したクロック負昇圧回路の動作を説明するためのタイミング・チャートである。 実施形態２の負電圧サンプリング回路のクロック負昇圧回路の構成を示した図である。 図７に示したクロック負昇圧回路をより詳細に説明するための図である。 実施形態３のクロック負昇圧回路の動作を説明するためのタイミング・チャートである。 従来の正電源電圧ＶDDとグランド電圧ＶSSの電源下で動作するＣＭＯＳアナログスイッチ回路を説明するための図である。 正電源電圧ＶDDとグランド電圧ＶSSの電源下で動作制御する、一般的なサンプリング回路とその周辺回路図を示した図である。

以下、本発明の実施形態１、実施形態２、実施形態３について図面を用いて説明する。
（実施形態１）
（１） ＣＭＯＳアナログスイッチ回路
図１は、実施形態１のＣＭＯＳアナログスイッチ回路１０３及び、その周辺回路を説明するための図である。ＣＭＯＳアナログスイッチ回路１０３は、ＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２を有している。ＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２は、それぞれソース同士、ドレイン同士が接続され、ソースは共通の入力端子１０６に接続されている。また、ドレインは、共通の出力端子１０７に接続されている。このような構成は、相補構成とも呼ばれている。

ＰＭＯＳトランジスタ１０１のバックゲートは正電源電圧ＶDDに接続され、ＮＭＯＳトランジスタ１０２のバックゲートは負電圧生成回路１０４の出力に接続される。なお、負電圧生成回路１０４は、周辺回路内に設けられた集積回路（ＬＳＩ）として構成される。
実施形態１のＣＭＯＳアナログスイッチ回路１０３は、ＰＭＯＳトランジスタ１０１のゲートに入力される負電圧制御信号Ｓ1と、ＮＭＯＳトランジスタ１０２のゲートに入力される負電圧制御信号Ｓ2とによって制御される。負電圧制御信号Ｓ1、Ｓ2は、制御信号レベル・シフト回路から出力される逆極性の制御信号である。負電圧制御信号Ｓ1、Ｓ2の極性は、正電源電圧ＶDDをハイ、負電圧生成回路１０４から出力される負電圧をローとして定められる。

また、ＣＭＯＳアナログスイッチ回路１０３の周辺回路としては、負電圧生成回路１０４、レベル・シフト回路１０５が設けられる。負電圧生成回路１０４、レベル・シフト回路１０５の構成については、図２において詳述する。
ＣＭＯＳアナログスイッチ回路１０３が導通状態のとき、負電圧生成回路１０４で生成された負電圧が負電圧制御信号Ｓ1としてＰＭＯＳトランジスタ１０１のゲートに印加される。負電圧制御信号Ｓ2は電源電圧ＶDDとなり、ＮＭＯＳトランジスタ１０２のゲートに印加される。

ＣＭＯＳアナログスイッチ回路１０３が非導通状態のとき、負電圧制御信号Ｓ1は正電源電圧ＶDDとなり、ＰＭＯＳトランジスタ１０１のゲートに印加される。負電圧制御信号Ｓ2は負電圧生成回路で出力された負電圧となり、ＮＭＯＳトランジスタ１０２のゲートに印加される。なお、本実施形態では、ＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２のゲートの両方を指して、単に「ＣＭＯＳアナログスイッチ回路のゲート」とも記す。

ＣＭＯＳアナログスイッチ回路１０３は、導通状態と非道通状態のいずれの場合にあっても、ＣＭＯＳアナログスイッチ回路のゲートに負電圧生成回路１０４から出力される負電圧〜グランド電圧ＶSSの範囲内とする負電圧信号が入力された場合、ＮＭＯＳトランジスタ１０２のバックゲートとソース間に形成される寄生ダイオードがオンすることはない。これは、ＮＭＯＳトランジスタ１０２のバックゲート電圧が負電圧生成回路から出力される負電圧であるためである。

寄生ダイオードがオンしなければ、ＮＭＯＳトランジスタ１０２のソースからバックゲートに流れる電流によってＣＭＯＳアナログスイッチ回路１０３とその周辺回路に形成されているＮＰＮ型とＰＮＰ型のバイポーラ・トランジスタのサイリスタ構成によるラッチアップが誘発されることはない。したがって、ＣＭＯＳアナログスイッチ回路１０３は、正常に導通状態と非導通状態とに制御されることになる。

上述したように、ＣＭＯＳアナログスイッチ回路１０３が正常な導通状態を維持し、出力端子１０７には入力された負電圧信号が出力できる。このことから、ＣＭＯＳアナログスイッチ回路１０３の入力端子１０６には、正電源電圧ＶDD〜負電圧生成回路１０４によって出力される負電圧の範囲の振幅を持った信号を入力させることが可能になる。正電源電圧ＶDD〜負電圧生成回路１０４によって出力される負電圧の範囲は、正電源電圧ＶDD〜グランド電圧ＶSSの２倍であるから、実施形態１のＣＭＯＳアナログスイッチ回路は、入力信号の振幅の範囲を、従来のＣＭＯＳアナログスイッチ回路の２倍にすることができる。

また、実施形態１のＣＭＯＳアナログスイッチ回路は、導通状態において、ＰＭＯＳトランジスタ１０１のゲート電圧が負電圧生成回路１０４から出力される負電圧であり、ＮＭＯＳトランジスタ１０２のゲート電圧が正電源電圧ＶDDである。このことから、ＰＭＯＳトランジスタ１０１、ＮＭＯＳトランジスタ１０２は、入力される信号に対し、それぞれ高いゲート、ソース間電圧を得ることになる。そのため、低いオン抵抗で導通状態になることから、ＣＭＯＳアナログスイッチ回路１０３を構成するＭＯＳトランジスタのサイズを、正電源電圧ＶDD〜グランド電圧ＶSSで駆動するＣＭＯＳアナログスイッチ回路のＭＯＳトランジスタのサイズよりも小さくすることができる。

（２） 負電圧サンプリング回路の構成
次に、上記したＣＭＯＳアナログスイッチ回路１０３を備えた負電圧サンプリング回路について説明する。実施形態１の負電圧サンプリング回路は、スイッチトキャパシタ構成の負電圧サンプリング回路である。
図２は、実施形態１の負電圧サンプリング回路を説明するための図である。この負電圧サンプリング回路は、図１で説明したＣＭＯＳアナログスイッチ回路１０３及び負電圧生成回路１０４、レベル・シフト回路１０５と、ＮＭＯＳトランジスタによって構成されるスイッチ２０４、２０５、２０６と、キャパシタ２０２、２０３と、オペアンプ２０７と、によって構成されている。

ＣＭＯＳアナログスイッチ回路は、負電圧制御信号Ｓ1、Ｓ2によって制御される。負電圧制御信号Ｓ1は、正電源電圧をハイ、グランド電圧ＶSSをローとする信号で、負電圧制御信号Ｓ2は、これと逆極性の信号である。
レベル・シフト回路１０５は、図１に示したように、制御端子１０５ａ、１０５ｂを備えている。制御端子１０５ａ、１０５ｂにはそれぞれ制御信号Ｓ1’、Ｓ2’が入力される。制御信号Ｓ1’、Ｓ2’は、レベル・シフト回路１０５によって負電圧制御信号Ｓ1、Ｓ2にレベル・シフトされる。負電圧制御信号Ｓ1、負電圧制御信号Ｓ2は矩形波であるため、レベル・シフト回路１０５は、面積の小さい簡単なインバータ構成によって実現することができる。

（３） 負電圧サンプリング回路の動作。
負電圧制御信号Ｓ1がグランド電圧ＶSS、負電圧制御信号Ｓ2が正電源電圧ＶDDである場合、スイッチ２０４とスイッチ２０５は非導通状態となり、ＣＭＯＳアナログスイッチ１０３とスイッチ２０６とが導通状態となることで、キャパシタ２０２には入力信号電圧と接地電圧の電位差分の電荷が蓄積されることにより信号サンプリングが行われる。負電圧制御信号Ｓ1に電源電圧ＶDD、負電圧制御信号Ｓ2にグランド電圧ＶSSが印加されるとき、スイッチ２０４とスイッチ２０５とが導通状態となり、ＣＭＯＳアナログスイッチ回路１０３とスイッチ２０６とが非導通状態となる。このとき、キャパシタ２０２に蓄積されていた電荷は、キャパシタ２０３に転送される。

このような負電圧サンプリング回路は、グランド電圧ＶSSに対して正電圧側と負電圧側に振幅する信号を直接入力することが可能になる。このため、従来の負電圧サンプリング回路のように、入力信号を正電源電圧ＶDD〜グランド電圧ＶSSの範囲にレベル・シフトする信号レベル・シフト回路（図１１に示したレベル・シフト回路７）は不要となる。
なお、実施形態１の負電圧サンプリング回路では、図１１に示したレベル・シフト回路７に代えて信号レベル・シフト回路１０５を備えている。しかし、図１１に示したレベル・シフト回路７はオペアンプで構成する必要があり、図１、２に示した信号レベル・シフト回路１０５のように小型のインバータ構成によって実現することはできない。このため、実施形態１によれば、図１１に示した従来の負電圧サンプリング回路よりも回路の面積と消費電流が小さい負電圧サンプリング回路を実現することができる。

また、実施形態１の負電圧サンプリング回路では、正電源電圧ＶDD〜負電圧生成回路によって出力される負電圧の範囲の信号が入力可能になる。図１１に示した従来の負電圧サンプリング回路が正電源電圧ＶDD〜グランド電圧ＶSSで動作することから、実施形態１によれば、従来の負電圧サンプリング回路の２倍の信号入力範囲を持つ負電圧サンプリング回路を提供することができる。

さらに、実施形態１では、ＣＭＯＳアナログスイッチ回路１０３を構成するＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ１０２が、それぞれ高いゲート・ソース電圧を得ることができる。このため、実施形態１では、ＣＭＯＳアナログスイッチ回路１０３のオン抵抗が低い導通状態で信号サンプリングが可能となる。
以上のことから、入力信号振幅を大きくとれる実施形態１の負電圧サンプリング回路は、対ノイズ、及び対高調波歪みが優位になる。また、実施形態１の負電圧サンプリング回路は、サンプリングスイッチのオン抵抗が小さいことにより、信号振幅誤差による歪み劣化を抑えることができる。

（実施形態２）
（１） 負電圧サンプリング回路の構成
図３は、実施形態２の負電圧サンプリング回路を説明するための図である。なお、実施形態２では、実施形態１で説明した構成と同様の構成には同様の符号を付し、その説明を一部略すものとする。実施形態２の負電圧サンプリング回路も、実施形態１の負電圧サンプリング回路と同様に、図１、２に示したＣＭＯＳアナログスイッチ回路１０３を備えたスイッチトキャパシタ構成の負電圧サンプリング回路である。

実施形態２の負電圧サンプリング回路は、クロック負昇圧回路３０１を含んでいる。後に詳述するが、クロック負昇圧回路３０１は、互いに位相が反転する制御信号Ｓ3’、Ｓ4’を入力し、互いに位相が反転する２つの負昇圧クロックＳ3、Ｓ4を負電圧制御信号として出力するとともに、安定したウェル・バイアス電圧を負電圧としてＣＭＯＳアナログスイッチ回路１０３に出力する。
実施形態２の負電圧サンプリング回路は、このようなクロック負昇圧回路３０１と、図１に示したＣＭＯＳアナログスイッチ回路１０３と、スイッチ２０４〜２０６、キャパシタ２０２、２０３、オペアンプ２０７によって構成されている。

（２） 負電圧サンプリング回路の動作
実施形態２の負電圧サンプリング回路は、実施形態１の負電圧サンプリング回路と同様に動作する。すなわち、実施形態２の負電圧サンプリング回路は、負電圧制御信号Ｓ3がグランド電圧ＶSS、負電圧制御信号Ｓ4が正電源電圧ＶDDであるとき、スイッチ２０４、２０５が非導通状態となり、ＣＭＯＳアナログスイッチ回路１０３とスイッチ２０６とが導通状態となる。このとき、キャパシタ２０２に入力信号の電圧と接地電圧の電位差分の電荷が蓄積されて信号サンプリングが行われる。

次に、負電圧制御信号Ｓ3が電源電圧ＶDD、負電圧制御信号Ｓ4がグランド電圧ＶSSになると、スイッチ２０４、２０５が導通状態となり、ＣＭＯＳアナログスイッチ回路１０３とスイッチ２０６とが非導通状態となる。このとき、キャパシタ２０２に蓄積されていた電荷がキャパシタ２０３に転送される。
実施形態２の負電圧サンプリング回路は、図２に示した実施形態１の負電圧サンプリング回路が負電圧生成回路１０４及びレベル・シフト回路１０５を備えているのに対し、これに代えてクロック負昇圧回路３０１を備えている。このため、実施形態２の負電圧サンプリング回路は、実施形態１の負電圧サンプリング回路よりも回路素子数を低減でき、回路面積と消費電流をさらに低減することができる。

（３） クロック負昇圧回路
図４は、図３に示したクロック負昇圧回路３０１を説明するための図である。クロック負昇圧回路３０１は、２つのクロック負昇圧回路を備えている。２つのクロック昇圧回路は、クロック負昇圧回路３０１を構成することから、実施形態２ではクロック負昇圧回路部４０１、４０３と記す。クロック負昇圧回路部４０１、４０３は、電圧ライン４０２によって接続されていて、電圧ライン４０２は、クロック負昇圧回路部４０１、４０３内のウェル・バイアス電圧発生器に含まれる。つまり、電圧ライン４０２は、クロック負昇圧回路部４０１、４０３のウェル・バイアス電圧発生器が発生する電圧が互いに接続されていることを示している。
クロック負昇圧回路部４０１には、クロックＣＫ１が入力され、クロック負昇圧回路部４０３にはクロックＣＫ２が入力される。クロックＣＫ１、ＣＫ２は、互いに位相が反転したクロック信号である。

ウェル・バイアス電圧発生器は、入力されるクロックＣＫ１がハイのときに、電圧ライン４０２に負電圧を発生させて、図５に示すキャパシタを充電する。このような動作は、言い換えれば、入力クロックＣＫ１の位相反転されたシフト信号を半波整流することになる。ただし、図４に示した実施形態２のクロック負昇圧回路では、クロック負昇圧回路部４０１、４０３中のウェル・バイアス電圧発生器それぞれクロックＣＫ１、ＣＫ２のシフト信号を半波整流する。クロックＣＫ１、ＣＫ２が互いに位相反転しているため、半波整流されたシフト信号は、合成すると全波整流された信号になる。
すなわち、図４に示した電圧ライン４０２には、基本的に、全期間に渡って電圧が生成されることになる。ただし、実際には、クロックＣＫ１、ＣＫ２の位相差や立ち上がり／立ち下がり時間が存在する。その間の電圧を維持するためには、図４に示した電圧ライン４０２にキャパシタを設ければよい。

図５は、図４に示したクロック負昇圧回路をより詳細に説明するための図である。実施形態２のクロック負昇圧回路は、図４に示したように、クロック負昇圧回路部４０１と４０３とを備えている。クロック負昇圧回路部４０１にはクロックＣＫ１が入力され、クロック負昇圧回路４０３にはクロックＣＫ１の位相反転クロックであるクロックＣＫ２が入力される。
クロック負昇圧回路部４０１からは、クロックＣＫ１を負昇圧したクロック出力信号ＤＣＫ１が出力される。クロック負昇圧回路部４０３からは、クロックＣＫ２を負昇圧したクロック出力信号ＤＣＫ２が出力される。クロック負昇圧回路部４０１、４０３は電圧ライン４０２によって接続され、電圧ライン４０２にはキャパシタ５１０が接続されている。
クロック負昇圧回路部４０１、４０３は、いずれもクロックＣＫ１、ＣＫ２の位相反転クロックＣＫＮ１、ＣＫＮ２を作るインバータ５０９、キャパシタ５０１、５０１、ＰＭＯＳトランジスタ５０５、５０６、５０８、ＮＭＯＳトランジスタ５０４、５０７によって構成されている。

ただし、クロック負昇圧回路部４０１において、ＮＭＯＳトランジスタ５０４のゲートとＰＭＯＳトランジスタ５０５のゲートとが接続されるノードをノードＮ１７、ＮＭＯＳトランジスタ５０４のドレインとＰＭＯＳトランジスタ５０５のソースとが接続されるノードをノードＮ１８と記す。一方、クロック負昇圧回路部４０３において、ＮＭＯＳトランジスタ５０４のゲートとＰＭＯＳトランジスタ５０５のゲートとが接続されるノードをノードＮ２７、ＮＭＯＳトランジスタ５０４のドレインとＰＭＯＳトランジスタ５０５のソースとが接続されるノードをノードＮ２８と記す。
クロック負昇圧回路部４０１、４０３において、キャパシタ５１０、ＮＭＯＳトランジスタ５０４、電圧ライン４０２は、ウェル・バイアス電圧発生器を構成している。ウェル・バイアス電圧発生器は、クロック出力信号ＤＣＫ１、ＤＣＫ２を出力するＮＭＯＳトランジスタ５０７の、ウェル（Ｐ−ｗｅｌｌ）に電圧を供給している。

図６（ａ）〜（ｉ）は、図５に示したクロック負昇圧回路の動作を説明するためのタイミング・チャートである。図６（ａ）はクロック負昇圧回路部４０１に入力されるクロックＣＫ１を示す。図６（ｂ）はクロック負昇圧回路部４０１のノードＮ１７の電圧を、図６（ｃ）はクロック負昇圧回路部４０１のノードＮ１８の電圧を示す。図６（ｄ）はクロック負昇圧回路部４０１のクロック出力信号ＤＣＫ１を示す。

また、図６（ｅ）はクロック負昇圧回路部４０３に入力されるクロックＣＫ２を示す。図６（ｆ）はクロック負昇圧回路４０３のノードＮ２７の電圧を、図６（ｇ）はクロック負昇圧回路４０３のノードＮ２８の電圧を示す。図６（ｈ）はクロック負昇圧回路４０３のクロック出力信号ＤＣＫ２を示す。図６（ｉ）はクロック負昇圧回路部４０１、４０３を接続する電圧ライン４０２に発生する電圧（ウェル・バイアス電圧：ＶＢ）を示している。
以下、図６のタイミング・チャートを使って実施形態２のクロック負昇圧回路の動作を説明する。なお、この説明において、クロック負昇圧回路にクロックＣＫ１あるいはクロックＣＫ２が入力される以前（クロック入力前の初期状態）では、キャパシタ５０１、５０２の充電電圧は０Ｖとする。

クロックＣＫ１の入力開始直後の区間（１）では、クロックＣＫ１はＶSS、インバータ５０９によって反転されたクロックＣＫ１である位相反転クロックＣＫＮ１はＶDDとなる。また、ノードＮ１７の電圧はＶSS、ノードＮ１８の電圧はＶDDとなる。このとき、ＰＭＯＳトランジスタ５０５ソースがＶDD、ゲートがＶSSとなるため、ＰＭＯＳトランジスタ５０５がオンし、キャパシタ５０１が充電される。
キャパシタ５０１の充電により、ノードＮ１８の電圧がＶDDから徐々に下降する。この下降分を−Ｖ１８とする。このとき、ＰＭＯＳトランジスタ５０６はゲートが逆バイアスされており、オフされている。

次に、区間（２）では、クロックＣＫ１はＶDD、位相反転クロックＣＫＮ１はＶSSとなる。このとき、ノードＮ１８の電圧は、位相反転クロックＣＫＮ１の電圧変化ＶSSとＰＭＯＳトランジスタ５０５の充電電圧−Ｖ１８と合わせたＶSS＋（−Ｖ１８）となる。そして、ノードＮ１８がゲートにつながるＰＭＯＳトランジスタ５０６がオンし、キャパシタ５０２が充電される。キャパシタ５０２の充電により、ノードＮ１７の電位はＶDDから徐々に下降する。この下降分を−Ｖ１７とする。なお、このときＰＭＯＳトランジスタ５０５はオフしている。

次に、区間（３）では、クロック負昇圧回路部４０１のノードＮ１７の電圧が、キャパシタ５０２の充電電圧−Ｖ１７と合わせてＶSS＋（−Ｖ１７）となる。このとき、ＰＭＯＳトランジスタ５０５がオンし、キャパシタ５０１が充電される。
以上の動作は、クロックＣＫ１、ＣＫ２が位相反転するごとに繰り返され、キャパシタ５０１、５０２に充電される電圧が上昇する。充電電圧は最終的に−ＶDDとなり、ノードＮ１７、ノードＮ１８には、逆の位相で、かつ、−ＶDD〜ＶSSの電圧範囲で周期的に変動（スイング）するクロックが発生する。

また、実施形態２では、クロック出力信号ＤＣＫ１を−ＶDD〜ＶDDでスイングさせるため、クロック出力信号ＤＣＫ１の出力端子とノードＮ１７とを、ＮＭＯＳトランジスタ５０７をはさんで接続している。そして、区間（１）においてＰＭＯＳトランジスタ５０８をオフし、クロック出力信号ＤＣＫ１として−ＶDDの電圧を出力する（通す）ため、ＮＭＯＳトランジスタ５０７をオンする。そして、区間（２）においてはＰＭＯＳトランジスタ５０８をオンし、クロック出力信号ＤＣＫ１を電源電圧ＶDDにフォースする。
このとき、電源電圧ＶDDからノードＮ１７へ流れる電流をカットするため、ＮＭＯＳトランジスタ５０７はオフされている。ただし、ＮＭＯＳトランジスタ５０７が−ＶDDの電圧を出力するためには、ＮＭＯＳトランジスタ５０７のＰ-ｗｅｌｌ電圧を−ＶDDに下げる必要がある。

このため、実施形態２では、ＮＭＯＳトランジスタ５０４が用いられる。ＮＭＯＳトランジスタ５０４は、区間（１）でオフ、（２）でオンし、オンしたときにノードＮ１８の電圧が電圧ライン４０２にウェル・バイアス電圧ＶＢとして供給されてキャパシタ５１０が充電される。以上の動作はクロックＣＫ１がＶDDになるたびに繰り返されてキャパシタ５１０の充電が起こる。つまり、ウェル・バイアス電圧ＶＢは時間経過とともに−ＶDDまで負昇圧され、ＮＭＯＳトランジスタ５０７から−ＶDDの電圧を出力させる（通す）ことができるようになる。
また、クロック負昇圧回路部４０３は、クロックＣＫ１の位相反転クロックであるクロックＣＫ２を入力し、上記したクロック負昇圧回路部４０１と同様に動作する。

以上説明したように、実施形態２では、クロック負昇圧回路部４０１、４０３のＮＭＯＳトランジスタ５０７のＰ−ｗｅｌｌ同士を電圧ライン４０２で接続し、電圧ライン４０２にクロック負昇圧回路部４０１、４０３に共通のキャパシタ５１０を設けている。また、ウェル・バイアス電圧ＶＢが−ＶDDになった後は、クロック負昇圧回路部４０１のＮＭＯＳトランジスタ５０４とクロック負昇圧回路部４０３のＮＭＯＳトランジスタ５０４が交互にオンし、互いに相手のウェル・バイアス電圧ＶＢの上昇を補うように動作する。

このため、実施形態２は、キャパシタの電圧維持機能への依存が少なく、ＮＭＯＳトランジスタ５０４のウェル・バイアス電圧ＶＢが上昇し難くなる。また、電圧ライン４０２そのものが低インピーダンス化され、外部ノイズ等による影響を受けなくなる。
さらに、基本的には、クロック負昇圧回路がウェル・バイアス電圧ＶＢを負電圧として出力するときに、その負電圧を供給するＮＭＯＳトランジスタ５０７のソース電位からウェル・バイアス電圧ＶＢを生成するので、ウェル・バイアス電圧ＶＢとＮＭＯＳトランジスタ５０７のソース電位との間に電位差は生じないことになる。

（実施形態３）
実施形態３は、実施形態２と同様に、クロック負昇圧回路を用いる負電圧サンプリング回路の実施形態である。ただし、実施形態３は、用いられるクロック負昇圧回路の具体的な構成が実施形態２と相違する。そのため、実施形態３では、負電圧サンプリング回路に用いられるクロック負昇圧回路についてのみ説明する。
図７は、実施形態２の負電圧サンプリング回路のクロック負昇圧回路の構成を示した図である。図７に示したクロック負昇圧回路は、図６に示したクロック負昇圧回路の信号ラインを共通にして整理し、全体の素子数を低減したものである。したがって、実施形態３によれば、実施形態２の負電圧サンプリング回路と同様の機能（作用、効果）を有しながらも、素子数を低減し、回路規模を小さくすることができる。

図７に示したクロック負昇圧回路は、クロック・レベル・シフト回路７０１、クロック負昇圧回路部７０２、７０４によって構成されている。クロック・レベル・シフト回路７０１には、クロックＣＫ１、ＣＫ２が入力される。クロック・レベル・シフト回路７０１は、入力されたクロックＣＫ１、ＣＫ２をそれぞれレベル・シフトしてシフト・クロックＣＳＳ１、ＣＫＳ２を出力する。クロック負昇圧回路部７０２は、シフト・クロックＣＫＳ１、ＣＫＳ２を入力してクロック出力信号ＤＣＫ１を生成し、出力する。クロック負昇圧回路部７０４は、シフト・クロックＣＫＳ１、ＣＫＳ２を入力してクロック出力信号ＤＣＫ２を生成し、出力する。

図８は、図７に示したクロック負昇圧回路をより詳細に説明するための図である。クロック・レベル・シフト回路７０１は、キャパシタ８０１、８０２、ＰＭＯＳトランジスタ８０５、８０６を備えている。そして、このような構成を使ってクロックＣＫ１、ＣＫ２をレベル・シフトする。クロック負昇圧回路部７０２は、レベル・シフト後のシフト・クロックＣＫＳ１を入力し、−ＶDD〜ＶDDでスイングするクロック出力信号ＤＣＫ１を出力する。また、クロック負昇圧回路部７０４は、レベル・シフト後のシフト・クロックＣＫＳ２を入力し、−ＶDD〜ＶDDでスイングするクロック出力信号ＤＣＫ２を出力する。

クロック負昇圧回路部７０２は、ＰＭＯＳトランジスタ８０８、ＮＭＯＳトランジスタ８０７、８０４によって構成されている。ＮＭＯＳトランジスタ８０７、８０４はＰ−ｗｅｌｌ上に形成されていて、このウェルには、ＮＭＯＳトランジスタ８０４、キャパシタ８１１、電圧ライン７０３によってウェル・バイアス電圧ＶＢが供給される。このため、ＮＭＯＳトランジスタ８０４、キャパシタ８１１、電圧ライン７０３は、クロック負昇圧回路部７０２においてウェル・バイアス電圧発生器を構成する。

クロック負昇圧回路部７０４は、ＰＭＯＳトランジスタ８１８、ＮＭＯＳトランジスタ８１７、８１４によって構成されている。ＮＭＯＳトランジスタ８１７はＰ−ｗｅｌｌ上に形成されていて、このウェルには、ＮＭＯＳトランジスタ８１４、キャパシタ８１１、電圧ライン７０３によってウェル・バイアス電圧ＶＢが供給される。このため、ＮＭＯＳトランジスタ８１４、キャパシタ８１１、電圧ライン７０３は、クロック負昇圧回路部７０４においてウェル・バイアス電圧発生器を構成する。
クロック負昇圧回路部７０２、７０４のそれぞれのウェル・バイアス電圧発生器は、ウェル・バイアス電圧ＶＢの出力部である電圧ライン７０３によって接続されている。

図９（ａ）〜（ｇ）は、実施形態３のクロック負昇圧回路の動作を説明するためのタイミング・チャートである。図９（ａ）はクロックＣＫ１の電圧を示している。図９（ｂ）はシフト・クロックＣＫＳ１の電圧を、（ｃ）はシフト・クロックＣＫＳ２の電圧を示す。また、図９（ｄ）はクロック負昇圧回路部７０２のクロック出力信号ＤＣＫ１の電圧を示している。図９（ｅ）はクロックＣＫ２、（ｆ）はクロック負昇圧回路部７０４のクロック出力信号ＤＣＫ２を、図９（ｇ）は電圧ライン７０３からＮＭＯＳトランジスタ８０７のＰ−ｗｅｌｌに供給されるウェル・バイアス電圧ＶＢを示している。

次に、図９を用い、図８に示した負昇圧回路の動作を説明する。なお、この説明において、クロック負昇圧回路の初期状態では、キャパシタ８０１、８０２の充電電圧は０Ｖであるものとする。
クロックＣＫ１、ＣＫ２の入力開始直後の区間（１）では、クロックＣＫ１の電圧がＶSS、クロックＣＫ２の電圧がＶDDとなる。このとき、シフト・クロックＣＫＳ１はＶSS、シフト・クロックＣＫＳ２はＶDDとなる。ＰＭＯＳトランジスタ８０５は、そのソースがＶDD、ゲートがＶSSとなるためオンされる。ＰＭＯＳトランジスタ８０５のオンにより、キャパシタ８０１が充電される。キャパシタ８０１が充電されることにより、シフト・クロックＣＫＳ２が供給されるノード（ノードＣＫＳ２とも記す）の電圧がＶDDから徐々に下降する。ここでは、この下降分を−Ｖ８とする。このとき、ＰＭＯＳトランジスタ８０６はゲートが逆バイアスされているため、オフしている。

次の区間（２）では、クロックＣＫ１の電圧がＶDD、クロックＣＫ２の電圧がＶSSとなる。このとき、シフト・クロックＣＫＳ２の電圧はクロックＣＫ２の電圧変化ＶSSとキャパシタ８０１の充電電圧−Ｖ８と合わせてＶSS＋（−Ｖ８）となり、シフト・クロックＣＫＳ２がゲートに印加されるＰＭＯＳトランジスタ８０６がオンしてキャパシタ８０２が充電される。キャパシタ８０２の充電により、ノードＣＫＳ１の電位がＶDDから徐々に下降する。この下降分を、−Ｖ７とする。このときＰＭＯＳトランジスタ８０５はオフされている。

さらに、次の区間(３)では、クロック負昇圧回路部７０１から出力されるシフト・クロックＣＫＳ１の電圧が、キャパシタ８０２の充電電圧−７Ｖと合わせてＶSS＋（−Ｖ７）となる。このとき、ＰＭＯＳトランジスタ８０５がオンし、キャパシタ８０１が充電される。このような動作は、クロックＣＫ１、ＣＫ２が位相反転するごとに繰り返される。
キャパシタ８０１、８０２に充電される電圧は次第に上昇し、最終的に−ＶDDとなる。この結果、シフト・クロックＣＫＳ１、ＣＫＳ２は逆相で−ＶDD〜ＶSSの電圧範囲でスイングするクロックになる。

また、実施形態３では、クロック負昇圧回路部７０２において、クロック出力信号ＤＣＫ１を−ＶDD〜ＶDDでスイングさせるため、クロック出力信号ＤＣＫ１とシフト・クロックが供給されるノード（ノードＣＫＳ１とも記す）とを、ＮＭＯＳトランジスタ８０７をはさんで接続する。そして、区間（１）においてＰＭＯＳトランジスタ８０８をオフし、クロック出力信号ＤＣＫ１に−ＶDDの電圧を通すためにＮＭＯＳトランジスタ８０７がオンされる。また、区間（２）においては、ＰＭＯＳトランジスタ８０８をオンし、クロック出力信号ＤＣＫ１をＶDDにフォースする。また、このとき、電源電圧ＶDDからノードＣＫＳ１へ流れる電流をカットするため、ＮＭＯＳトランジスタ８０７はオフされる。

ただし、ＮＭＯＳトランジスタ８０７が−ＶDDの電圧を通すためには、ＮＭＯＳトランジスタ８０７のＰ-ｗｅｌｌ電圧を−ＶDDにまで下げる必要がある。このために、実施形態３では、ＮＭＯＳトランジスタ８０４が用いられる。すなわち、ＮＭＯＳトランジスタ８０４は区間（１）においてオフ、区間（２）においてオンする。ＮＭＯＳトランジスタ８０４がオンしたときに、シフト・クロックＣＫＳ２の電圧が電圧ライン７０３にウェル・バイアス電圧ＶＢとして供給される。

このような動作は、クロックＣＫ１がＶDDになるたびに繰り返されて、キャパシタ８１１が充電される。つまり、ウェル・バイアス電圧ＶＢは時間経過とともに−ＶDDまで負昇圧され、ＮＭＯＳトランジスタ８０７に−ＶDDの電圧を通すことができるようになる。
また、実施形態３では、クロック負昇圧回路部７０４において、クロック出力信号ＤＣＫ２を−ＶDD〜ＶDDでスイングさせるため、クロック出力信号ＤＣＫ２の出力端子とノードＣＫＳ２とを、ＮＭＯＳトランジスタ８１７をはさんで接続する。区間（１）においては、ＰＭＯＳトランジスタ８１８がオンしてクロック出力信号ＤＣＫ２がＶDDにフォースされる。

このとき、電源電圧ＶDDからノードＣＫＳ２へ流れる電流をカットするため、ＮＭＯＳトランジスタ８１７をオフし、区間（２）においてＰＭＯＳトランジスタ８１８がオフされる。このとき、クロック出力信号ＤＣＫ２として−ＶDDの電圧を通すため、ＮＭＯＳトランジスタ８１７がオンされる。
ただし、ＮＭＯＳトランジスタ８１７が−ＶDDの電圧を通すためには、ＮＭＯＳトランジスタ８１７のＰ-ｗｅｌｌ電圧を−ＶDDにまで上げる必要がある。このために、実施形態３では、ＮＭＯＳトランジスタ８１４が用いられる。ＮＭＯＳトランジスタ８１４は区間（１）でオン、区間（２）でオフする。ＮＭＯＳトランジスタ８１４がオンしたとき、シフト・クロックＣＫＳ１の電圧が電圧ライン７０３にウェル・バイアス電圧ＶＢとして供給される。

このような動作は、クロックＣＫ２がＶDDになるたびに繰り返されて、キャパシタ８１１が充電される。つまり、ウェル・バイアス電圧ＶＢは時間経過とともに−ＶDDまで負昇圧される。したがって、ＮＭＯＳトランジスタ８０７のＰ−ｗｅｌｌ電圧が−ＶDDとなり、これに関連する寄生回路が構成されることなく、またラッチアップを発生させずに、ＮＭＯＳトランジスタ８１７は−ＶDDの電位を通すことができるようになる。

また、実施形態３では、ＮＭＯＳトランジスタ８０４と８１４のＰ−ｗｅｌｌを接続し、共通のキャパシタ８１１を用いることが可能になる。また、ウェル・バイアス電圧ＶＢが−ＶDDになった後、ＮＭＯＳトランジスタ８０４とＮＭＯＳトランジスタ８１４とは交互にオンし、互いにウェル・バイアス電圧ＶＢの電圧上昇を補うように動作する。このため、ウェル・バイアス電圧ＶＢの上昇を無視可能な程度に抑えることができる。

さらに、実施形態３では、互いに位相反転の関係にあるレベル・シフト・クロックＣＫＳ１、ＣＫＳ２を使用し、全波整流の形でウェル・バイアス電圧ＶＢを発生させている。すなわち、位相の互いに異なる負電圧クロックを生じさせるＮＭＯＳトランジスタ８０４、８１４のソース電圧それぞれからウェル・バイアス電圧ＶＢを生成するので、ウェル・バイアス電圧ＶＢとＮＭＯＳトランジスタ８０４、８１４のソース電位との間に電位差は生じないことになる。

なお、本発明の実施形態２、３は、以上説明した構成に限定されるものではない。すなわち、実施形態２、３では、クロック負昇圧回路を、Ｐウェル（Ｐ−ｗｅｌｌ）を備えたＮ型基板上として構成された例を挙げて説明した。しかし、同様な思想が、Ｎウェル（Ｎ−ｗｅｌｌ）を備えたＰ型基板上に構成された回路にも適用可能であることはいうまでもない。

また、実施形態２、実施形態３の説明では、ＣＭＯＳアナログスイッチを制御駆動する負電源電圧が、内部に設置される負電圧生成回路、またはクロック負昇圧回路から出力される負電圧であるものとした。しかし、本発明の実施形態は、負電圧を外部供の負電源電圧から供給するものとしても実現することができる。
また、実施形態１ないし実施形態３では、ＣＭＯＳアナログスイッチ回路を構成するトランジスタ素子にＭＯＳトランジスタを使用している。しかし、本発明の実施形態は、このような構成に限定されるものでなく、回路の一部分がＭＯＳトランジスタ以外の回路要素、たとえばバイポーラ・トランジスタ等の素子を使って実現することもできる。

本発明のＣＭＯＳアナログスイッチ回路及び負電圧サンプリング回路は、どのような機器にも適用可能であり、実装面積の小規模化が要求される分野において特に効果的である。

１０１、５０５、５０６、５０８、８０５、８０６、８０８、８１８ ＰＭＯＳトランジスタ
１０２、５０４、５０７、８０４、８０７、８１４、８１７ ＮＭＯＳトランジスタ
１０３ ＣＭＯＳアナログスイッチ回路
１０４ 負電圧生成回路
１０５ レベル・シフト回路
１０６ 入力端子
１０７ 出力端子
２０２、２０３、５０１、５０２、５１０、８０１、８０２、８１１ キャパシタ
２０４〜２０６ スイッチ
２０７ オペアンプ
３０１ クロック負昇圧回路
４０１、４０３、７０２、７０４ クロック負昇圧回路部
４０２、７０３ 電圧ライン
５０９ インバータ
７０１ クロック・レベル・シフト回路

Claims (6)

1. ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとを含み、前記ＰＭＯＳトランジスタのソースと前記ＮＭＯＳトランジスタのソースとを、前記ＰＭＯＳトランジスタ、前記ＮＭＯＳトランジスタに共通の入力端子に接続し、前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとを、前記ＰＭＯＳトランジスタ、前記ＮＭＯＳトランジスタに共通の出力端子に接続して構成される、相補構成のＣＭＯＳアナログスイッチ回路であって、
   第１クロック信号を入力して負昇圧することにより第１負昇圧クロック信号を出力する第１クロック負昇圧回路部、前記第１クロック信号と位相が反転した第２クロック信号を入力して負昇圧することにより第２負昇圧クロック信号を出力する第２クロック負昇圧回路部を含むクロック負昇圧回路を有し、
   前記第１クロック負昇圧回路部は前記第１クロック負昇圧回路部に含まれる第１トランジスタ素子のウェルに電圧を供給する第１ウェル・バイアス電圧発生器を含み、前記第２クロック負昇圧回路部は前記第２クロック負昇圧回路部に含まれる第１トランジスタ素子のウェルに電圧を供給する第２ウェル・バイアス電圧発生器を含み、前記第１ウェル・バイアス電圧発生器の出力部と前記第２ウェル・バイアス電圧発生器の出力部とが接続され、前記第１負昇圧クロック信号が第１制御信号として前記ＰＭＯＳトランジスタのゲートに供給され、前記第２負昇圧クロック信号が前記ＮＭＯＳトランジスタのゲートに供給され、前記第１ウェル・バイアス電圧発生器出力と前記第２ウェル・バイアス電圧発生器出力が負電源電圧として供給され、
   前記ＰＭＯＳトランジスタのバックゲートに正電源電圧が供給され、前記ＮＭＯＳトランジスタのバックゲートに負電源電圧が供給され、前記正電源電圧と前記負電源電圧との間で周期的に変動する第１制御信号が前記ＰＭＯＳトランジスタのゲートに供給され、前記正電源電圧と前記負電源電圧との間で周期的に変動し、前記第１制御信号と位相が逆の第２制御信号が前記ＮＭＯＳトランジスタのゲートに供給されることを特徴とするＣＭＯＳアナログスイッチ回路。
2. ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとを含み、前記ＰＭＯＳトランジスタのソースと前記ＮＭＯＳトランジスタのソースとを、前記ＰＭＯＳトランジスタ、前記ＮＭＯＳトランジスタに共通の入力端子に接続し、前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとを、前記ＰＭＯＳトランジスタ、前記ＮＭＯＳトランジスタに共通の出力端子に接続して構成される、相補構成のＣＭＯＳアナログスイッチ回路であって、
   第１クロック信号と、当該第１クロック信号と位相が反転した第２クロック信号を入力し、負昇圧側にレベル・シフトして第１レベル・シフト・クロック信号と第２レベル・シフト・クロック信号とを出力するクロック・レベル・シフト回路と、
   前記第１レベル・シフト・クロック信号及び前記第２レベル・シフト・クロック信号を入力し、負昇圧された前記第１レベル・シフト・クロック信号の電圧から電源電圧の範囲で周期的に変動する第１負昇圧クロック信号を出力する第１クロック負昇圧回路部と、
   前記第１レベル・シフト・クロック信号及び前記第２レベル・シフト・クロック信号を入力し、負昇圧された前記第２レベル・シフト・クロック信号の電圧から電源電圧の範囲で周期的に変動する第２負昇圧クロック信号を出力する第２クロック負昇圧回路部と、を含むクロック負昇圧回路をさらに有し、
   前記第１クロック負昇圧回路部及び前記第２クロック負昇圧回路部は、前記第１レベル・シフト・クロック信号及び前記第２レベル・シフト・クロック信号の負昇圧された電圧を全波整流する第２トランジスタ素子を有するウェル・バイアス電圧発生器を備え、
   前記第１負昇圧クロック信号が第１制御信号として前記ＰＭＯＳトランジスタのゲートに供給され、前記第２負昇圧クロック信号が前記ＮＭＯＳトランジスタのゲートに供給され、前記ウェル・バイアス電圧発生器出力が負電源電圧として供給され、
   前記ＰＭＯＳトランジスタのバックゲートに正電源電圧が供給され、前記ＮＭＯＳトランジスタのバックゲートに負電源電圧が供給され、前記正電源電圧と前記負電源電圧との間で周期的に変動する第１制御信号が前記ＰＭＯＳトランジスタのゲートに供給され、前記正電源電圧と前記負電源電圧との間で周期的に変動し、前記第１制御信号と位相が逆の第２制御信号が前記ＮＭＯＳトランジスタのゲートに供給されることを特徴とするＣＭＯＳアナログスイッチ回路。
3. 前記ウェル・バイアス電圧発生器は、前記第２トランジスタ素子と、前記第２トランジスタ素子と基準電圧源とを接続する電圧ラインと、前記電圧ラインに接続されたキャパシタ素子と、を含むことを特徴とする請求項２に記載のＣＭＯＳアナログスイッチ回路。
4. 前記ウェル・バイアス電圧発生器によって発生されたウェル・バイアス電圧が、前記負電源電圧として供給されることを特徴とする請求項２または３に記載のＣＭＯＳアナログスイッチ回路。
5. 前記負電源電圧は、ＣＭＯＳアナログスイッチ回路内部に設けられた集積回路によって生成されることを特徴とする請求項１から４のいずれか１項に記載のＣＭＯＳアナログスイッチ回路。
6. 請求項１から５のいずれか１項に記載されたＣＭＯＳアナログスイッチ回路を備えたことを特徴とするスイッチトキャパシタ構成の負電圧サンプリング回路。

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