TW201710766A - 畫素結構及畫素陣列 - Google Patents

Abstract

一種畫素結構，包括掃描線、第一資料線、第二資料線、主動元件、覆蓋層、共用電極層、絕緣層以及畫素電極。第一資料線以及第二資料線所傳遞的訊號極性不相同。覆蓋層覆蓋掃描線、第一資料線、第二資料線以及主動元件。共用電極層，位於覆蓋層上並具有第一開口以及第二開口。第一開口與主動元件至少一部份於垂直方向上重疊。第二開口與第二資料線至少一部分在垂直方向上重疊。絕緣層位於共用電極層上。畫素電極位於絕緣層上且經由接觸窗與主動元件電性連接。畫素電極延伸覆蓋第二開口並經由第二開口與第二資料線之間形成耦合電容。

Description

畫素結構及畫素陣列

本發明是有關於一種畫素結構，且特別是有關於一種顯示面板的畫素結構及其畫素陣列。

近年來，低溫多晶矽（Low Temperature Poly-Silicon，以下簡稱為LTPS）液晶顯示器是目前消費性產品開發的設計主流，其主要應用為高整合度與高解析度之中小尺寸液晶顯示器。然而，高解析度的顯示器具有較高畫素密度，因此，其儲存電容的設計也會相對變小。而在較小的儲存電容設計中，因為漏電流以及耦合效應的影響，其會造成串音雜訊（cross-talk）並帶來不良的顯示效果。為了使顯示面板具有更良好的顯示品質，如何改善現有的串音雜訊之缺點是目前極須克服的一個重要課題。

本發明提供一種畫素結構及畫素陣列，可用以改善串音雜訊的缺點帶來更良好的顯示品質。

本發明的畫素結構包括掃描線、第一資料線、第二資料線、主動元件、覆蓋層、共用電極層、絕緣層以及畫素電極。特別是，第一資料線以及第二資料線所傳遞的訊號極性不相同，且第一資料線以及第二資料線兩兩相鄰。主動元件的閘極與掃描線連接，且主動元件的源極與第一資料線連接。覆蓋層覆蓋掃描線、第一資料線、第二資料線以及主動元件。共用電極層位於覆蓋層上，其中，共用電極層具有第一開口以及第二開口。所述第一開口與主動元件至少一部分於垂直方向上重疊。所述第二開口與第二資料線至少一部分在垂直方向上重疊。絕緣層位於共用電極層上，其中，絕緣層與覆蓋層具有一接觸窗。所述接觸窗經由共用電極之第一開口暴露出主動元件的汲極。畫素電極位於絕緣層上，且經由接觸窗與主動元件的汲極電性連接。所述畫素電極延伸覆蓋第二開口，且畫素電極經由第二開口與第二資料線之間形成耦合電容。

本發明的種畫素陣列包括掃描線、第一資料線、第二資料線以及第三資料線、第一主動元件、第二主動元件、覆蓋層、第一共用電極、第二共用電極、絕緣層、第一畫素電極以及第二畫素電極。特別是，第一資料線以及第二資料線所傳遞的訊號極性不相同，第一資料線的極性與第三資料線所傳遞的訊號極性相同，且該第一資料線、第二資料線與第三資料線兩兩相鄰。第一主動元件之閘極與掃描線連接，且第一主動元件之源極與第一資料線連接。第二主動元件之閘極與掃描線連接，且第二主動元件之源極與第二資料線連接。覆蓋層覆蓋掃描線、第一資料線、第二資料線、第一主動元件以及第二主動元件。第一共用電極位於覆蓋層上，其中，第一共用電極具有第一開口以及第二開口。所述第一開口與第一主動元件至少一部分於垂直方向上重疊。所述第二開口與第二資料線至少一部分於垂直方向上重疊。第二共用電極位於覆蓋層上，其中，第二共用電極具有第三開口以及第四開口。所述第三開口與第二主動元件至少一部分於垂直方向上重疊。所述第四開口與第三資料線至少一部分於垂直方向上重疊。絕緣層位於第一共用電極以及第二共用電極上，其中，絕緣層與覆蓋層具有第一接觸窗與第二接觸窗。第一接觸窗經由第一共用電極之第一開口以暴露出第一主動元件的汲極。第二接觸窗經由第二共用電極之第三開口以暴露出第二主動元件的汲極。第一畫素電極位於絕緣層上，且經由第一接觸窗與第一主動元件的汲極電性連接。所述第一畫素電極延伸覆蓋第二開口，且第一畫素電極經由第二開口而與第二資料線之間形成第一耦合電容。第二畫素電極位於絕緣層上，且經由第二接觸窗與第二主動元件的汲極電性連接。所述第二畫素電極延伸覆蓋第四開口，且第二畫素電極經由該第四開口而與第三資料線之間形成第二耦合電容。

基於上述，於本發明的畫素結構中，第一資料線以及第二資料線所傳遞的訊號極性不相同。另外，畫素電極是經由第二開口與第二資料線之間形成耦合電容，因此，可藉由增加相反極性的耦合來降低串音雜訊（cross-talk）的不良效果。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為本發明一實施例之畫素陣列示意圖。於本實施例中，畫素陣列包括掃描線SL、第一資料線DL1、第二資料線DL2以及第三資料線DL3、第一共用電極CE1、第二共用電極CE2、由第一主動元件TFT1與第一畫素電極PE1所形成的畫素結構，以及由第二主動元件TFT2與第二畫素電極PE2所形成的畫素結構。參考圖1，第一資料線DL1以及第二資料線DL2所傳遞的訊號極性不相同，第一資料線DL1的極性與第三資料線DL3所傳遞的訊號極性相同，且第一資料線DL1、第二資料線DL2與第三資料線DL3兩兩相鄰，例如：第一資料線DL1、第二資料線DL2與第三資料線DL3依序排列且相鄰，可視為第一資料線DL1為第I條資料線，第二資料線DL2為第I+1條資料線，且第三資料線DL3為第I+2條資料線，其中I為正整數，以使得第一資料線DL1以及第二資料線DL2之間不存在其他資料線，且第二資料線DL2以及第三資料線DL3之間也不存在其他資料線。

所述第一主動元件TFT1之閘極G1與掃描線SL連接，且第一主動元件TFT1之源極SE1與第一資料線DL1連接。另外，第二主動元件TFT2之閘極G2與掃描線SL連接，且第二主動元件TFT2之源極SE2與第二資料線DL2連接。若第一資料線DL1、第二資料線DL2以及第三資料線DL3為所述畫素陣列之前三條資料線，則第一畫素電極PE1以及第二畫素電極PE2分別為所述畫素陣列之第一子畫素以及第二子畫素之畫素電極，且第一子畫素以及第二子畫素之畫素電極係分隔開來，而畫素陣列於本實施例中以二個為範例，但不限為此，亦可大於2的子畫素。

在本實施例中，覆蓋層(未繪示)是用以覆蓋掃描線SL、第一資料線DL1、第二資料線DL2、第一主動元件TFT1以及第二主動元件TFT2。另外，第一共用電極CE1與第二共用電極CE2彼此連接在一起且為同一膜層，但本發明不限於此。舉例來說，在另一實施例中，第一共用電極CE1與第二共用電極CE2是分隔開來的，且第一共用電極CE1與第二共用電極CE2之間是透過共用電極線而連接在一起。

承上所述，第一共用電極CE1位於覆蓋層(未繪示)上，其中第一共用電極CE1具有第一開口OP1以及第二開口OP2。第一開口OP1與第一主動元件TFT1至少一部份於一垂直方向上重疊。第二開口OP2與第二資料線DL2至少一部份於垂直方向上重疊。在本實施例中，第一開口OP1與第二開口OP2彼此分離開來，但本發明不限於此。舉例來說，在另一實施例中，第一開口OP1與第二開口OP2是連接在一起，以形成單一個開口。

再者，第二共用電極CE2位於覆蓋層(未繪示)上，其中第二共用電極CE2具有第三開口OP3以及第四開口OP4。第三開口OP3與第二主動元件TFT2至少一部份於垂直方向上重疊。第四開口OP4與第三資料線DL3至少一部份於垂直方向上重疊。在本實施例中，第三開口OP3與第四開口OP4彼此分離開來，但本發明不限於此。舉例來說，在另一實施例中，第三開口OP3與第四開口OP4是連接在一起，以形成單一個開口。

在本實施例中，絕緣層(未繪示)是位於第一共用電極CE1以及第二共用電極CE2上，其中，絕緣層(未繪示)與覆蓋層(未繪示)具有第一接觸窗與CWN1以及第二接觸窗CWN2。第一接觸窗CWN1經由第一共用電極CE1之第一開口OP1以暴露出第一主動元件TFT1的汲極DE1。第二接觸窗CWN2經由第二共用電極CE2之第三開口OP3以暴露出第二主動元件TFT2的汲極DE2。

另外，第一畫素電極PE1是位於絕緣層(未繪示)上且經由第一接觸窗CWN1與第一主動元件TFT1的汲極DE1電性連接。第一畫素電極PE1的一邊緣是與第二資料線DL2在垂直方向上重疊，且第一畫素電極PE1的另一邊緣是與第一資料線DL1不重疊。另外，第一畫素電極PE1延伸覆蓋第二開口OP2，且第一畫素電極PE1經由(透過)第二開口OP2而與第二資料線DL2之間形成耦合電容。特別是，第一畫素電極PE1與第二資料線DL2之間的耦合電容為A，所述第一子畫素的總電容為B，其中A/B大於0%且小於或等於5%，可有效的防止發生雜訊現象。其它有關於A、B的數值、單位、比值等等的詳細描述，可參閱後續的段落。

第二畫素電極PE2是位於絕緣層(未繪示)上且經由第二接觸窗CWN2與第二主動元件TFT2的汲極DE2電性連接。第二畫素電極PE2的一邊緣與第三資料線DL3在垂直方向上重疊且第二畫素電極PE2的另一邊緣與第二資料線DL2不重疊。另外，第二畫素電極PE2延伸覆蓋第四開口OP4，且第二畫素電極PE2經由(透過)第四開口OP4而與第三資料線DL3之間形成耦合電容。特別是，第二畫素電極PE2與第三資料線DL3之間的耦合電容為A’，所述第二子畫素的總電容為B’，其中A’/B’ 大於0%且小於或等於5%，可有效的防止發生雜訊現象。其它有關於A、B的數值、單位、比值等等的詳細描述，可參閱後續的段落。

於圖1的實施例中，畫素陣列僅以掃描線SL、第一資料線DL1、第二資料線DL2以及第三資料線DL3所劃分出的兩個畫素結構（子畫素）來表示。但值得注意的是，本發明的畫素陣列是包括多條掃描線以及多條資料線，並且是由多個畫素結構所構成。承上所述，圖1的各個畫素結構是可選自下述畫素結構200、畫素結構300、畫素結構400或是畫素結構500所構成。以下，將對各畫素結構的實施例進行詳細的說明。

圖2A為本發明一實施例之單一個畫素結構的上視示意圖。圖2B為圖2A之A-A’線的剖面圖。請同時參照圖2A及圖2B。本實施例的畫素結構200包括掃描線SL、第一資料線DL1、第二資料線DL2、主動元件TFT、覆蓋層PL、共用電極層CE、絕緣層BP以及畫素電極PE。

特別是，掃描線SL與第一資料線DL1、第二資料線DL2彼此交越設置(交錯設置(crossover))。換言之，掃描線SL的延伸方向與第一資料線DL1、第二資料線DL2的延伸方向不平行，較佳的是，掃描線SL的延伸方向與第一資料線DL1、第二資料線DL2延伸方向垂直。基於導電性的考量，掃描線SL、第一資料線DL1與第二資料線DL2一般是使用金屬材料。然，本發明不限於此，根據其他實施例，掃描線SL、第一資料線DL1與第二資料線DL2也可以使用其他導電材料。例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其它合適的材料、或是金屬材料與其它導材料的堆疊層。

另外，第一資料線DL1以及第二資料線DL2所傳遞的訊號極性不相同，且第一資料線DL1以及第二資料線DL2兩兩相鄰，例如：第一資料線DL1與第二資料線DL2依序排列且相鄰，可視為第一資料線DL1為第I條資料線，且第二資料線DL2為第I+1條資料線，其中I為正整數，以使得第一資料線DL1以及第二資料線DL2之間不存在其他資料線。

畫素結構200的主動元件TFT包括半導體層SM、閘極絕緣層GI、閘極G、介電層IL、源極SE以及汲極DE。所述半導體層SM是設置在基板Sub上方，並包括了源極區SR、汲極區DR、以及通道CH。在本實施例中，半導體層SM的材料是多晶矽，且含有摻雜物(dopant)以形成所述源極區SR以及汲極區DR，而通道CH通常為本徵區(intrinsic region)，但是本發明不限於此。在其他實施例中，半導體層SM的材料包括非晶矽、微晶矽、單晶矽、有機半導體材料、氧化物半導體材料(例如：銦鋅氧化物、銦鍺鋅氧化物、或是其它合適的材料、或上述之組合)、或其它合適的材料、或含有摻雜物(dopant)於上述材料中、或上述之組合。另外，參考圖2A及圖2B，主動元件TFT之半導體層SM是具有L字型之投影形狀，但本發明不限於此。在另一實施例中，主動元件TFT之半導體層SM是具有U字型之投影形狀，或其它合適的投影形狀。

承上所述，閘極絕緣層GI是設置在半導體層SM的上方，並覆蓋半導體層SM。閘極G位於閘極絕緣層GI的上方。介電層IL覆蓋閘極G。另外，源極SE以及汲極DE位於介電層IL上且分別透過接觸窗CW3以及接觸窗CW2與半導體層SM的源極區SR以及汲極區DR電性連接。主動元件TFT的閘極G與掃描線SL連接，且主動元件TFT的源極SE與第一資料線DL1連接。 在本實施例中，是以頂部閘極型薄膜電晶體為例來進行說明，即閘極G與半導體層SM重疊，閘極絕緣層GI夾設於閘極G與半導體層SM之間，於此閘極G位於半導體層SM之上。但本發明不限於此，根據其他實施例，主動元件TFT也可以是底部閘極型薄膜電晶體，即閘極G與半導體層SM重疊，閘極絕緣層GI夾設於閘極G與半導體層SM之間，於此閘極G位於半導體層SM之下。

接著，請繼續參考圖2A及圖2B，覆蓋層PL會覆蓋掃描線SL、第一資料線DL1、第二資料線DL2以及主動元件TFT。共用電極層CE位於覆蓋層PL上，其中，共用電極層CE具有第一開口OP1以及第二開口OP2。所述第一開口OP1與主動元件TFT至少一部分於垂直方向上重疊。所述第二開口OP2與第二資料線DL2至少一部分在垂直方向上重疊。另外，第一開口OP1與第二開口OP2是彼此分離開的兩個開口。絕緣層BP位於共用電極層CE上，即絕緣層BP會覆蓋於共用電極層CE和部份覆蓋層PL之上，其中，絕緣層BP與覆蓋層PL具有接觸窗CW1。所述接觸窗CW1經由共用電極CE之第一開口OP1暴露出主動元件的汲極DE。

承上所述，畫素電極PE是位於絕緣層BP上，且經由接觸窗CW1與主動元件TFT的汲極DE電性連接。特別是，畫素電極PE的一邊緣與第二資料線DL2在垂直方向上重疊，且畫素電極PE的另一邊緣與第一資料線DL1不重疊。畫素電極PE延伸覆蓋第二開口OP2。在本實施例中，畫素電極PE經由第二開口OP2與第二資料線DL2形成第二耦合電容C2。第二耦合電容C2具有預設的電容量，當第一資料線DL1通入正電壓(例如+3V)與第二資料線DL2通入負電壓(例如-1V)且閘極G關閉時，因第二資料線DL2的電壓往負向偏移，而畫素電極PE為了能夠維持第二耦合電容C2的電容量，因此也會往負向偏移。然而，主動元件TFT中分別位於閘極G與掃描線SL下的通道CH仍會有漏電流存在，使得原本在半導體層中電壓會如同畫素電極PE往負向偏移(電壓變低)，同時，也讓第一資料線DL1與掃描線SL的左側的半導體層(面向圖2B)之間形成第一耦合電容C1。

在下一個畫素結構中的閘極G開啟之前，因掃描線SL下方的通道CH仍會有漏電流存在，因此，使得第一資料線DL1的正電壓會一直提供給半導體層SM與畫素電極PE，使其往正向偏移，最後達到電壓平衡(例如：電壓可為2V)。然而，此時的畫素電極PE所呈現的正向偏移的電壓就會與原本的負向偏移的電壓不同，而讓本子畫素變的更亮(較高的灰階)，且與其相鄰的子畫素的亮度不均，進而產生串音雜訊（cross-talk）的現象。

同理，畫素電極PE經由第二開口OP2與第二資料線DL2形成第二耦合電容C2具有預設的電容量，且當第一資料線DL1通入負電壓(例如-1V)與第二資料線DL2通入正電壓(例如+3V)時，畫素電極PE為了能夠維持第二耦合電容C2的電容量也會往正向偏移(電壓拉高)。然而，主動元件TFT中分別位於閘極G與掃描線SL下的通道CH仍會有漏電流存在，使得原本在半導體層SM中電壓會如同畫素電極PE往正向偏移，同時，也讓第一資料線DL1與掃描線SL的左側的半導體層SM(面向圖2B)之間形成第一耦合電容C1。

在下一個畫素結構中的閘極G開啟之前，因掃描線SL下方的通道CH仍會有漏電流存在，因此，使得掃描線SL的左側的半導體層SM(面向圖2B)與畫素電極PE的負電壓會一直提供給掃描線SL的右側的半導體層SM(面向圖2B)與第一資料線DL1，使其往負向偏移，最後達到電壓平衡。然而，此時的畫素電極PE所呈現的負向偏移的電壓就會與原本的正向偏移的電壓不同，而讓本子畫素變的更暗(較低的灰階)，且與其相鄰的子畫素的亮度不均，產生串音雜訊（cross-talk）現象。

為了解決串音雜訊（cross-talk）的問題，本實施例的第一耦合電容C1具有負極性且第二耦合電容C2具有正極性，但不限於此。在另一實施例中，第一耦合電容C1具有正極性而第二耦合電容C2具有負極性。換言之，第一耦合電容C1與第二耦合電容C2具有相反極性。於本實施例中，當畫素電極PE與第二資料線DL2之間的第二耦合電容C2為A，而畫素結構的總電容為B時，則A/B大於0%且小於或等於5%，其中，每個畫素結構的總電容B為每個畫素結構的畫素電極PE與共用電極層CE之間形成的電容。其它有關於A、B的數值、單位、比值等等的詳細描述，可參閱後續的段落。由於本實施例的第二耦合電容C2具有與第一耦合電容C1相反的極性，因此，可藉由增加相反極性的耦合來降低串音雜訊（cross-talk）的不良效果。

圖3A為本發明另一實施例之畫素結構的上視示意圖。圖3B為圖3A之B-B’線的剖面圖。請同時參照圖3A及圖3B。圖3A及圖3B的實施例與圖2A及圖2B的實施例類似，則相同元件以相同標號表示且不予贅述，而其它相關的描述可參閱前述。圖3A及圖3B與圖2A及圖2B的實施例差異在於，圖3A及圖3B的畫素電極PE的邊緣E1是與第二資料線DL2的邊緣E2對齊(即畫素電極PE與第二資料線DL2投影於平面時，二者的邊緣E1及邊緣E2面對面)。相同的，圖3A及圖3B的畫素結構300中，畫素電極PE亦可經由(透過)第二開口OP2與第二資料線DL2形成第二耦合電容C2。特別是，第二耦合電容C2具有與第一耦合電容C1相反的極性，因此，可藉由增加相反極性的耦合來降低串音雜訊（cross-talk）的不良效果。

圖4A為本發明另一實施例之畫素結構的上視示意圖。圖4B為圖4A之C-C’線的剖面圖。請同時參照圖4A及圖4B。圖4A及圖4B的實施例與圖2A及圖2B的實施例類似，則相同元件以相同標號表示且不予贅述，而其它相關的描述可參閱前述。圖4A及圖4B與圖2A及圖2B的實施例差異在於，圖4A及圖4B的第一開口OP1與第二開口OP2是連接在一起，以形成單一個開口。相同的，圖4A及圖4B的畫素結構400中，畫素電極PE亦可經由(透過)第二開口OP2與第二資料線DL2形成第二耦合電容C2。特別是，第二耦合電容C2具有與第一耦合電容C1相反的極性，因此，可藉由增加相反極性的耦合來降低串音雜訊（cross-talk）的不良效果。

圖5A為本發明另一實施例之畫素結構的上視示意圖。圖5B為圖5A之D-D’線的剖面圖。圖5A及圖5B的實施例與圖4A及圖4B的實施例類似，則相同元件以相同標號表示且不予贅述，而其它相關的描述可參閱前述。圖5A及圖5B與圖4A及圖4B的實施例差異在於，圖5A及圖5B的畫素電極PE的邊緣E1是與第二資料線DL2的邊緣E2對齊(即畫素電極PE與第二資料線DL2投影於平面時，二者的邊緣E1及邊緣E2面對面)。相同的，圖5A及圖5B的畫素結構500中，畫素電極PE亦可經由(透過)單一個開口OP2與第二資料線DL2形成第二耦合電容C2。特別是，第二耦合電容C2具有與第一耦合電容C1相反的極性，因此，可藉由增加相反極性的耦合來降低串音雜訊（cross-talk）的不良效果。實例

為了證明本發明的畫素結構可降低串音雜訊之缺點，特別以下列實例作為說明。

本實例針對上述畫素結構中，畫素電極PE與第二資料線DL2之間所形成的耦合電容，根據電容大小不同而對畫素結構整體的串音雜訊所帶來的影響進行了比對。具體來說，在本實例中，由於畫素電極PE是透過(經由)第二開口OP2使其與第二資料線DL2在垂直方向上重疊（或是側邊重疊），因此，畫素電極PE與第二資料線DL2之間所形成的第二耦合電容C2與第一耦合電容C1(可參閱前面的描述)相比，可帶來額外的相反極性之電容。承上所述，於本實例中，所形成的額外相反極性電容大小與串音雜訊的比例關係，其模擬結果如下列表1所示。 表1

從表1的實驗結果發現，在無任何額外相反極性之耦合電容的情況下（正負極性電容抵銷，額外電容為0fF(飛法拉femto-Farad)），畫素結構整體的串音雜訊為15.15%。當畫素電極PE與第二資料線DL2之間經由第二開口所形成的耦合電容帶來了額外的相反極性之電容時，則可有效的降低畫素結構整體的串音雜訊。特別是，所形成的額外電容越大時，可進一步降低串音雜訊所帶來的影響。如表1所示，當形成的額外相反極性之電容到達3.5fF時，串音雜訊從15.15%降低為2.99%，因此，可有效的降低串音雜訊並帶來更良好的顯示品質。

然而，當額外耦合電容大於5fF時，就會產生過多的負極性(負向)補償效果，這會使這個子畫素所獲得的亮度小於與其相鄰的子畫素的亮度，而產生亮暗不均的缺陷，並讓人眼可視二相鄰的子畫素具有亮度差異，即串音雜訊（cross-talk）仍然存在。此外，當額外耦合電容小於或等於1fF時，就會產生過多的正極性(正向)補償效果，這會讓這個子畫素所獲得的亮度大於與其相鄰的子畫素的亮度，而產生亮暗不均的缺陷，並讓人眼可視二相鄰的子畫素具有亮度差異，即串音雜訊（cross-talk）仍然存在。

基於上述實驗結果，若畫素結構的總電容B例如為：100fF時，且畫素電極PE與第二資料線DL2之間的第二耦合電容C2為A例如：大於等於3fF且小於等於5fF時，則(A/B)*100%係大於等於3%且小於等於5%。較佳地，(A/B)*100%係大於等於3%且小於等於3.5%。最佳地，(A/B)*100%係約等於3.5%或者等於大於3.5%且小於等於5%。據此，當(A/B)*100%落在上述範圍時，則可有效的讓這個子畫素所獲得的亮度實質上等於與其相鄰的子畫素的亮度，而產生亮暗均勻的效果，即串音雜訊現象可有效的減輕並帶來更良好的顯示品質。

另外，於本實例中，進一步針對畫素電極PE、共用電極層CE之第二開口OP2以及第二資料線DL2之間的設置關係與串音雜訊的影響進行了模擬，其結果如表2所示。 表2

表2中，比較例1的畫素結構是如圖6所示。圖6為本發明一比較例之畫素結構的上視示意圖。圖6的畫素結構600與圖2A的畫素結構200類似，因此，相同元件以相同標號表示，且不予贅述。圖6之比較例與圖2A的實施例差異在於，圖6的畫素結構600的畫素電極PE是與第二資料線DL2重疊設置，但共用電極CE不包括第二開口OP2。換言之，比較例1的畫素電極PE並未透過(未經由)第二開口OP2與第二資料線DL2重疊而形成耦合電容(即耦合電容是由第二資料線DL2與共用電極CE產生)。模擬實驗結果發現，比較例1的畫素結構600的串音雜訊為17.15%。換言之，比較例1的畫素結構600無法有效的降低串音雜訊之缺點。

比較例2的畫素結構是如圖7所示。圖7為本發明另一比較例之畫素結構的上視示意圖。圖7的畫素結構700與圖3A的畫素結構300類似，因此，相同元件以相同標號表示，且不予贅述。圖7之比較例與圖3A的實施例差異在於，圖7的畫素結構700的共用電極層CE之一個或多個第二開口OP2是與第二資料線DL2重疊，但是，畫素電極PE並未延伸至一個或多個第二開口OP2上方且未與一個或多個第二開口OP2重疊，畫素電極PE不與第二資料線DL2重疊，並且畫素電極PE的邊緣也不與第二資料線DL2切齊，即一個或多個第二開口OP2的正上方與斜向不存在畫素電極PE。模擬實驗結果發現，比較例2的畫素結構700的串音雜訊為17.15%。換言之，比較例2的畫素結構700無法有效的降低串音雜訊之缺點。

表2中，實驗例1是參考本案畫素結構(例如：圖2A~5A)使共用電極層CE之第二開口OP2與第二資料線DL2部分重疊。另外，實驗例1的畫素電極PE的一側邊是延伸至第二開口OP2使得畫素電極PE與第二資料線DL2重疊來形成耦合電容，但另一側邊是與第一資料線DL1不重疊，且其它相關描述如前面實施例所示。實驗例2的畫素結構與實驗例1的畫素結構類似，差異僅在於實驗例2畫素電極PE的另一側邊是與第一資料線DL1重疊，且其它相關描述如實驗例1所示。由表2的實驗結果可以得知，實驗例1以及實驗例2與比較例1以及比較例2的畫素結構相比，可將串音雜訊由17.15%降低為2.99%。換言之，當第二開口OP2是與第二資料線DL2重疊設置，且畫素電極PE延伸至第二開口OP2使畫素電極PE與第二資料線DL2重疊或是畫素電極PE與第二資料線DL2的側邊重疊，即畫素電極PE與第二資料線DL2的側邊切齊時，則可增加相反極性的電性耦合並有效的降低串音雜訊對畫素結構的影響。其中，(A/B)*100%的相關描述可參閱前面的描述。

詳細來說，由於畫素電極PE是延伸至第二開口OP2，因此，其與第二資料線DL2的距離會拉近，並使相反極性的電性耦合增加。若無設置與第二資料線DL2重疊的第二開口OP2，則無法達到增加相反極性的電性耦合之效果。相同的，若畫素電極PE未與第二資料線DL2重疊或是畫素電極PE未與第二資料線DL2的側邊重疊，即畫素電極PE未與第二資料線DL2的側邊切齊時，則無法有效的形成相反極性的耦合電容。再者，本發明前述實施例皆是以畫素電極PE在子畫素中的最上層電極，共用電極CE位於畫素電極PE之下方為範例，則可稱為頂畫素電極結構(top-pixel structure)。對於共用電極CE在子畫素中的最上層電極，畫素電極PE位於共用電極CE之下方，則可稱為頂共用電極結構(top-common structure)。在此種情況下，因在子畫素中畫素電極PE的二邊緣已經分別與二個相反極性的第一資料線DL1與第二資料線DL2重疊產生耦合電極而相互補償，因此，並不需要在畫素電極PE與第二資料線DL2重疊處及/或共用電極CE與第二資料線DL2重疊處形成開口。也就是說，頂共用電極結構(top-common structure)的設計並不適用於頂畫素電極結構(top-pixel structure)中。

綜上所述，本發明的畫素結構中，第一資料線DL1以及第二資料線DL2所傳遞的訊號極性不相同。另外，第二開口OP2與第二資料線DL2至少一部分在垂直方向上重疊。由於畫素電極PE會延伸至第二開口OP2使畫素電極PE與第二資料線DL2重疊或是畫素電極PE與第二資料線DL2側邊重疊，即畫素電極PE與第二資料線DL2側邊切齊，因此，畫素電極PE與第二資料線DL2之間的距離會拉近。換言之，畫素電極PE與第二資料線DL2之間經由開口形成的第二耦合電容C2可藉由增加相反極性的耦合來降低串音雜訊（cross-talk）的不良效果。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

DL1‧‧‧第一資料線
DL2‧‧‧第二資料線
DL3‧‧‧第三資料線
SL‧‧‧掃描線
TFT‧‧‧主動元件
TFT1‧‧‧第一主動元件
TFT2‧‧‧第二主動元件
SE、SE1、SE2‧‧‧源極
DE、DE1、DE2‧‧‧汲極
G、G1、G2‧‧‧閘極
PE‧‧‧畫素電極
PE1‧‧‧第一畫素電極
PE2‧‧‧第二畫素電極
Sub‧‧‧基板
SM‧‧‧半導體層
SR‧‧‧源極區
GR‧‧‧汲極區
CH‧‧‧通道
GI‧‧‧閘極絕緣層
IL‧‧‧介電層
PL‧‧‧覆蓋層
CE1‧‧‧第一共用電極
CE2‧‧‧第二共用電極
CE‧‧‧共用電極層
OP1‧‧‧第一開口
OP2‧‧‧第二開口
OP3‧‧‧第三開口
OP4‧‧‧第四開口
BP‧‧‧絕緣層
CWN1‧‧‧第一接觸窗
CWN2‧‧‧第二接觸窗
CW1、CW2、CW3‧‧‧接觸窗
C1‧‧‧第一耦合電容
C2‧‧‧第二耦合電容
E1、E2‧‧‧邊緣

圖1為本發明一實施例之畫素陣列示意圖。 圖2A為本發明一實施例之單一個畫素結構的上視示意圖。 圖2B為圖2A之A-A’線的剖面圖。 圖3A為本發明另一實施例之單一個畫素結構的上視示意圖。 圖3B為圖3A之B-B’線的剖面圖。 圖4A為本發明另一實施例之單一個畫素結構的上視示意圖。 圖4B為圖4A之C-C’線的剖面圖。 圖5A為本發明另一實施例之單一個畫素結構的上視示意圖。 圖5B為圖5A之D-D’線的剖面圖。 圖6為本發明一比較例之單一個畫素結構的上視示意圖。 圖7為本發明另一比較例之單一個畫素結構的上視示意圖。

DL1‧‧‧第一資料線

DL2‧‧‧第二資料線

DL3‧‧‧第三資料線

SL‧‧‧掃描線

CE1‧‧‧第一共用電極

CE2‧‧‧第二共用電極

TFT1‧‧‧第一主動元件

TFT2‧‧‧第二主動元件

SE1、SE2‧‧‧源極

DE1、DE2‧‧‧汲極

G1、G2‧‧‧閘極

OP1‧‧‧第一開口

OP2‧‧‧第二開口

OP3‧‧‧第三開口

OP4‧‧‧第四開口

CWN1‧‧‧第一接觸窗

CWN2‧‧‧第二接觸窗

PE1‧‧‧第一畫素電極

PE2‧‧‧第二畫素電極

Claims (16)

1. 一種畫素結構，包括： 一掃描線、一第一資料線以及一第二資料線，其中該第一資料線以及該第二資料線所傳遞的訊號極性不相同，該第一資料線以及該第二資料線兩兩相鄰； 一主動元件，該主動元件的閘極與該掃描線連接以及該主動元件的源極與該第一資料線連接； 一覆蓋層，覆蓋該掃描線、該第一資料線、該第二資料線以及該主動元件； 一共用電極層，位於該覆蓋層上，其中該共用電極層具有一第一開口以及一第二開口，該第一開口與該主動元件至少一部份於垂直方向上重疊，該第二開口與該第二資料線至少一部分在該垂直方向上重疊； 一絕緣層，位於該共用電極層上，其中，該絕緣層與該覆蓋層具有一接觸窗，該接觸窗經由該共用電極之該第一開口以暴露出該主動元件的汲極； 一畫素電極，位於該絕緣層上且經由該接觸窗與該主動元件的汲極電性連接，其中該畫素電極延伸覆蓋該第二開口，且該畫素電極經由該第二開口與該第二資料線之間形成一耦合電容。
2. 如申請專利範圍第1項所述的畫素結構，其中該第一開口與該第二開口彼此分離開來。
3. 如申請專利範圍第1項所述的畫素結構，其中該第一開口與該第二開口連接在一起。
4. 如申請專利範圍第1項所述的畫素結構，其中該畫素電極與該第二資料線之間的該耦合電容為A，該畫素結構的總電容為為B，其中A/B大於0%且小於或等於5%。
5. 如申請專利範圍第1項所述的畫素結構，其中該第一資料線為第I條資料線，且該第二資料線為第I+1條資料線，其中I為正整數，以使得該第一資料線以及該第二資料線之間不存在其他資料線。
6. 如申請專利範圍第1項所述的畫素結構，其中該畫素電極的一邊緣與該第二資料線在該垂直方向上重疊，且該畫素電極的另一邊緣與該第一資料線不重疊。
7. 一種畫素陣列，包括： 一掃描線、一第一資料線、一第二資料線以及一第三資料線，其中該第一資料線以及該第二資料線所傳遞的訊號極性不相同，該第一資料線的極性與該第三資料線所傳遞的訊號極性相同，且該第一資料線、該第二資料線與該第三資料線兩兩相鄰； 一第一主動元件，該第一主動元件之閘極與該掃描線連接以及該第一主動元件之源極與該第一資料線連接； 一第二主動元件，該第二主動元件之閘極與該掃描線連接以及該第二主動元件之源極與該第二資料線連接； 一覆蓋層，覆蓋該掃描線、該第一資料線、該第二資料線、該第一主動元件以及該第二主動元件； 一第一共用電極，位於該覆蓋層上，其中該第一共用電極具有一第一開口以及一第二開口，該第一開口與該第一主動元件至少一部份於一垂直方向上重疊，該第二開口與該第二資料線至少一部份於該垂直方向上重疊； 一第二共用電極，位於該覆蓋層上，其中該第二共用電極具有一第三開口以及一第四開口，該第三開口與該第二主動元件至少一部份於該垂直方向上重疊，該第四開口與該第三資料線至少一部份於該垂直方向上重疊； 一絕緣層，位於該第一共用電極以及該第二共用電極上，其中，該絕緣層與該覆蓋層具有一第一接觸窗與一第二接觸窗，該第一接觸窗經由該第一共用電極之該第一開口以暴露出該第一主動元件的汲極，且該第二接觸窗經由該第二共用電極之該第三開口以暴露出該第二主動元件的汲極； 一第一畫素電極，位於該絕緣層上且經由該第一接觸窗與該第一主動元件的汲極電性連接，其中該第一畫素電極延伸覆蓋該第二開口，且該第一畫素電極經由該第二開口而與該第二資料線之間形成一第一耦合電容；以及 一第二畫素電極，位於該絕緣層上且經由該第二接觸窗與該第二主動元件的汲極電性連接，其中該第二畫素電極延伸覆蓋該第四開口，且該第二畫素電極經由該第四開口而與該第三資料線之間形成一第二耦合電容。
8. 如申請專利範圍第7項所述的畫素陣列，其中： 該第一開口與該第二開口彼此分離開來，且 該第三開口與該第四開口彼此分離開來。
9. 如申請專利範圍第7項所述的畫素陣列，其中： 該第一開口與該第二開口連接在一起，且 該第三開口與該第四開口連接在一起。
10. 如申請專利範圍第7項所述的畫素陣列，其中該第一共用電極與該第二共用電極彼此連接在一起。
11. 如申請專利範圍第7項所述的畫素陣列，其中該第一共用電極與該第二共用電極之間透過一共用電極線而連接在一起。
12. 如申請專利範圍第7項所述的畫素陣列，其中該第一資料線為第I條資料線，該第二資料線為第I+1條資料線，且該第三資料線為第I+2條資料線，其中I為正整數，以使得該第一資料線以及該第二資料線之間不存在其他資料線，且該第二資料線以及該第三資料線之間不存在其他資料線。
13. 如申請專利範圍第7項所述的畫素陣列，其中： 該第一畫素電極的一邊緣與該第二資料線在該垂直方向上重疊，且該第一畫素電極的另一邊緣與該第一資料線不重疊。
14. 如申請專利範圍第7項所述的畫素陣列，其中： 該第二畫素電極的一邊緣與該第三資料線在該垂直方向上重疊且該第二畫素電極的另一邊緣與該第二資料線不重疊。
15. 如申請專利範圍第7項所述的畫素陣列，其中該第一資料線、該第二資料線以及該第三資料線為該畫素陣列之前三條資料線，則該第一畫素電極以及該第二畫素電極分別為該畫素陣列之一第一子畫素以及一第二子畫素之畫素電極。
16. 如申請專利範圍第15項所述的畫素陣列，其中： 該第一畫素電極與該第二資料線之間的該耦合電容為A，該第一子畫素的總電容為B，其中A/B大於0%且小於或等於5%，且 該第二畫素電極與該第三資料線之間的該耦合電容為A’，該第二子畫素的總電容為B’，其中A’/B’ 大於0%且小於或等於5%。