TWI622834B - 畫素陣列基板 - Google Patents

Abstract

一種畫素陣列基板包括配置於基板上的多個畫素單元。每一畫素單元包括掃描線、資料線及主動元件。主動元件包括半導體層、閘極、源極電極與汲極電極。半導體層具有通道區、源極區、汲極區、第一連接區與第二連接區。第一連接區連接於通道區與源極區之間。第二連接區連接於通道區與汲極區之間。第一連接區於基板上的垂直投影與第二連接區於基板上的垂直投影分別位於資料線於基板上的垂直投影的相對兩側。

Description

畫素陣列基板

本發明是有關於一種基板，且特別是有關於一種畫素陣列基板。

隨著顯示科技的日益進步，人們藉由顯示器的輔助可使生活更加便利。為求顯示器輕、薄之特性，促使顯示面板(display panel)成為目前的主流。

一般而言，顯示面板的畫素陣列基板包括多個主動元件。主動元件用以作為畫素單元的開關元件。主動元件包括半導體層、覆蓋半導體層的絕緣層、位於絕緣層上且與掃描線電性連接的閘極、覆蓋閘極的保護層以及位於保護層上的源極電極與汲極電極。為了減少主動元件的漏電，半導體層下方多設有遮光圖案，以完整地遮蔽半導體層。然而，遮光圖案的設置會造成畫素陣列基板的開口率(Aperture Ratio)下降，且增加製作畫素陣列基板所需的光罩數。因此，也有人省略遮光圖案的設置。但由無設置遮光圖案之畫素陣列基板所構成的顯示面板，其串音(cross-talk)現象嚴重，顯示品質不佳。

本發明提供一種顯示面板，顯示品質佳。

本發明的畫素陣列基板包括第一基板及配置於第一基板上的多個畫素單元。每一畫素單元包括互相交錯設置的掃描線與資料線以及主動元件。主動元件包括半導體層、閘極、絕緣層、源極電極與汲極電極。半導體層具有至少一通道區、源極區、汲極區、第一連接區與第二連接區。第一連接區連接於至少一通道區與源極區之間。第二連接區連接於至少一通道區與汲極區之間。第一連接區於第一基板上的垂直投影與第二連接區於第一基板上的垂直投影分別位於資料線於第一基板上的垂直投影的相對兩側。閘極位於第一基板上且與掃描線電性連接。絕緣層設置於半導體層和閘極之間。源極電極與汲極電極分別和源極區與汲極區電性連接。源極電極與資料線電性連接。特別是，第一連接區於第一基板上的垂直投影的至少一部分位於資料線於第一基板上的垂直投影與相鄰另一畫素單元的汲極電極於第一基板上的垂直投影之間。

本發明的畫素陣列基板包括第一基板及配置於第一基板上的多個畫素單元。每一畫素單元包括互相交錯設置的掃描線與資料線以及主動元件。主動元件包括半導體層、閘極、絕緣層、源極電極與汲極電極。半導體層具有至少一通道區、源極區、汲極區、第一連接區與第二連接區。第一連接區連接於至少一通道區與源極區之間。第二連接區連接於至少一通道區與汲極區之 間。第一連接區於第一基板上的垂直投影與第二連接區於第一基板上的垂直投影分別位於資料線於第一基板上的垂直投影的相對兩側。閘極位於第一基板上且與掃描線電性連接。絕緣層設置於半導體層和閘極之間。源極電極與汲極電極分別和源極區與汲極區電性連接。源極電極與資料線電性連接。特別是，第一連接區的至少一部分於第一基板的垂直投影方向上與相鄰另一畫素單元的汲極電極重疊。

基於上述，本發明一實施例的畫素陣列基板包括多個畫素單元。每一畫素單元包括掃描線、資料線、主動元件及畫素電極。主動元件包括半導體層、閘極、源極電極與汲極電極。特別是，每一畫素單元的部分半導體層偏移至相鄰畫素單元所在的畫素區，偏離的部分半導體層(即部分的第一連接區)與相鄰畫素單元的汲極電極可形成補償電容，進而改善串音現象、提升顯示品質。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

1、1’、1”‧‧‧畫素陣列基板

2‧‧‧對向基板

3‧‧‧顯示介質

10‧‧‧第一基板

20‧‧‧第二基板

100、100A、100B‧‧‧畫素單元

110‧‧‧畫素電極

120‧‧‧半導體層

121a、121b‧‧‧通道區

122‧‧‧源極區

123‧‧‧汲極區

124、124’‧‧‧第一連接區

124a‧‧‧凸部

125‧‧‧第二連接區

126‧‧‧第三連接區

130、160‧‧‧絕緣層

130a、130b、140a、140b、150a‧‧‧接觸窗

132、134‧‧‧絕緣膜

140‧‧‧保護層

142、144‧‧‧保護膜

150‧‧‧平坦層

170‧‧‧狹縫

210、220‧‧‧共用電極

I-I’、Ⅱ-Ⅱ’‧‧‧剖線

Cpd、Cpd’、Cst‧‧‧電容

D、DA、DB‧‧‧汲極電極

DL、DLA、DLB‧‧‧資料線

d1、d2‧‧‧距離

G1、G2‧‧‧閘極

A、A”‧‧‧顯示面板

P‧‧‧幾何中心

S‧‧‧源極電極

SL‧‧‧掃描線

T‧‧‧主動元件

x、z‧‧‧方向

圖1為本發明一實施例之顯示面板的剖面示意圖。

圖2為圖1之畫素陣列基板的仰視示意圖。

圖3為本發明另一實施例之畫素陣列基板的仰視示意圖。

圖4為本發明又一實施例之顯示面板的剖面示意圖。

圖5為圖4之畫素陣列基板的仰視示意圖。

圖1為本發明一實施例之顯示面板的剖面示意圖。圖2為圖1之畫素陣列基板1的仰視示意圖。圖1之畫素陣列基板1是對應於圖2的剖線I-I’及Ⅱ-Ⅱ’。圖2的仰視示意圖是指沿著圖1之方向z觀看的示意圖；亦即，方向z與第一基板10的垂直投影方向平行，而圖2的仰視示意圖是沿方向z由第一基板10的底面往上觀看的示意圖。請參照圖1，顯示面板A包括畫素陣列基板1、相對於畫素陣列基板1的對向基板2以及位於畫素陣列基板1與對向基板2之間的顯示介質3。在本實施例中，顯示介質3例如為液晶。但本發明不限於此，在其他實施例中，顯示介質3也可為有機發光二極體(organic light-emitting diode，OLED)或其他適當材料。

請參照圖1及圖2，畫素陣列基板1包括第一基板10及配置於第一基板10上的多個畫素單元100。對向基板2包括第二基板20。顯示面板A還包括配置於第一基板10與第二基板20之間的共用電極210(繪於圖1)。共用電極210與畫素電極110之間的電位差能驅動顯示介質3，進而使顯示面板A顯示畫面。在圖1的實施例中，畫素電極110及共用電極210可選擇性地分別設置於第一基板10與第二基板20上，而採用畫素結構100的顯 示面板A可以是扭轉向列(Twisted Nematic，TN)、超級扭轉向列(Super Twisted Nematic，STN)、垂直排列(Vertical Alignment，VA)、聚合物穩定配向(polymer sustained alignment，PSA)、光學補償雙折射型(Optically Compensated Birefringence，OCB)等模式或其他適當模式的顯示面板。但本發明不限於此，在其他實施例中，畫素電極110與共用電極210也可設置於同一基板(例如：第一基板10)上且均位於第一基板10與顯示介質3之間，而顯示面板A可是邊緣場切換(Fringe-Field Switching，FFS)、共面切換(In-Plane Switching，IPS)等模式或其他適當模式的顯示面板。

請參照圖1及圖2，每一畫素單元100包括掃描線SL、與掃描線SL交錯設置的資料線DL、主動元件T及畫素電極110。在本實施例中，主動元件T包括半導體層120(標示於圖1)、覆蓋半導體層120的絕緣層130(標示於圖1)、位於絕緣層130上的閘極G1、G2、覆蓋閘極G1、G2的保護層140(標示於圖1)以及位於保護層140上的源極電極S與汲極電極D。在圖1的實施例中，閘極G1、G2可位於半導體層120的上方，而主動元件T可以是頂部閘極型薄膜電晶體(top gate TFT)。但本發明不限於此，在其他實施例中，主動元件T也可為底部閘極型(bottom gate)或其他適當型式的薄膜電晶體。

每一主動元件T的半導體層120具有通道區121a、121b、源極區122、汲極區123、第一連接區124、第二連接區125與第 三連接區126。第一連接區124連接於通道區121a與源極區122之間。第二連接區125連接於通道區121b與汲極區123之間。在本實施例中，每一主動元件T的半導體層120可具有分別對應閘極G1、G2的第一通道區121a及第二通道區121b。第一通道區121a於第一基板10上的垂直投影及第二通道區121b於第一基板10上的垂直投影可分別位於資料線DL於第一基板10上的垂直投影的相對兩側。第一通道區121a連接於第一連接區124與第三連接區126之間。第二通道區121b連接於第三連接區126與第二連接區125之間。每一主動元件T的半導體層120還可具有連接於第一通道區121a與第二通道區121b之間的第三連接區126，而資料線DL可跨越第三連接區126。簡言之，在本實施例中，主動元件T可為雙閘極薄膜電晶體(dual gate TFT)。但本發明不限於此，請參照圖2，在其他實施例中，主動元件T也可為單閘極或其他適當型式的薄膜電晶體，及/或半導體層120也不一定要具有位於掃描線SL上方及資料線DL之左右兩側的第三連接區126。換言之，每一主動元件T的半導體層120的形狀不限於圖2所示，每一主動元件T的半導體層120的形狀可視實際的需求做其他適當設計。舉例而言，以圖2左側的畫素單元100A為例，在另一實施例中，畫素單元100A的半導體層120可由汲極D所在處向上延伸至掃描線SL所在處，接著再沿著掃描線SL向右延伸至掃描線SL與資料線DLA交錯處，然後沿著資料線DLA向下延伸一小段距離，之後再向相鄰畫素單元100B的汲極D延伸並接著沿相鄰畫素 單元100B的汲極D向下延伸，以與相鄰畫素單元100B的汲極DB形成補償電容。此外，半導體層120的轉彎處的形狀也不限於圖2所示之直角，在其他實施例中，半導體層120的轉彎處的形狀也呈弧形或其他適當形狀。

在本實施例中，源極區122、第一連接區124、第三連接區126、第二連接區125與汲極區123的導電率可高於通道區121a、121b的導電率。舉例而言，源極區122、第一連接區124、第三連接區126、第二連接區125與汲極區123可為半導體層120中被摻雜(doped)的區域，而通道區121a、121b可為半導體層120中未被摻雜的區域，但本發明不以此為限。在本實施例中，半導體層120的材料例如為多晶矽(Poly silicon)。但本發明不限於此，在其他實施例中，半導體層120的材質也可為非晶矽(Amorphous silicon)、微晶矽(micro crystal silicon)、單晶矽(monocrystalline silicon)、有機半導體材料、氧化物半導體材料(例如：銦鋅氧化物(Indium-Zinc Oxide，IZO)、銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide，IGZO)、或是其它適當材料、或上述之組合)或其它適當的材料。

請參照圖1，在本實施例中，絕緣層130可為依序堆疊於半導體層120上的多個絕緣膜132、134，但本發明不限於此，在其他實施例中，絕緣層130亦可為單一膜層。絕緣層130的材質可為無機材料(例如：氧化矽、氮化矽、氮氧化矽等)、有機材料或上述組合。

請參照圖1及圖2，每一畫素單元100的閘極G1、G2與掃描線SL電性連接。在本實施例中，閘極G1、G2可為掃描線SL的一部分。閘極G1、G2與掃描線SL可利用同一膜層形成。但本發明不限於此，在其他實施例中，閘極G1、G2與掃描線SL也可利用不同的膜層形成。基於導電性的考量，掃描線SL、閘極G1、G2可為金屬材料。但本發明不限於此，在其他實施例中，掃描線SL、閘極G1、G2也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

請參照圖1，在本實施例中，保護層140可為依序堆疊於閘極G1、G2上的多個保護膜142、144。然而，本發明不限於此，在其他實施例中，保護層140也可為單一膜層。保護層140材質可為無機材料(例如：氧化矽、氮化矽、氮氧化矽等)、有機材料或上述組合。

請參照圖1及圖2，每一畫素單元100的源極電極S及汲極電極D分別與半導體層120的源極區122及汲極區123電性連接。詳言之，如圖1所示，在本實施例中，絕緣層130具有接觸窗130a、130b，保護層140具有接觸窗140a、140b，接觸窗130a與接觸窗140a相通，接觸窗130b與接觸窗140b相通，源極電極S填入接觸窗130a、140a以和源極區122電性接觸，而汲極電極D填入接觸窗130b、130b以和汲極區123電性接觸。如圖1所示，源極電極S與資料線DL電性連接。在本實施例中，源極電極S 可為資料線DL的一部分。源極電極S與汲極電極D相分離，而源極電極S、汲極電極D與資料線DL可利用同一膜層形成。但本發明不限於此，在其他實施例中，源極電極S、汲極電極D與資料線DL也可利用不同的膜層形成。

請參照圖1及圖2，每一畫素單元100的畫素電極110與汲極電極D電性連接。詳言之，如圖1所示，在本實施例中，畫素陣列基板1還包括覆蓋源極電極S與汲極電極D的平坦層150，平坦層150具有接觸窗150a，畫素電極110配置於平坦層150上並填入平坦層150的接觸窗150a以和汲極電極D電性接觸。在本實施例中，畫素電極110可為穿透式、反射式、或部分穿透部分反射式的畫素電極。畫素電極110的材質可為透明導電材料、反光導電材料或其組合。舉例而言，透明導電材料可為金屬氧化物(例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鎵氧化物、其它適當材料、或者是上述至少二者的堆疊層)，反光導電材料可為具有高反射率的金屬或其它適當材料，但本發明不以此為限。

請參照圖1及圖2，值得注意的是，在畫素單元100A中，至少部分第一連接區124於第一基板10上的垂直投影及第二連接區125於第一基板10上的垂直投影位於資料線DLA於第一基板10上的垂直投影外；特別是，至少部分第一連接區124於第一基板10上的垂直投影與第二連接區125於第一基板10上的垂直投影分別位於資料線DL於第一基板10上的垂直投影的相對兩側。 藉此，畫素單元100A的第一連接區124與相鄰另一畫素單元100B的汲極電極DB能形成顯著的補償電容Cpd，進而改善串音(cross-talk)現象。

在本實施例中，畫素單元100A的第一連接區124與相鄰之畫素單元100B的汲極電極DB形成補償電容Cpd，而畫素單元100B的汲極電極DB與畫素單元100B的第一連接區124形成電容Cpd’，其中汲極電極DB的電位等同於畫素單元100B之畫素電極110之電位。在本實施例中，畫素單元100A的資料線DLA與相鄰另一畫素單元100B的資料線DLB的極性可相反。又資料線DLB於畫素單元100B之閘極G1、G2開啟時和畫素單元100B的半導體層120電性連接，也就是資料線DLB的極性和畫素單元100B的第一連接區124極性會相同。換言之，畫素單元100A之與資料線DLA電性連接的第一連接區124的極性和畫素單元100B的資料線DLB電性連接之第一連接區124的極性可相反，而汲極電極DB的極性與資料線DLB的極性相同。此時，補償電容Cpd對畫素單元100B之汲極DB電位的影響與電容Cpd’的對畫素單元100B之汲極DB電位的影響可相削減，而更進一步地改善串音現象。

請參照圖2，在本實施例中，於畫素單元100A中，第一連接區124於第一基板10上的垂直投影的至少一部分位於資料線DLA於第一基板10上的垂直投影與相鄰另一畫素單元100B的汲極電極DB於第一基板10上的垂直投影之間。更進一步地說，在 本實施例中，畫素單元100A的第一連接區124的至少一部分與相鄰另一畫素單元100B的汲極電極DB可在方向z上重疊。藉此，畫素單元100A的第一連接區124與畫素單元100B的汲極電極DB之間的距離短，畫素單元100A的第一連接區124與畫素單元100B的汲極電極DB所形成補償電容Cpd大，而更有助於改善串音現象。但本發明不限於此，在其他實施例中，畫素單元100A的第一連接區124與畫素單元100B的汲極電極DB也可不重疊，不重疊但相當靠近的第一連接區124與汲極電極DB也可形成補償電容Cpd，而助於改善串音現象。

請參照圖2，在本實施例中，於畫素單元100A中，部分的第一連接區124於第一基板10上之垂直投影與資料線DLA於第一基板10上之垂直投影之間的距離d1小於部分第二連接區125於第一基板10上之垂直投影與資料線DLA於第一基板10上之垂直投影之間的距離d2。換句話說，畫素單元100A之半導體層120中同一走向的不同區段間，部分的第一連接區124於第一基板10上之垂直投影較靠近資料線DLA於第一基板10上之垂直投影，而第二連接區125於第一基板10上之垂直投影較遠離資料線DLA於第一基板10上之垂直投影。更進一步地說，畫素單元100A之半導體層120與汲極電極DA接觸的區域為汲極區123；在畫素單元100A中，汲極區123於第一基板10上的垂直投影可位於汲極電極DA的幾何中心P於第一基板10上的垂直投影與資料線DLA於第一基板10上的垂直投影之間。但本發明不此為限。

圖3為本發明另一實施例之畫素陣列基板的仰視示意圖。圖3的畫素陣列基板1’與圖2的的畫素陣列基板1類似，因此相同或相對應的元件以相同或相對應的標號表示。畫素陣列基板1’與畫素陣列基板1的主要差異在於：畫素陣列基板1’之第一連接區124’的形狀與畫素陣列基板1之第一連接區124的形狀不同。以下主要說明此差異，兩者相同或相對應處，還請參照前述說明，於此便不再重述。

請參照圖3，畫素陣列基板1’包括第一基板10及配置於第一基板10上的多個畫素單元100。每一畫素單元100包括掃描線SL、資料線DL、主動元件T及畫素電極110。主動元件T包括半導體層120、閘極G1、G2、源極電極S與汲極電極D。半導體層120具有通道區121a、121b、源極區122、汲極區123、第一連接區124’、第二連接區125與第三連接區126。第一連接區124’連接於通道區121a與源極區122之間，第二連接區125連接於通道區121b與汲極區123之間，第三連接區126連接於第一通道區121a與第二通道區121b之間。至少部分第一連接區124’於第一基板10上的垂直投影與第二連接區125於第一基板10上的垂直投影位於資料線DL於第一基板10上的垂直投影外。至少部分第一連接區124’於第一基板10上的垂直投影與第二連接區125於第一基板10上的垂直投影分別位於資料線DL於第一基板10上的垂直投影的相對兩側。

與畫素陣列基板1不同的是，畫素單元100A的第一連接 區124’可具有凸部124a，凸部124a朝遠離資料線DLA的方向x凸出，而凸部124a於第一基板10上的垂直投影方向上與相鄰另一畫素單元100B的汲極電極DB重疊。利用凸部124a，使得第一連接區124’與汲極電極DB重疊面積變大，而第一連接區124’與汲極電極DB形成之補償電容Cpd也變大。藉此，串音現象可獲得更進一步改善。此外，在圖3的實施例中，凸部124a的形狀是以矩形為示例，但本發明不限於此，在其他實施例中，凸部124a的形狀可視實際的需求做其他適當設計。

圖4為本發明再一實施例之顯示面板的剖面示意圖。圖5為圖4之畫素陣列基板1”的仰視示意圖。圖4之畫素陣列基板1”是對應於圖5的剖線I-I’及Ⅱ-Ⅱ’。圖5的仰視示意圖是指沿著圖4之方向z觀看的示意圖。圖4的顯示面板A”與圖1的顯示面板A的主要差異在於：顯示面板A”的畫素電極110與共用電極210可均設置在第一基板10上。更進一步地說，畫素陣列基板1”還包括位於畫素電極110與共用電極210之間絕緣層160，畫素電極110與共用電極210的其中一者具有多個狹縫170，畫素電極110與共用電極220的另一者與狹縫170重疊。另外，本實施方式中，共用電極210位於絕緣層160下方，而畫素電極110位於絕緣層160上方，但本發明不限於此，於其他實施方式中，可以是畫素電極110位於絕緣層160下方，而共用電極210位於絕緣層160上方。換言之，顯示面板A”例如為邊緣場切換(Fringe-Field Switching，FFS)模式的顯示面板。但本發明不限於此，若顯示面 板的畫素電極與共用電極設置於同一基板上，所述顯示面板也可為共面切換(In-Plane Switching，IPS)等模式或其他適當模式的顯示面板。本實施例的顯示面板A”具有與前述之顯示面板A類似的功效與優點，於此便不再重述。

請參照圖4至圖5，在本發明一實施例中，每一畫素單元100可具有儲存電容Cst。儲存電容Cst至少由畫素陣列基板1”之共用電極210與畫素電極110形成。補償電容Cpd與儲存電容Cst的比例可控制在一定的範圍，以利顯示面板A”的整體電性。舉例而言，在本實施例中，可為0.1%≦Cpd/Cst≦25%，但較佳可為0.1%≦Cpd/Cst≦10%，又更佳可為0.5%≦Cpd/Cst≦4%，本發明不以此為限。表一示出各種顯示面板的補償電容Cpd、補償電容Cpd與儲存電容Cst的比例與串音(cross-talk)之間的關係。下表一可證，當補償電容Cpd與儲存電容Cst的比例大於或等於0.5%且小於或等於4%時，包括畫素陣列基板1”的顯示面板A”的串音問題明顯較習知的顯示面板改善。

類似地，也可將圖1、圖2之顯示面板A及/或包括圖3之畫素陣列基板1’之顯示面板的補償電容Cpd與儲存電容Cst的比例控制在上述範圍，以利整體電性；其中，在顯示面板A及/或包括圖3之畫素陣列基板1’的顯示面板中，畫素陣列基板1及/或畫素陣列基板1’可選擇性地包括與共用電極210電性連接的共用電極線(未繪示)，所述儲存電容Cst除了包括由位於第二基板20之共用電極210和位於第一基板10之畫素電極110所組成的電容外，還可進一步包括皆位於第一基板10上之所述共用電極線和畫素電極110組成的電容。

綜上所述，本發明一實施例的畫素陣列基板包括多個畫素單元。每一畫素單元包括掃描線、資料線、主動元件及畫素電極。主動元件包括半導體層、閘極、源極電極與汲極電極。特別是，每一畫素單元的部分半導體層偏移至相鄰畫素單元所在的畫素區，偏離的部分半導體層與相鄰畫素單元的汲極電極可形成補償電容，進而改善串音現象、提升顯示品質。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (19)

1. 一種畫素陣列基板，包括：一第一基板；以及多個畫素單元，配置於該第一基板上，每一畫素單元包括：一掃描線與一資料線，互相交錯設置；以及一主動元件，包括：一半導體層，具有至少一通道區、一源極區、一汲極區、一第一連接區與一第二連接區，該第一連接區連接於該至少一通道區與該源極區之間，該第二連接區連接於該至少一通道區與該汲極區之間，其中該第一連接區於該第一基板上的垂直投影與該第二連接區於該第一基板上的垂直投影分別位於該資料線於該第一基板上的垂直投影的相對兩側；一閘極，位於該第一基板上且與該掃描線電性連接；一絕緣層，設置於該半導體層和該閘極之間；以及一源極電極與一汲極電極，分別和該源極區與該汲極區電性連接，其中該源極電極與該資料線電性連接；其中該第一連接區於該第一基板上的垂直投影的至少一部分位於該資料線於該第一基板上的垂直投影與相鄰另一畫素單元的一汲極電極於該第一基板上的垂直投影之間。
2. 如申請專利範圍第1項所述的畫素陣列基板，其中每一該畫素單元的該資料線的極性與該相鄰另一畫素單元的一資料線的極性相反。
3. 如申請專利範圍第1項所述的畫素陣列基板，其中該第一連接區的該至少一部分於該第一基板的垂直投影方向上與該相鄰另一畫素單元的該汲極電極重疊。
4. 如申請專利範圍第3項所述的畫素陣列基板，其中該第一連接區的該至少一部分具有一凸部，該凸部朝遠離該資料線的方向凸出，而該凸部於該第一基板上的垂直投影方向上與該相鄰另一畫素單元的該汲極電極重疊。
5. 如申請專利範圍第1項所述的畫素陣列基板，其中部分的該第一連接區於該第一基板上之垂直投影與該資料線於該第一基板上之垂直投影之間的距離小於部分的該第二連接區於該第一基板上之垂直投影與該資料線於該第一基板上之垂直投影之間的距離。
6. 如申請專利範圍第1項所述的畫素陣列基板，其中每一該畫素單元更包括一儲存電容Cst，其中該第一連接區與該相鄰的另一畫素單元的一汲極電極形成一補償電容Cpd，而該儲存電容Cst與該補償電容Cpd具有一比例Cpd/Cst且0.1%≦Cpd/Cst≦25%。
7. 如申請專利範圍第1項所述的畫素陣列基板，其中該半導體層的至少一通道區包括一第一通道區與一第二通道區，該半導體層更具有一第三連接區，該第三連接區連接於該第一通道區與該第二通道區之間，該第一通道區於該第一基板上的垂直投影及該第二通道區於該第一基板上的垂直投影分別位於該資料線於該第一基板上的垂直投影的該相對兩側，該第一通道區連接於該第一連接區與該第三連接區之間，而該第二通道區連接於該第三連接區與該第二連接區之間。
8. 如申請專利範圍第7項所述的畫素陣列基板，其中該資料線跨越該第三連接區。
9. 如申請專利範圍第1項所述的畫素陣列基板，其中該半導體層與該汲極電極接觸的區域為該汲極區；在每一該畫素單元中，該汲極區於該第一基板上的垂直投影位於該汲極電極的幾何中心於該第一基板上的垂直投影與該資料線於該第一基板上的垂直投影之間。
10. 如申請專利範圍第1項所述的畫素陣列基板，其中該半導體層包括多晶矽。
11. 一種畫素陣列基板，包括：一第一基板；以及多個畫素單元，配置於該第一基板上，每一畫素單元包括：一掃描線與一資料線，互相交錯設置；以及一主動元件，包括：一半導體層，具有至少一通道區、一源極區、一汲極區、一第一連接區與一第二連接區，該第一連接區連接於該至少一通道區與該源極區之間，該第二連接區連接於該至少一通道區與該汲極區之間，其中該第一連接區於該第一基板上的垂直投影與該第二連接區於該第一基板上的垂直投影分別位於該資料線於該第一基板上的垂直投影的相對兩側；一閘極，位於該第一基板上且與該掃描線電性連接；一絕緣層，設置於該半導體層和該閘極之間；一源極電極與一汲極電極，分別和該源極區與該汲極區電性連接，其中該源極電極與該資料線電性連接；其中該第一連接區的至少一部分於該第一基板的垂直投影方向上與相鄰另一畫素單元的一汲極電極重疊。
12. 如申請專利範圍第11項所述的畫素陣列基板，其中任意相鄰兩畫素單元的兩條資料線的極性相反。
13. 如申請專利範圍第11項所述的畫素陣列基板，其中該第一連接區的該至少一部分具有一凸部，該凸部朝遠離該資料線的方向凸出，而該凸部於該第一基板上的垂直投影方向上與該相鄰另一畫素單元的該汲極電極重疊。
14. 如申請專利範圍第11項所述的畫素陣列基板，其中部分的該第一連接區於該第一基板上之垂直投影與該資料線於該第一基板上之垂直投影之間的距離小於部分的該第二連接區於該第一基板上之垂直投影與該資料線於該第一基板上之垂直投影之間的距離。
15. 如申請專利範圍第11項所述的畫素陣列基板，其中每一該畫素單元更包括：一儲存電容Cst，其中該第一連接區與相鄰的另一畫素單元的一汲極電極形成一補償電容Cpd，而該儲存電容Cst與該補償電容Cpd具有一比例Cpd/Cst且0.1%≦Cpd/Cst≦25%。
16. 如申請專利範圍第11項所述的畫素陣列基板，其中該半導體層的至少一通道區包括一第一通道區與一第二通道區，該半導體層更具有一第三連接區，該第三連接區連接於該第一通道區與該第二通道區之間，該第一通道區於該第一基板上的垂直投影及該第二通道區於該第一基板上的垂直投影分別位於該資料線於該第一基板上的垂直投影的該相對兩側，該第一通道區連接於該第一連接區與該第三連接區之間，而該第二通道區連接於該第三連接區與該第二連接區之間。
17. 如申請專利範圍第16項所述的畫素陣列基板，其中該資料線跨越該第三連接區。
18. 如申請專利範圍第11項所述的畫素陣列基板，其中該半導體層與該汲極電極接觸的區域為該汲極區；在每一該畫素單元中，該汲極區於該第一基板上的垂直投影位於該汲極電極的幾何中心於該第一基板上的垂直投影與該資料線於該第一基板上的垂直投影之間。
19. 如申請專利範圍第11項所述的畫素陣列基板，其中該半導體層包括多晶矽。