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TW201442083A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

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TW201442083A
TW201442083A TW103104711A TW103104711A TW201442083A TW 201442083 A TW201442083 A TW 201442083A TW 103104711 A TW103104711 A TW 103104711A TW 103104711 A TW103104711 A TW 103104711A TW 201442083 A TW201442083 A TW 201442083A
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Mutsumi Kitamura
Michiya Yamada
Tatsuhiko Fujihira
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Fuji Electric Co Ltd
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Abstract

[問題]提供一種低成本之半導體裝置及其製造方法，可利用溝槽填充法而改善Eoff與關斷dV/dt之權衡取捨關係。[解決方法]以溝槽填充法形成是超接面之並列pn層(20)，於其上部之n型半導體層(2)(n型柱)作離子注入而形成高濃度n型半導體區(11)，相較於在磊晶層所形成之高濃度n型半導體層的情況，可改善Eoff與關斷dV/dt之權衡取捨關係。另外，為了使如藉以往的多重磊晶法形成超接面之情況下的冗長的步驟之重複消失，步驟被縮短，可低成本化。

Description

半導體裝置及其製造方法
本發明有關於MOSFET等之功率半導體裝置，尤其有關於一種半導體裝置及其製造方法，其中漂移層具有使延伸於與半導體基板之主面垂直之方向上的n型柱及p型柱交互地鄰接配置的超接面構造(並列pn柱構造：並列pn層構造)：亦稱為超接面)。
一般情況下，半導體裝置係分類成：電極被形成於半導體基板的單面之橫型元件、以及於半導體基板之兩面具有電極的縱型元件。縱型半導體裝置係漂移電流在導通狀態時之流向、以及空乏層在關斷狀態時因逆偏壓之延伸方向為相同的。一般的平面型之n通道縱型MOSFET中，高電阻之n-漂移層的部分在導通狀態時作用為使漂移電流縱向流動之區域。因此，由於在縮短此n-漂移層之電流路徑時漂移區電阻會變低，故可獲得可降低MOSFET之實質上的導通電阻之效果。
另一方面，高電阻之n-漂移層的部分在關斷 狀態時會空乏化而提高崩潰電壓。因此，若n-漂移層變薄，則從p基極區與n-漂移層之間的pn接面所進行之汲極-基極間空乏層的擴大寬度會變窄，崩潰電壓會下降。反之在高崩潰電壓的半導體裝置中，由於n-漂移層為厚的，故導通電阻會變大，傳導損失會增加。如此，在導通電阻與崩潰電壓之間，有權衡取捨關係。
此權衡取捨關係已知同樣成立於IGBT和雙極電晶體和二極體等之半導體裝置。
作為上述之權衡取捨關係造成之問題的解決法，有一種半導體裝置，具備使漂移層由將提高雜質濃度之n型半導體層與p型半導體層交互地重複接合之並列pn層所成之超接面。
圖16係以往的超接面半導體裝置500之主要部分剖面圖。此圖16之半導體裝置係具備超接面(Super Junction：SJ)構造之SJ-MOSFET。此SJ-MOSFET具備配置於n型半導體基板101(n+汲極區)上之並列pn層120，此並列pn層120係由n型半導體層210與p型半導體層209所成。在此並列pn層120的上部具備元件表面構造104。此元件表面構造104具備：p基極區103、配置於p基極區103的表面層之p+接觸區105、以及n+源極區106。另具備：配置於由n+源極區106與並列pn層120之n型半導體層210夾住之p基極區103上之閘極絕緣膜107、配置於此閘極絕緣膜107上之閘極電極108、被覆此等之層間絕緣膜109、以及將p+接觸區105與n+ 源極區106電性連接之源極電極110。在n型半導體基板101的背面側，具備汲極電極112。前述的並列pn層120係p型半導體層209與n型半導體層210互相接觸而交互地配置之構造。
此超接面半導體裝置500中，由於即使並列pn層120的雜質濃度為高的，在關斷狀態時，空乏層仍會從延伸於並列pn層120的縱向之各pn接面而橫向擴大，而將整個漂移層空乏化，故可實現高崩潰電壓化。另一方面，成為漂移層之n型半導體層210由於可作成高濃度，故可使導通電阻下降。
圖17~圖19係圖16所示之超接面半導體裝置之製造方法，係依步驟順序所示之主要部分製程剖面圖。
(1)首先，如圖17所示，於n型半導體基板101之上磊晶成長高電阻之n型半導體層201。在是磊晶層之此n型半導體層201進行圖案化與離子注入，形成p型離子注入層207與n型離子注入層208。
(2)接著，如圖18所示，重複(1)之步驟而積層複數階之具有p型離子注入層207與n型離子注入層208之半導體層(半導體層201~205)。
(3)然後，如圖19所示，若藉熱處理(驅動)而使p型離子注入層207及n型離子注入層208各自之雜質擴散，則各半導體層的離子注入層因雜質的擴散而上下連接，形成是具有p型半導體層209與n型半導體層210的 並列pn層120之超接面。此係稱作多重磊晶法之並列pn層120的形成方法。
在是超接面之此並列pn層120的上部，形成p基極區103、p+接觸區105、n+源極區106、閘極絕緣膜107、閘極電極108、層間絕緣膜109、以及源極電極110，並在此並列pn層120之下之n型半導體基板101的背面上形成汲極電極112，而完成超接面半導體裝置500。有時亦於並列pn層120的上部配置n型層，並於此n型層形成前述之各區域。
形成是前述的超接面之並列pn層120的方法中，除了前述之多重磊晶法以外，有溝槽填充法。此溝槽填充法(不圖示)係於半導體基板上形成磊晶層，並於此磊晶層形成溝槽。係將與磊晶層相反的導電型之半導體層填充於此溝槽之方法。
專利文獻1中揭露一種多重磊晶法，以與前述之方法同樣的方法重複磊晶成長與離子注入而形成超接面之並列pn層。
另於專利文獻2中揭露一種溝槽填充法，於n+基板上磊晶成長n型層，於該處挖掘溝槽，於該溝槽內部磊晶成長p型層，以形成超接面構造之並列pn層
另外，專利文獻3中揭露：可在藉多重磊晶法與溝槽填充法分別製造之超接面半導體裝置(此處係舉例SJ-MOSFET)中，改善Eoff與關斷dV/dt之權衡取捨關係。此外，Eoff係指MOSFET關斷時產生之關斷損 失，關斷dV/dt係指關斷時施加於MOSFET之再施加電壓的上升率。以下進一步詳加說明。
在以多重磊晶法所製造之超接面半導體裝置方面，將構成並列pn層之n型半導體層(n型柱)的上部的雜質濃度增至1.5~2.0倍等級，使空乏層在關斷動作時不易擴大，以達成Eoff與關斷dV/dt之權衡取捨關係的改善。
另外，在以溝槽填充法所製造之超接面半導體裝置方面，提高從表面起算之溝槽深度的1/1.5~1/3之區域的p型半導體層(p型柱)的雜質濃度。另一方面，使n型柱的表面層的雜質濃度為相對於下部之低濃度的雜質濃度1.2倍以上、3倍以下之高濃度的磊晶層。再者，以溝槽填充法形成超接面之並列pn層。記載：藉進行此等，可改善Eoff與關斷dV/dt之權衡取捨關係。
另外，專利文獻4中記載以下方法：在長寬比大至8以上之溝槽中，以溝槽填充法形成超接面之並列pn層。以下詳加說明。
此專利文獻4中，於第1導電型半導體基板形成錐形之溝槽，並對於前述錐形將第1導電型之雜質離子注入。之後，以第2導電型之磊晶層填充溝槽。藉此形成並列pn層，於表面層形成第2導電型之半導體層，於此半導體層的表面層形成射極層(或源極層)、閘極電極。
藉賦予錐形，以斜角度離子注入而打入此地方之雜質量變多，藉修正因錐形而減少之體積份的雜質 量，取得在錐形部分之並列pn層的電荷平衡，而防止崩潰電壓下降。
另外，專利文獻5中揭露：形成溝槽，於該溝槽側壁改變傾斜角而作複數次離子注入，以調整n型半導體層(n型柱)的雜質濃度。
圖20係Eoff與關斷dV/dt之權衡取捨關係之說明示意圖。繪示權衡取捨關係之曲線Z往低值的箭頭方向移動之情況意味著改善權衡取捨關係。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]特開2001-119022號公報
[專利文獻2]USP5216275
[專利文獻3]WO2011-0093473號冊
[專利文獻4]特開2010-225831號公報
[專利文獻5]特開2007-235080號公報
然而，欲形成以在圖16所繪示之多重磊晶法所形成之超接面半導體裝置500(亦記載於專利文獻3)，由於重複磊晶成長步驟、離子注入步驟(例如，n型雜質之離子注入)、光刻步驟、以及離子注入步驟(例如，p型雜質之離子注入)之步驟5~6次，故步驟變 長，成本會增高。
另一方面，揭露於專利文獻3之溝槽填充法中，在形成溝槽之前，例如於低濃度之n型磊晶層上形成有高濃度之n型磊晶層。由於為了形成高濃度n型半導體層而採用磊晶法，故成本增大。
另外，專利文獻4中，形成高濃度n型半導體層係為了取得在錐形部分之電荷平衡。另外，由於在此錐形部分形成有p基極層，故比p基極層還下方之n型柱的雜質濃度係均勻的，改善Eoff與關斷dV/dt之權衡取捨關係之效果為小的。
另外，專利文獻1~5中未揭露：利用溝槽填充法而形成超接面之並列pn層時，以離子注入法將構成並列pn層之n型半導體層(n型柱)上部高濃度化。另外，亦未記載有關於：可利用離子注入將高濃度n型半導體層形成於n型半導體層(n型柱)上部，而改善Eoff與關斷dV/dt之權衡取捨關係。
本發明之目的係解決前述的問題而提供一種低成本之半導體裝置及其製造方法，可利用溝槽填充法而改善Eoff與關斷dV/dt之權衡取捨關係。
為了前述的目的，根據申請專利範圍的請求項1之發明，在具有配置複數個於配置在第1導電型半導體基板上之第1導電型半導體層的複數之溝槽、填充於該 溝槽之第2導電型半導體層、以及由前述第1導電型半導體層及與該第1導電型半導體層接觸之前述第2導電型半導體層被交互配置在平行於前述半導體基板的表面之水平方向上的並列pn層所成之超接面的半導體裝置中，作成以下構成：在前述第1導電型半導體層的上部，具有雜質濃度高於該第1導電型半導體層的下部並與前述第2導電型半導體層接觸之高濃度第1導電型半導體區，在與前述高濃度第1導電型半導體區之前述半導體基板的表面平行的方向上，前述高濃度第1導電型半導體區之雜質濃度在與前述第2導電型半導體層接觸之側高於在中央側，前述高濃度第1導電型半導體區之平均厚度為從前述第1導電型半導體層的表面至前述第2導電型半導體層之底面為止的距離的1/2以下。
另外，根據申請專利範圍的請求項2之發明，在請求項1之發明中，前述高濃度第1導電型半導體區內的雜質濃度分布在平行於前述半導體基板的表面之水平方向上具有誤差函數分布即可。
另外，根據申請專利範圍的請求項3之發明，在請求項1或2之發明中，前述高濃度第1導電型半導體區之平均厚度為從前述第1導電型半導體層的表面至前述第2導電型半導體層之底面為止的距離的1/4以下即可。
另外，根據申請專利範圍的請求項4之發明，在請求項1至3中任一項之發明中，前述高濃度第1 導電型半導體區之底面為波型即可。
另外，根據申請專利範圍的請求項5之發明，在具有配置複數個在配置於第1導電型半導體基板上之第1導電型半導體層的複數之溝槽、填充於該溝槽之第2導電型半導體層、以及由前述第1導電型半導體層及與該第1導電型半導體層接觸之前述第2導電型半導體層被交互配置在平行於前述半導體基板的表面之水平方向上的並列pn層所成之超接面並在前述第1導電型半導體層的上部具有雜質濃度高於該第1導電型半導體層之高濃度第1導電型半導體區的半導體裝置之製造方法中，包含以下步驟：於前述第1導電型半導體層形成溝槽；將第1導電型雜質以斜角度離子注入而離子注入前述溝槽之側壁上部；以前述第2導電型半導體層填充前述溝槽；以及作熱處理而形成高濃度第1導電型半導體區。
另外，根據申請專利範圍的請求項6之發明，在請求項5之發明中，前述離子注入步驟後，於前述溝槽填充前述第2導電型半導體層前，進行前述熱處理即可。
另外，根據申請專利範圍的請求項7之發明，在請求項5之發明中，前述離子注入層之形成後，於前述溝槽填充前述第2導電型半導體層後，進行前述熱處理即可。
另外，根據申請專利範圍的請求項8之發明，在請求項5至7中任一項之發明中，使相對於前述半 導體基板表面之前述離子注入角度為θ(°)、前述溝槽之開口部寬度為W(μm)、以及前述溝槽深度為L(μm)時，作成θ≦tan-1L/(2W)即可。
另外，根據申請專利範圍的請求項9之發明，在請求項5至7中任一項之發明中，前述高濃度第1導電型半導體區之前述第1導電型半導體層表面起算的厚度為前述溝槽深度的1/2以下即可。
另外，根據申請專利範圍的請求項10之發明，在請求項9之發明中，前述高濃度第1導電型半導體區之前述第1導電型半導體層表面起算的厚度為前述溝槽深度的1/4以下即可。
本發明中，藉在並列pn層之n層上部形成雜質濃度在p層側高於在中央側之高濃度n型半導體區，可提供可改善Eoff與關斷dV/dt之權衡取捨關係之半導體裝置。
另外，藉以溝槽填充法形成是超接面之並列pn層，並於其上部之n型半導體區(n型柱)作離子注入，而形成高濃度n型半導體區，可提供可改善Eoff與關斷dV/dt之權衡取捨關係之半導體裝置之製造方法。
另外，為了使如藉以往的多重磊晶法形成超接面之情況下的冗長的步驟之重複消失，步驟被縮短，可 低成本化。
1‧‧‧n型半導體基板
2‧‧‧n型半導體層(溝槽形成後：n型柱)
2a‧‧‧n型半導體層(形成溝槽之前)
3‧‧‧氧化膜(開口部4a形成後)
3a‧‧‧氧化膜(開口部4a形成後)
4‧‧‧開口部(形成於n型半導體層2a)
4a‧‧‧開口部(形成於氧化膜3a)
5‧‧‧溝槽
5a‧‧‧溝槽之底面
6‧‧‧側壁
7‧‧‧磷雜質
8‧‧‧斜角度離子注入
9‧‧‧溝槽之上角
10‧‧‧離子注入層
11‧‧‧高濃度n型半導體區
11a‧‧‧高濃度n型半導體區11之底面
12‧‧‧p型半導體層(p型柱)
20‧‧‧並列pn層
30‧‧‧空乏層
W‧‧‧溝槽之開口部寬度
L‧‧‧溝槽深度
Q‧‧‧離子注入層10之長度
T‧‧‧溝槽之間距
K‧‧‧柱狀部
M‧‧‧為平均之平面
100、200‧‧‧半導體裝置
[圖1]根據本發明之第1實施例之半導體裝置100之說明圖，(a)係主要部分剖面圖、(b)係在同圖(a)之X-X線的雜質濃度之分布圖。
[圖2]根據本發明之第2實施例之半導體裝置200之說明圖，(a)係主要部分剖面圖、(b)係高濃度n型半導體區之橫向的雜質濃度之分布圖。
[圖3]根據本發明之第3實施例之半導體裝置之主要部分製程剖面圖。
[圖4]接續圖3之根據本發明之第3實施例之半導體裝置之主要部分製程剖面圖。
[圖5]接續圖4之根據本發明之第3實施例之半導體裝置之主要部分製程剖面圖。
[圖6]接續圖5之根據本發明之第3實施例之半導體裝置之主要部分製程剖面圖。
[圖7]接續圖6之根據本發明之第3實施例之半導體裝置之主要部分製程剖面圖。
[圖8]接續圖7之根據本發明之第3實施例之半導體裝置之主要部分製程剖面圖。
[圖9]接續圖8之根據本發明之第3實施例之半導體裝置之主要部分製程剖面圖。
[圖10]接續圖9之根據本發明之第3實施例之半導體裝置之主要部分製程剖面圖。
[圖11]接續圖10之根據本發明之第3實施例之半導體裝置之主要部分製程剖面圖。
[圖12]離子注入時之注入地方之主要部分平面圖。
[圖13]n型半導體層2(n型柱)之空乏層30的擴大之說明圖，(a)係無高濃度n型半導體區11之情況下、(b)係有以離子注入法而形成之高濃度n型半導體區11之情況下的圖。
[圖14]說明有關於以離子注入法而形成於n型半導體層2的上部之高濃度n型半導體區11的雜質濃度之分布的圖，(a)係圖6之Y-Y線上的雜質濃度之分布圖、(b)係圖6之X-X線上的雜質濃度之分布圖。
[圖15]根據模擬結果之相對於溝槽深度L繪示高濃度n型半導體區11之平均厚度D的比例與崩潰電壓的關係之圖。
[圖16]以往的超接面半導體裝置500之主要部分剖面圖。
[圖17]形成圖16所示之超接面半導體裝置之並列pn層120時之主要部分製程剖面圖。
[圖18]接續圖17之形成圖16所示之超接面半導體裝置之並列pn層120時之主要部分製程剖面圖。
[圖19]接續圖18之形成圖16所示之超接面半導體裝置之並列pn層120時之主要部分製程剖面圖。
[圖20]Eoff與關斷dV/dt之權衡取捨關係之說明示意圖。
藉以下的實施例說明實施形態。
〔實施例1〕
圖1係根據本發明之第1實施例之半導體裝置100之說明圖，同圖(a)係主要部分剖面圖、同圖(b)係高濃度n型半導體區之橫向的雜質濃度之分布。圖1之半導體裝置係舉例SJ(超接面)-MOSFET。同圖(b)之縱軸係對數表示之雜質濃度。
在此半導體裝置100之第1主面(並列pn層20上面)作為元件表面構造104具備以下構成。
具備：p基極區103、p+接觸區105、以及n+源極區106。另外，在n型半導體層2與n+源極區106之間的p基極區103的表面隔著閘極絕緣膜107而形成閘極電極108。再者，以包覆閘極電極108的方式形成層間絕緣膜109，並具備與n+源極區106及p+接觸區105接觸之源極電極110。
在半導體裝置100之第2主面(n型半導體基板1背面)具備汲極電極112。
並列pn層20係設於元件表面構造104與n型半導體基板1之間，在並列pn層20之n型半導體層2(n型 柱)的上部係形成有以離子注入所形成之高濃度n型半導體區11。
如同圖(b)所示，本發明之以離子注入法而形成之高濃度n型半導體區11之橫向(X方向)的雜質濃度之分布(雜質濃度分布)由於藉熱處理作擴散而形成被離子注入側壁6之雜質，故並非呈平坦如以磊晶法而形成之情況(以虛線繪示)，而是呈誤差函數。藉作成如此之雜質濃度分布，隨溝槽5之側壁6近旁的雜質濃度橫向提高(進往高濃度n型半導體區11的中央)，此雜質濃度下降。為此，高濃度n型半導體區11之底面11a係如圖1(a)所示般在中央呈向上方凹狀之波型。另一方面，代替高濃度n型半導體區11而藉磊晶法形成總雜質量為相同高濃度之n型半導體層的情況下之X方向的雜質濃度分布(以圖1(b)之虛線繪示)呈固定。於此，總雜質量與相同磊晶成長層比較之理由係為了使SJ-MOSFET之崩潰電壓相同。另外，虛線係繪示藉離子注入法而形成之高濃度n型半導體區11之平均的雜質濃度。
空乏層的擴大係若雜質濃度變高則擴大變難。若以離子注入形成高濃度n型半導體區11，則雜質濃度之分布(profile)由於會呈誤差函數，故溝槽5之側壁6近旁的雜質濃度會變高。為此，從溝槽5之側壁6擴大之空乏層在此高雜質濃度之區域變得難以擴大。此結果，整個並列pn層20被空乏化之時間在高濃度n型半導體區11花比總雜質量相同之磊晶成長層的情況還長，關 斷dV/dt變緩。另一方面，Eoff由於連接於SJ-MOSFET之閘極的外部之閘極電阻不變，故幾乎不變化。因此，Eoff與關斷dV/dt之權衡取捨關係係改善的。依實驗得知：在相同的Eoff方面，可減小關斷dV/dt之大小至一半等級。另外，由於在相同的關斷dV/dt方面可減小Eoff，故可減低SJ-MOSFET的發電損失(generation loss)。
另外，以磊晶成長形成高濃度n型半導體區之情況下，需要考量磊晶成長步驟中之雜質濃度之變異會變大的情形而設計。由於成本會因此設計而增加，故對於以往型SJ-MOSFET之成本減低效果會大幅削弱。另一方面，若如本發明般藉離子注入而形成高濃度n型半導體區11，則濃度之變異係至多數%等級，相較於以磊晶成長進行之情況，可謀求低成本化與高精度化。
另外，欲改善Eoff與關斷dV/dt之權衡取捨關係，可將並列pn層20的表面起算的高濃度n型半導體區11之平均厚度D作成溝槽深度L之1/2以下。如圖15所示，若使D/L超過1/2，則在並列pn層20之電荷平衡會變差而招致崩潰電壓下降。另外，若使此值為1/4以下，則可藉提升電荷平衡而抑制崩潰電壓之下降。然而，由於若太過薄則dV/dt減低效果亦會變少，故最好作成1/8以上。
〔實施例2〕
圖2係根據本發明之第2實施例之半導體裝 置200之說明圖，同圖(a)係主要部分剖面圖、同圖(b)係高濃度n型半導體區之橫向的雜質濃度之分布。同圖(b)之縱軸係對數表示之雜質濃度。
與圖1之差異點係高濃度n型半導體區11未形成於中央。此情況下亦有與前述同樣之效果。此情況下，用於形成高濃度n型半導體區11之熱處理步驟可在填充於p型半導體層12之溝槽5結束後進行。例如，亦可與最終階段的圖11之(9)之步驟的形成p基極區103和n+源極區106時之熱處理步驟共用。即使作離子注入之磷雜質7(圖5)往p型半導體層12擴散，由於擴散於p型半導體層12的上部之磷雜質7擴大於p型半導體層12的上部之整個橫寬的情形消失，故仍會抑制崩潰電壓之下降。
〔實施例3〕
圖3~圖11係根據本發明之第3實施例之半導體裝置之製造方法，係依步驟順序所示之主要部分製程剖面圖。
(1)如圖3所示，在成為高濃度的n汲極層之n型半導體基板1(Si：矽)上，磊晶成長例如45μm等級之n型半導體層2a(Si)之後，成膜氧化膜3a(SiO2)。
(2)如圖4所示，於氧化膜3a，利用光刻法等進行圖案化而形成具有開口部4a之氧化膜3。圖案化之平面形狀方面，於此作為一例作成開口部寬度W6μm、重複間 距T(SJ間距)12μm之線隙(line-and-space)形狀。此外，線隙形狀係指如圖12所示之條狀的溝槽5與由此溝槽5所夾住之條狀的柱狀部K所構成之形狀。之後，藉乾式蝕刻法(ICP：Ion chemical Polishing)，將具有開口部4a之氧化膜3用作遮罩，蝕刻從開口部4a露出之n型半導體層2a，形成呈n型半導體層2a的表面起算例如40μm等級的深度L之開口部4(開口部寬度=6μm)的溝槽5。n型半導體基板1與溝槽5之底面5a之間F殘存5μm等級之n型半導體層2a。此溝槽5之長寬比係40μm/6μm~7等級。形成溝槽5之後之n型半導體層2a成為n型半導體層2，此n型半導體層2除了F部以外成為n型柱G。
(3)如圖5所示，利用斜角度離子注入法，向溝槽5之側壁6的上部傾斜地離子注入磷雜質7。對於n型半導體層2的表面2b(=氧化膜3的表面)，以例如49°之角度θ進行斜角度離子注入8(有時簡單稱作離子注入8)。藉溝槽5之上角部9(開口部4上端)之遮蔽效果(遮罩效果)，是n型雜質之磷雜質7離子注入7μm的深度為止的溝槽5之側壁6，於溝槽5上部側壁形成離子注入層10。形成此離子注入層10的地方之長度(離子注入層之長度Q)由於係7μm，故成為溝槽深度L之7/40=0.18倍等級。
另外，在比前述的離子注入層10之長度Q(=7μm)深的地方之溝槽5之側壁6幾乎不受離子注 入。圖12係離子注入時之注入地方之主要部分平面圖。藉斜角度離子注入8，磷雜質7被打入開口部4之側壁6的上部，離子注入層10被形成於溝槽5之開口部4的長邊方向之側壁6。此磷雜質7不會被打入溝槽5之側壁6的下部與底面5a。另外，此磷雜質7雖不打入開口部4的長邊方向之端部，惟由於磷雜質7會因離子注入後之熱處理而橫向擴散，故高濃度n型半導體區11係形成於溝槽5側壁6的上部之整個周圍。由於即使產生未形成有高濃度n型半導體區11的地方，該地方之體積仍小於長邊方向之體積，故對於電荷平衡所造成之影響係少的。
此外，在前述的說明係使離子注入8的入射角(角度θ)為49°。然而，本發明方面係藉斜向入射而將溝槽5之側壁6從開口部4端向溝槽之底面離子注入1/2以下的地方Q。
前述的離子注入之角度θ(以半導體基板表面作為基準之角度)可藉簡單的幾何運算而算出。使溝槽之開口部寬度為W(μm)、以及溝槽深度為L(μm)，以符合下述的式(1)的關係之角度θ入射，則可使離子注入層10之長度Q成為溝槽深度L之1/2以下。
θ≦tan-1(L/(2W))‧‧‧‧‧‧‧(1)
在前述的式(1)中，例如在較早的說明中係使開口部寬度W(=溝槽寬度)為6μm，惟藉進一步使開口部寬度W與溝槽5之間距T變窄，可改善崩潰電壓與導通電 阻之權衡取捨關係。使開口部寬度W為4μm之情況下，若使溝槽深度L維持原樣(L=40)，則使離子注入之角度θ為θ≦78.6°即可。使前述的開口部寬度W為固定之情況下，若溝槽深度L變大，則角度θ會變大。於此，實際上會變成遮罩材的厚度d增加，惟溝槽深度L係40μm等級，遮罩材的厚度d係1μm等級，近似地作成tan-1((L+d)/(2W))≒tan-1(L/(2W))並無顯著差異。
(4)如圖6所示，之後作熱處理，離子注入層10之磷雜質7擴散而形成高濃度n型半導體區11。此高濃度n型半導體區11之平均厚度D由於大致等於離子注入層10之長度Q，故成為溝槽深度L之1/6(=7μm/40μm)等級。本發明之目標係以離子注入將此高濃度n型半導體區11形成於n型半導體層2的上部，並使高濃度n型半導體區11之平均厚度D相對於溝槽深度L為1/2以下。在符合此條件之範圍內(前述的1/2以下)調整入射角度(角度θ)而調整高濃度n型半導體區11之平均厚度D。
高濃度n型半導體區11之平均厚度D係相對於溝槽深度L而如前述般作成1/2以下之範圍，惟較佳係1/4以下。另外，即使在如圖2所示般之高濃度n型半導體區11未形成於n型半導體層2(或圖4所示之n型柱G)的中央之情況下，仍有使關斷dV/dt變緩之效果。此外，高濃度n型半導體區11之平均厚度D係指為高濃度n型半導體區11的波形之底面11a的雜質濃度的平均之 平面M的高濃度n型半導體區11的表面起算的距離。此平均厚度D係大致等於離子注入層10之長度Q。圖6中之T係溝槽5之間距。
(5)如圖7所示，於溝槽5內藉磊晶成長以均勻之雜質濃度填充p型半導體層12(p型柱)。此p型半導體層12的雜質濃度係均勻的，並作成與n型半導體層2(n型柱)取得電荷平衡之雜質濃度。取得電荷平衡意味著n型半導體層2與p型半導體層12大致同時地在全區空乏化。在此形成過程中溝槽5完全以p型半導體層12填充，如圖7所示般於包含氧化膜3上之整個表面亦形成此p型半導體層12。
(6)如圖8所示，藉CMP(Chemical Mechanical Polishing)法，削除p型半導體層12直到氧化膜3露出為止。
(7)如圖9所示，回蝕(etch back)p型半導體層12的上部，對齊n型半導體層2與p型半導體層12的高度。
(8)如圖10所示，將氧化膜3藉HF(氫氟酸)液等除去。藉目前為止之步驟形成具有高濃度n型半導體區11之並列pn層20。
藉利用前述之溝槽填充法而形成並列pn層20，依序進行磊晶成長步驟、離子注入步驟、光刻步驟、以及離子注入步驟之在圖17所示之步驟之在圖18所示之重複消失，製程被縮短，可謀求成本減低。
(9)如圖11所示，藉與以往的MOSFET同樣之步驟，於並列pn層20的表面側(第1主面)形成表面構造104。表面構造104的形成方面，首先形成p基極區103，並形成p+接觸區105、n+源極區106。再者，形成閘極絕緣膜107、閘極電極108、層間絕緣膜109、及源極電極110等。藉在n型半導體基板1的背面側(第2主面)形成與此基板1接觸之汲極電極112而完成SJ-MOSFET。
此外，藉前述的(3)之步驟的圖8所示之斜角度離子注入8而形成於溝槽5之側壁6近旁之離子注入層10係因(4)之步驟的熱處理步驟(驅動)而擴散於n型半導體層2之內側，互相在中央連接，成為高濃度n型半導體區11。依熱處理條件，亦有如圖2所示般互相不連接之情況。即使在該情況下仍有改善Eoff與關斷dV/dt之權衡取捨關係之效果。若相對於是n型柱之n型半導體層2的高濃度n型半導體區11的比例變大，則雖在關斷dV/dt之下降方面有效果，惟會使電荷平衡下降而招致崩潰電壓下降。為此，高濃度n型半導體區11之平均厚度D作成溝槽深度L的一半以下為佳。較佳為1/4以下。
另外，亦可於溝槽5填充p型半導體層12之後進行離子注入後之熱處理。例如，可為(9)之步驟的p基極區103和n+源極區106的形成時之熱處理。
根據本發明，藉形成高濃度n型半導體區11，可使是以往的SJ-MOSFET的問題之造成產生電磁雜 訊之陡峭的關斷dV/dt變緩。
再者，藉以離子注入法形成此高濃度n型半導體區11，可使關斷dV/dt比以磊晶層形成記載於專利文獻3之高濃度n型半導體區11之情況還小。此結果，可謀求Eoff與關斷dV/dt之權衡取捨的改善。
另外，如前述般，藉如以往的多重磊晶法而製造之情況下，為了使冗長的步驟之重複消失，製程被縮短，低成本化成為可能。
此結果，可提供改善Eoff與關斷dV/dt之權衡取捨的低成本之半導體裝置及其製造方法。
圖13係說明n型半導體層2(n型柱)之空乏層30的擴大之圖，同圖(a)係無高濃度n型半導體區11之情況下、同圖(b)係有以離子注入法而形成之高濃度n型半導體區11之情況下的圖。箭頭繪示空乏層30擴大之方向。
如同圖(a)所示，在n型半導體層2的上部不形成高濃度n型半導體區11之情況下，若於汲極施加正、於源極施加負的電壓，則空乏層30從p基極區103及p型半導體層12(p型柱)與n型半導體層2(n型柱)之接面21往n型半導體層2與p型半導體層12延伸過去。由於此空乏層30在整個並列pn層20擴大時間為快的，故關斷dV/dt變陡峭。
另一方面，如同圖(b)所示，在n型半導體層2的上部以離子注入法而形成之高濃度n型半導體區 11在溝槽5之側壁6附近之雜質濃度變高。為此，空乏層30在溝槽5之側壁6近旁比以磊晶層(雜質濃度均勻)形成之情況還難延伸，整個並列pn層20要空乏化耗費時間，關斷dV/dt變緩。藉形成高濃度n型半導體區11，即使整個p型半導體層12空乏化，在高濃度n型半導體區11的一部分仍存在未空乏化的地方(以斜線繪示之A部)。
另外，使高濃度n型半導體區11總雜質量與同圖(b)之高濃度n型半導體區11相同而以磊晶層形成之情況雖未圖示，惟關斷dV/dt之緩度係位於不形成高濃度n型半導體區11之情況(同圖(a))與以離子注入形成之情況(同圖(b))的中間。
另外，由於不使連接於SJ-MOSFET之閘極之閘極電阻變化，故Eoff不會變化。為此，可比磊晶層的情況進一步改善Eoff與關斷dV/dt之權衡取捨關係。
另外，以離子注入形成高濃度n型半導體區11，以磊晶成長形成，可高精度地控制雜質濃度及厚度。此結果，可使處理變異造成之邊限(margin)變窄而極限設計SJ-MOSFET，可進行崩潰電壓-導通電阻(RonA)的權衡取捨關係的改善和量產性的改善(良品率之提升)。
圖14係說明有關於以離子注入法而形成於n型半導體層2的上部之高濃度n型半導體區11的雜質濃度之分布的圖，圖14(a)係圖6之Y-Y線上的雜質濃度之分布圖、圖14(b)係圖6之X-X線上的雜質濃度之分 布圖。同圖(a)及同圖(b)之縱軸係對數表示之雜質濃度。
在圖6及圖14中，沿著溝槽5之側壁6之Y方向的雜質濃度係固定的。然而，在高濃度n型半導體區11與n型半導體層2的邊界附近，從高濃度n型半導體區11的雜質濃度轉往n型半導體層2的雜質濃度。另一方面，沿著相對於溝槽5之側壁6之直角方向，即沿著是與n型半導體基板1的表面平行的方向之橫向(X方向)的雜質濃度係隨遠離溝槽5之側壁6而變低。此雜質濃度之分布會呈誤差函數。
亦即，溝槽5之側壁6近旁的雜質濃度變高，向高濃度n型半導體區11的中央變低。空乏層30之延伸係與雜質濃度之平方根呈反比例變小。為此，溝槽5之側壁6近旁之空乏層30之延伸速度變得比在予以磊晶成長而形成之高濃度n型半導體區擴大之空乏層還慢，整個並列pn層20空乏化之時間變長。因此，關斷dV/dt在以離子注入形成之情況下變得緩於以磊晶成長形成高濃度n型半導體區之情況。此結果，較以磊晶層所形成之情況可改善Eoff與關斷dV/dt之權衡取捨關係。
圖15係相對於溝槽深度L藉詳細的模擬求得高濃度n型半導體區11之平均厚度D的比例與崩潰電壓的關係之圖。
利用前述之溝槽填充法與離子注入法而形成之高濃度n型半導體區11的情況下，若高濃度n型半導體區11之 平均厚度D超過溝槽深度L之1/2超，則電荷失衡會變大而如圖示般招致崩潰電壓下降。為此，使高濃度n型半導體區11之平均厚度D為溝槽深度L之1/2以下為佳。另外，由於若作成溝槽深度L之1/4以下，則電荷失衡會改善，故在崩潰電壓方面較佳。
1‧‧‧n型半導體基板
2‧‧‧n型半導體層(溝槽形成後：n型柱)
5‧‧‧溝槽
5a‧‧‧溝槽之底面
6‧‧‧側壁
11‧‧‧高濃度n型半導體區
11a‧‧‧高濃度n型半導體區11之底面
12‧‧‧p型半導體層(p型柱)
20‧‧‧並列pn層
100‧‧‧半導體裝置
103‧‧‧p基極區
104‧‧‧元件表面構造
105‧‧‧p+接觸區
106‧‧‧n+源極區
107‧‧‧閘極絕緣膜
108‧‧‧閘極電極
109‧‧‧層間絕緣膜
110‧‧‧n型半導體基板
112‧‧‧汲極電極
L‧‧‧溝槽深度
K‧‧‧柱狀部
M‧‧‧為平均之平面

Claims (10)

  1. 一種半導體裝置，具有：配置複數個於配置在第1導電型半導體基板上之第1導電型半導體層的複數之溝槽、填充於該溝槽之第2導電型半導體層、以及由前述第1導電型半導體層及與該第1導電型半導體層接觸之前述第2導電型半導體層被交互配置在平行於前述半導體基板的表面之水平方向上的並列pn層所成之超接面，特徵在於：在前述第1導電型半導體層的上部，具有雜質濃度高於該第1導電型半導體層的下部並與前述第2導電型半導體層接觸之高濃度第1導電型半導體區，在與前述高濃度第1導電型半導體區之前述半導體基板的表面平行之方向上，前述高濃度第1導電型半導體區之雜質濃度在與前述第2導電型半導體層接觸之側高於在中央側，前述高濃度第1導電型半導體區之平均厚度為從前述第1導電型半導體層的表面至前述第2導電型半導體層之底面為止的距離的1/2以下。
  2. 如申請專利範圍第1項之半導體裝置，其中前述高濃度第1導電型半導體區內的雜質濃度分布在平行於前述半導體基板的表面之水平方向上具有誤差函數分布。
  3. 如申請專利範圍第1或2項之半導體裝置，其中前述第1導電型半導體層表面起算的前述高濃度第1導電型半導體區之平均厚度為從前述半導體基板的表面至前述第2導電型半導體層之底面為止的距離的1/4以下。
  4. 如申請專利範圍第1至3項中任一項之半導體裝置，其中前述高濃度第1導電型半導體區之底面為波型。
  5. 一種半導體裝置之製造方法，該半導體裝置具有：配置複數個在配置於第1導電型半導體基板上之第1導電型半導體層的複數之溝槽、填充於該溝槽之第2導電型半導體層、以及由前述第1導電型半導體層及與該第1導電型半導體層接觸之前述第2導電型半導體層被交互配置在平行於前述半導體基板的表面之水平方向上的並列pn層所成之超接面，在前述第1導電型半導體層的上部具有雜質濃度高於該第1導電型半導體層之高濃度第1導電型半導體區，特徵在於：具有以下步驟：於前述第1導電型半導體層形成溝槽；將第1導電型雜質以斜角度離子注入而離子注入前述溝槽之側壁上部；以前述第2導電型半導體層填充前述溝槽；以及作熱處理而形成高濃度第1導電型半導體區。
  6. 如申請專利範圍第5項之半導體裝置之製造方法，前述離子注入層之形成後，於前述溝槽填充前述第2導電型半導體層前，進行前述熱處理。
  7. 如申請專利範圍第5項之半導體裝置之製造方法，前述離子注入層之形成後，於前述溝槽填充前述第2導電型半導體層後，進行前述熱處理。
  8. 如申請專利範圍第5至7項中任一項之半導體裝 置之製造方法，其中使相對於前述半導體基板表面之前述離子注入角度為θ(°)、前述溝槽之開口部寬度為W(μm)、以及前述溝槽深度為L(μm)時，作成：θ≦tan-1L/(2W)。
  9. 如申請專利範圍第5至7項中任一項之半導體裝置之製造方法，其中前述高濃度第1導電型半導體區之前述第1導電型半導體層表面起算的厚度為前述溝槽深度的1/2以下。
  10. 如申請專利範圍第9項之半導體裝置之製造方法，其中前述高濃度第1導電型半導體區之前述第1導電型半導體層表面起算的厚度為前述溝槽深度的1/4以下。
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