SU1550514A1

SU1550514A1 - Волновой цифровой интегратор

Info

Publication number: SU1550514A1
Application number: SU884387630A
Authority: SU
Inventors: Андрей Михайлович Бонч-Бруевич; Евгений Владимирович Разбаш
Original assignee: Московский Электротехнический Институт Связи
Priority date: 1988-03-02
Filing date: 1988-03-02
Publication date: 1990-03-15

Abstract

Изобретение относитс к вычислительной технике и радиотехнике и может быть использовано в системах радиоуправлени и радиоавтоматики. Цель изобретени - снижение ошибки интегрировани . Интегратор содержит первый сумматор 1, первый умножитель 2 на посто нный коэффициент, второй сумматор 3, первый блок 4 инвертировани знака, блок 5 задержки, третий сумматор 6, второй умножитель 7 на посто нный коэффициент, второй блок 8 инвертировани знака, четвертый сумматор 9, третий умножитель 10 на посто нный коэффициент, п тый сумматор 11. 2 ил.

Description

Фиг1

Изобретение относитс к вычисли- те|льной технике и может быть использовано в системах радиоуправлени и радиоаЪтоматики.

Цель изобретени - снижение ошибки интегрировани 0

На фиг.1 представлена структура интегратора; на фиг,2 - графики фазовых характеристик,

Интегратор содержит первый сумма- тоЬ If первый умножитель 2 на посто- фый коэффициент, второй сумматор 3, nejpBbift бло« 4 инвертировани знака, блок 5 задержки, третий сумматор 6, второй умножитель 7 на посто нный коэффициент, второй блок 8 инвертиро- ва|ни знака, четвертый сумматор 9, третий умножитель 10 на посто нный коЬффициент, п тый сумматор 11„

Интегратор предназначен дл встра- ив ани в радиотехнические системы.

Дл конкретного выполнени волнового цифрового интегратора необходимо рассчитать коэффициент умножител 10 по формуле:

8Ых

10

GgWX+G6X

гд« G

вы

средн мощность помехи на выходе интегратора; G - средн мощность помехи

на входе интегратора, Устройство работает следующим обра ом.

Отсчет входного сигнала поступает одновременно на первые входы сумматоров 1 и 3, а также на второй вхо

суйматора 9. На второй вход сумматора 3 через блок 4 поступает отсчет с блока 5 задержки, записанный в запоминающее устройство этого блока на предыдущем такте. Этот отсчет посту- пает также на второй вход сумматора 6. Результат сложени в сумматоре 3 умножаетс на коэффициент умножител 2 и поступает на первый вход сумматора 9,Результат суммировани умножаетс на коэффициент умножител 10 и поступает на второй вход сумматора 11, Окончательный результат подаетс на выходные клеммы Арифметические опер

ции в сумматорах 9 и 11 можно рассматривать , соответственно, как пер- ву(о и вторую ступени компенсации фазовых искажений. Коэффициент умножиQ

0

5

0

5

0

. 55

тел 10 определ ет уровень компенсирующего сигналао

На фиг,2 представлены графики фазовых характеристик устройства-прототипа (крива 1) и волнового интегратора (крива 2), По оси абсцисс отложено отношение частоты входного сигнала к частоте дискретизации, а по оси ординат - фазовый сдвиг в градусах 0

Таким образом, рассчитанна фазова характеристика интегратора приближаетс к идеальной.

Claims

Формула изобретени

Волновой цифровой интегратор, содержащий три сумматора, блок задержки , первый блок инвертировани знака, два умножител на посто нный коэффициент, причем информационные входы интегратора соединены с входами первого слагаемого первого и второго сумматоров, выходы первого сумматора соединены с входами первого слагаемого третьего сумматора и входами блока задержки, выходы которого соединены с входами второго слагаемого третьего сумматора и входами первого блока инвертировани знака, выходы которого соединены с входами второго слагаемого второго сумматора, выходы которого соединены с входами первого умножител на посто нный коэффициент, выходы которого соединены с входами второго слагаемого первого сумматора, выходы третьего сумматора соединены с входами второго умножител на посто нный коэффициент, отличающийс тем, что, с целью снижени ошибки интегрировани , в него введены четвертый и п тый сумматоры, второй блок инвертировани знака и третий умножитель на посто нный коэффициент, причем входы интегратора соединены с входами первого слагаемого четвертого сумматора, выходы которого соединены с входами третьего умножител на посто нный коэффициент, выходы которого соединены с входами первого слагаемого п того сумматора, выходы которого соединены с выходами интегратора , выходы второго умножител на посто нный коэффициент соединены с входами второго слагаемого п того сумматора и через второй блок инвертировани знака - с входами второго слагаемого четвертого сумматора.

0,01 0,1

фиг 2

1 Sc

b